JPH09275194A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH09275194A JPH09275194A JP8104642A JP10464296A JPH09275194A JP H09275194 A JPH09275194 A JP H09275194A JP 8104642 A JP8104642 A JP 8104642A JP 10464296 A JP10464296 A JP 10464296A JP H09275194 A JPH09275194 A JP H09275194A
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Abstract
(57)【要約】
【課題】 二重シリンダ形の記憶ノード電極の間隙に対
向電極を埋め込み易く、メモリセル容量が大きくて集積
度が高い半導体記憶装置を製造する。 【解決手段】 ＳｉＯ2 膜３１を堆積させたままの状態
で、多結晶Ｓｉ膜３２から成る側壁を凹部１６ａ内に形
成する。このため、多結晶Ｓｉ膜１７と多結晶Ｓｉ膜３
２との間隔が凹部１６ａの開口近傍で狭くならず、多結
晶Ｓｉ膜１７と多結晶Ｓｉ膜３２、３３とから成る二重
シリンダ形の記憶ノード電極の間隙に対向電極を埋め込
み易く、対向電極中にボイドが形成されにくくて、記憶
ノード電極の表面積全体を有効な電極面積として利用す
ることができる。
向電極を埋め込み易く、メモリセル容量が大きくて集積
度が高い半導体記憶装置を製造する。 【解決手段】 ＳｉＯ2 膜３１を堆積させたままの状態
で、多結晶Ｓｉ膜３２から成る側壁を凹部１６ａ内に形
成する。このため、多結晶Ｓｉ膜１７と多結晶Ｓｉ膜３
２との間隔が凹部１６ａの開口近傍で狭くならず、多結
晶Ｓｉ膜１７と多結晶Ｓｉ膜３２、３３とから成る二重
シリンダ形の記憶ノード電極の間隙に対向電極を埋め込
み易く、対向電極中にボイドが形成されにくくて、記憶
ノード電極の表面積全体を有効な電極面積として利用す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭと称され
ている半導体記憶装置の製造方法に関するものである。
ている半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭの高集積化に伴って、小さなメ
モリセル面積でも所要のメモリセル容量を確保するため
に、メモリセルを構成するキャパシタの記憶ノード電極
にフィン形やシリンダ形等の複雑な構造が必要になって
いる。そして、これらの構造の中でも、面積成分よりも
周辺長成分を有効に利用することができるシリンダ形が
有利であると考えられている。また、シリンダ形の中で
も、単純な一重シリンダ形よりも多重シリンダ形が要求
されている。
モリセル面積でも所要のメモリセル容量を確保するため
に、メモリセルを構成するキャパシタの記憶ノード電極
にフィン形やシリンダ形等の複雑な構造が必要になって
いる。そして、これらの構造の中でも、面積成分よりも
周辺長成分を有効に利用することができるシリンダ形が
有利であると考えられている。また、シリンダ形の中で
も、単純な一重シリンダ形よりも多重シリンダ形が要求
されている。
【０００３】図２、３は、二重シリンダ形の記憶ノード
電極を有するＤＲＡＭの製造方法の一従来例を示してい
る。なお、図面を簡略化するために、図２、３では素子
分離領域やワード線及びビット線等の配線を省略してあ
る。
電極を有するＤＲＡＭの製造方法の一従来例を示してい
る。なお、図面を簡略化するために、図２、３では素子
分離領域やワード線及びビット線等の配線を省略してあ
る。
【０００４】この一従来例では、図２（ａ）に示す様
に、Ｓｉ基板１１上に層間絶縁膜としてのＳｉＯ2 膜１
２とＳｉ3 Ｎ4 膜１３とを順次に堆積させ、図２（ｂ）
に示す様に、記憶ノード電極用のコンタクト孔１４をＳ
ｉＯ2 膜１２に開孔した後、このコンタクト孔１４を多
結晶Ｓｉプラグ１５で埋める。
に、Ｓｉ基板１１上に層間絶縁膜としてのＳｉＯ2 膜１
２とＳｉ3 Ｎ4 膜１３とを順次に堆積させ、図２（ｂ）
に示す様に、記憶ノード電極用のコンタクト孔１４をＳ
ｉＯ2 膜１２に開孔した後、このコンタクト孔１４を多
結晶Ｓｉプラグ１５で埋める。
【０００５】次に、図２（ｃ）に示す様に、ＳｉＯ2 膜
１６を全面に堆積させ、Ｓｉ3 Ｎ4膜１３及び多結晶Ｓ
ｉプラグ１５をストッパにしてＳｉＯ2 膜１６をエッチ
ングして、記憶ノード電極を形成すべき領域に凹部１６
ａを形成する。そして、図２（ｄ）に示す様に、多結晶
Ｓｉ膜１７とＳｉＯ2 膜２１とを順次に堆積させ、多結
晶Ｓｉ膜１７をストッパにしてＳｉＯ2 膜２１の全面を
エッチバックして、このＳｉＯ2 膜２１から成る側壁を
凹部１６ａの内側面に形成する。
１６を全面に堆積させ、Ｓｉ3 Ｎ4膜１３及び多結晶Ｓ
ｉプラグ１５をストッパにしてＳｉＯ2 膜１６をエッチ
ングして、記憶ノード電極を形成すべき領域に凹部１６
ａを形成する。そして、図２（ｄ）に示す様に、多結晶
Ｓｉ膜１７とＳｉＯ2 膜２１とを順次に堆積させ、多結
晶Ｓｉ膜１７をストッパにしてＳｉＯ2 膜２１の全面を
エッチバックして、このＳｉＯ2 膜２１から成る側壁を
凹部１６ａの内側面に形成する。
【０００６】次に、図３（ａ）に示す様に、多結晶Ｓｉ
膜２２とＳｉＯ2 膜２３とを順次に堆積させ、多結晶Ｓ
ｉ膜２２をストッパにしてＳｉＯ2 膜２３の全面をエッ
チバックして、凹部１６ａ内にのみＳｉＯ2 膜２３を残
す。そして、図３（ｂ）に示す様に、ＳｉＯ2 膜１６、
２１、２３をストッパにして多結晶Ｓｉ膜２２、１７を
エッチングする。
膜２２とＳｉＯ2 膜２３とを順次に堆積させ、多結晶Ｓ
ｉ膜２２をストッパにしてＳｉＯ2 膜２３の全面をエッ
チバックして、凹部１６ａ内にのみＳｉＯ2 膜２３を残
す。そして、図３（ｂ）に示す様に、ＳｉＯ2 膜１６、
２１、２３をストッパにして多結晶Ｓｉ膜２２、１７を
エッチングする。
【０００７】次に、図３（ｃ）に示す様に、多結晶Ｓｉ
膜１７、２２及びＳｉ3 Ｎ4 膜１３をストッパにして弗
酸等でＳｉＯ2 膜１６、２１、２３をエッチングして、
外側の多結晶Ｓｉ膜１７と内側の多結晶Ｓｉ膜２２とか
ら成る二重シリンダ形の記憶ノード電極を形成する。そ
して、図３（ｄ）に示す様に、キャパシタ絶縁膜として
のＯＮＯ膜２４等を多結晶Ｓｉ膜１７、２２の表面等に
形成し、対向電極としての多結晶Ｓｉ膜２５を形成し
て、キャパシタ２６を完成させる。
膜１７、２２及びＳｉ3 Ｎ4 膜１３をストッパにして弗
酸等でＳｉＯ2 膜１６、２１、２３をエッチングして、
外側の多結晶Ｓｉ膜１７と内側の多結晶Ｓｉ膜２２とか
ら成る二重シリンダ形の記憶ノード電極を形成する。そ
して、図３（ｄ）に示す様に、キャパシタ絶縁膜として
のＯＮＯ膜２４等を多結晶Ｓｉ膜１７、２２の表面等に
形成し、対向電極としての多結晶Ｓｉ膜２５を形成し
て、キャパシタ２６を完成させる。
【０００８】
【発明が解決しようとする課題】ところが、図２、３に
示した一従来例では、図３（ｂ）（ｃ）に示した様に、
多結晶Ｓｉ膜１７、２２から成る二重シリンダ形の記憶
ノード電極の間隙を側壁であるＳｉＯ2 膜２１によって
形成している。このため、多結晶Ｓｉ膜１７、２２同士
の間隔が凹部１６ａの開口近傍で狭くなって、対向電極
としての多結晶Ｓｉ膜２５を多結晶Ｓｉ膜１７、２２同
士の間隙に埋め込みにくい。
示した一従来例では、図３（ｂ）（ｃ）に示した様に、
多結晶Ｓｉ膜１７、２２から成る二重シリンダ形の記憶
ノード電極の間隙を側壁であるＳｉＯ2 膜２１によって
形成している。このため、多結晶Ｓｉ膜１７、２２同士
の間隔が凹部１６ａの開口近傍で狭くなって、対向電極
としての多結晶Ｓｉ膜２５を多結晶Ｓｉ膜１７、２２同
士の間隙に埋め込みにくい。
【０００９】このため、多結晶Ｓｉ膜２５中にボイド２
７が形成される可能性があり、大きなボイド２７が形成
されると、多結晶Ｓｉ膜２５がＯＮＯ膜２４に接触しな
い部分が生じる。従って、上述の一従来例では、記憶ノ
ード電極の表面積全体を有効な電極面積として利用する
ことができるキャパシタ２６を形成することが困難であ
り、メモリセル容量が大きくて集積度が高いＤＲＡＭを
製造することが困難であった。
７が形成される可能性があり、大きなボイド２７が形成
されると、多結晶Ｓｉ膜２５がＯＮＯ膜２４に接触しな
い部分が生じる。従って、上述の一従来例では、記憶ノ
ード電極の表面積全体を有効な電極面積として利用する
ことができるキャパシタ２６を形成することが困難であ
り、メモリセル容量が大きくて集積度が高いＤＲＡＭを
製造することが困難であった。
【００１０】
【課題を解決するための手段】請求項１の半導体記憶装
置の製造方法は、キャパシタを用いてメモリセルが構成
されている半導体記憶装置の製造方法において、前記キ
ャパシタの記憶ノード電極を形成すべき領域に凹部を有
する第１のスペーサ膜を形成する工程と、前記第１のス
ペーサ膜の前記形成の後に第１の導電膜と第２のスペー
サ膜とを順次に堆積させる工程と、前記凹部内における
前記第２のスペーサ膜の内側面に第２の導電膜から成る
側壁を形成する工程と、前記側壁から露出している前記
第２のスペーサ膜を除去する工程と、前記第２のスペー
サ膜の前記除去の後に第３の導電膜を堆積させる工程
と、前記凹部外における前記第３及び第１の導電膜を除
去する工程と、前記第３及び第１の導電膜の前記除去の
後に前記第１及び第２のスペーサ膜を除去する工程とを
具備することを特徴としている。
置の製造方法は、キャパシタを用いてメモリセルが構成
されている半導体記憶装置の製造方法において、前記キ
ャパシタの記憶ノード電極を形成すべき領域に凹部を有
する第１のスペーサ膜を形成する工程と、前記第１のス
ペーサ膜の前記形成の後に第１の導電膜と第２のスペー
サ膜とを順次に堆積させる工程と、前記凹部内における
前記第２のスペーサ膜の内側面に第２の導電膜から成る
側壁を形成する工程と、前記側壁から露出している前記
第２のスペーサ膜を除去する工程と、前記第２のスペー
サ膜の前記除去の後に第３の導電膜を堆積させる工程
と、前記凹部外における前記第３及び第１の導電膜を除
去する工程と、前記第３及び第１の導電膜の前記除去の
後に前記第１及び第２のスペーサ膜を除去する工程とを
具備することを特徴としている。
【００１１】請求項２の半導体記憶装置の製造方法は、
前記導電膜として多結晶Ｓｉ膜を用い、前記スペーサ膜
としてＳｉＯ2 膜を用いることを特徴としている。
前記導電膜として多結晶Ｓｉ膜を用い、前記スペーサ膜
としてＳｉＯ2 膜を用いることを特徴としている。
【００１２】本発明による半導体記憶装置の製造方法で
は、第２のスペーサ膜を堆積させたままの状態で、第１
のスペーサ膜の凹部内における第２のスペーサ膜の内側
面に第２の導電膜から成る側壁を形成しているので、第
２のスペーサ膜を側壁に加工した場合の様に第１の導電
膜と第２の導電膜との間隔が凹部の開口近傍で狭くなら
ない。
は、第２のスペーサ膜を堆積させたままの状態で、第１
のスペーサ膜の凹部内における第２のスペーサ膜の内側
面に第２の導電膜から成る側壁を形成しているので、第
２のスペーサ膜を側壁に加工した場合の様に第１の導電
膜と第２の導電膜との間隔が凹部の開口近傍で狭くなら
ない。
【００１３】このため、外側の第１の導電膜と内側の第
２及び第３の導電膜とから成る二重シリンダ形の記憶ノ
ード電極の間隙に対向電極を埋め込み易く、対向電極中
にボイドが形成されにくくて、記憶ノード電極の表面積
全体を有効な電極面積として利用することができるキャ
パシタを形成することができる。
２及び第３の導電膜とから成る二重シリンダ形の記憶ノ
ード電極の間隙に対向電極を埋め込み易く、対向電極中
にボイドが形成されにくくて、記憶ノード電極の表面積
全体を有効な電極面積として利用することができるキャ
パシタを形成することができる。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態を、図
１を参照しながら説明する。なお、図１でも、図２、３
と同様に、図面を簡略化するために、素子分離領域やワ
ード線及びビット線等の配線を省略してある。
１を参照しながら説明する。なお、図１でも、図２、３
と同様に、図面を簡略化するために、素子分離領域やワ
ード線及びビット線等の配線を省略してある。
【００１５】図１（ａ）に示す様に、本実施形態でも、
多結晶Ｓｉ膜１７を堆積させるまでは、図２、３に示し
た一従来例と実質的に同様の工程を実行する。しかし、
本実施形態では、その後、ＳｉＯ2 膜３１及び多結晶Ｓ
ｉ膜３２を順次に堆積させる。
多結晶Ｓｉ膜１７を堆積させるまでは、図２、３に示し
た一従来例と実質的に同様の工程を実行する。しかし、
本実施形態では、その後、ＳｉＯ2 膜３１及び多結晶Ｓ
ｉ膜３２を順次に堆積させる。
【００１６】次に、図１（ｂ）に示す様に、ＳｉＯ2 膜
３１をストッパにして多結晶Ｓｉ膜３２の全面をエッチ
バックして、この多結晶Ｓｉ膜３２から成る側壁を凹部
１６ａの内側面に形成する。そして、多結晶Ｓｉ膜１
７、３２をストッパにしてＳｉＯ2 膜３１をエッチング
する。
３１をストッパにして多結晶Ｓｉ膜３２の全面をエッチ
バックして、この多結晶Ｓｉ膜３２から成る側壁を凹部
１６ａの内側面に形成する。そして、多結晶Ｓｉ膜１
７、３２をストッパにしてＳｉＯ2 膜３１をエッチング
する。
【００１７】次に、図１（ｃ）に示す様に、多結晶Ｓｉ
膜３３とＳｉＯ2 膜３４とを順次に堆積させ、多結晶Ｓ
ｉ膜３３をストッパにしてＳｉＯ2 膜３４の全面をエッ
チバックして、凹部１６ａ内にのみＳｉＯ2 膜３４を残
す。そして、図１（ｄ）に示す様に、ＳｉＯ2 膜１６、
３１、３４をストッパにして多結晶Ｓｉ膜３３、３２、
１７をエッチングする。
膜３３とＳｉＯ2 膜３４とを順次に堆積させ、多結晶Ｓ
ｉ膜３３をストッパにしてＳｉＯ2 膜３４の全面をエッ
チバックして、凹部１６ａ内にのみＳｉＯ2 膜３４を残
す。そして、図１（ｄ）に示す様に、ＳｉＯ2 膜１６、
３１、３４をストッパにして多結晶Ｓｉ膜３３、３２、
１７をエッチングする。
【００１８】その後、図示してはいないが、上述の一従
来例における図３（ｃ）（ｄ）の場合と実質的に同様の
工程を実行して、キャパシタを完成させる。なお、Ｓｉ
Ｏ2膜１６、３１、３４は最終的には除去されるので、
多結晶Ｓｉ膜等とエッチング選択性を確保することがで
きる膜であれば、この膜をＳｉＯ2 膜１６、３１、３４
の代わりに用いてもよい。また、以上の実施形態で製造
したＤＲＡＭは、汎用ＤＲＡＭのみならずＡＳＩＣ中に
搭載されるＤＲＡＭであってもよい。
来例における図３（ｃ）（ｄ）の場合と実質的に同様の
工程を実行して、キャパシタを完成させる。なお、Ｓｉ
Ｏ2膜１６、３１、３４は最終的には除去されるので、
多結晶Ｓｉ膜等とエッチング選択性を確保することがで
きる膜であれば、この膜をＳｉＯ2 膜１６、３１、３４
の代わりに用いてもよい。また、以上の実施形態で製造
したＤＲＡＭは、汎用ＤＲＡＭのみならずＡＳＩＣ中に
搭載されるＤＲＡＭであってもよい。
【００１９】
【発明の効果】本発明による半導体記憶装置の製造方法
では、外側の第１の導電膜と内側の第２及び第３の導電
膜とから成る二重シリンダ形の記憶ノード電極の間隙に
対向電極を埋め込み易く、対向電極中にボイドが形成さ
れにくくて、記憶ノード電極の表面積全体を有効な電極
面積として利用することができるキャパシタを形成する
ことができるので、メモリセル容量が大きくて集積度が
高い半導体記憶装置を製造することができる。
では、外側の第１の導電膜と内側の第２及び第３の導電
膜とから成る二重シリンダ形の記憶ノード電極の間隙に
対向電極を埋め込み易く、対向電極中にボイドが形成さ
れにくくて、記憶ノード電極の表面積全体を有効な電極
面積として利用することができるキャパシタを形成する
ことができるので、メモリセル容量が大きくて集積度が
高い半導体記憶装置を製造することができる。
【図１】本発明の一実施形態を工程順に示す側断面図で
ある。
ある。
【図２】本発明の一従来例の前半を工程順に示す側断面
図である。
図である。
【図３】一従来例の後半を工程順に示す側断面図であ
る。
る。
１６ ＳｉＯ2 膜（第１のスペーサ膜） １６ａ 凹部 １７ 多結晶Ｓｉ膜（第１の導電膜） ３１ ＳｉＯ2 膜（第２のスペーサ膜） ３２ 多結晶Ｓｉ膜（第２の導電膜） ３３ 多結晶Ｓｉ膜（第３の導電膜）
Claims (2)
- 【請求項１】 キャパシタを用いてメモリセルが構成さ
れている半導体記憶装置の製造方法において、 前記キャパシタの記憶ノード電極を形成すべき領域に凹
部を有する第１のスペーサ膜を形成する工程と、 前記第１のスペーサ膜の前記形成の後に第１の導電膜と
第２のスペーサ膜とを順次に堆積させる工程と前記凹部
内における前記第２のスペーサ膜の内側面に第２の導電
膜から成る側壁を形成する工程と、 前記側壁から露出している前記第２のスペーサ膜を除去
する工程と、 前記第２のスペーサ膜の前記除去の後に第３の導電膜を
堆積させる工程と、 前記凹部外における前記第３及び第１の導電膜を除去す
る工程と、 前記第３及び第１の導電膜の前記除去の後に前記第１及
び第２のスペーサ膜を除去する工程とを具備することを
特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記導電膜として多結晶Ｓｉ膜を用い、
前記スペーサ膜としてＳｉＯ2 膜を用いることを特徴と
する請求項１記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8104642A JPH09275194A (ja) | 1996-04-02 | 1996-04-02 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8104642A JPH09275194A (ja) | 1996-04-02 | 1996-04-02 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275194A true JPH09275194A (ja) | 1997-10-21 |
Family
ID=14386114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8104642A Pending JPH09275194A (ja) | 1996-04-02 | 1996-04-02 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275194A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274427B1 (en) | 1999-04-19 | 2001-08-14 | Nec Corporation | Method of manufacturing a DRAM capacitor |
| KR100305024B1 (ko) * | 1998-10-28 | 2001-10-19 | 박종섭 | 반도체소자의 제조방법 |
| KR100373344B1 (ko) * | 1999-12-30 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR100646930B1 (ko) * | 2000-08-03 | 2006-11-17 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
-
1996
- 1996-04-02 JP JP8104642A patent/JPH09275194A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305024B1 (ko) * | 1998-10-28 | 2001-10-19 | 박종섭 | 반도체소자의 제조방법 |
| US6274427B1 (en) | 1999-04-19 | 2001-08-14 | Nec Corporation | Method of manufacturing a DRAM capacitor |
| KR100373344B1 (ko) * | 1999-12-30 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| KR100646930B1 (ko) * | 2000-08-03 | 2006-11-17 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
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