JPH09275194A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH09275194A JPH09275194A JP8104642A JP10464296A JPH09275194A JP H09275194 A JPH09275194 A JP H09275194A JP 8104642 A JP8104642 A JP 8104642A JP 10464296 A JP10464296 A JP 10464296A JP H09275194 A JPH09275194 A JP H09275194A
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Abstract
(57)【要約】
【課題】 二重シリンダ形の記憶ノード電極の間隙に対
向電極を埋め込み易く、メモリセル容量が大きくて集積
度が高い半導体記憶装置を製造する。 【解決手段】 SiO2 膜31を堆積させたままの状態
で、多結晶Si膜32から成る側壁を凹部16a内に形
成する。このため、多結晶Si膜17と多結晶Si膜3
2との間隔が凹部16aの開口近傍で狭くならず、多結
晶Si膜17と多結晶Si膜32、33とから成る二重
シリンダ形の記憶ノード電極の間隙に対向電極を埋め込
み易く、対向電極中にボイドが形成されにくくて、記憶
ノード電極の表面積全体を有効な電極面積として利用す
ることができる。
向電極を埋め込み易く、メモリセル容量が大きくて集積
度が高い半導体記憶装置を製造する。 【解決手段】 SiO2 膜31を堆積させたままの状態
で、多結晶Si膜32から成る側壁を凹部16a内に形
成する。このため、多結晶Si膜17と多結晶Si膜3
2との間隔が凹部16aの開口近傍で狭くならず、多結
晶Si膜17と多結晶Si膜32、33とから成る二重
シリンダ形の記憶ノード電極の間隙に対向電極を埋め込
み易く、対向電極中にボイドが形成されにくくて、記憶
ノード電極の表面積全体を有効な電極面積として利用す
ることができる。
Description
【0001】
【発明の属する技術分野】本発明は、DRAMと称され
ている半導体記憶装置の製造方法に関するものである。
ている半導体記憶装置の製造方法に関するものである。
【0002】
【従来の技術】DRAMの高集積化に伴って、小さなメ
モリセル面積でも所要のメモリセル容量を確保するため
に、メモリセルを構成するキャパシタの記憶ノード電極
にフィン形やシリンダ形等の複雑な構造が必要になって
いる。そして、これらの構造の中でも、面積成分よりも
周辺長成分を有効に利用することができるシリンダ形が
有利であると考えられている。また、シリンダ形の中で
も、単純な一重シリンダ形よりも多重シリンダ形が要求
されている。
モリセル面積でも所要のメモリセル容量を確保するため
に、メモリセルを構成するキャパシタの記憶ノード電極
にフィン形やシリンダ形等の複雑な構造が必要になって
いる。そして、これらの構造の中でも、面積成分よりも
周辺長成分を有効に利用することができるシリンダ形が
有利であると考えられている。また、シリンダ形の中で
も、単純な一重シリンダ形よりも多重シリンダ形が要求
されている。
【0003】図2、3は、二重シリンダ形の記憶ノード
電極を有するDRAMの製造方法の一従来例を示してい
る。なお、図面を簡略化するために、図2、3では素子
分離領域やワード線及びビット線等の配線を省略してあ
る。
電極を有するDRAMの製造方法の一従来例を示してい
る。なお、図面を簡略化するために、図2、3では素子
分離領域やワード線及びビット線等の配線を省略してあ
る。
【0004】この一従来例では、図2(a)に示す様
に、Si基板11上に層間絶縁膜としてのSiO2 膜1
2とSi3 N4 膜13とを順次に堆積させ、図2(b)
に示す様に、記憶ノード電極用のコンタクト孔14をS
iO2 膜12に開孔した後、このコンタクト孔14を多
結晶Siプラグ15で埋める。
に、Si基板11上に層間絶縁膜としてのSiO2 膜1
2とSi3 N4 膜13とを順次に堆積させ、図2(b)
に示す様に、記憶ノード電極用のコンタクト孔14をS
iO2 膜12に開孔した後、このコンタクト孔14を多
結晶Siプラグ15で埋める。
【0005】次に、図2(c)に示す様に、SiO2 膜
16を全面に堆積させ、Si3 N4膜13及び多結晶S
iプラグ15をストッパにしてSiO2 膜16をエッチ
ングして、記憶ノード電極を形成すべき領域に凹部16
aを形成する。そして、図2(d)に示す様に、多結晶
Si膜17とSiO2 膜21とを順次に堆積させ、多結
晶Si膜17をストッパにしてSiO2 膜21の全面を
エッチバックして、このSiO2 膜21から成る側壁を
凹部16aの内側面に形成する。
16を全面に堆積させ、Si3 N4膜13及び多結晶S
iプラグ15をストッパにしてSiO2 膜16をエッチ
ングして、記憶ノード電極を形成すべき領域に凹部16
aを形成する。そして、図2(d)に示す様に、多結晶
Si膜17とSiO2 膜21とを順次に堆積させ、多結
晶Si膜17をストッパにしてSiO2 膜21の全面を
エッチバックして、このSiO2 膜21から成る側壁を
凹部16aの内側面に形成する。
【0006】次に、図3(a)に示す様に、多結晶Si
膜22とSiO2 膜23とを順次に堆積させ、多結晶S
i膜22をストッパにしてSiO2 膜23の全面をエッ
チバックして、凹部16a内にのみSiO2 膜23を残
す。そして、図3(b)に示す様に、SiO2 膜16、
21、23をストッパにして多結晶Si膜22、17を
エッチングする。
膜22とSiO2 膜23とを順次に堆積させ、多結晶S
i膜22をストッパにしてSiO2 膜23の全面をエッ
チバックして、凹部16a内にのみSiO2 膜23を残
す。そして、図3(b)に示す様に、SiO2 膜16、
21、23をストッパにして多結晶Si膜22、17を
エッチングする。
【0007】次に、図3(c)に示す様に、多結晶Si
膜17、22及びSi3 N4 膜13をストッパにして弗
酸等でSiO2 膜16、21、23をエッチングして、
外側の多結晶Si膜17と内側の多結晶Si膜22とか
ら成る二重シリンダ形の記憶ノード電極を形成する。そ
して、図3(d)に示す様に、キャパシタ絶縁膜として
のONO膜24等を多結晶Si膜17、22の表面等に
形成し、対向電極としての多結晶Si膜25を形成し
て、キャパシタ26を完成させる。
膜17、22及びSi3 N4 膜13をストッパにして弗
酸等でSiO2 膜16、21、23をエッチングして、
外側の多結晶Si膜17と内側の多結晶Si膜22とか
ら成る二重シリンダ形の記憶ノード電極を形成する。そ
して、図3(d)に示す様に、キャパシタ絶縁膜として
のONO膜24等を多結晶Si膜17、22の表面等に
形成し、対向電極としての多結晶Si膜25を形成し
て、キャパシタ26を完成させる。
【0008】
【発明が解決しようとする課題】ところが、図2、3に
示した一従来例では、図3(b)(c)に示した様に、
多結晶Si膜17、22から成る二重シリンダ形の記憶
ノード電極の間隙を側壁であるSiO2 膜21によって
形成している。このため、多結晶Si膜17、22同士
の間隔が凹部16aの開口近傍で狭くなって、対向電極
としての多結晶Si膜25を多結晶Si膜17、22同
士の間隙に埋め込みにくい。
示した一従来例では、図3(b)(c)に示した様に、
多結晶Si膜17、22から成る二重シリンダ形の記憶
ノード電極の間隙を側壁であるSiO2 膜21によって
形成している。このため、多結晶Si膜17、22同士
の間隔が凹部16aの開口近傍で狭くなって、対向電極
としての多結晶Si膜25を多結晶Si膜17、22同
士の間隙に埋め込みにくい。
【0009】このため、多結晶Si膜25中にボイド2
7が形成される可能性があり、大きなボイド27が形成
されると、多結晶Si膜25がONO膜24に接触しな
い部分が生じる。従って、上述の一従来例では、記憶ノ
ード電極の表面積全体を有効な電極面積として利用する
ことができるキャパシタ26を形成することが困難であ
り、メモリセル容量が大きくて集積度が高いDRAMを
製造することが困難であった。
7が形成される可能性があり、大きなボイド27が形成
されると、多結晶Si膜25がONO膜24に接触しな
い部分が生じる。従って、上述の一従来例では、記憶ノ
ード電極の表面積全体を有効な電極面積として利用する
ことができるキャパシタ26を形成することが困難であ
り、メモリセル容量が大きくて集積度が高いDRAMを
製造することが困難であった。
【0010】
【課題を解決するための手段】請求項1の半導体記憶装
置の製造方法は、キャパシタを用いてメモリセルが構成
されている半導体記憶装置の製造方法において、前記キ
ャパシタの記憶ノード電極を形成すべき領域に凹部を有
する第1のスペーサ膜を形成する工程と、前記第1のス
ペーサ膜の前記形成の後に第1の導電膜と第2のスペー
サ膜とを順次に堆積させる工程と、前記凹部内における
前記第2のスペーサ膜の内側面に第2の導電膜から成る
側壁を形成する工程と、前記側壁から露出している前記
第2のスペーサ膜を除去する工程と、前記第2のスペー
サ膜の前記除去の後に第3の導電膜を堆積させる工程
と、前記凹部外における前記第3及び第1の導電膜を除
去する工程と、前記第3及び第1の導電膜の前記除去の
後に前記第1及び第2のスペーサ膜を除去する工程とを
具備することを特徴としている。
置の製造方法は、キャパシタを用いてメモリセルが構成
されている半導体記憶装置の製造方法において、前記キ
ャパシタの記憶ノード電極を形成すべき領域に凹部を有
する第1のスペーサ膜を形成する工程と、前記第1のス
ペーサ膜の前記形成の後に第1の導電膜と第2のスペー
サ膜とを順次に堆積させる工程と、前記凹部内における
前記第2のスペーサ膜の内側面に第2の導電膜から成る
側壁を形成する工程と、前記側壁から露出している前記
第2のスペーサ膜を除去する工程と、前記第2のスペー
サ膜の前記除去の後に第3の導電膜を堆積させる工程
と、前記凹部外における前記第3及び第1の導電膜を除
去する工程と、前記第3及び第1の導電膜の前記除去の
後に前記第1及び第2のスペーサ膜を除去する工程とを
具備することを特徴としている。
【0011】請求項2の半導体記憶装置の製造方法は、
前記導電膜として多結晶Si膜を用い、前記スペーサ膜
としてSiO2 膜を用いることを特徴としている。
前記導電膜として多結晶Si膜を用い、前記スペーサ膜
としてSiO2 膜を用いることを特徴としている。
【0012】本発明による半導体記憶装置の製造方法で
は、第2のスペーサ膜を堆積させたままの状態で、第1
のスペーサ膜の凹部内における第2のスペーサ膜の内側
面に第2の導電膜から成る側壁を形成しているので、第
2のスペーサ膜を側壁に加工した場合の様に第1の導電
膜と第2の導電膜との間隔が凹部の開口近傍で狭くなら
ない。
は、第2のスペーサ膜を堆積させたままの状態で、第1
のスペーサ膜の凹部内における第2のスペーサ膜の内側
面に第2の導電膜から成る側壁を形成しているので、第
2のスペーサ膜を側壁に加工した場合の様に第1の導電
膜と第2の導電膜との間隔が凹部の開口近傍で狭くなら
ない。
【0013】このため、外側の第1の導電膜と内側の第
2及び第3の導電膜とから成る二重シリンダ形の記憶ノ
ード電極の間隙に対向電極を埋め込み易く、対向電極中
にボイドが形成されにくくて、記憶ノード電極の表面積
全体を有効な電極面積として利用することができるキャ
パシタを形成することができる。
2及び第3の導電膜とから成る二重シリンダ形の記憶ノ
ード電極の間隙に対向電極を埋め込み易く、対向電極中
にボイドが形成されにくくて、記憶ノード電極の表面積
全体を有効な電極面積として利用することができるキャ
パシタを形成することができる。
【0014】
【発明の実施の形態】以下、本発明の一実施形態を、図
1を参照しながら説明する。なお、図1でも、図2、3
と同様に、図面を簡略化するために、素子分離領域やワ
ード線及びビット線等の配線を省略してある。
1を参照しながら説明する。なお、図1でも、図2、3
と同様に、図面を簡略化するために、素子分離領域やワ
ード線及びビット線等の配線を省略してある。
【0015】図1(a)に示す様に、本実施形態でも、
多結晶Si膜17を堆積させるまでは、図2、3に示し
た一従来例と実質的に同様の工程を実行する。しかし、
本実施形態では、その後、SiO2 膜31及び多結晶S
i膜32を順次に堆積させる。
多結晶Si膜17を堆積させるまでは、図2、3に示し
た一従来例と実質的に同様の工程を実行する。しかし、
本実施形態では、その後、SiO2 膜31及び多結晶S
i膜32を順次に堆積させる。
【0016】次に、図1(b)に示す様に、SiO2 膜
31をストッパにして多結晶Si膜32の全面をエッチ
バックして、この多結晶Si膜32から成る側壁を凹部
16aの内側面に形成する。そして、多結晶Si膜1
7、32をストッパにしてSiO2 膜31をエッチング
する。
31をストッパにして多結晶Si膜32の全面をエッチ
バックして、この多結晶Si膜32から成る側壁を凹部
16aの内側面に形成する。そして、多結晶Si膜1
7、32をストッパにしてSiO2 膜31をエッチング
する。
【0017】次に、図1(c)に示す様に、多結晶Si
膜33とSiO2 膜34とを順次に堆積させ、多結晶S
i膜33をストッパにしてSiO2 膜34の全面をエッ
チバックして、凹部16a内にのみSiO2 膜34を残
す。そして、図1(d)に示す様に、SiO2 膜16、
31、34をストッパにして多結晶Si膜33、32、
17をエッチングする。
膜33とSiO2 膜34とを順次に堆積させ、多結晶S
i膜33をストッパにしてSiO2 膜34の全面をエッ
チバックして、凹部16a内にのみSiO2 膜34を残
す。そして、図1(d)に示す様に、SiO2 膜16、
31、34をストッパにして多結晶Si膜33、32、
17をエッチングする。
【0018】その後、図示してはいないが、上述の一従
来例における図3(c)(d)の場合と実質的に同様の
工程を実行して、キャパシタを完成させる。なお、Si
O2膜16、31、34は最終的には除去されるので、
多結晶Si膜等とエッチング選択性を確保することがで
きる膜であれば、この膜をSiO2 膜16、31、34
の代わりに用いてもよい。また、以上の実施形態で製造
したDRAMは、汎用DRAMのみならずASIC中に
搭載されるDRAMであってもよい。
来例における図3(c)(d)の場合と実質的に同様の
工程を実行して、キャパシタを完成させる。なお、Si
O2膜16、31、34は最終的には除去されるので、
多結晶Si膜等とエッチング選択性を確保することがで
きる膜であれば、この膜をSiO2 膜16、31、34
の代わりに用いてもよい。また、以上の実施形態で製造
したDRAMは、汎用DRAMのみならずASIC中に
搭載されるDRAMであってもよい。
【0019】
【発明の効果】本発明による半導体記憶装置の製造方法
では、外側の第1の導電膜と内側の第2及び第3の導電
膜とから成る二重シリンダ形の記憶ノード電極の間隙に
対向電極を埋め込み易く、対向電極中にボイドが形成さ
れにくくて、記憶ノード電極の表面積全体を有効な電極
面積として利用することができるキャパシタを形成する
ことができるので、メモリセル容量が大きくて集積度が
高い半導体記憶装置を製造することができる。
では、外側の第1の導電膜と内側の第2及び第3の導電
膜とから成る二重シリンダ形の記憶ノード電極の間隙に
対向電極を埋め込み易く、対向電極中にボイドが形成さ
れにくくて、記憶ノード電極の表面積全体を有効な電極
面積として利用することができるキャパシタを形成する
ことができるので、メモリセル容量が大きくて集積度が
高い半導体記憶装置を製造することができる。
【図1】本発明の一実施形態を工程順に示す側断面図で
ある。
ある。
【図2】本発明の一従来例の前半を工程順に示す側断面
図である。
図である。
【図3】一従来例の後半を工程順に示す側断面図であ
る。
る。
16 SiO2 膜(第1のスペーサ膜) 16a 凹部 17 多結晶Si膜(第1の導電膜) 31 SiO2 膜(第2のスペーサ膜) 32 多結晶Si膜(第2の導電膜) 33 多結晶Si膜(第3の導電膜)
Claims (2)
- 【請求項1】 キャパシタを用いてメモリセルが構成さ
れている半導体記憶装置の製造方法において、 前記キャパシタの記憶ノード電極を形成すべき領域に凹
部を有する第1のスペーサ膜を形成する工程と、 前記第1のスペーサ膜の前記形成の後に第1の導電膜と
第2のスペーサ膜とを順次に堆積させる工程と前記凹部
内における前記第2のスペーサ膜の内側面に第2の導電
膜から成る側壁を形成する工程と、 前記側壁から露出している前記第2のスペーサ膜を除去
する工程と、 前記第2のスペーサ膜の前記除去の後に第3の導電膜を
堆積させる工程と、 前記凹部外における前記第3及び第1の導電膜を除去す
る工程と、 前記第3及び第1の導電膜の前記除去の後に前記第1及
び第2のスペーサ膜を除去する工程とを具備することを
特徴とする半導体記憶装置の製造方法。 - 【請求項2】 前記導電膜として多結晶Si膜を用い、
前記スペーサ膜としてSiO2 膜を用いることを特徴と
する請求項1記載の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8104642A JPH09275194A (ja) | 1996-04-02 | 1996-04-02 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8104642A JPH09275194A (ja) | 1996-04-02 | 1996-04-02 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09275194A true JPH09275194A (ja) | 1997-10-21 |
Family
ID=14386114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8104642A Pending JPH09275194A (ja) | 1996-04-02 | 1996-04-02 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09275194A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6274427B1 (en) | 1999-04-19 | 2001-08-14 | Nec Corporation | Method of manufacturing a DRAM capacitor |
KR100305024B1 (ko) * | 1998-10-28 | 2001-10-19 | 박종섭 | 반도체소자의 제조방법 |
KR100373344B1 (ko) * | 1999-12-30 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
KR100646930B1 (ko) * | 2000-08-03 | 2006-11-17 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
-
1996
- 1996-04-02 JP JP8104642A patent/JPH09275194A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100305024B1 (ko) * | 1998-10-28 | 2001-10-19 | 박종섭 | 반도체소자의 제조방법 |
US6274427B1 (en) | 1999-04-19 | 2001-08-14 | Nec Corporation | Method of manufacturing a DRAM capacitor |
KR100373344B1 (ko) * | 1999-12-30 | 2003-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
KR100646930B1 (ko) * | 2000-08-03 | 2006-11-17 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
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