JP2009515330A - 電気的プログラム可能ヒューズおよびその製造方法 - Google Patents

電気的プログラム可能ヒューズおよびその製造方法 Download PDF

Info

Publication number
JP2009515330A
JP2009515330A JP2008538343A JP2008538343A JP2009515330A JP 2009515330 A JP2009515330 A JP 2009515330A JP 2008538343 A JP2008538343 A JP 2008538343A JP 2008538343 A JP2008538343 A JP 2008538343A JP 2009515330 A JP2009515330 A JP 2009515330A
Authority
JP
Japan
Prior art keywords
layer
region
doped region
diode
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008538343A
Other languages
English (en)
Other versions
JP5226524B2 (ja
Inventor
スー、ルイス、ルーチェン
マンデルマン、ジャック
トンティ、ウィリアム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2009515330A publication Critical patent/JP2009515330A/ja
Application granted granted Critical
Publication of JP5226524B2 publication Critical patent/JP5226524B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Connections Effected By Soldering, Adhesion, Or Permanent Deformation (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 プログラム中にシリサイド層に形成されるギャップの長さに依存しない抵抗を有するｅヒューズおよびその製造方法を提供する。
【解決手段】 電気的プログラム可能ヒューズ（ｅヒューズ（ｅＦｕｓｅ））は、基板の絶縁酸化物層の上の（１）半導体層、この半導体層に形成された（２）ダイオード、および、ダイオード上に形成された（３）シリサイド層を含む。ダイオードは、Ｎ＋、ｐ−、Ｐ＋、またはＰ＋、ｎ−、Ｎ＋構造を含む。
【選択図】 図１０

Description

本発明は、一般に、半導体デバイスの製造に関し、更に具体的には、電気的プログラム可能ヒューズ（ｅヒューズ（ｅＦｕｓｅ））およびこれを製造する方法に関する。
従来のｅヒューズは、ポリシリコン層の上にシリサイド層を含む場合があり、これが抵抗として機能する。従来のｅヒューズをプログラムするためには、（例えば１つ以上のトランジスタによって）従来のｅヒューズのカソードからアノードに向かう第１の方向に電流を駆動すれば良い。ｅヒューズを通るように第１の方向に電流を駆動すると、シリサイド層にギャップ（gap）が形成され、これによってポリシリコン層の一部が露出する。プログラムされたｅヒューズの状態は、アノードからカソードに向かう第２の方向に電流を駆動するように試みることで検知することができる。電流が駆動される経路の抵抗は、プログラム中にシリサイド層に形成されるギャップの長さに依存する。かかる従来のｅヒューズをプログラムするために用いられるトランジスタの動作パラメータあるいは電圧レベルの制御またはそれら両方にばらつきがあるために、かかるｅヒューズにおいて形成される各シリサイド層ギャップの長さはそれぞれ異なる場合がある。従って、かかるｅヒューズの抵抗も一様でない。
このため、改良された、またはギャップが一定しているｅヒューズおよびこれを製造する方法が望まれている。
本発明の第１の態様においては、第１の装置が提供される。第１の装置は、電気的プログラム可能ヒューズであって、基板の絶縁酸化物層の上の半導体層と、半導体層に形成されたダイオードであって、第１の極性を有する第１の高ドーピング領域、第２の逆の極性を有する第２の高ドーピング領域、および、第１および第２の高ドーピング領域間の低ドーピング領域を含むダイオードと、を含み、更に、ダイオードの上に形成されたシリサイド層を含む。
本発明の第２の態様においては、電気的プログラム可能ヒューズを製造する方法が提供される。この方法は、絶縁酸化物層とこの絶縁酸化物層の上の半導体層とを含む基板を設けることと、半導体層にダイオードを形成することと、ダイオードの上にシリサイド層を形成することと、を含み、半導体層にダイオードを形成することが、半導体層に、第１の極性を有する第１の高ドーピング領域を形成することと、半導体層に、第２の逆の極性を有する第２の高ドーピング領域を形成することと、半導体層に、第１および第２の高ドーピング領域間に低ドーピング領域を形成することと、を含む。
本発明の他の特徴および態様は、以下の詳細な説明、特許請求の範囲、および添付図面から、いっそう充分に明らかになろう。
本発明は、改良されたｅヒューズおよびこれを製造する方法を提供する。更に具体的には、本発明は、プログラム中にｅヒューズのシリサイド層に形成されるギャップの長さに依存しない抵抗を有するｅヒューズを提供し、更に、かかるｅヒューズを製造する方法を提供する。ｅヒューズは、シリサイドの下にダイオード要素（diodic element）を含む。いくつかの実施形態において、ダイオード要素は、ポリシリコン、絶縁体上の単結晶シリコン、または別の適切な半導体材料を含む場合がある。ダイオード要素は、読み取り中に逆バイアスがかかるので、プログラムしたｅヒューズの状態を検知する場合に高い抵抗を示す。結果として得られるｅヒューズの抵抗は、ダイオード構成に依存し、プログラム中にシリサイド層に形成されるギャップ長に依存しなくなる。逆ダイオードＩＶ特性が規定する抵抗は、ダイオードの部分を包囲する単一ドーピング・ポリシリコン・ライン長よりも何オーダーか大きい。従って、ｅヒューズダイオード抵抗は、高度に再現可能であると共に、シリサイド・ギャップ長には依存しない。このため、本発明の一実施形態に従って製造されるｅヒューズの抵抗は、（例えば従来の単一ドーピング半導体ｅヒューズほどには）ばらつきのないものとすることができる。このように、本発明は、改良されたｅヒューズおよびこれを製造する方法を提供する。
図１は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコンまたは単結晶シリコン層がパターニングされている。図１を参照すると、第１の例示的なｅヒューズ（図６における６００）は、シリコン層１０２（例えばバルク基板）を含む基板１００から製造することができる。基板１００は、シリコン層１０２の上に形成された絶縁酸化物層１０４、および、絶縁酸化物層の上に形成されたポリシリコン（例えばゲート導体ポリシリコン）または他の適切な半導体材料の層１０６を含むことができる。このように、絶縁酸化物層１０４は、埋め込み酸化物（ＢＯＸ）層または浅いトレンチ分離（ＳＴＩ）酸化物層とすることができる。基板１００上にポリシリコン層１０６を形成するために、化学気相付着（ＣＶＤ）または他の適切な方法を使用可能である。この後、反応性イオン・エッチング（ＲＩＥ）または別の適切な方法を用いて、ポリシリコン層１０６の部分を選択的に除去し、これによってポリシリコンをパターニングすることができる。以下で述べるように、以降の基板処理によって、ポリシリコン層１０６を第１の例示的なｅヒューズの１つ以上の部分にする。
図２は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層の一部に不純物の原子を注入してＮ＋領域が形成されている。図２を参照すると、スピン・オン技法または別の適切な方法を用いて、基板１００上にフォトレジスト層を付着することができる。レジストおよび適切なマスキングを用いたフォトリソグラフィまたは他の適切な方法を用いて、フォトレジスト層をパターニングして第１のマスク（例えばブロック・マスク２００）にすることができる。このように、ポリシリコン層１０６の第１の部分２０２の上面を露出させて、マスク２００の下にあるポリシリコン層１０６の第２の部分２０４の上面を露出させないようにすれば良い。
注入プロセス（例えば固有のもしくは標準的なロジック注入プロセス）または他の適切な方法を用いて、ポリシリコン層１０６内にＮ＋不純物原子等（例えばドーパント）を注入することができる。更に具体的には、注入（例えばロジックＮ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の露出部分（例えば第１の部分２０２）内に、第１の極性を有する第１の高ドーピング領域（例えばＮ＋ドーピング領域）を形成すれば良い。しかしながら、マスク２００によって、注入中に不純物原子がポリシリコン層１０６の第２の部分２０４に達するのを防ぎ、これによって第２の部分２０４を保護することができる。更に、マスク２００は、注入中に１つ以上のＭＯＳＦＥＴゲートを保護することができる。いったんＮ＋ドーピング領域が形成されると、フォトレジスト剥離浴または他の適切な方法を用いて、基板１００から第１のマスク２００を剥離することができる。
図３は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層の一部に不純物原子を注入してＰ＋領域およびＰ−領域が形成されている。図３を参照すると、スピン・オン技法または他の適切な方法を用いて、基板１００上にフォトレジスト層を付着することができる。レジストおよび適切なマスキングを用いたフォトリソグラフィまたは他の適切な方法を用いて、フォトレジスト層をパターニングして第２のマスク（例えばブロック・マスク）にすることができる（図示せず）。第２のマスクがポリシリコン層１０６の第１の部分２０２を保護し、ポリシリコン層１０６の第２の部分２０４を保護しない（例えば露出させる）ように、第２のマスクを位置付けることができる。このように、第２のマスクは第１のマスク２００の逆とすれば良い。
注入プロセスまたは他の適切な方法を用いて、ポリシリコン層１０６内にＰ＋不純物原子等（例えばドーパント）を注入することができる。更に具体的には、注入（例えばロジクＰ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の露出部分（例えば第２の部分２０４）内に、第２の逆の極性を有する第２の高ドーピング領域（例えばＰ＋ドーピング領域）を形成すれば良い。しかしながら、第２のマスクによって、注入中に不純物原子がポリシリコン層１０６の第１の部分２０２に達するのを防ぎ、これによって第１の部分２０２を保護することができる。いったんＰ＋ドーピング領域が形成されると、フォトレジスト剥離浴または他の適切な方法を用いて、基板１００から第２のマスクを剥離することができる。
第１および第２のマスクを形成するために用いたものと同様の方法で、第３のマスク３００を形成することができる。更に具体的には、スピン・オン技法または他の適切な方法を用いて、基板１００上にフォトレジスト層を付着すれば良い。レジストおよび適切なマスキングを用いたフォトリソグラフィまたは他の適切な方法を用いて、フォトレジスト層をパターニングして第３のマスク（例えばブロック・マスク）にすることができる。第３のマスク３００がポリシリコン層１０６の第１の部分２０２の第１の小部分３０２を保護し、ポリシリコン層１０６の第１の部分２０２の第２の小部分３０４および第２の部分２０４を保護しない（例えば露出させる）ように、第３のマスク３００を位置付けることができる。このように、第３のマスク３００は第１のマスク２００を反転して移動させたものとすれば良い（例えば、第１のマスク２００＋Ｘシグマ）。注入プロセスまたは他の適切な方法を用いて、ポリシリコン層１０６内にＰ＋不純物原子等（例えばドーパント）を注入することができる。第３のマスク３００によって、Ｎ＋不純物原子を注入する間に露出していたポリシリコン層の領域を、Ｐ＋不純物原子を注入する間に露出しているポリシリコン領域と重複させることができる。不純物原子の用量は、ポリシリコン層１０６の第２の部分２０４のドーピングが全く影響を受けないか、またはわずかにのみ影響を受けるように選択すれば良い。このように、注入（例えばロジックＰ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の露出部分（例えば第１の部分２０２の第２の小部分３０４）内に、Ｐ−ドーピング領域等の低ドーピング領域（例えばＰ−からＰ＋への遷移を有する傾斜領域（graded region））を形成することができる。第３のマスク３００によって、注入中に不純物原子がポリシリコン層１０６の第１の小部分３０２に達するのを防ぎ、これによって第１の小部分３０２を保護することができる。いったんＰ−ドーピング領域が形成されると、フォトレジスト剥離浴または他の適切な方法を用いて、基板１００から第３のマスク３００を剥離することができる。
あるいは、マスクを用いずに基板１００のＰ−領域を形成することも可能である。例えば、基板１００から第２のマスクを剥離した後、注入プロセスまたは他の適切な方法を用いて、Ｐ＋不純物原子等（例えばドーパント）をポリシリコン層１０６内に注入することができる。ポリシリコン層１０６の第１の部分２０２の第１の小部分３０２および第２の部分２０４は（第２の小部分３０４と共に）注入中に露出しているが、第１の小部分３０２および第２の部分２０４のドーピングが全く影響を受けないか、またはわずかにのみ影響を受けるように、不純物原子の用量を選択すれば良い。このように、注入（例えばロジックＰ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の第１の部分２０２の第２の小部分３０４内にＰ−ドーピング領域を形成することができる。
図４は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図であり、本発明の一実施形態に従って、基板にアニーリングを行うことを示す。図４を参照すると、基板１００は、ドーピング領域の所望の横方向の傾斜（grading）（例えばＰ−からＰ＋への遷移）によって、約１０秒から約３０分間、約９００℃から約１１００℃の温度でアニーリングを行うことができる。しかしながら、温度範囲をもっと大きくまたは小さくすること、あるいは異なるものとすること、またはそれら両方とすることも可能である。更に、基板１００は、もっと長いかまたは短い時間期間のアニーリングを行っても良い。高温のアニーリングによって、注入したドーパントすなわちＮ＋ドーパント、Ｐ＋ドーパント、Ｐ−ドーパントを活性化し、これによって、かかるドーパントを各注入領域３０２、２０４、３０４中に拡散させることができる。アニーリングの間、Ｐ−領域等の１つ以上の注入領域が拡張する場合がある。このようにして、第１の小部分３０２が第２の小部分３０４に結合するＮ＋Ｐ−接合を有するダイオード４００を、ポリシリコン層１０６内に形成することができる。
図５は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にシリサイド層およびスペーサが形成されている。図５を参照すると、ＣＶＤまたは他の適切な方法を用いて、基板１００上に分流（shunting）シリサイドまたは他の適切な材料の層を（例えば共形的に）付着することができる。その後、ＲＩＥまたは他の適切な方法を用いて、かかるシリサイド層の一部を（例えばポリシリコンに対して選択的に）除去すれば良い。このようにして、ポリシリコン層１０６の上にシリサイド層５００を形成することができる。以下で述べるように、シリサイド層５００は、第１の例示的なｅヒューズ（図６の６００）のヒューズ要素として機能することができる。いくつかの実施形態では、シリサイド層５００は、約３００オングストロームから約８００オングストロームの厚さとすれば良い（が、もっと大きいかまたは小さい厚さ範囲あるいは異なる厚さ範囲またはそれら両方を用いることも可能である）。シリサイド層５００は、ゲート導体シリサイド化の間にポリシリコン層１０６上に形成することができる。あるいは、シリサイド層５００は、独立した処理ステップとして形成することも可能である。例えば、ポリシリコン層１０６の上にもっと浅いシリサイド層が望ましい場合、ＣＶＤまたは他の適切な方法の後にＲＩＥまたは他の適切な方法を用いて、ゲート導体シリサイド化の間にポリシリコン層１０６上に絶縁材料層を形成することができる。その後、上述した方法で、ポリシリコン層１０６上にもっと浅いシリサイド層を形成することができる。
ＣＶＤまたは他の方法を用いて、基板１００上に酸化物（例えばシリコン酸化物）または他の適切な絶縁材料（例えばシリコン窒化物）の層を（例えば共形的に）付着することができる。その後、ＲＩＥまたは他の適切な方法を用いて、かかる酸化物層の一部をシリサイドに対して選択的に除去することができる。このようにして、ポリシリコン層１０６の対応する側壁５０４（例えば垂直な側壁）あるいはシリサイド層５００の対応する側壁５０６またはそれら両方に、１つ以上の酸化物スペーサ５０２を形成することができる。
いくつかの実施形態では、１つ以上の酸化物スペーサ５０２を形成する前に、ＣＶＤまたは他の方法を用いて、基板１００上に（例えば共形的に）薄いバリア層を付着しても良い。バリア層は、１つ以上の酸化物スペーサが形成される間、絶縁酸化物層１０４を保護するように機能することができる。
基板１００にアニーリングを行って、シリサイド層５００中のシリサイドを活性化することができる。更に、いくつかの実施形態では、シリサイド層５００あるいは酸化物スペーサ５０２またはそれら両方を形成している間に、基板１００上に製造している１つ以上のＭＯＳＦＥＴ（例えば標準的なＮＭＯＳあるいはＰＭＯＳトランジスタまたはそれら両方）のソースおよびドレイン注入領域を形成することができる（が、かかる注入領域はもっと早い段階でまたは遅い段階で形成することも可能である）。
図６は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上に、レベル間誘電体、バイア、および配線が形成されている。図６を参照すると、基板１００上にレベル間誘電体を付着または形成することができる。例えば、基板１００上にバック・エンド・オブ・ライン（ＢＥＯＬ）の絶縁酸化物層６０２または他の適切な材料を形成して、ＢＥＯＬ絶縁酸化物層６０２がｅヒューズ６００のポリシリコンおよびシリサイド層１０６、５００を包囲するようにすれば良い。ＢＥＯＬ絶縁酸化物層６０２に、コンタクト開口またはバイアを形成することができる。かかるバイア内に、それぞれコンタクト６０４を形成すれば良い。更に、基板１００上に、１つ以上のレベルの配線６０６を形成することができる。例えば、ｅヒューズ６００の第１の配線６０８（例えば第１の端子）は、第１の小部分３０２等のカソード６０９として機能するダイオード４００の領域に結合することができ、ｅヒューズ６００の第２の配線６１０（例えば第２の端子）は、第２の部分２０４等のアノード６１１として機能するダイオード４００の領域に結合することができる。レベル間誘電体、バイア、および配線を形成する方法は、当業者には周知である。従って、かかる方法については本発明では詳細に説明しない。このようにして、第１の例示的なｅヒューズ６００を形成することができる。更に具体的には、横方向のポリシリコン・ダイオード４００上に、ヒューズ要素として機能する浅いシリサイド層５００を含むｅヒューズ６００を形成することができる。
図７は、本発明の一実施形態に従った、プログラム後の図６の第１の例示的なｅヒューズの横断面図を示し、図８は、プログラム後の図７の第１の例示的なｅヒューズ６００のポリシリコン層１０６上のカソード６０９およびアノード６１１の上面図を示す。図７および図８を参照すると、第１の例示的なｅヒューズ６００は、アノード６１１に対して負にカソード６０９をバイアスすることによってプログラムすることができる。例えば、ダイオード４００のアノード６１１よりも負の電圧をカソード６０９に印加すれば良い。この結果、シリサイド層５００内の電子がカソード６０９からアノード６１１に流れることができる。かかる電子束（例えばシリサイド・エレクトロマイグレーション）によって、シリサイド層５００にギャップ７００を形成することができる。例えば、シリサイド層５００は、カソード６０９に対するコンタクトの近傍で最初に開放し、アノード６１１の方へと進むことができる。ポリシリコン層５００における横方向のｎｐ接合の位置（例えばＮ＋領域がＰ−領域に結合する箇所）は、ｅヒューズプログラムの間にｐｎ接合が常にむき出しになる（例えば露出される）ように選択しておけば良い。ギャップ７００は、約０．４μｍから約０．９μｍの長さｌを有することができる（が、もっと大きいかまたは小さい長さ範囲あるいは異なる長さ範囲またはそれら両方を用いることも可能である）。ギャップ長は、シリサイドのマイグレーションに用いられる印加電力の関数とすることができる。
従って、プログラムの後、ｅヒューズ６００において（例えばカソード６０９とアノード６１１との間で）駆動された電流は、ポリシリコン層１０６に形成されたダイオード４００を通過することができる。プログラムの後、例えば検知（例えば読み取り動作）の間、カソード６０９をアノード６１１に対して正にバイアスすることができる。例えば、ダイオード４００のアノード６１１よりも正の電圧をカソード６０９に印加すれば良い。このため、ダイオード４００は逆バイアスをかけられる。ｅヒューズ６００を通る電流は、逆バイアスをかけたダイオード４００の漏れ電流に制限することができる。更に具体的には、ｅヒューズ６００を通る電流は、ｅヒューズ６００の両端に印加される電圧には無関係とすることができる。逆バイアスをかけると、ダイオード４００の構造は阻止作用を実行し、これによって高度に再現可能な所定の抵抗（例えばダイオード構造に基づいた抵抗）を与えることができる。従って、検知の間、すなわち、ダイオード４００のＮ＋Ｐ−接合を露出させるギャップ７００がシリサイド層５００に形成されるようにｅヒューズ６００をプログラムした後、ｅヒューズ６００は、高度に再現可能な所定の電流（例えばダイオード構造に基づいた電流）を与えることができる。このように、検知の間のｅヒューズ６００の抵抗およびこれを通る電流は、ｅヒューズプログラム中に形成されたシリサイド・エレクトロマイグレーション・ギャップ長ｌとは無関係とすることが可能である。これに対して、従来のｅヒューズは、プログラム中に形成されたシリサイド・エレクトロマイグレーション・ギャップよりも小さい抵抗を含むことができる。従って、検知の間のかかるｅヒューズの抵抗およびこれを通る電流は、ギャップｌの長さに依存する。
第１の例示的なｅヒューズ６００を製造する第１の例示的な方法を用いて、検知の間に高度に再現可能な抵抗および電流を与える複数のｅヒューズ６００を製造することができる。ｅヒューズ６００は、それぞれ、横方向のポリシリコン・ダイオードの上にシリサイド・ヒューズ要素を含むことができる。
図９は、本発明の一実施形態に従った第２の例示的なｅヒューズの横断面図を示す。図９を参照すると、第２の例示的なｅヒューズ９００は、第１の例示的なｅヒューズ６００と類似したものとすることができる。しかしながら、第１の例示的なｅヒューズ６００とは異なり、第２の例示的なｅヒューズ９００は、基板９０６の絶縁体上シリコン（ＳＯＩ）層９０４（またはアイランド）に形成されたダイオード要素（例えばダイオード９０２）を含むことができる。更に具体的には、基板９０６は、絶縁酸化物（例えば埋め込み酸化物（ＢＯＸ））層９０８の上に単結晶シリコン層９０４を含むことができる。しかしながら、他の適切な材料層にダイオード要素を形成することも可能である。第２の例示的なｅヒューズ９００は、ＳＯＩ層９０４の上にシリサイド層９１０を含み、これがヒューズ要素として機能することができる。
第１の例示的なｅヒューズ６００に比べて、第２の例示的なｅヒューズ９００の単結晶シリコンにおける注入ドーパントの横方向の拡散は、第１の例示的なｅヒューズ６００のポリシリコンにおけるよりも遅い場合がある。いくつかの用途では（例えばプロセス統合の考慮すべき事項によっては）、もっと遅い拡散レート（例えばもっと低い拡散率）が望ましい場合もある。
第２の例示的なｅヒューズ９００は、第１の例示的なｅヒューズ６００を製造する第１の例示的な方法と同様の第１の例示的な方法を用いて製造することができる。しかしながら、第１のｅヒューズ６００を製造する第１の例示的な方法とは異なり、第２のｅヒューズ９００を製造する第１の例示的な方法は、シリコン層（例えばバルク基板）、シリコン層上に形成された絶縁酸化物層９０８（例えば埋め込み酸化物（ＢＯＸ））、および絶縁酸化物層９０８上に形成されたＳＯＩ層９０４（例えば単結晶シリコン層）または他の適切な材料を含む基板９０６から、第２の例示的なｅヒューズ９００を形成する。第２の例示的なｅヒューズ９００を製造する第１の例示的な方法は、ＳＯＩ層９０４をパターニングし、かかるパターニングしたＳＯＩ層９０４にｅヒューズ９０２の一部（例えばダイオード要素）を形成することができる。基板９０６の処理は、図１から図６に示した第１の例示的なｅヒューズ６００を製造する第１の例示的な方法のステップと同様のものとすれば良いが、以下の点で異なる場合がある。アクティブ・シリコンを含む領域として機能する（例えばＲＸレベル）ＳＯＩ層９０４のパターニングの後、かつゲート処理の前に、ＳＯＩ層９０４の各領域にＮ＋およびＰ＋注入を行う。その方法は、図２および図３に示した第１の例示的なｅヒューズ６００を製造する第１の例示的な方法のステップと同様である。かかる注入の間、基板９０６上に製造されている１つ以上のＭＯＳＦＥＴの領域は、パターニングしたフォトレジスト層から形成したブロック・マスクによって保護することができる。
その後、ＭＯＳＦＥＴのための通常のゲート処理を実行すれば良い。例えば、かかるゲート処理は、ゲート導体の付着およびパターニング、拡張、ハロ注入、スペーサ形成、およびソース−ドレイン注入を含む場合がある。ゲート処理の間、ＳＯＩ層９０４の注入領域は、１つ以上のブロック・マスクによりパターニングしたフォトレジスト層によって保護することができる。その後、ＳＯＩ層９０４の注入領域から、全てのゲート導体材料をエッチングにより除去し、ＣＶＤまたは他の適切な方法を用いて、ＳＯＩ層９０４上にシリサイド層９１０を形成することができる。あるいは、これとは異なる時点でシリサイド層９１０を形成することも可能である。例えば、ＳＯＩ層９０４の上にもっと浅いシリサイド層が所望である場合、ＣＶＤまたは他の適切な方法を実行した後にＲＩＥまたは他の適切な方法を用いて、ゲート導体シリサイド化の間にＳＯＩ層９０４上に絶縁材料層を形成することができる。その後、上述した方法でＳＯＩ層９０４の上にもっと浅いシリサイド層を形成すれば良い。
図１０は、本発明の一実施形態に従った、プログラム後の図９の第２の例示的なｅヒューズの横断面図を示し、図１１は、プログラム後の図１０の第２の例示的なｅヒューズ９００のＳＯＩ層９０４上のカソード６０９およびアノード６１１の上面図を示す。図１０および図１１を参照すると、第１の例示的なｅヒューズ６００と同様に、第２の例示的なｅヒューズ９００は、アノード６１１に対して負にカソード６０９をバイアスすることによってプログラムすることができる。例えば、ダイオード９０２のアノード６１１よりも負の電圧をカソード６０９に印加すれば良い。この結果、シリサイド層９１０内の電子がカソード６０９からアノード６１１に流れることができる。かかる電子束（例えばシリサイド・エレクトロマイグレーション）によって、シリサイド層５００にギャップ７００を形成することができる。例えば、シリサイド層５００は、カソード６０９に対するコンタクトの近傍で最初に開放し、アノード６１１の方へと進むことができる。ＳＯＩ層９０４における横方向のＮ＋Ｐ−接合の位置（例えばＮ＋領域がＰ−領域に結合する箇所）は、ｅヒューズプログラムの間にＮ＋Ｐ−接合が常にむき出しになる（例えば露出される）ように選択しておけば良い。ギャップ７００は、約０．４μｍから約０．９μｍの長さｌを有することができる（が、もっと大きいかまたは小さい長さ範囲あるいは異なる長さ範囲またはそれら両方を用いることも可能である）。
従って、プログラムの後、ｅヒューズ９００において（例えばカソード６０９とアノード６１１との間で）駆動された電流は、ＳＯＩ層９０４に形成されたダイオード９０２を通過することができる。プログラムの後、例えば、検知（例えば読み取り動作）の間、カソード６０９をアノード６１１に対して正にバイアスすることができる。例えば、ダイオード９０２のアノード６１１よりも正の電圧をカソード６０９に印加すれば良い。このため、ダイオード９０２は逆バイアスをかけられる。ｅヒューズ９００を通る電流は、逆バイアスをかけたダイオード９０２の漏れ電流に制限することができる。更に具体的には、ｅヒューズ９００を通る電流は、ｅヒューズ９００の両端に印加される電圧には無関係とすることができる。逆バイアスをかけると、ダイオード９０２の構造は阻止作用を実行し、これによって高度に再現可能な所定の抵抗（例えばダイオード構造に基づいた抵抗）を与えることができる。従って、検知の間、すなわち、ダイオード９０２のＮ＋Ｐ−接合を露出させるギャップ７００がシリサイド層９１０に形成されるようにｅヒューズ９００をプログラムした後、ｅヒューズ９００は、高度に再現可能な所定の電流（例えばダイオード構造に基づいた電流）を与えることができる。このように、検知の間のｅヒューズ９００の抵抗およびこれを通る電流は、ｅヒューズプログラム中に形成されたシリサイド・エレクトロマイグレーション・ギャップ長ｌとは無関係とすることが可能である。
第２の例示的なｅヒューズ９００を製造する第１の例示的な方法を用いて、検知の間に高度に再現可能な抵抗および電流を与える複数のｅヒューズ９００を製造することができる。ｅヒューズ９００は、それぞれ、横方向のＳＯＩダイオードの上にシリサイド・ヒューズ要素を含むことができる。
第１の例示的なｅヒューズ６００を製造する第１の例示的な方法を上述したが、本発明は、かかるｅヒューズ６００を製造する追加の方法も提供する。追加の方法は、追加の注入領域（例えば第２の注入領域）を、先にポリシリコン層１０６内に形成した第１の注入領域と整合させることを可能とすることで、第１の例示的な方法を改良することができる。このように、第２の注入領域は、第１の注入領域に位置を合わせることができる。このようにポリシリコン層１０６の注入領域を整合させることで、検知の間に高度に再現可能な逆バイアス漏れ電流を与える複数のｅヒューズ９００を製造することができる。例えば、図１２は、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板のパターニングされたポリシリコン層の上に窒化物層が形成されている。図１２を参照すると、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法は、図１のパターニングした基板１００と同様のパターニングした基板１２００を処理することができる。ＣＶＤまたは他の適切な方法を用いて、基板１２００上に窒化物（例えばシリコン窒化物）または他の適切な材料の層１２０２を（例えば共形的に）付着することができる。窒化物層１２０２は、約５ｎｍから約１００ｎｍの厚さとすることができる（が、もっと大きいかまたは小さい厚さ範囲あるいは異なる厚さ範囲またはそれら両方を用いることも可能である）。
図１３は、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層１０６の一部に不純物原子を注入してＮ＋領域が形成されている。図１３を参照すると、ＣＶＤまたは他の適切な方法を用いて、基板１２００上に酸化物層を形成することができる。酸化物層は、約５０ｎｍから約５００ｎｍの厚さとすれば良い（が、もっと大きいかまたは小さい厚さ範囲あるいは異なる厚さ範囲またはそれら両方を用いることも可能である）。化学機械平坦化（ＣＭＰ）または他の適切な方法を用いて、酸化物層を平坦化することができる。ＲＩＥまたは他の適切な方法を用いて酸化物層の一部を除去し、これによって第１のマスク（例えば酸化物ハードマスク）１３００を形成することができる。酸化物マスク１３００の厚さは、付着した酸化物層の厚さに基づいている。このようにして、ポリシリコン層１０６の第１の部分２０２の上面を露出させ、マスク１３００の下にあるポリシリコン層１０６の第２の部分２０４を露出させないようにすれば良い。
注入プロセスまたは他の適切な方法を用いて、窒化物層１２０２を通してポリシリコン層１０６内にＮ＋不純物原子等（例えばドーパント）を注入することができる。更に具体的には、注入（例えばロジックＮ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の露出部分（例えば第１の部分２０２）内に、Ｎ＋ドーピング領域等の第１の高ドーピング領域を形成すれば良い。しかしながら、マスク１３００によって、注入中に不純物原子がポリシリコン層１０６の第２の部分２０４に達するのを防ぎ、これによって第２の部分２０４を保護することができる。
図１４は、第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上に１つ以上の酸化物スペーサが形成されている。図１４を参照すると、ＣＶＤまたは他の適切な方法を用いて、基板１２００上に、酸化物（例えばシリコン酸化物）の層を（例えば共形的に）付着することができる。その後、ＲＩＥまたは他の適切な方法を用いて、かかる酸化物層の１つ以上の部分を除去し、これによって１つ以上の酸化物スペーサ１４００（または別の適切な材料のスペーサ）を形成することができる。例えば、酸化物マスク１３００の露出した側壁１４０２および窒化物層１２０２の露出した側壁１４０４の上に、酸化物スペーサ１４００を形成すれば良い。１つ以上の酸化物スペーサ１４００の厚さは、付着した酸化物層の厚さに基づくものとすることができる。酸化物スペーサ１４００の厚さは、Ｎ＋ドーピング領域の縁部と、この後に不純物原子の注入によって形成するＰ＋ドーピング領域等の第２の高ドーピング領域との間の距離を決定することができる。更に具体的には、酸化物スペーサ１４００の幅は、この後にＮ＋ドーピング領域とＰ＋ドーピング領域との間に形成するＰ−ドーピング注入領域等の低ドーピング領域の幅を決定することができる。このため、付着した酸化物層、従って酸化物スペーサ１４００の厚さは、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法においてこの後に形成されるダイオードの特性を決定するために用いられる設計変数として機能することができる。従って、ｅヒューズ６００の製造中に用いられる酸化物スペーサの厚さを変えることで、製造されるｅヒューズ６００のダイオード特性をそれぞれ微調整することができる。
図１５は、第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコンまたはレジスト層が形成されている。図１５を参照すると、基板１２００の上に、ポリシリコン、フォトレジスト、または他の適切な材料（例えば別のポリマー）の層１５００を形成することができる。例えば、ＣＶＤまたは他の適切な方法を用いて、基板１２００上にポリシリコン層を付着すれば良い。あるいは、スピン・オン技法または他の適切な方法を用いて、基板１２００上にフォトレジスト層を付着することができる。その後、ＣＭＰまたは他の適切な方法を用いて、ポリシリコンまたはフォトレジストの層１５００を平坦化することができる。ポリシリコンまたはフォトレジストの層１５００の平坦化は、ポリシリコン層１０６の上の酸化物スペーサ１４００の上部および酸化物マスク１３００を除去するように行えば良い。この結果、かかる酸化物スペーサ１４００の上部を平坦にすることができる。
図１６は、第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板から酸化物がエッチングされ、ポリシリコン層の一部に不純物原子を注入してＰ＋領域およびＰ−領域が形成されている。図１６を参照すると、エッチングまたは他の適切な方法を用いて、基板１２００から露出した酸化物を除去することができる。例えば、ポリシリコンまたはフォトレジストおよび窒化物に対して選択的な等方性エッチングを用いて、基板１２００から露出した酸化物スペーサ１４００および酸化物マスク１３００を除去すれば良い。このようにして、ポリシリコン層１０６の第１の部分２０２の第１の小部分３０２を、ポリシリコンまたはフォトレジストの層１５００によって保護する（例えば覆う）ことができる。しかしながら、ポリシリコン層１０６の第１の部分２０２の第２の小部分３０４および第２の部分２０４は露出させることができる。
注入プロセスまたは別の適切な方法を用いて、ポリシリコン層１０６内にＰ＋不純物原子等（例えばドーパント）を注入することができる。注入（例えばロジックＰ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の第１の部分２０２の第２の小部分３０４にＰ−ドーピング領域等の低ドーピング領域が形成され、ポリシリコン層１０６の第２の領域２０４にＰ＋ドーピング領域等の高ドーピング領域が形成されるように、不純物原子の用量を選択すれば良い。更に具体的には、Ｐ＋注入によってＮ＋ドーピング領域のドーピングを補償し、これによってＰ−ドーピング領域を形成することができる。このように、酸化物スペーサ（図１４の１４００）は、Ｎ＋注入およびＰ＋注入の双方を行うポリシリコン層１０６の領域（例えば重複領域）を規定し、このためポリシリコン層１０６に形成されるＰ−領域の幅を規定することができる。従って、酸化物スペーサ１４００は、Ｐ＋ドーピング領域の縁部がＮ＋ドーピング領域の縁部からずれている距離を規定することができる。いくつかの実施形態では、上述したＰ＋注入は、基板１２００上に製造されているＭＯＳＦＥＴ（例えばＰＭＯＳ）の領域の形成中に実行されるＰ＋注入と同時に実行することができる（が、上述したＰ＋注入はもっと早くまたは遅くに実行することも可能である）。
図１７は、第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、基板からポリシリコンまたはレジスト層、１つ以上の酸化物スペーサおよび窒化物層を除去した後、基板にアニーリングを行うことを示す。図１７を参照すると、基板１２００からポリシリコンまたはフォトレジストの層１５００を除去することができる。例えば、ＲＩＥまたは他の適切な方法を用いて基板１２００からポリシリコン層を除去すれば良い。あるいは、フォトレジスト剥離浴または他の適切な方法を用いて、基板１０４からフォトレジスト層を剥離することができる。ＲＩＥまたは他の適切な方法を用いて、基板１２００から１つ以上の酸化物スペーサ１４００を除去することができる。例えば、窒化物層１２０２の側壁１４０４に隣接した酸化物スペーサ１４００を除去することができる。同様に、基板１２００から窒化物層１２０２を除去することができる。
基板１２００は、図４を参照して上述した方法でアニーリングを行うことができる。高温のアニーリングによって、注入したドーパントすなわちＮ＋ドーパントあるいはＰ＋ドーパントまたはそれら両方を活性化し、これによって、ドーパントが注入された各領域３０２、２０４、３０４中にかかるドーパントを拡散させることができる。アニーリングの間、Ｐ−領域等の１つ以上の注入領域が拡張する場合がある。このようにして、第１の小部分３０２が第２の小部分３０４に結合するｐＮ−接合を有するダイオード１７００を、ポリシリコン層１０６内に形成することができる。
図１８は、第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にスペーサおよび分流シリサイド層が形成されている。図１８を参照すると、図５を参照して記載したものと同様の方法で、基板上にシリサイド層１８００およびスペーサ１８０２を形成することができる。従って、このステップはここでは詳細には説明しない。その後、図６を参照して上述したものと同様の方法で、基板１２００上に、レベル間誘電体、バイア、および配線を形成することができる。従って、このステップはここでは詳細には説明しない。
第１の例示的なｅヒューズ６００を製造する第２の例示的な方法を用いる場合、スペーサ１４００（例えば酸化物スペーサ）を利用することで、Ｐ＋領域を形成する間に用いるマスク１５００を、Ｎ＋領域を形成する間に用いるマスク１３００と整合させることができる。このように、スペーサ１４００によって、マスク１５００の縁部をマスク１３００の縁部と位置合わせすることができ、その逆も可能である。マスク１５００、１３００をこのように整合させることで、ポリシリコン層１０６のＮ＋ドーピング注入領域に対してＰ＋ドーピング注入領域を望みどおりに位置付けることができる。
また、本発明は、第２の例示的なｅヒューズ９００を製造する第２の例示的な方法も提供することができる。第２の例示的なｅヒューズ９００を製造する第２の例示的な方法は、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法と同様のものとすることができる。しかしながら、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法とは異なり、第２のｅヒューズ９００を製造する第２の例示的な方法は、シリコン層（例えばバルク基板）、シリコン層上に形成された絶縁酸化物（例えば埋め込み酸化物（ＢＯＸ））の層９０８、および絶縁坂物層９０８上に形成されたＳＯＩ層９０４（例えば単結晶シリコンまたは他の適切な材料の層）を含む、図９の基板９０６と同様の基板から第２の例示的なｅヒューズ９００を形成することができる。第２の例示的なｅヒューズ９００を製造する第２の例示的な方法は、ＳＯＩ層９０４をパターニングし、かかるパターニングしたＳＯＩ層９０４にｅヒューズ９００の一部（例えばダイオード要素）を形成することができる。基板９０６の処理は、図１０から図１８に示した第１の例示的なｅヒューズ６００を製造する第２の例示的な方法のステップと同様のものとすれば良いが、以下の点で異なる場合がある。アクティブ・シリコンを含む領域として機能する（例えばＲＸレベル）ＳＯＩ層９０４のパターニングの後、かつゲート処理の前に、ＳＯＩ層９０４の各領域にＮ＋およびＰ＋注入を行うことができる。その方法は、図１２から図１７に示した第２の例示的なｅヒューズ９００を製造する第１の例示的な方法のステップと同様である。かかる注入の間、基板９０６上に製造している１つ以上のＭＯＳＦＥＴの領域を、パターニングしたフォトレジスト層から形成したブロック・マスクによって保護することができる。
その後、ＭＯＳＦＥＴのための通常のゲート処理を実行すれば良い。例えば、かかるゲート処理は、ゲート導体の付着およびパターニング、拡張、ハロ注入、スペーサ形成、およびソース−ドレイン注入を含む場合がある。ゲート処理の間、ＳＯＩ層９０４の注入領域は、１つ以上のブロック・マスクによりパターニングしたフォトレジスト層によって保護することができる。その後、ＳＯＩ層９０４の注入領域から、全てのゲート導体材料をエッチングにより除去し、ＣＶＤまたは他の適切な方法を用いて、ＳＯＩ層９０４上にシリサイド層９１０を形成することができる。あるいは、これとは異なる時点でシリサイド層９１０を形成することも可能である。例えば、ＳＯＩ層９０４の上にもっと浅いシリサイド層が所望である場合、ＣＶＤまたは他の適切な方法を実行した後にＲＩＥまたは他の適切な方法を用いて、ゲート導体シリサイド化の間にＳＯＩ層９０４上に絶縁材料層を形成することができる。その後、上述した方法でＳＯＩ層９０４の上にもっと浅いシリサイド層を形成すれば良い。
第２の例示的なｅヒューズ９００を製造する第２の例示的な方法は、第２の注入領域を、先にＳＯＩ層９０４内に形成した第１の注入領域と整合させることを可能とすることで、第２のｅヒューズ９００を製造する第１の例示的な方法を改良することができる。このように、第２の注入領域は、第１の注入領域に位置を合わせることができる。このようにＳＯＩ層９０４の注入領域を整合させることで、検知の間に高度に再現可能な逆バイアス漏れ電流を与える複数のｅヒューズ９００を製造することができる。
更に、本発明は、かかるｅヒューズ６００、９００を製造する追加の方法を提供することも可能である。第１の例示的なｅヒューズ６００を製造する第２の例示的な方法および第２の例示的なｅヒューズ９００を製造する第２の例示的な方法と同様に、第１の例示的なｅヒューズ６００を製造する第３の方法および第２の例示的なｅヒューズ９００を提供する第３の例示的な方法は、それぞれ、第２の注入領域を、先にポリシリコン層内に形成した第１の注入領域と整合させることを可能とすることができる。更に、かかる方法を用いて、異なるタイプのダイオード（例えばＰＩＮダイオード）を含むｅヒューズ６００、９００を製造することができる。
第１のｅヒューズ６００を製造する第３の例示的な方法は、第１のｅヒューズ６００を製造する第２の例示的な方法と同様のものとすることができる。例えば、図１２および図１３に示したように基板１９００を処理することができる。その後、図１９は、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法のステップの横断面図を示し、本発明に従って、基板１９００上に１つ以上の窒化物スペーサが形成されている。図１９を参照すると、ＣＶＤまたは他の適切な方法を用いて、基板１９００上に窒化物（例えばシリコン窒化物）の層を（例えば共形的に）付着することができる。その後、ＲＩＥまたは他の適切な方法を用いて、窒化物層の１つ以上の部分を除去し、これによって１つ以上の窒化物スペーサ１９０２を形成することができる。例えば、露出した側壁１４０２および窒化物層１２０２の露出した側壁１４０４に、窒化物スペーサ１９０２を形成すれば良い。１つ以上の窒化物スペーサ１９０２の厚さは、付着した窒化物層の厚さに基づくものとすることができる。窒化物スペーサ１９０２の厚さは、第１の高ドーピング領域（例えばＮ＋ドーピング領域）の縁部と、この後に不純物原子の注入によって形成する第２の高ドーピング領域（例えばＰ＋ドーピング領域）との間の距離を決定することができる。更に具体的には、窒化物スペーサ１９０２の幅は、この後にＮ＋ドーピング領域とＰ＋ドーピング領域との間に形成する低ドーピング領域（例えばＰ−ドーピング注入領域）の幅を決定することができる。このため、付着した窒化物層、従って窒化物スペーサ１９０２の厚さは、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法の間においてこの後に形成されるダイオードの特性を決定するために用いられる設計変数として機能することができる。従って、ｅヒューズ６００の製造中に用いられる窒化物スペーサの厚さを変えることで、製造されるｅヒューズ６００のダイオード特性をそれぞれ微調整することができる。
図２０は、第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコンまたはレジスト層が形成されている。図２０を参照すると、基板１９００の上に、ポリシリコン、フォトレジスト、または他の適切な材料（例えば別のポリマー）の層１５００を形成することができる。例えば、ＣＶＤまたは他の適切な方法を用いて、基板１９００上にポリシリコン層を付着すれば良い。あるいは、スピン・オン技法または他の適切な方法を用いて、基板１９００上にフォトレジスト層を付着することができる。その後、ＣＭＰまたは他の適切な方法を用いて、ポリシリコンまたはフォトレジストの層１５００を平坦化することができる。ポリシリコンまたはフォトレジストの層１５００の平坦化は、ポリシリコン層１０６の上の窒化物スペーサ１９０２の上部および酸化物マスク１３００を除去するように行えば良い。この結果、かかる窒化物スペーサ１９０２の上部を平坦にすることができる。
図２１は、第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板１９００から酸化物がエッチングされ、ポリシリコン層１０６の一部に不純物原子を注入して、Ｐ＋領域等の第１の低ドーピング領域が形成されている。図２１を参照すると、エッチングまたは他の適切な方法を用いて、基板１９００から露出した酸化物を除去することができる。例えば、ポリシリコンまたはフォトレジストおよび窒化物に対して選択的な等方性エッチングを用いて、基板１９００から露出した酸化物マスク１３００を除去すれば良い。このようにして、ポリシリコン層１０６の第１の部分２０２を、ポリシリコンまたはフォトレジストの層１５００によって保護する（例えば覆う）ことができる。しかしながら、ポリシリコン層１０６の第２の部分２０４は露出させることができる。
注入プロセスまたは別の適切な方法を用いて、ポリシリコン層１０６内にＰ＋不純物原子等（例えばドーパント）を注入することができる。注入（例えばロジックＰ＋ポリシリコンおよび拡散注入）によってポリシリコン層１０６の第２の領域２０４にＰ＋ドーピング領域が形成されるように、不純物原子の用量を選択すれば良い。従って、窒化物スペーサ１９０２は、Ｐ＋ドーピング領域の縁部がＮ＋ドーピング領域の縁部からずれている距離を規定することができる。いくつかの実施形態では、上述したＰ＋注入は、基板上に製造されているＭＯＳＦＥＴ（例えばＰＭＯＳ）の領域の形成中に実行されるＰ＋注入と同時に実行することができる（が、上述したＰ＋注入はもっと早くまたは遅くに実行することも可能である）。
図２２は、第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板１９００から窒化物がエッチングされ、ポリシリコン層１０６の一部に不純物原子を注入してＰ−領域が形成されている。図２２を参照すると、ＲＩＥまたは他の適切な方法を用いて、基板１９００から露出した窒化物スペーサ１９０２を除去することができる。注入プロセスまたは他の適切な方法を用いて、ポリシリコン層１０６の露出した部分内に、Ｐ＋不純物原子等の不純物原子（例えばドーパント）を注入すれば良い。この第３の注入では、注入（例えばロジックＰ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の第１の部分２０２の第２の小部分３０４にＰ−ドーピング領域が形成されるように、不純物原子の用量を選択する（例えばカスタマイズする）ことができる。従って、窒化物スペーサ１９０２は、Ｐ＋ドーピング領域の縁部がＮ＋ドーピング領域の縁部からずれている距離およびＰ−領域の幅を規定することができる。このように、不純物原子の用量に基づいて、Ｎ＋Ｐ−、ＰＩＮ、または他の適切なダイオード２２００をポリシリコン層１０６に形成することができる。
その後、基板１９００から、ポリシリコンまたはフォトレジストの層１５００、露出した窒化物スペーサ１９０２、および窒化物層１２０２を除去すれば良い。（例えば注入したドーパントを活性化するために）基板１９００にアニーリングを行うことができるが、その方法は図１７を参照して示したものと同様であるので、ここではかかるステップについて詳細には説明しない。その後、本発明の一実施形態に従って、基板１９００上にスペーサおよびシリサイド層を形成することができるが、その方法は図１８を参照して示したものと同様であるので、ここではかかるステップについて詳細には説明しない。その後、基板１９００上にバイアおよび配線を形成することができるが、その方法は図６を参照して上述したものと同様であるので、ここではかかるステップについて詳細には説明しない。
第１の例示的なｅヒューズ６００を製造する第３の例示的な方法を用いる場合、スペーサ１９０２（例えば窒化物スペーサ）を利用することで、Ｐ＋領域（およびＰ−領域）を形成する間に用いるマスク１５００を、Ｎ＋領域を形成する間に用いるマスク１３００と整合させることができる。このように、スペーサ１９０２によって、マスク１３００の縁部をマスク１５００の縁部と位置合わせすることができ、その逆も可能である。マスク１５００、１３００をこのように整合させることで、ポリシリコン層１０６のＮ＋ドーピング注入領域に対してＰ＋ドーピング注入領域を望みどおりに位置付けることができる。
また、本発明は、第２の例示的なｅヒューズ９００を製造する第３の例示的な方法も提供することができる。第２の例示的なｅヒューズ９００を製造する第３の例示的な方法は、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法と同様のものとすることができる。しかしながら、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法とは異なり、第２のｅヒューズ９００を製造する第３の例示的な方法は、シリコン層（例えばバルク基板）、シリコン層上に形成された絶縁酸化物（例えば埋め込み酸化物（ＢＯＸ））の層９０８、および絶縁酸化物層９０８上に形成されたＳＯＩ層９０４（例えば単結晶シリコンまたは他の適切な材料の層）を含む、図９の基板９０６と同様の基板から、第２の例示的なｅヒューズ９００を形成することができる。第２の例示的なｅヒューズ９００を製造する第３の例示的な方法は、ＳＯＩ層９０４をパターニングし、かかるパターニングしたＳＯＩ層９０４にｅヒューズ９００の一部（例えばダイオード要素）を形成することができる。基板９０６の処理は、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法のステップと同様のものとすれば良いが、以下の点で異なる場合がある。アクティブ・シリコンを含む領域として機能する（例えばＲＸレベル）ＳＯＩ層９０４のパターニングの後、かつゲート処理の前に、ＳＯＩ層９０４の各領域にＮ＋およびＰ＋注入を行う。その方法は、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法の対応する注入ステップと同様である。かかる注入の間、基板９０６上に製造されている１つ以上のＭＯＳＦＥＴの領域は、パターニングしたフォトレジスト層から形成したブロック・マスクによって保護することができる。
その後、ＭＯＳＦＥＴのための通常のゲート処理を実行すれば良い。例えば、かかるゲート処理は、ゲート導体の付着およびパターニング、拡張、ハロ注入、スペーサ形成、およびソース−ドレイン注入を含む場合がある。ゲート処理の間、ＳＯＩ層９０４の注入領域は、１つ以上のブロック・マスクによりパターニングしたフォトレジスト層によって保護することができる。その後、ＳＯＩ層９０４の注入領域から、全てのゲート導体材料をエッチングにより除去し、ＣＶＤまたは他の適切な方法を用いて、ＳＯＩ層９０４上にシリサイド層９１０を形成することができる。あるいは、これとは異なる時点でシリサイド層９１０を形成することも可能である。例えば、ＳＯＩ層９０４の上にもっと浅いシリサイド層が所望である場合、ＣＶＤまたは他の適切な方法を実行した後にＲＩＥまたは他の適切な方法を用いて、ゲート導体シリサイド化の間にＳＯＩ層９０４上に絶縁材料層を形成することができる。その後、上述した方法でＳＯＩ層９０４の上にもっと浅いシリサイド層を形成すれば良い。
第１の例示的なｅヒューズ６００を製造する第３の例示的な方法および第２の例示的なｅヒューズ９００を製造する第３の例示的な方法は、第２の注入領域を、先にポリシリコンまたはＳＯＩ層内に形成した第１の注入領域と整合させることを可能とすることで、ｅヒューズ６００、９００を製造する他の例示的な方法を改良することができる。
また、本発明は、上述したいくつかの方法と比べて注入プロセスを多く（例えば３回の注入プロセス）用いる例示的なｅヒューズ６００、９００を形成する方法を提供することも可能である。例えば、かかる方法は、図１９から図２２を参照して述べた第３の例示的な方法と同様のものとすることができる。しかしながら、これとは異なり、高ドーピング領域（例えばＮ＋領域）を形成するための第１の注入プロセスの前に窒化物スペーサ１９０２を形成することができる。従って、結果として得られる第１の高ドーピング領域は、第３の例示的な方法によって形成されるものよりも小さいものとすることができる。なぜなら、窒化物スペーサ１９０２によって第１の注入がその下の半導体層１０６の部分に達するのを防ぐことができるからである。その後、酸化物ハードマスク１３００を除去し、平坦化したポリシリコンまたはレジスト・マスク１５００を形成すれば良い。第２の注入プロセスを用いて、第２の高ドーピング領域２０４（例えばＰ＋領域）を形成することができる。その後、平坦化したポリまたはレジスト・マスク１５００および窒化物スペーサ１９０２を除去すれば良い。更に、第３の注入プロセスを用いて、半導体層１０６全体にＰ−不純物原子等を注入することができる。このように、第３の注入プロセスによって、第１および第２の高ドーピング領域２０２、２０４に影響を与えることなく、低ドーピング領域３０４（例えばＰ−領域）を形成することができる。あるいは、第３の注入プロセスを実行するのではなく、本方法を用いてＰｉＮダイオードを形成することも可能である。
前述の記載は、本発明の例示的な実施形態を開示するだけである。当業者には、本発明の範囲内に該当する、先に開示した装置および方法の変形が容易に明らかになるであろう。例えば、本発明は、プログラムの間にシリサイド・エレクトロマイグレーションのために露出することができるダイオード要素を含むｅヒューズ６００、９００を提供することができる。その後、プログラムしたｅヒューズを逆バイアス構成で検知することは、シリサイド・エレクトロマイグレーション・ギャップ長とは無関係である。なぜなら、結果として得られる高いダイオード要素抵抗は、可変マイグレーション範囲に関連した許容範囲よりもはるかに大きいからである。更に、上述したように、本発明の一実施形態に従ったｅヒューズ６００、９００は、ダイオード要素（例えばブロッキング・ダイオード）を含むことができる。従って、ｅヒューズ６００、９００を通って電流が駆動されると、ｅヒューズ６００、９００の以降の回復（healing）は低減あるいは排除またはそれら両方とすることができる。かかる電流は、ｅヒューズ６００、９００の両端に印加される電圧とは無関係とすることができる。抵抗であるポリシリコン層を含む従来のシリサイド（例えばＮｉＳｉ2、ＣｏＳｉ2、ＴｉＳｉ2、または他のシリサイド構成）ｅヒューズにおいては、回復または再プログラムが行われる場合がある（例えばｅヒューズが連続的に読み込まれる場合）。しかしながら、本方法および装置は、かかる回復が低減あるいは排除またはそれら両方であるシリサイドｅヒューズを提供することができる。更に、本発明の一実施形態に従ったｅヒューズ６００、９００は、リード・オンリ・メモリ（ＲＯＭ）のユーザ・プログラム可能アレイにおいて用いることができ、これによってかかるアレイに低電力の解決策を提供する。上述したｅヒューズ６００、９００は、Ｎ＋ドーピング、Ｐ−ドーピング、およびＰ＋ドーピング領域を含むダイオード要素を含むことができるが、他の実施形態においては、ダイオード要素は、Ｐ＋ドーピング、Ｎ−ドーピング、およびＮ＋ドーピング等の異なるドーピング領域を含むことも可能である。
従って、本発明についてその例示的な実施形態に関連付けて開示したが、他の実施形態も、特許請求の範囲が規定する本発明の範囲内に該当し得ることは理解されよう。
第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコン（または単結晶シリコン層）がパターニングされている。 第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層の一部に不純物の原子を注入してＮ＋領域が形成されている。 第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層の一部に不純物原子を注入してＰ＋領域およびＰ−領域が形成されている。 第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図であり、本発明の一実施形態に従って、基板にアニーリングを行うことを示す。 第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にスペーサおよび分流シリサイド層が形成されている。 第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上に、レベル間誘電体、バイア、および配線が形成されている。 本発明の一実施形態に従った、プログラム後の図６の第１の例示的なｅヒューズの横断面図を示す。 本発明の一実施形態に従った、プログラム後の図７の第１の例示的なｅヒューズのポリシリコン層上のカソードおよびアノードの上面図を示す。 本発明の一実施形態に従った第２の例示的なｅヒューズの横断面図を示す。 本発明の一実施形態に従った、プログラム後の図９の第２の例示的なｅヒューズの横断面図を示す。 本発明の一実施形態に従った、プログラム後の図１０の第２の例示的なｅヒューズのＳＯＩ層上のカソードおよびアノードの上面図を示す。 第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板のパターニングされたポリシリコン層の上に窒化物層が形成されている。 第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層の一部に不純物原子を注入してＮ＋領域が形成されている。 第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上に１つ以上の酸化物スペーサが形成されている。 第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコンまたはレジスト層が形成されている。 第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板から酸化物がエッチングされ、ポリシリコン層の一部に不純物原子を注入してＰ＋領域およびＰ−領域が形成されている。 第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、基板からポリシリコンまたはレジスト層、１つ以上の酸化物スペーサおよび窒化物層を除去した後、基板にアニーリングを行うことを示す。 第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にスペーサおよび分流シリサイド層が形成されている。 第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明に従って、基板１９００上に１つ以上の窒化物スペーサが形成されている。 第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコンまたはレジスト層が形成されている。 第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板から酸化物がエッチングされ、ポリシリコン層の一部に不純物原子を注入してＰ＋領域が形成されている。 第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板から窒化物がエッチングされ、ポリシリコン層の一部に不純物原子を注入してＰ−領域が形成されている。

Claims (16)

  1. 電気的プログラム可能ヒューズであって、
    基板の絶縁酸化物層の上の半導体層と、
    前記半導体層に形成されたダイオード（４００）であって、第１の極性を有する第１の高ドーピング領域、第２の逆の極性を有する第２の高ドーピング領域、および、前記第１および第２の高ドーピング領域間の低ドーピング領域を含む、ダイオードと、
    を含み、更に、前記ダイオードの上に形成されたシリサイド層を含む、電気的プログラム可能ヒューズ。
  2. 前記第２の高ドーピング領域の縁部の位置が前記第１の高ドーピング領域の縁部の位置に基づいている、請求項１に記載の電気的プログラム可能ヒューズ。
  3. 前記ダイオードの第１の部分がカソードを形成し、
    前記ダイオードの第２の部分がアノードを形成し、
    前記アノードよりも負の電圧を前記カソードに印加した場合、前記ダイオードは前記シリサイド層にギャップを形成するように適合されており、これによって、前記第１の高ドーピング領域が前記低ドーピング領域に結合する前記ダイオードの部分を露出させ、これによって前記電気的プログラム可能ヒューズをプログラムする、請求項１に記載の電気的プログラム可能ヒューズ。
  4. 前記ダイオードが、逆バイアスがかかると所定の抵抗を与えるように更に適合されている、請求項３に記載の電気的プログラム可能ヒューズ。
  5. 前記ダイオードが、逆バイアスがかかると前記電気的プログラム可能ヒューズを通る電流を所定の値に制限するように更に適合されている、請求項４に記載の電気的プログラム可能ヒューズ。
  6. 前記ダイオードが、
    Ｎ＋ドーピング領域と、
    前記Ｎ＋ドーピング領域に結合されたＰ−ドーピング領域と、
    前記Ｐ−ドーピング領域に結合されたＰ＋ドーピング領域と、
    を含む、請求項１に記載の電気的プログラム可能ヒューズ。
  7. 前記ダイオードが、
    Ｐ＋ドーピング領域と、
    前記Ｐ＋ドーピング領域に結合されたＮ−ドーピング領域と、
    前記Ｎ−ドーピング領域に結合されたＮ＋ドーピング領域と、
    を含む、請求項１に記載の電気的プログラム可能ヒューズ。
  8. 前記半導体層がポリシリコンを含む、請求項１に記載の電気的プログラム可能ヒューズ。
  9. 前記半導体層がシリコンを含む、請求項１に記載の電気的プログラム可能ヒューズ。
  10. 電気的プログラム可能ヒューズを製造する方法であって、
    絶縁酸化物層と該絶縁酸化物層の上の半導体層とを含む基板を設けることと、
    前記半導体層にダイオードを形成することと、
    前記ダイオードの上にシリサイド層を形成することと、
    を含み、前記半導体層に前記ダイオードを形成することが、
    前記半導体層に、第１の極性を有する第１の高ドーピング領域を形成することと、
    前記半導体層に、第２の逆の極性を有する第２の高ドーピング領域を形成することと、
    前記半導体層に、前記第１および第２の高ドーピング領域間に低ドーピング領域を形成することと、
    を含む、方法。
  11. 前記第２の高ドーピング領域を形成することが、前記第２の高ドーピング領域の縁部を、前記第１の高ドーピング領域の縁部の位置に基づいて位置付けることを含む、請求項１０に記載の方法。
  12. 前記ダイオードの第１の部分がカソードを形成し、
    前記ダイオードの第２の部分がアノードを形成し、
    前記アノードよりも負の電圧を前記カソードに印加した場合、前記ダイオードは前記シリサイド層にギャップを形成するように適合されており、これによって、前記第１の高ドーピング領域が前記低ドーピング領域に結合する前記ダイオードの部分を露出させ、これによって前記電気的プログラム可能ヒューズをプログラムする、請求項１０に記載の方法。
  13. 前記第１の高ドーピング領域を形成することがＮ＋領域を形成することを含み、
    前記第２の高ドーピング領域を形成することがＰ＋領域を形成することを含み、
    前記低ドーピング領域を形成することがＰ−領域を形成することを含む、請求項１０に記載の方法。
  14. 前記第１の高ドーピング領域を形成することがＰ＋領域を形成することを含み、
    前記第２の高ドーピング領域を形成することがＮ＋領域を形成することを含み、
    前記低ドーピング領域を形成することがＮ−領域を形成することを含む、請求項１０に記載の方法。
  15. 前記第１の高ドーピング領域を形成することが、第１の注入プロセスを用いて前記第１の高ドーピング領域を形成することを含み、
    前記第２の高ドーピング領域を形成することが、第２の注入プロセスを用いて前記第２の高ドーピング領域を形成することを含み、
    前記低ドーピング領域を形成することが、第３の注入プロセスを用いて前記低ドーピング領域を形成することを含む、請求項１０に記載の方法。
  16. 前記第１の高ドーピング領域を形成することが、第１の注入プロセスを用いて前記第１の高ドーピング領域を形成することを含み、
    前記第２の高ドーピング領域を形成することおよび前記低ドーピング領域を形成することが、第２の注入プロセスを用いて前記第２の高ドーピング領域および前記低ドーピング領域を形成することを含む、請求項１０に記載の方法。
JP2008538343A 2005-11-03 2006-10-27 電気的プログラム可能ヒューズおよびその製造方法 Active JP5226524B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/266,740 2005-11-03
US11/266,740 US7659168B2 (en) 2005-11-03 2005-11-03 eFuse and methods of manufacturing the same
PCT/EP2006/067883 WO2007051765A2 (en) 2005-11-03 2006-10-27 Electrically programmable fuse

Publications (2)

Publication Number Publication Date
JP2009515330A true JP2009515330A (ja) 2009-04-09
JP5226524B2 JP5226524B2 (ja) 2013-07-03

Family

ID=37669600

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008538343A Active JP5226524B2 (ja) 2005-11-03 2006-10-27 電気的プログラム可能ヒューズおよびその製造方法

Country Status (9)

Country Link
US (1) US7659168B2 (ja)
EP (1) EP1946371B1 (ja)
JP (1) JP5226524B2 (ja)
KR (1) KR20080064149A (ja)
CN (1) CN101300677B (ja)
AT (1) ATE490555T1 (ja)
DE (1) DE602006018643D1 (ja)
TW (1) TWI392082B (ja)
WO (1) WO2007051765A2 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323761B2 (en) * 2004-11-12 2008-01-29 International Business Machines Corporation Antifuse structure having an integrated heating element
US7320911B2 (en) * 2004-12-06 2008-01-22 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7851885B2 (en) * 2007-03-07 2010-12-14 International Business Machines Corporation Methods and systems involving electrically programmable fuses
US8076754B2 (en) * 2007-03-09 2011-12-13 Silicon Laboratories Silicide-interface polysilicon resistor
US20090045484A1 (en) * 2007-08-16 2009-02-19 International Business Machines Corporation Methods and systems involving electrically reprogrammable fuses
US7759766B2 (en) * 2007-08-22 2010-07-20 International Business Machines Corporation Electrical fuse having a thin fuselink
US7619295B2 (en) 2007-10-10 2009-11-17 Fairchild Semiconductor Corporation Pinched poly fuse
US9058887B2 (en) * 2007-10-30 2015-06-16 International Business Machines Corporation Reprogrammable electrical fuse
CN101170099B (zh) * 2007-11-30 2012-03-28 上海宏力半导体制造有限公司 多晶硅硅化物电熔丝器件
US7936582B1 (en) * 2008-03-19 2011-05-03 Xilinx, Inc. E-fuse read circuit with dual comparators
US7977754B2 (en) * 2008-07-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Poly resistor and poly eFuse design for replacement gate technology
US20100059823A1 (en) * 2008-09-10 2010-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive device for high-k metal gate technology and method of making
US8865592B2 (en) * 2009-02-03 2014-10-21 Infineon Technologies Ag Silicided semiconductor structure and method of forming the same
US8178945B2 (en) * 2009-02-03 2012-05-15 International Business Machines Corporation Programmable PN anti-fuse
US8519507B2 (en) 2009-06-29 2013-08-27 International Business Machines Corporation Electrically programmable fuse using anisometric contacts and fabrication method
US8890260B2 (en) 2009-09-04 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Polysilicon design for replacement gate technology
US8530319B2 (en) 2010-10-14 2013-09-10 International Business Machines Corporation Vertical silicide e-fuse
US8542517B2 (en) 2011-06-13 2013-09-24 International Business Machines Corporation Low voltage programmable mosfet antifuse with body contact for diffusion heating
KR20120139361A (ko) 2011-06-17 2012-12-27 삼성전자주식회사 이-퓨즈 구조체 및 그 동작 방법
KR101896412B1 (ko) * 2011-08-01 2018-09-07 페어차일드코리아반도체 주식회사 폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법
US8816473B2 (en) * 2012-04-05 2014-08-26 International Business Machines Corporation Planar polysilicon regions for precision resistors and electrical fuses and method of fabrication
US9929150B2 (en) * 2012-08-09 2018-03-27 Infineon Technologies Ag Polysilicon diode bandgap reference
US9293414B2 (en) 2013-06-26 2016-03-22 Globalfoundries Inc. Electronic fuse having a substantially uniform thermal profile
US9159667B2 (en) 2013-07-26 2015-10-13 Globalfoundries Inc. Methods of forming an e-fuse for an integrated circuit product and the resulting e-fuse structure
CN104425446B (zh) * 2013-08-20 2017-12-29 中芯国际集成电路制造(上海)有限公司 电熔丝结构及其使用方法
CN105308754B (zh) * 2013-12-12 2018-02-13 富士电机株式会社 半导体装置及其制造方法
CN105470238A (zh) * 2014-09-09 2016-04-06 中芯国际集成电路制造(上海)有限公司 一种电可编程熔丝器件、集成电路和电子装置
FR3063573B1 (fr) * 2017-03-01 2019-05-03 Stmicroelectronics (Rousset) Sas Dispositif fusible integre
US10510662B2 (en) * 2017-11-07 2019-12-17 Globalfoundries Inc. Vertically oriented metal silicide containing e-fuse device and methods of making same
CN109244061A (zh) * 2018-09-03 2019-01-18 上海华虹宏力半导体制造有限公司 电可编程熔丝结构及其形成方法
KR20230045177A (ko) 2021-09-28 2023-04-04 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US20240188287A1 (en) * 2022-12-05 2024-06-06 Globalfoundries U.S. Inc. One-time programmable fuse using pn junction over gate metal layer, and related method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5708291A (en) 1995-09-29 1998-01-13 Intel Corporation Silicide agglomeration fuse device
US6088256A (en) 1998-09-25 2000-07-11 Stmicroelectronics, Inc. Integrated circuit with electrically programmable fuse resistor
US6323534B1 (en) * 1999-04-16 2001-11-27 Micron Technology, Inc. Fuse for use in a semiconductor device
US6580156B1 (en) 2002-04-04 2003-06-17 Broadcom Corporation Integrated fuse with regions of different doping within the fuse neck
KR100448909B1 (ko) * 2002-09-27 2004-09-16 삼성전자주식회사 퓨즈 구조 및 그것을 이용한 집적 회로 장치
US6621138B1 (en) 2002-10-21 2003-09-16 Micrel, Inc. Zener-like trim device in polysilicon
US6933591B1 (en) 2003-10-16 2005-08-23 Altera Corporation Electrically-programmable integrated circuit fuses and sensing circuits
US6956277B1 (en) 2004-03-23 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Diode junction poly fuse
US7323761B2 (en) * 2004-11-12 2008-01-29 International Business Machines Corporation Antifuse structure having an integrated heating element
US7382036B2 (en) * 2005-07-29 2008-06-03 International Business Machines Corporation Doped single crystal silicon silicided eFuse

Also Published As

Publication number Publication date
EP1946371B1 (en) 2010-12-01
KR20080064149A (ko) 2008-07-08
WO2007051765A2 (en) 2007-05-10
WO2007051765A3 (en) 2007-06-28
CN101300677B (zh) 2010-05-19
DE602006018643D1 (de) 2011-01-13
EP1946371A2 (en) 2008-07-23
US7659168B2 (en) 2010-02-09
CN101300677A (zh) 2008-11-05
TW200733350A (en) 2007-09-01
ATE490555T1 (de) 2010-12-15
JP5226524B2 (ja) 2013-07-03
US20070099326A1 (en) 2007-05-03
TWI392082B (zh) 2013-04-01

Similar Documents

Publication Publication Date Title
JP5226524B2 (ja) 電気的プログラム可能ヒューズおよびその製造方法
US7410854B2 (en) Method of making FUSI gate and resulting structure
US7364957B2 (en) Method and apparatus for semiconductor device with improved source/drain junctions
US7276775B2 (en) Intrinsic dual gate oxide MOSFET using a damascene gate process
US20160141415A1 (en) Semiconductor device and fabrication method thereof
US6774437B2 (en) Fin-based double poly dynamic threshold CMOS FET with spacer gate and method of fabrication
KR20020011133A (ko) 상감 세공 접촉 및 게이트 공정으로 제조된 자기-정렬소스 및 드레인 확장부
US7256430B1 (en) Thyristor semiconductor memory device and method of manufacture
US7169676B1 (en) Semiconductor devices and methods for forming the same including contacting gate to source
US10290698B2 (en) Substrate resistor with overlying gate structure
TWI771046B (zh) 半導體元件的製備方法
US8481397B2 (en) Polysilicon resistor and E-fuse for integration with metal gate and high-k dielectric
KR19980018188A (ko) 비정질화된 폴리실리콘을 사용하는 서브미크론 마이크로일렉트로닉스 응용을 위한 자기 정렬 ＰＯＣｌ₃제조 방법
US8970004B2 (en) Electrostatic discharge devices for integrated circuits
US6090673A (en) Device contact structure and method for fabricating same
US20230020696A1 (en) Memory device and formation method thereof
US6936514B1 (en) Semiconductor component and method
US7176553B2 (en) Integrated resistive elements with silicidation protection
US6638829B1 (en) Semiconductor structure having a metal gate electrode and elevated salicided source/drain regions and a method for manufacture
US20230402114A1 (en) Semiconductor device with programmable feature
US20230402115A1 (en) Method of manufacturing semiconductor device with programmable feature
US11670389B2 (en) Programmable memory device
KR100646561B1 (ko) 씨모스형 반도체 장치 및 그 형성 방법
US20080014691A1 (en) Mask rom cell, nor-type mask rom device, and related methods of fabrication
JP2007500936A (ja) ゲートの枯渇を低減した注入ゲート電極を有する電界効果型トランジスタ、及び、このトランジスタを製造する方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090216

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090818

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110831

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130130

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130314

R150 Certificate of patent or registration of utility model

Ref document number: 5226524

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160322

Year of fee payment: 3