JPH02181432A

JPH02181432A - 半導体装置およびその製造方法

Info

Publication number: JPH02181432A
Application number: JP46589A
Authority: JP
Inventors: Takeo Maeda; 前田　健夫; Koji Makita; 牧田　耕次; Kazuhiko Hashimoto; 一彦橋本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-06
Filing date: 1989-01-06
Publication date: 1990-07-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「発明の１」的］（産業上の利用分野）この発明は半導体装置およびその製造方法に関し、特に
縦型バイポーラトランジスタの構造およびその製造方法
に関する。

（従来の技術）通常、縦型ＮＰＮバイポーラトランジスタの真性コレク
タ領域はＮ−型のエピタキシャル層によって形成されて
いる。このため、その真性コレクタ領域の不純物濃度分
布は深さ方向に対して一定である。

バイポーラトランジスタにおいては、高電流領域で動作
する際にいわゆる高注入効果が発生して、その動作特性
が劣化することが知られている。これは、トランジスタ
が高電流領域で動作する時にベース領域が見掛上拡大す
るベースブツシュアウト効果と称される現象に起因して
いる。ベース領域が拡大した場合には、ベース内電荷の
増大によってトランジスタの電流増幅率が低下されると
共に、キャリアの走行時間の増加によってカットオフ周
波数の劣化も引起こされる。このようなベースブツシュ
アウト効果に起因するトランジスタ特性の劣化は、真性
コレクタ領域の不純物濃度を高めることによって緩和で
きる。

しかしながら、前述したように真性コレクタ領域の不純
物濃度は深さ方向に対して一定であるため、その濃度を
高めるとベースと真性コレクタ領域との間の空乏層幅が
小さくなってしまう。このため、真性コレクタ領域の不
純物濃度を高めると接合耐圧の劣化を招くと共に、接合
容量が増大するといった悪影響も引起こされる。したが
って、従来ではバイポーラトランジスタの高周波特性お
よび接合耐圧の双方を充分に満足することができなかっ
た。特に、Ｂ　１−ＣＭＯＳ集積回路においては、前述
の高注入効果が発生し品いので、良好な特性のバイポー
ラトランジスタを実現するのは困難であった。

（発明が解決しようとする課題）この発明は前述の事情に鑑みなされたもので、従来では
トランジスタの高周波特性と接合耐圧の双方を満足させ
ることが困難であった点を改善し、トランジスタの接合
耐圧の劣化や接合容量の増大を招かずに、高電流領域に
おいて充分に高いカットオフ周波数を得ることができる
半導体装置およびその製造方法を提供することを目的と
する。

［発明の構成］（課題を解決するための手段）この発明は、縦型バイポーラトランジスタを備えた半導
体装置において、前記縦型バイポーラトランジスタは、
第１導電型のベース領域直下においては低濃度でそれよ
り深い位置では高濃度になる不純物プロファイルを有す
る第２導電型の真性コレクタ領域を具備することを特徴
とする。

（作　用）この半導体装置にあっては、ベースと真性コレクタ領域
間の空乏層幅を充分に維持した状態で、真性コレクタ領
域全体の不純物濃度を高めることが可能なる。したがっ
て、トランジスタの接合耐圧の劣化や接合容量の増大を
招がずに、高電流領域において充分に高いカットオフ周
波数を得ることができる。

（実施例）以下、図面を参照してこの発明の詳細な説明する。

第１図（ａ）ないし第１図（ｊ）は本発明の実施例を工
程順に示す断面図である。まず、Ｐ型で（１００）結晶
面のシリコン半導体基板ｌｏ上に絶縁膜１１を堆積し、
写真蝕刻法により埋込みコレクタ領域の形成予定位置の
みの絶縁膜１１を選択的に除去して開口部１２を形成す
る。続いてこの開口部１２からＳｂ（アンチモン）の気
相拡散もしくはＡｓ（ヒ素）またはｓｂのイオン注入に
よりＮ＋型の埋込みコレクタ層１３を形成する（第１図
（ａ））。

次に上記絶縁膜１１を全面除去した後、写真蝕刻法を用
いて埋込みＮ十領域１３以外に埋込みＰ上領域１６′を
Ｂのイオン注入により形成する。

この時のＢのイオン注入条件は例えば１００ＫｃＶ。

ドーズ＝　１．５Ｘ　１０１３ｃｍ−２とした（第１図
（ｂ））。

この時、埋込みコレクタ領域１３と埋込みＰ十領域１６
゛はセルファライン法を用いて形成しても良い。この後
、エピタキシャル成長法により基板１０上に不純物とし
てＰ（リン）を４ＸｌＯ”Ｃｌ１１−３程度含むＮ型エ
ピタキシャル層１４を形成する。

このときの成長温度は例えば１１３０℃であり、層１４
の厚みは　１．２−である（第１図（Ｃ））。

次に、写貞触刻法を用いてイオン注入用のマスク（図示
せず）を形成し、このマスクを用いて上記Ｎ型エピタキ
シャル層１４のＰＭＯＳ形成領域にＰイオンを１６０　
ＫｅＶの加速エネルギー　５×１０１２／　ａｍ　２の
ドーズ量でイオン注入することによりＮウェル領域１５
を選択的に形成し、続いて別なイオン注入用のマスクを
用いてＢイオンを１００　ＫｃＶの加速エネルギー　　
ＬＸ　１０１３／　ｃ＋ｎ　２のドーズ量でイオン注入
することによりＰウェル領域１６を選択的に形成する（
第１図（ｄ））。なお、この工程では始めにＰウェル領
域１６を、次にＮウェル領域１５を形成するようにして
もよい。

続いて、ＭＯＳトランジスタどうし及びＭＯＳトランジ
スタとバイポーラトランジスタとを分離するためのフィ
ールド酸化膜１７を選択酸化法により形成する。このフ
ィールド酸化膜１７の膜厚は６０００人程度である。な
お、このフィールド酸化膜１７の形成に先立ちフィール
ド反転防止用のイオン注入領域１８を自己整合的に形成
する。続いて全面に膜厚が１５０人程度のダミーゲート
酸化膜１９を熱酸化法により形成する。この後、−１−
記ダミーゲート酸化膜１９を通して上記Ｎウェル領域１
５、Ｐウェル領域１６それぞれの表面にＰチャネルＭＯ
Ｓトランジスタ、ＮチャネルＭＯＳトランジスタのしき
い値合わせ込み用及びパンチスルー防止用のチャネルイ
オン注入領域２０．２１を形成する。上記Ｎウェル領域
１５側のチャネルイオン注入領域２０は、Ｂイオンを２
０　ＫｃＶの加速エネルギー　　３×１０１２／ｃＩＩ
＋２のドーズ量のイオン注入、Ｐイオンを２４０　Ｋｏ
Ｖの加速エネルギー２×１Ｏ１２／ｃＩ１１２のドーズ
量のイオン注入からなる２回のイオン注入により形成す
る。Ｐウェル領域１６側のチャネルイオン注入領域２１
は、Ｂイオンを２０　ＫｃＶの加速エネルギー　４Ｘｌ
Ｏ１２／ｃＩＩ＋２のドーズ量でイオン注入することに
より形成する。さらに、」−２Ｎ型エピタキシャル層１
４にＰイオンを３２０ＫｅＶ（７）加速エネルギー　　
ｌＸｌ０】ｔ′／ｃＩ１１２のドーズ口でイオン注入す
ることにより、上記埋込みコレクタ層１３に接続された
ディープ（Ｄｅｅｐ）　Ｎ十型イオン注入領域２２を形
成する（第１図（ｅ））。

次に、上記ダミーゲート酸化膜１９を全面剥離した後、
酸化法により表面に１５０人程度の厚みのゲート酸化膜
２３を形成する。さらにその上にＣＶＤ法（化学的気相
成長法）により多結晶シリコン層２４を所定の厚みに堆
積する。続いて、Ｐ拡散によりこの多結晶シリコン層２
４に不純物を導入して低抵抗化する（第１図（ｆ））。

次に、写真蝕刻法を用いて上記多結晶シリコン層２４及
びゲート酸化膜２３をパターニングし、ＭＯＳ）ランジ
スタのゲート電極をＮウェル領域１５上及びＰウェル領
域１６上にそれぞれ残す。

続いて前記フィールド酸化膜１７と写真蝕刻法と上記ゲ
ート電極をマスクにしてＢＦ、イオンを５０　ＫｅＶの
加速エネルギー　５ｘ　１ｇ＋５　／　ｃ＋ｎ　”のド
ーズ量でイオン注入を行ない、Ｎウェル領域１５の表面
にＰ上型のソース領域２５及びドレイン領域２６を形成
する。このとき、同時に前記埋込みコレクタ層１３上の
Ｎ型エピタキシャル層１４にもイオン注入を行なって、
バイポーラトランジスタの外部ベース領域２７を形成す
る。次に前記フィールド酸化膜１７と上記ゲート電極を
マスクにＰイオンを６０　ＫｏＶの加速エネルギー　４
ＸｌＯ’３／ｃＩａ２のドーズ量でイオン注入を行ない
、Ｐウェル領域１６の表面にＮ−型のソース領域２８及
びドレイン領域２９を形成する（第１図（ｇ））。

次に、全面にＣＶＤ−３ｉ０２膜３０を２０００人の厚
みに堆積し、続いてＲＩＥ（反応性イオンエツチング法
）等の異方性エツチング技術によりこのＣＶＤ−５ｉ０
２膜３０をエツチングして、ＣＶＤ−５ｉ０２膜３０を
前記ゲート電極の側面にのみ残す。そして、上記Ｐウェ
ル領域１６のみが露出するような図示しないマスクを形
成した後、Ａｓイオンを５０　ＫｃＶの加速エネルギー
　５Ｘ　１０”　／　ａｍ　２のドーズ量でイオン注入
を行なってＰウェル領域１６の表面にＮ÷型のソース領
域′う１及びドレイン領域３２を形成する。すなわち、
このＰウェル領域１６にはいわゆるＬＤＤ構造のＮチャ
ネルＭＯＳ）ランジスタが形成されることになる。続い
て９００℃、０２雰囲気中で３０分間の酸化を行なうこ
とにより酸化膜３３を形成する。

さらに続いてフォトレジスト等によりＰウェル領域１５
及びＮウェル領域１６の表面を覆った後、ＢＦ２イオン
を３０　ＫｅＶの加速エネルギー　５×ＩＱ１３／　ａ
ｍ　２のドーズ量でイオン注入を行ない、さらに、Ｂを
５０　ＫｅＶでＩＸ！０１２ｃｍ−２でカウンターイオ
ン注入して前記埋込みコレクタ層１３上のＮ型エピタキ
シャル層１４にＰ型の内部ベース領域３４を形成すると
同時に、ベース直下のコレクタ濃度を下げる（第１図（
ｈ））。

この場合、Ｉ−Ｉ線に沿ったＮウェル領域１４とＮウェ
ル埋込み領域１３の不純物プロファイルは第２図のよう
になる。すなわち、バイポーラトランジスタの真性コレ
クタとして機能するＮウェル領域１４の不純物濃度プロ
ファイルは、ベース領域３４直下で低く、それより深い
位置では徐々に増加して均一になる形状を白゛している
。

次に、全面に層間絶縁膜としてのＣＶＤ−５ｉ０２膜３
５を２０００人の厚みに堆積し、続いてこのＣＶＤ−５
ｉ０２膜３５に対し、前記内部ベース領域３４の表面に
通じるコンタクトホール３６及び前記ＮチャネルＭＯＳ
トランジスタ側のＮ÷型トドレイン領域３２表面に通じ
るコンタクトホール３７をそれぞれ開口する。この後、
多結晶シリコン層を２０００人の厚さに堆積し、さらに
パターニングを行なってエミッタ電極と高抵抗素子及び
配線領域とすべき位置にのみ多結晶シリコン層３８．３
９として残す。次に上記多結晶シリコン層３９の一部分
をフォトレジスト等のマスク４０で覆った後、上記多結
晶シリコン層３８．３９に対してＡｓイオンを５０　Ｋ
ｃＶの加速エネルギー　５Ｘ　１０”　／　ｃ＋ｎ　２
のドーズ量でイオン注入を行ない、前記内部ベース領域
３４内にＮ型のエミッタ領域４１を形成すると同時に多
結晶シリコン層３８を低抵抗化してバイポーラトランジ
スタのエミッタ電極を形成する。また同時に、多結晶シ
リコン層３９を一部除いて低抵抗化してＮチャネルＭＯ
８Ｉ−ランジスタのドレイン配線と高抵抗素Ｆ４２を形
成する（第１図（ｉ））。上記イオン注入工稈の後に、
９５０℃ないし１１００℃の温度で５秒間ないし１分間
熱処理を行なういわゆるラビットアニールを行なうこと
により、さらに良好なコンタクト特性を得ることができ
る。

続イテ、全面１：ＣＶＤ−３ｉ０２膜とＢＰＳＧ膜とか
らなる層間絶縁膜４３を堆積して表面の、手塩化を行な
った後、この層間絶縁膜４３に対して前記エミッタ電極
としての多結晶シリコン層３８の表面に通じるコンタク
トホール４４及び前記ドレイン配線としての多結晶シリ
コン層３９の表面に通じるコンタクトホール４５をそれ
ぞれ開口すると共に、層間絶縁膜４３及びその下部のＣ
ＶＤ−５ｉ０２膜３５に対してＰチャネルＭＯＳ）ラン
ジスタのソース領域２５の表面に通じるコンタクトホー
ル４６を開口する。次に全面に配線用のアルミニウムを
真空蒸着法等により堆積し、さらにこれをパターニング
ンしてアルミニウム配線４７．４８．４９を形成するこ
とに完成する（第１図（ｊ））。

なお、このようにして製造された半導体装置において、
多結晶シリコン層３９の一部によって高抵抗素子４２が
構成されており、この高抵抗索子４２はスタティック型
メモリセルの負６１抵抗として使用される。

本実施例では、ＮチャネルＭＯＳをＬＤＤｔＷ造Ｐチャ
ネルＭＯ３を通常構造としたが、それぞれの素子のサイ
ズによりＭＯＳについては最適な構造を用いれば良い。

さらに、本実施例では全てのバイポーラトランジスタ部
にＰ″″のカウンターイオン注入を行なったが、一部の
トランジスタ部にのみ注入しても良い。

又、所望のプロファイルが得られるならば、注入プロセ
スはいつ行ってもよい。

この半導体装置においては、ＮＰＮバイポーラトランジ
スタの真性コレクタ領域と不純物濃度がベース直下で低
く、しかもそれより深い位置では高くなっているので、
ベース−コレクタ間の接合耐圧の劣化を招くことなく、
高電流動作時のカットオフ周波数を高く設定することが
可能になる。

また、接合容量も減少することができる。

真性コレクタ領域の不純物濃度分布が一定の従来のＮＰ
Ｎ　）ランジスタでは、コレクタ電流が５×１Ｏ４Ａ／
ｃＩ１１２の時に５ＧＨｚのカットオフ周波数を実現す
ると、エミッタ／コレクタ間の耐圧が３Ｖ、アーリー電
圧が５Ｖに制限されてしまったが、本発明の構造ではコ
レクタ電流が５Ｘ１０４Ａ／　ｃｍ　２の時におけるカ
ットオフ周波数を５ＧＨｚに設定しても、エミッタ／コ
レクタ間の耐圧を８ｖ、アーリー電圧を２０Ｖに設定す
ることができる。

マタ、Ｎウェル領域１４の不純物濃度プロファイルは、
第３図に示すように、ベース領域３４直下から深さ方向
に深くなるに従って不純物ｉＱ度が徐々に増加する形状
にしてもよい。この形状は、Ｎ十埋込み層１３を形成す
る際のイオン注入に拡散係数の異なる２種類の不純物、
例えばｓｂとＰを使用し、これらを拡散させることによ
って実現できる。但し、この場合、ｓｂよりもＰの方が
拡散係数が大きいので、Ｐを低濃度にイオン注入し、ｓ
ｂを高濃度にイオン注入することが必要である。

さらに、Ｎウェル領域１４の不純物プロファイルは、第
４図に示すように、ベース領域３４直下で低く、それよ
り深い位１ξで一旦高くなり、さらに深い位置すなわち
Ｎ十埋込み層１３の直」二で再び低くなる山型の形状に
してもよい。この形状は、エピタキシャル法によって不
純物濃度が均一なＮウェル領域１４を形成した後、その
Ｎウェル領域１４の中央近傍の深さ位１ｕにＰ（リン）
をイオン注入することによって実現できる。このイオン
注入は、２８０　ＫｅＶ　ｓ　　４Ｘ　１０１２ｔｘ＋
−２（７）条件テ行つコとが好ましい。

尚、上記実施例では、Ｎウェル領域１３をエピタキシャ
ル成長法によって均一な７ａ度に形成したか、エピタキ
シャル成長を行う際にドープする不純物量を変化させて
濃度が深さ方向に段階的に変化する２層構造以上のエピ
タキシャル層を形成してもよい。このようにすれば、第
２図乃至第４図に示したプロファイルをそれぞれ階段状
にすることができる。

［発明の効果］以上のように、この発明によれば、バイポーラトランジ
スタ特にＢ１−ＣＭＯＳ集積回路におけるバイポーラト
ランジスタの接合耐圧の劣化や接合容量の増大を招かず
に、高電流域において充分に高いカットオフ周波数を得
ることが可能になる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体装置の製造工
程を示す断面図、第２図乃至第４図はそれぞれ第１図に
示した半導体装置の真性コレクタ領域の不純物濃度分布
を示す図である。１０・・・シリコン半導体基板、１１・・・絶縁膜、１
２・・・開口部、１３・・・埋込みコレクタ層、１４・
・・Ｎ型エピタキシャル層、１５・・・Ｎウェル領域、
１６・・・Ｐウェル領域、１６′・・・埋込みＰ＋領域
、１７・・・フィールド酸化膜、１８・・・イオン注入
領域、１９・・・ダミーゲート酸化膜、２０゜２１・・
・チャネルイオン注入領域、２２・・・Ｎ十型イオン注
入領域、２３・・・ゲート酸°化膜、２４・・・多結晶
シリコン層、２５・・・Ｐ小型のソース領域、２６・・
・Ｐ小型のドレイン領域、２７・・・外部ベース領域、
２８・・・Ｎ″″型のソース領域、２９・・・Ｎ−型の
ドレイン領域、３０・−ＣＶＤ−８ｉ　０２膜、３１・
・・・・・Ｎ十型のソース領域、３２・・・Ｎ十型のド
レイン領域、３３・・・後酸化膜、３４・・・内部ベー
ス領域、３５−ＣＶＤ−５ｉ　０２膜、３６．３７゜４
４．４５．４６・・・コンタクトホール、３８゜３９・
・・多結晶シリコン層、４０・・・マスク、４１・・・
エミッタ領域、４２・・・高抵抗素子、４３・・・層間
絶縁膜、４７，４８．４９・・・アルミニウム配線。

Claims

【特許請求の範囲】

（１）縦型バイポーラトランジスタを備えた半導体装置
において、前記縦型バイポーラトランジスタは、第１導
電型のベース領域直下においては低濃度でそれより深い
位置では高濃度になる不純物プロファイルを有する第２
導電型の真性コレクタ領域を具備することを特徴とする
半導体装置。
（２）前記真性コレクタ領域の不純物プロファイルは、
前記第１導電型のベース領域直下においては低濃度でそ
れより深い位置では徐々に濃度が増加して所定の深さ位
置からは埋込みコレクタ領域に達するまで一定濃度であ
ることを特徴とする請求項１記載の半導体装置。
（３）前記真性コレクタ領域の不純物プロファイルは、
前記第１導電型のベース領域直下においては低濃度でそ
れより深い位置では埋込みコレクタ領域に達するまで徐
々に濃度が増加することを特徴とする請求項１記載の半
導体装置。
（４）前記真性コレクタ領域の不純物プロファイルは、
前記第１導電型のベース領域直下においては低濃度でそ
れより深い位置では徐々に濃度が増加して所定の深さ位
置からは埋込みコレクタ領域に達するまで徐々に濃度が
低下することを特徴とする請求項１記載の半導体装置。
（５）第２導電型の埋込みコレクタ領域上にそれよりも
低濃度の第２導電型のエピタキシャル層を形成し、この
エピタキシャル層の表面に第１導電型のベース領域を形
成し、前記エピタキシャル層内における前記ベース領域
直下に対応する位置に第１導電型の不純物を導入するこ
とを特徴とする請求項２記載の半導体装置の製造方法。
（６）半導体基板表面の所定領域に拡散係数の異なる２
種類の第２導電型不純物を導入し、前記基板表面上に第
２導電型のエピタキシャル層を形成してこのエピタキシ
ャル層に前記不純物を拡散し、前記エピタキシャル層表
面に第１導電型のベース領域を形成することを特徴とす
る請求項３記載の半導体装置の製造方法。
（７）第２導電型の埋込みコレクタ領域上にそれよりも
低濃度の第２導電型のエピタキシャル層を形成し、この
エピタキシャル層の表面に第１導電型のベース領域を形
成し、前記エピタキシャル層内における所定の深さ位置
に第２導電型の不純物を導入することを特徴とする請求
項４記載の半導体装置の製造方法。