JP2001118921A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001118921A JP2001118921A JP29748099A JP29748099A JP2001118921A JP 2001118921 A JP2001118921 A JP 2001118921A JP 29748099 A JP29748099 A JP 29748099A JP 29748099 A JP29748099 A JP 29748099A JP 2001118921 A JP2001118921 A JP 2001118921A
- Authority
- JP
- Japan
- Prior art keywords
- film
- trench
- oxide film
- silicon substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 ディボットを生成させることなくシリコン基
板に熱酸化膜を形成することができる半導体装置の製造
方法を提供する。 【解決手段】 プラズマエッチング処理によりシリコン
基板１にトレンチ１ａを形成する。次いで、酸剥離を行
い、更に高温酸化膜４をウェットエッチングにより除去
する。このとき、シリコン窒化膜３とシリコン基板１と
の間に空隙部２ａが形成される。その後、ライナ膜５を
プラズマＣＶＤ法により形成する。このとき、空隙部２
ａ内にライナ膜５が入り込む。ライナ膜５は、例えばテ
トラ・エチル・オルト・シリケート（ＴＥＯＳ）のノン
・シリケート・グラス（ＮＳＧ）膜又は高温酸化（ＨＴ
Ｏ）膜等の酸化膜からなり、その膜厚は、例えば３００
乃至５００Åである。次に、熱酸化を行うことにより、
酸素原子をライナ膜５を通してシリコン基板１の表面ま
で到達させ、シリコン基板１のトレンチ１ａが形成され
た部分に熱酸化膜を形成する。
板に熱酸化膜を形成することができる半導体装置の製造
方法を提供する。 【解決手段】 プラズマエッチング処理によりシリコン
基板１にトレンチ１ａを形成する。次いで、酸剥離を行
い、更に高温酸化膜４をウェットエッチングにより除去
する。このとき、シリコン窒化膜３とシリコン基板１と
の間に空隙部２ａが形成される。その後、ライナ膜５を
プラズマＣＶＤ法により形成する。このとき、空隙部２
ａ内にライナ膜５が入り込む。ライナ膜５は、例えばテ
トラ・エチル・オルト・シリケート（ＴＥＯＳ）のノン
・シリケート・グラス（ＮＳＧ）膜又は高温酸化（ＨＴ
Ｏ）膜等の酸化膜からなり、その膜厚は、例えば３００
乃至５００Åである。次に、熱酸化を行うことにより、
酸素原子をライナ膜５を通してシリコン基板１の表面ま
で到達させ、シリコン基板１のトレンチ１ａが形成され
た部分に熱酸化膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はトレンチ分離構造を
有する半導体装置の製造方法に関し、特に、安定した特
性を得ることができる半導体装置の製造方法に関する。
有する半導体装置の製造方法に関し、特に、安定した特
性を得ることができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程における素子分離
の方法としては、主にトレンチ分離及び選択酸化による
分離がある。図８及び図９は従来のトレンチ分離を採用
した半導体装置の製造方法を工程順に示す断面図であ
る。
の方法としては、主にトレンチ分離及び選択酸化による
分離がある。図８及び図９は従来のトレンチ分離を採用
した半導体装置の製造方法を工程順に示す断面図であ
る。
【０００３】従来の製造方法においては、先ず、図８に
示すように、平坦なシリコン基板５１上にパッドシリコ
ン酸化膜５２及びシリコン窒化膜５３を順次形成する。
そして、レジストをパターニングした後にプラズマエッ
チング処理によりシリコン基板５１にトレンチ５１ａを
形成する。続いて、シリコン基板５１のトレンチ５１ａ
に露出した表面に熱酸化膜５１ｂを形成する。その後、
全面にライナ膜５５を形成する。次に、トレンチ５１ａ
内に高密度プラズマ酸化膜からなるトレンチ絶縁膜５６
を埋め込む。
示すように、平坦なシリコン基板５１上にパッドシリコ
ン酸化膜５２及びシリコン窒化膜５３を順次形成する。
そして、レジストをパターニングした後にプラズマエッ
チング処理によりシリコン基板５１にトレンチ５１ａを
形成する。続いて、シリコン基板５１のトレンチ５１ａ
に露出した表面に熱酸化膜５１ｂを形成する。その後、
全面にライナ膜５５を形成する。次に、トレンチ５１ａ
内に高密度プラズマ酸化膜からなるトレンチ絶縁膜５６
を埋め込む。
【０００４】その後、化学的機械的研磨（ＣＭＰ：Chem
ical Mechanical Polishing）、酸化膜エッチング及び
窒化膜エッチングを適宜行うことにより、図９に示すよ
うに、トレンチ絶縁膜５６の表面を平坦化して、その高
さをシリコン基板５１の表面の高さに合わせる。
ical Mechanical Polishing）、酸化膜エッチング及び
窒化膜エッチングを適宜行うことにより、図９に示すよ
うに、トレンチ絶縁膜５６の表面を平坦化して、その高
さをシリコン基板５１の表面の高さに合わせる。
【０００５】次いで、ゲート酸化膜及びゲート電極（図
示せず）等を形成することにより、半導体装置を完成さ
せる。
示せず）等を形成することにより、半導体装置を完成さ
せる。
【０００６】この従来の半導体装置の方法によれば、ト
レンチ５１ａ形成の際にシリコン基板５１の表面に結晶
欠陥が生じるが、熱酸化膜５１の形成によりそのような
結晶欠陥は消失する。また、ライナ膜５５が緩衝層とし
て機能するので、緻密な膜であるトレンチ５６絶縁膜か
らシリコン基板５１に作用する応力が緩和される。
レンチ５１ａ形成の際にシリコン基板５１の表面に結晶
欠陥が生じるが、熱酸化膜５１の形成によりそのような
結晶欠陥は消失する。また、ライナ膜５５が緩衝層とし
て機能するので、緻密な膜であるトレンチ５６絶縁膜か
らシリコン基板５１に作用する応力が緩和される。
【０００７】このような従来の製造方法は、例えば特開
平８−４６０２９号公報及び特開平１１−１７６９２４
号公報に記載されている。
平８−４６０２９号公報及び特開平１１−１７６９２４
号公報に記載されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
従来の製造方法においては、図８に示すように、熱酸化
膜５１ｂを形成する際の加熱により、シリコン窒化膜５
３の端部がせり上がり、シリコン窒化膜５３とパッドシ
リコン酸化膜５２との間に空隙部５４が形成される。そ
して、その後に数回の酸化膜エッチングが行われるが、
この酸化膜エッチングでは、等方的にエッチングが進行
するので、図９に示すように、空隙部５４ａがトレンチ
絶縁膜５６まで拡大してディボットとよばれる凹部５７
がトレンチ５１ａ内に形成されてしまう。このような凹
部５７がトレンチ５１ａ内に存在すると、チャネル長が
設計値よりも実質的に長くなり、特性が変動するという
問題点がある。
従来の製造方法においては、図８に示すように、熱酸化
膜５１ｂを形成する際の加熱により、シリコン窒化膜５
３の端部がせり上がり、シリコン窒化膜５３とパッドシ
リコン酸化膜５２との間に空隙部５４が形成される。そ
して、その後に数回の酸化膜エッチングが行われるが、
この酸化膜エッチングでは、等方的にエッチングが進行
するので、図９に示すように、空隙部５４ａがトレンチ
絶縁膜５６まで拡大してディボットとよばれる凹部５７
がトレンチ５１ａ内に形成されてしまう。このような凹
部５７がトレンチ５１ａ内に存在すると、チャネル長が
設計値よりも実質的に長くなり、特性が変動するという
問題点がある。
【０００９】図１０は横軸にゲート電圧をとり、縦軸に
ドレイン電流をとってトランジスタのバンプ特性を示す
グラフ図である。なお、図１０において、破線は設計上
の特性を示し、実線はディボットが存在するものの特性
を示す。図１０に示すように、ディボットが存在する
と、その部分が先にオン状態となって２段階のしきい値
電圧を有するような特性となってしまう。
ドレイン電流をとってトランジスタのバンプ特性を示す
グラフ図である。なお、図１０において、破線は設計上
の特性を示し、実線はディボットが存在するものの特性
を示す。図１０に示すように、ディボットが存在する
と、その部分が先にオン状態となって２段階のしきい値
電圧を有するような特性となってしまう。
【００１０】図１１（ａ）は設計された半導体装置を示
す模式図、（ｂ）は従来の方法により製造された半導体
装置を示す模式図である。図１１（ａ）及び（ｂ）にお
いては、便宜上ゲート酸化膜等を省略している。
す模式図、（ｂ）は従来の方法により製造された半導体
装置を示す模式図である。図１１（ａ）及び（ｂ）にお
いては、便宜上ゲート酸化膜等を省略している。
【００１１】図１１（ａ）に示すように、設計上、シリ
コン基板６１の表面にトレンチ絶縁膜６２を形成し、そ
れらの上にゲート電極６３を形成し、チャネル長が矢印
Ａ−Ａとなるトランジスタを製造するものとする。しか
しながら、従来の製造方法によると、図１１（ｂ）に示
すように、ディボット６４が形成されるので、製造され
たトランジスタのチャネル長は矢印Ｂ−Ｂとなる。この
ように、従来の製造方法では、設計どおりのチャネル長
のトランジスタを製造することが困難である。
コン基板６１の表面にトレンチ絶縁膜６２を形成し、そ
れらの上にゲート電極６３を形成し、チャネル長が矢印
Ａ−Ａとなるトランジスタを製造するものとする。しか
しながら、従来の製造方法によると、図１１（ｂ）に示
すように、ディボット６４が形成されるので、製造され
たトランジスタのチャネル長は矢印Ｂ−Ｂとなる。この
ように、従来の製造方法では、設計どおりのチャネル長
のトランジスタを製造することが困難である。
【００１２】しかも、ディボットの形状は一定していな
いため、製造するたびに特性のずれの程度が変動する。
このため、ディボットによる特性のずれを予め考慮して
設計することも極めて困難である。
いため、製造するたびに特性のずれの程度が変動する。
このため、ディボットによる特性のずれを予め考慮して
設計することも極めて困難である。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、ディボットを生成させることなくシリコン
基板に熱酸化膜を形成することができる半導体装置の製
造方法を提供することを目的とする。
のであって、ディボットを生成させることなくシリコン
基板に熱酸化膜を形成することができる半導体装置の製
造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板の表面にトレンチを形成する
工程と、前記トレンチの内面上に酸素原子が透過可能な
酸化膜を形成する工程と、前記酸化膜を通して前記半導
体基板の前記トレンチに面した領域を熱酸化する工程
と、を有することを特徴とする。
の製造方法は、半導体基板の表面にトレンチを形成する
工程と、前記トレンチの内面上に酸素原子が透過可能な
酸化膜を形成する工程と、前記酸化膜を通して前記半導
体基板の前記トレンチに面した領域を熱酸化する工程
と、を有することを特徴とする。
【００１５】本発明においては、トレンチの内面上に酸
素原子が透過可能な酸化膜を形成してから、前記酸化膜
を通して半導体基板のトレンチに面した領域を熱酸化す
るので、これらの工程以前にシリコン窒化膜が形成され
ていても、熱酸化の際に前記シリコン窒化膜はせり上が
らない。この結果、その後の酸化膜エッチングよっても
ディボットは形成されない。従って、安定した特性を得
ることができる。
素原子が透過可能な酸化膜を形成してから、前記酸化膜
を通して半導体基板のトレンチに面した領域を熱酸化す
るので、これらの工程以前にシリコン窒化膜が形成され
ていても、熱酸化の際に前記シリコン窒化膜はせり上が
らない。この結果、その後の酸化膜エッチングよっても
ディボットは形成されない。従って、安定した特性を得
ることができる。
【００１６】なお、前記酸化膜を形成する工程は、化学
気相成長法によりテトラ・エチル・オルト・シリケート
のノン・シリケート・グラス膜又は高温酸化膜を形成す
る工程であってもよい。
気相成長法によりテトラ・エチル・オルト・シリケート
のノン・シリケート・グラス膜又は高温酸化膜を形成す
る工程であってもよい。
【００１７】また、熱酸化の後に前記トレンチ内に絶縁
膜を埋め込む工程を有することができ、この場合、前記
絶縁膜を埋め込む工程は、化学気相成長法によりテトラ
・エチル・オルト・シリケートのノン・シリケート・グ
ラス膜又は高温酸化膜を前記トレンチ内に埋め込む工程
であってもよく、プラズマ酸化膜を前記トレンチ内に埋
め込む工程であってもよい。
膜を埋め込む工程を有することができ、この場合、前記
絶縁膜を埋め込む工程は、化学気相成長法によりテトラ
・エチル・オルト・シリケートのノン・シリケート・グ
ラス膜又は高温酸化膜を前記トレンチ内に埋め込む工程
であってもよく、プラズマ酸化膜を前記トレンチ内に埋
め込む工程であってもよい。
【００１８】更に、前記酸化膜を形成する工程は、化学
気相成長法によりテトラ・エチル・オルト・シリケート
のノン・シリケート・グラス膜高温若しくは酸化膜を前
記トレンチ内に埋め込む工程又はプラズマ酸化膜を前記
トレンチ内に埋め込む工程であってもよい。
気相成長法によりテトラ・エチル・オルト・シリケート
のノン・シリケート・グラス膜高温若しくは酸化膜を前
記トレンチ内に埋め込む工程又はプラズマ酸化膜を前記
トレンチ内に埋め込む工程であってもよい。
【００１９】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置の製造方法について、添付の図面を参照して具体
的に説明する。図１乃至図６は本発明の第１の実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。
体装置の製造方法について、添付の図面を参照して具体
的に説明する。図１乃至図６は本発明の第１の実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。
【００２０】第１の実施例においては、先ず、図１に示
すように、シリコン基板１上にパッドシリコン酸化膜２
を形成する。続いて、パッドシリコン酸化膜２上にシリ
コン窒化膜３を形成する。更に、シリコン窒化膜３上に
高温酸化膜４を形成する。そして、これらの上方に形成
したレジストをパターニングした後に、高温酸化膜４、
シリコン窒化膜３及びパッドシリコン酸化膜２をプラズ
マエッチングすることにより、トレンチ分離が行われる
領域に開口部を形成する。このとき、シリコン基板１の
表面も若干エッチングされる。
すように、シリコン基板１上にパッドシリコン酸化膜２
を形成する。続いて、パッドシリコン酸化膜２上にシリ
コン窒化膜３を形成する。更に、シリコン窒化膜３上に
高温酸化膜４を形成する。そして、これらの上方に形成
したレジストをパターニングした後に、高温酸化膜４、
シリコン窒化膜３及びパッドシリコン酸化膜２をプラズ
マエッチングすることにより、トレンチ分離が行われる
領域に開口部を形成する。このとき、シリコン基板１の
表面も若干エッチングされる。
【００２１】次に、ブランソン処理によりシリコン基板
１の隅部を丸めた後、図２に示すように、プラズマエッ
チング処理によりシリコン基板１にトレンチ１ａを形成
する。次いで、エッチングの際に発生した堆積物等の除
去を酸剥離及び酸化膜のウェットエッチングにより行
う。このとき、図２に示すように、パッドシリコン酸化
膜２も若干エッチングされるため、シリコン窒化膜３と
シリコン基板１との間に空隙部２ａが形成される。
１の隅部を丸めた後、図２に示すように、プラズマエッ
チング処理によりシリコン基板１にトレンチ１ａを形成
する。次いで、エッチングの際に発生した堆積物等の除
去を酸剥離及び酸化膜のウェットエッチングにより行
う。このとき、図２に示すように、パッドシリコン酸化
膜２も若干エッチングされるため、シリコン窒化膜３と
シリコン基板１との間に空隙部２ａが形成される。
【００２２】その後、酸洗浄を行い、図３に示すよう
に、ライナ膜５をプラズマＣＶＤ（化学気相成長）法に
より形成する。このとき、空隙部２ａ内にライナ膜５が
入り込む。ライナ膜５は、例えばテトラ・エチル・オル
ト・シリケート（ＴＥＯＳ：Tetra Ethyl Ortho-Silica
te）のノン・シリケート・グラス（ＮＳＧ：Non Silica
te Glass）膜又は高温酸化（ＨＴＯ：High Temperature
Oxide）膜等の酸化膜からなり、その膜厚は、例えば３
００乃至５００Åである。
に、ライナ膜５をプラズマＣＶＤ（化学気相成長）法に
より形成する。このとき、空隙部２ａ内にライナ膜５が
入り込む。ライナ膜５は、例えばテトラ・エチル・オル
ト・シリケート（ＴＥＯＳ：Tetra Ethyl Ortho-Silica
te）のノン・シリケート・グラス（ＮＳＧ：Non Silica
te Glass）膜又は高温酸化（ＨＴＯ：High Temperature
Oxide）膜等の酸化膜からなり、その膜厚は、例えば３
００乃至５００Åである。
【００２３】次に、酸洗浄を行い、熱酸化を行うことに
より、酸素原子をライナ膜５を通してシリコン基板１の
表面まで到達させ、図４に示すように、シリコン基板１
のトレンチ１ａが形成された部分に熱酸化膜１ｂを形成
する。
より、酸素原子をライナ膜５を通してシリコン基板１の
表面まで到達させ、図４に示すように、シリコン基板１
のトレンチ１ａが形成された部分に熱酸化膜１ｂを形成
する。
【００２４】次いで、図５に示すように、トレンチ１ａ
内に高密度プラズマ酸化膜からなるトレンチ絶縁膜６を
埋め込む。その後、化学的機械的研磨（ＣＭＰ）によっ
て平坦化を行い、次に、トレンチ絶縁膜６の高さをウェ
ットエッチングにより低くする。続いて、図６に示すよ
うに、シリコン窒化膜３及びパッドシリコン酸化膜２を
順次除去する。
内に高密度プラズマ酸化膜からなるトレンチ絶縁膜６を
埋め込む。その後、化学的機械的研磨（ＣＭＰ）によっ
て平坦化を行い、次に、トレンチ絶縁膜６の高さをウェ
ットエッチングにより低くする。続いて、図６に示すよ
うに、シリコン窒化膜３及びパッドシリコン酸化膜２を
順次除去する。
【００２５】その後、ゲート酸化膜及びゲート電極（図
示せず）等を形成することにより、半導体装置を完成さ
せる。
示せず）等を形成することにより、半導体装置を完成さ
せる。
【００２６】このように、第１の実施例においては、ラ
イナ膜５を形成した後にライナ膜５を介してシリコン基
板１のトレンチ１ａ表面を熱酸化しているため、熱酸化
膜１ｂの形成時に、シリコン窒化膜３がライナ膜５に包
囲されており、シリコン窒化膜３が熱を受けてもそのせ
り上がりは生じない。従って、図６に示すように、トレ
ンチ絶縁膜６を平坦化した後においても、ディボットは
存在しない。このため、設計どおりのトランジスタ等の
素子特性を得ることができる。
イナ膜５を形成した後にライナ膜５を介してシリコン基
板１のトレンチ１ａ表面を熱酸化しているため、熱酸化
膜１ｂの形成時に、シリコン窒化膜３がライナ膜５に包
囲されており、シリコン窒化膜３が熱を受けてもそのせ
り上がりは生じない。従って、図６に示すように、トレ
ンチ絶縁膜６を平坦化した後においても、ディボットは
存在しない。このため、設計どおりのトランジスタ等の
素子特性を得ることができる。
【００２７】なお、第１の実施例においては、トレンチ
絶縁膜６として高密度プラズマ酸化膜を使用している
が、ＣＶＤ法により形成されたＣＶＤ酸化膜を使用して
もよい。ＣＶＤ酸化膜としては、例えばＴＥＯＳ−ＮＳ
Ｇ膜又はＨＴＯ膜等を使用することができる。
絶縁膜６として高密度プラズマ酸化膜を使用している
が、ＣＶＤ法により形成されたＣＶＤ酸化膜を使用して
もよい。ＣＶＤ酸化膜としては、例えばＴＥＯＳ−ＮＳ
Ｇ膜又はＨＴＯ膜等を使用することができる。
【００２８】次に、本発明の第２の実施例について説明
する。第２の実施例においては、ライナ膜の形成と同時
にトレンチ絶縁膜を形成する。図７は本発明の第２の実
施例に係る半導体装置の製造方法を示す断面図である。
なお、図７に示す第２の実施例においては、図１乃至図
６に示す第１の実施例と同一の構成要素には、同一の符
号を付してその詳細な説明は省略する。
する。第２の実施例においては、ライナ膜の形成と同時
にトレンチ絶縁膜を形成する。図７は本発明の第２の実
施例に係る半導体装置の製造方法を示す断面図である。
なお、図７に示す第２の実施例においては、図１乃至図
６に示す第１の実施例と同一の構成要素には、同一の符
号を付してその詳細な説明は省略する。
【００２９】第２の実施例においては、ライナ膜を形成
するまでの工程を第１の実施例と同様の工程により行
う。その後、図７に示すように、ＣＶＤ法によりトレン
チ１ａ内にトレンチ絶縁膜７を埋め込む。即ち、ライナ
膜とトレンチ絶縁膜とを一括して形成する。
するまでの工程を第１の実施例と同様の工程により行
う。その後、図７に示すように、ＣＶＤ法によりトレン
チ１ａ内にトレンチ絶縁膜７を埋め込む。即ち、ライナ
膜とトレンチ絶縁膜とを一括して形成する。
【００３０】次いで、熱酸化を行うことにより、酸素原
子をトレンチ絶縁膜７を通してシリコン基板１の表面ま
で到達させ、シリコン基板１のトレンチ１ａが形成され
た部分に熱酸化膜（図示せず）を形成する。
子をトレンチ絶縁膜７を通してシリコン基板１の表面ま
で到達させ、シリコン基板１のトレンチ１ａが形成され
た部分に熱酸化膜（図示せず）を形成する。
【００３１】続いて、化学的機械的研磨（ＣＭＰ）によ
って平坦化を行い、次に、トレンチ絶縁膜７の高さをウ
ェットエッチングにより低くする。次いで、シリコン窒
化膜３及びパッドシリコン酸化膜２を順次除去する。
って平坦化を行い、次に、トレンチ絶縁膜７の高さをウ
ェットエッチングにより低くする。次いで、シリコン窒
化膜３及びパッドシリコン酸化膜２を順次除去する。
【００３２】その後、ゲート酸化膜及びゲート電極（図
示せず）等を形成することにより、半導体装置を完成さ
せる。
示せず）等を形成することにより、半導体装置を完成さ
せる。
【００３３】第２の実施例においても、第１の実施例と
同様に、ディボットの形成を防止することができる。こ
のため、設計どおりのトランジスタ等の素子特性を得る
ことができる。また、熱酸化膜を形成する際に、その領
域を覆う酸化膜の膜厚が厚いために酸化に必要な時間が
長くなるものの、ライナ膜及びトレンチ絶縁膜を一括し
て形成するので、工程数を低減することができる。
同様に、ディボットの形成を防止することができる。こ
のため、設計どおりのトランジスタ等の素子特性を得る
ことができる。また、熱酸化膜を形成する際に、その領
域を覆う酸化膜の膜厚が厚いために酸化に必要な時間が
長くなるものの、ライナ膜及びトレンチ絶縁膜を一括し
て形成するので、工程数を低減することができる。
【００３４】なお、第２の実施例においては、トレンチ
絶縁膜７として、例えばＴＥＯＳ−ＮＳＧ膜又はＨＴＯ
膜等を使用することができる。
絶縁膜７として、例えばＴＥＯＳ−ＮＳＧ膜又はＨＴＯ
膜等を使用することができる。
【００３５】
【発明の効果】以上詳述したように、本発明によれば、
トレンチの内面上に酸素原子が透過可能な酸化膜を形成
してから、酸化膜を通して半導体基板のトレンチに面し
た領域を熱酸化するので、これらの工程以前にシリコン
窒化膜が形成されていても、熱酸化の際のシリコン窒化
膜のせり上がりを防止することができる。これにより、
その後の酸化膜エッチングにおけるディボットの形成を
防止することができる。従って、安定した特性のトラン
ジスタ等を製造することができる。
トレンチの内面上に酸素原子が透過可能な酸化膜を形成
してから、酸化膜を通して半導体基板のトレンチに面し
た領域を熱酸化するので、これらの工程以前にシリコン
窒化膜が形成されていても、熱酸化の際のシリコン窒化
膜のせり上がりを防止することができる。これにより、
その後の酸化膜エッチングにおけるディボットの形成を
防止することができる。従って、安定した特性のトラン
ジスタ等を製造することができる。
【図１】本発明の第１の実施例に係る半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２】同じく、本発明の第１の実施例を示す図であっ
て、図１に示す工程の次工程を示す断面図である。
て、図１に示す工程の次工程を示す断面図である。
【図３】同じく、本発明の第１の実施例を示す図であっ
て、図２に示す工程の次工程を示す断面図である。
て、図２に示す工程の次工程を示す断面図である。
【図４】同じく、本発明の第１の実施例を示す図であっ
て、図３に示す工程の次工程を示す断面図である。
て、図３に示す工程の次工程を示す断面図である。
【図５】同じく、本発明の第１の実施例を示す図であっ
て、図４に示す工程の次工程を示す断面図である。
て、図４に示す工程の次工程を示す断面図である。
【図６】同じく、本発明の第１の実施例を示す図であっ
て、図５に示す工程の次工程を示す断面図である。
て、図５に示す工程の次工程を示す断面図である。
【図７】本発明の第２の実施例に係る半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図８】従来のトレンチ分離を採用した半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図９】同じく、従来の製造方法を示す図であって、図
８に示す工程の次工程を示す断面図である。
８に示す工程の次工程を示す断面図である。
【図１０】トランジスタのバンプ特性を示すグラフ図で
ある。
ある。
【図１１】（ａ）は設計された半導体装置を示す模式
図、（ｂ）は従来の方法により製造された半導体装置を
示す模式図である。
図、（ｂ）は従来の方法により製造された半導体装置を
示す模式図である。
１、５１、６１；シリコン基板 １ａ、５１ａ；トレンチ １ｂ、５１ｂ；熱酸化膜 ２、５２；パッドシリコン酸化膜 ２ａ、５４；空隙部 ３、５３；シリコン窒化膜 ４；高温酸化膜 ５、５５；ライナ膜 ６、７、５６、６２；トレンチ絶縁膜 ５７；凹部 ６３；ゲート電極 ６４；ディボット
Claims (7)
- 【請求項１】 半導体基板の表面にトレンチを形成する
工程と、前記トレンチの内面上に酸素原子が透過可能な
酸化膜を形成する工程と、前記酸化膜を通して前記半導
体基板の前記トレンチに面した領域を熱酸化する工程
と、を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記酸化膜を形成する工程は、化学気相
成長法によりテトラ・エチル・オルト・シリケートのノ
ン・シリケート・グラス膜又は高温酸化膜を形成する工
程であることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 前記トレンチ内に絶縁膜を埋め込む工程
を有することを特徴とする請求項１又は２に記載の半導
体装置の製造方法。 - 【請求項４】 前記絶縁膜を埋め込む工程は、化学気相
成長法によりテトラ・エチル・オルト・シリケートのノ
ン・シリケート・グラス膜又は高温酸化膜を前記トレン
チ内に埋め込む工程であることを特徴とする請求項３に
記載の半導体装置の製造方法。 - 【請求項５】 前記絶縁膜を埋め込む工程は、プラズマ
酸化膜を前記トレンチ内に埋め込む工程であることを特
徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項６】 前記酸化膜を形成する工程は、化学気相
成長法によりテトラ・エチル・オルト・シリケートのノ
ン・シリケート・グラス膜又は高温酸化膜を前記トレン
チ内に埋め込む工程であることを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項７】 前記酸化膜を形成する工程は、プラズマ
酸化膜を前記トレンチ内に埋め込む工程であることを特
徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29748099A JP2001118921A (ja) | 1999-10-19 | 1999-10-19 | 半導体装置の製造方法 |
| GB0025595A GB2361582A (en) | 1999-10-19 | 2000-10-18 | Semiconductor device manufactoring method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29748099A JP2001118921A (ja) | 1999-10-19 | 1999-10-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001118921A true JP2001118921A (ja) | 2001-04-27 |
Family
ID=17847055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29748099A Pending JP2001118921A (ja) | 1999-10-19 | 1999-10-19 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001118921A (ja) |
| GB (1) | GB2361582A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003229500A (ja) * | 2001-12-28 | 2003-08-15 | Hynix Semiconductor Inc | フラッシュメモリ素子のフローティングゲート形成方法 |
| KR100562058B1 (ko) * | 2002-02-14 | 2006-03-17 | 미쓰비시덴키 가부시키가이샤 | 반도체장치의 제조방법 |
| US7393738B1 (en) | 2007-01-16 | 2008-07-01 | International Business Machines Corporation | Subground rule STI fill for hot structure |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7101785B2 (en) * | 2003-07-22 | 2006-09-05 | Infineon Technologies Ag | Formation of a contact in a device, and the device including the contact |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10214888A (ja) * | 1997-01-30 | 1998-08-11 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| US5786262A (en) * | 1997-04-09 | 1998-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-planarized gapfilling for shallow trench isolation |
| US6180490B1 (en) * | 1999-05-25 | 2001-01-30 | Chartered Semiconductor Manufacturing Ltd. | Method of filling shallow trenches |
-
1999
- 1999-10-19 JP JP29748099A patent/JP2001118921A/ja active Pending
-
2000
- 2000-10-18 GB GB0025595A patent/GB2361582A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003229500A (ja) * | 2001-12-28 | 2003-08-15 | Hynix Semiconductor Inc | フラッシュメモリ素子のフローティングゲート形成方法 |
| KR100562058B1 (ko) * | 2002-02-14 | 2006-03-17 | 미쓰비시덴키 가부시키가이샤 | 반도체장치의 제조방법 |
| US7393738B1 (en) | 2007-01-16 | 2008-07-01 | International Business Machines Corporation | Subground rule STI fill for hot structure |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2361582A (en) | 2001-10-24 |
| GB0025595D0 (en) | 2000-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6180493B1 (en) | Method for forming shallow trench isolation region | |
| JP4827363B2 (ja) | トレンチ素子分離構造を有する半導体素子の製造方法 | |
| JP2004311487A (ja) | 半導体装置の製造方法 | |
| JP2000012676A (ja) | 半導体装置のトレンチ素子分離方法 | |
| JP2001135718A (ja) | トレンチ分離構造の作製方法 | |
| US20050255668A1 (en) | Method of fabricating shallow trench isolation structure | |
| JPH11163120A (ja) | 半導体素子の素子隔離層形成方法 | |
| JP2003347398A (ja) | シャープコーナーのないシャロートレンチ素子分離構造の製造方法 | |
| US20020127818A1 (en) | Recess-free trench isolation structure and method of forming the same | |
| JPH09172061A (ja) | 半導体装置の製造方法 | |
| US20020053715A1 (en) | Trench isolation structure having a curvilinear interface at upper corners of the trench isolation region, and method of manufacturing the same | |
| JP2001118921A (ja) | 半導体装置の製造方法 | |
| JPH0521591A (ja) | 半導体装置の製造方法 | |
| EP1184902A1 (en) | Method for forming an isolation trench in a SOI substrate | |
| JP3719854B2 (ja) | 半導体装置の製造方法 | |
| JPH11195701A (ja) | 半導体装置及びその製造方法 | |
| KR100564561B1 (ko) | 보이드 없는 반도체 소자의 트렌치 소자 분리 방법 | |
| JPH09129720A (ja) | トレンチ絶縁分離型半導体装置の製法 | |
| JP2007134559A (ja) | 半導体装置およびその製造方法 | |
| JPH09289245A (ja) | 半導体装置の製造方法 | |
| JP2004363121A (ja) | 半導体装置の製造方法 | |
| KR100475050B1 (ko) | 스페이서로보호되는박막의질화막라이너를갖는트렌치소자분리방법및구조 | |
| JP2000200827A (ja) | 半導体装置およびその製造方法 | |
| JP2000031489A (ja) | 半導体装置の製造方法 | |
| KR100555490B1 (ko) | 반도체소자의 트렌치 아이솔레이션 형성 방법 |