JP2001118921A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はトレンチ分離構造を
有する半導体装置の製造方法に関し、特に、安定した特
性を得ることができる半導体装置の製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device having a trench isolation structure, and more particularly to a method for manufacturing a semiconductor device capable of obtaining stable characteristics.
【0002】[0002]
【従来の技術】半導体装置の製造工程における素子分離
の方法としては、主にトレンチ分離及び選択酸化による
分離がある。図8及び図9は従来のトレンチ分離を採用
した半導体装置の製造方法を工程順に示す断面図であ
る。2. Description of the Related Art As a method of element isolation in a manufacturing process of a semiconductor device, there are mainly a trench isolation and an isolation by selective oxidation. 8 and 9 are sectional views showing a method of manufacturing a semiconductor device employing a conventional trench isolation in the order of steps.
【0003】従来の製造方法においては、先ず、図8に
示すように、平坦なシリコン基板51上にパッドシリコ
ン酸化膜52及びシリコン窒化膜53を順次形成する。
そして、レジストをパターニングした後にプラズマエッ
チング処理によりシリコン基板51にトレンチ51aを
形成する。続いて、シリコン基板51のトレンチ51a
に露出した表面に熱酸化膜51bを形成する。その後、
全面にライナ膜55を形成する。次に、トレンチ51a
内に高密度プラズマ酸化膜からなるトレンチ絶縁膜56
を埋め込む。In a conventional manufacturing method, first, as shown in FIG. 8, a pad silicon oxide film 52 and a silicon nitride film 53 are sequentially formed on a flat silicon substrate 51.
After patterning the resist, a trench 51a is formed in the silicon substrate 51 by plasma etching. Then, the trench 51a of the silicon substrate 51
A thermal oxide film 51b is formed on the exposed surface. afterwards,
A liner film 55 is formed on the entire surface. Next, the trench 51a
Trench insulating film 56 of high density plasma oxide film
Embed
【0004】その後、化学的機械的研磨(CMP:Chem
ical Mechanical Polishing)、酸化膜エッチング及び
窒化膜エッチングを適宜行うことにより、図9に示すよ
うに、トレンチ絶縁膜56の表面を平坦化して、その高
さをシリコン基板51の表面の高さに合わせる。Thereafter, chemical mechanical polishing (CMP: Chem.
As shown in FIG. 9, the surface of the trench insulating film 56 is flattened and the height is adjusted to the height of the surface of the silicon substrate 51 by appropriately performing oxide film etching and nitride film etching. .
【0005】次いで、ゲート酸化膜及びゲート電極(図
示せず)等を形成することにより、半導体装置を完成さ
せる。Then, a semiconductor device is completed by forming a gate oxide film and a gate electrode (not shown).
【0006】この従来の半導体装置の方法によれば、ト
レンチ51a形成の際にシリコン基板51の表面に結晶
欠陥が生じるが、熱酸化膜51の形成によりそのような
結晶欠陥は消失する。また、ライナ膜55が緩衝層とし
て機能するので、緻密な膜であるトレンチ56絶縁膜か
らシリコン基板51に作用する応力が緩和される。According to this conventional semiconductor device method, crystal defects occur on the surface of the silicon substrate 51 when the trench 51a is formed, but such crystal defects disappear due to the formation of the thermal oxide film 51. Further, since the liner film 55 functions as a buffer layer, the stress acting on the silicon substrate 51 from the dense insulating film of the trench 56 is reduced.
【0007】このような従来の製造方法は、例えば特開
平8−46029号公報及び特開平11−176924
号公報に記載されている。Such a conventional manufacturing method is disclosed in, for example, JP-A-8-46029 and JP-A-11-176924.
No., published in Japanese Unexamined Patent Publication No.
【0008】[0008]
【発明が解決しようとする課題】しかしながら、上述の
従来の製造方法においては、図8に示すように、熱酸化
膜51bを形成する際の加熱により、シリコン窒化膜5
3の端部がせり上がり、シリコン窒化膜53とパッドシ
リコン酸化膜52との間に空隙部54が形成される。そ
して、その後に数回の酸化膜エッチングが行われるが、
この酸化膜エッチングでは、等方的にエッチングが進行
するので、図9に示すように、空隙部54aがトレンチ
絶縁膜56まで拡大してディボットとよばれる凹部57
がトレンチ51a内に形成されてしまう。このような凹
部57がトレンチ51a内に存在すると、チャネル長が
設計値よりも実質的に長くなり、特性が変動するという
問題点がある。However, in the above-mentioned conventional manufacturing method, as shown in FIG. 8, the silicon nitride film 5 is heated by forming the thermal oxide film 51b.
3 is raised, and a void 54 is formed between the silicon nitride film 53 and the pad silicon oxide film 52. After that, several times of oxide film etching are performed,
In this oxide film etching, since the etching proceeds isotropically, as shown in FIG. 9, the void 54 a is expanded to the trench insulating film 56 and the concave portion 57 called a divot is formed.
Is formed in the trench 51a. If such a concave portion 57 exists in the trench 51a, there is a problem that the channel length becomes substantially longer than the design value, and the characteristics fluctuate.
【0009】図10は横軸にゲート電圧をとり、縦軸に
ドレイン電流をとってトランジスタのバンプ特性を示す
グラフ図である。なお、図10において、破線は設計上
の特性を示し、実線はディボットが存在するものの特性
を示す。図10に示すように、ディボットが存在する
と、その部分が先にオン状態となって2段階のしきい値
電圧を有するような特性となってしまう。FIG. 10 is a graph showing the bump characteristics of a transistor, with the horizontal axis representing the gate voltage and the vertical axis representing the drain current. In FIG. 10, a broken line indicates a design characteristic, and a solid line indicates a characteristic in which a divot exists. As shown in FIG. 10, when a divot is present, that portion is turned on first, resulting in a characteristic having a two-step threshold voltage.
【0010】図11(a)は設計された半導体装置を示
す模式図、(b)は従来の方法により製造された半導体
装置を示す模式図である。図11(a)及び(b)にお
いては、便宜上ゲート酸化膜等を省略している。FIG. 11A is a schematic diagram showing a designed semiconductor device, and FIG. 11B is a schematic diagram showing a semiconductor device manufactured by a conventional method. In FIGS. 11A and 11B, a gate oxide film and the like are omitted for convenience.
【0011】図11(a)に示すように、設計上、シリ
コン基板61の表面にトレンチ絶縁膜62を形成し、そ
れらの上にゲート電極63を形成し、チャネル長が矢印
A−Aとなるトランジスタを製造するものとする。しか
しながら、従来の製造方法によると、図11(b)に示
すように、ディボット64が形成されるので、製造され
たトランジスタのチャネル長は矢印B−Bとなる。この
ように、従来の製造方法では、設計どおりのチャネル長
のトランジスタを製造することが困難である。As shown in FIG. 11A, a trench insulating film 62 is formed on the surface of a silicon substrate 61, a gate electrode 63 is formed thereon, and the channel length becomes an arrow AA. A transistor is to be manufactured. However, according to the conventional manufacturing method, since the divot 64 is formed as shown in FIG. 11B, the channel length of the manufactured transistor is indicated by an arrow BB. As described above, it is difficult to manufacture a transistor having a designed channel length by the conventional manufacturing method.
【0012】しかも、ディボットの形状は一定していな
いため、製造するたびに特性のずれの程度が変動する。
このため、ディボットによる特性のずれを予め考慮して
設計することも極めて困難である。In addition, since the shape of the divot is not constant, the degree of deviation of the characteristics varies each time the divot is manufactured.
For this reason, it is extremely difficult to design in consideration of the characteristic deviation due to the divot in advance.
【0013】本発明はかかる問題点に鑑みてなされたも
のであって、ディボットを生成させることなくシリコン
基板に熱酸化膜を形成することができる半導体装置の製
造方法を提供することを目的とする。The present invention has been made in view of the above problems, and has as its object to provide a method of manufacturing a semiconductor device capable of forming a thermal oxide film on a silicon substrate without generating a divot. .
【0014】[0014]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板の表面にトレンチを形成する
工程と、前記トレンチの内面上に酸素原子が透過可能な
酸化膜を形成する工程と、前記酸化膜を通して前記半導
体基板の前記トレンチに面した領域を熱酸化する工程
と、を有することを特徴とする。According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming a trench on a surface of a semiconductor substrate; and forming an oxide film through which oxygen atoms can pass on the inner surface of the trench. And thermally oxidizing a region of the semiconductor substrate facing the trench through the oxide film.
【0015】本発明においては、トレンチの内面上に酸
素原子が透過可能な酸化膜を形成してから、前記酸化膜
を通して半導体基板のトレンチに面した領域を熱酸化す
るので、これらの工程以前にシリコン窒化膜が形成され
ていても、熱酸化の際に前記シリコン窒化膜はせり上が
らない。この結果、その後の酸化膜エッチングよっても
ディボットは形成されない。従って、安定した特性を得
ることができる。In the present invention, an oxide film through which oxygen atoms can pass is formed on the inner surface of the trench, and then the region of the semiconductor substrate facing the trench is thermally oxidized through the oxide film. Even if a silicon nitride film is formed, the silicon nitride film does not rise during thermal oxidation. As a result, no divot is formed by the subsequent oxide film etching. Therefore, stable characteristics can be obtained.
【0016】なお、前記酸化膜を形成する工程は、化学
気相成長法によりテトラ・エチル・オルト・シリケート
のノン・シリケート・グラス膜又は高温酸化膜を形成す
る工程であってもよい。The step of forming the oxide film may be a step of forming a non-silicate glass film of tetra-ethyl-ortho-silicate or a high-temperature oxide film by a chemical vapor deposition method.
【0017】また、熱酸化の後に前記トレンチ内に絶縁
膜を埋め込む工程を有することができ、この場合、前記
絶縁膜を埋め込む工程は、化学気相成長法によりテトラ
・エチル・オルト・シリケートのノン・シリケート・グ
ラス膜又は高温酸化膜を前記トレンチ内に埋め込む工程
であってもよく、プラズマ酸化膜を前記トレンチ内に埋
め込む工程であってもよい。The method may further include a step of burying an insulating film in the trench after the thermal oxidation. In this case, the step of burying the insulating film may be performed by a chemical vapor deposition method using tetraethyl ortho silicate non-volatile. A step of embedding a silicate glass film or a high-temperature oxide film in the trench, or a step of embedding a plasma oxide film in the trench;
【0018】更に、前記酸化膜を形成する工程は、化学
気相成長法によりテトラ・エチル・オルト・シリケート
のノン・シリケート・グラス膜高温若しくは酸化膜を前
記トレンチ内に埋め込む工程又はプラズマ酸化膜を前記
トレンチ内に埋め込む工程であってもよい。Further, the step of forming the oxide film includes the step of embedding a non-silicate glass film of tetra-ethyl-ortho-silicate at high temperature or an oxide film in the trench by a chemical vapor deposition method, or a step of forming a plasma oxide film. It may be a step of filling the trench.
【0019】[0019]
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置の製造方法について、添付の図面を参照して具体
的に説明する。図1乃至図6は本発明の第1の実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a semiconductor device according to an embodiment of the present invention will be specifically described below with reference to the accompanying drawings. 1 to 6 are sectional views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
【0020】第1の実施例においては、先ず、図1に示
すように、シリコン基板1上にパッドシリコン酸化膜2
を形成する。続いて、パッドシリコン酸化膜2上にシリ
コン窒化膜3を形成する。更に、シリコン窒化膜3上に
高温酸化膜4を形成する。そして、これらの上方に形成
したレジストをパターニングした後に、高温酸化膜4、
シリコン窒化膜3及びパッドシリコン酸化膜2をプラズ
マエッチングすることにより、トレンチ分離が行われる
領域に開口部を形成する。このとき、シリコン基板1の
表面も若干エッチングされる。In the first embodiment, a pad silicon oxide film 2 is first formed on a silicon substrate 1 as shown in FIG.
To form Subsequently, a silicon nitride film 3 is formed on the pad silicon oxide film 2. Further, a high temperature oxide film 4 is formed on the silicon nitride film 3. After patterning the resist formed thereon, the high-temperature oxide film 4,
The silicon nitride film 3 and the pad silicon oxide film 2 are plasma-etched to form openings in regions where trench isolation is performed. At this time, the surface of the silicon substrate 1 is also slightly etched.
【0021】次に、ブランソン処理によりシリコン基板
1の隅部を丸めた後、図2に示すように、プラズマエッ
チング処理によりシリコン基板1にトレンチ1aを形成
する。次いで、エッチングの際に発生した堆積物等の除
去を酸剥離及び酸化膜のウェットエッチングにより行
う。このとき、図2に示すように、パッドシリコン酸化
膜2も若干エッチングされるため、シリコン窒化膜3と
シリコン基板1との間に空隙部2aが形成される。Next, after the corners of the silicon substrate 1 are rounded by the Branson process, as shown in FIG. 2, a trench 1a is formed in the silicon substrate 1 by a plasma etching process. Next, the deposits and the like generated during the etching are removed by acid stripping and wet etching of the oxide film. At this time, as shown in FIG. 2, the pad silicon oxide film 2 is also slightly etched, so that a void 2a is formed between the silicon nitride film 3 and the silicon substrate 1.
【0022】その後、酸洗浄を行い、図3に示すよう
に、ライナ膜5をプラズマCVD(化学気相成長)法に
より形成する。このとき、空隙部2a内にライナ膜5が
入り込む。ライナ膜5は、例えばテトラ・エチル・オル
ト・シリケート(TEOS:Tetra Ethyl Ortho-Silica
te)のノン・シリケート・グラス(NSG:Non Silica
te Glass)膜又は高温酸化(HTO:High Temperature
Oxide)膜等の酸化膜からなり、その膜厚は、例えば3
00乃至500Åである。Thereafter, acid cleaning is performed, and as shown in FIG. 3, a liner film 5 is formed by a plasma CVD (chemical vapor deposition) method. At this time, the liner film 5 enters the gap 2a. The liner film 5 is made of, for example, Tetra Ethyl Ortho-Silica (TEOS).
te) Non-silicate glass (NSG: Non Silica)
te Glass) film or high temperature oxidation (HTO)
Oxide) film and the like.
00 to 500 °.
【0023】次に、酸洗浄を行い、熱酸化を行うことに
より、酸素原子をライナ膜5を通してシリコン基板1の
表面まで到達させ、図4に示すように、シリコン基板1
のトレンチ1aが形成された部分に熱酸化膜1bを形成
する。Next, by carrying out acid cleaning and thermal oxidation, oxygen atoms reach the surface of the silicon substrate 1 through the liner film 5, and as shown in FIG.
Thermal oxide film 1b is formed in the portion where trench 1a is formed.
【0024】次いで、図5に示すように、トレンチ1a
内に高密度プラズマ酸化膜からなるトレンチ絶縁膜6を
埋め込む。その後、化学的機械的研磨(CMP)によっ
て平坦化を行い、次に、トレンチ絶縁膜6の高さをウェ
ットエッチングにより低くする。続いて、図6に示すよ
うに、シリコン窒化膜3及びパッドシリコン酸化膜2を
順次除去する。Next, as shown in FIG.
A trench insulating film 6 made of a high-density plasma oxide film is embedded therein. After that, planarization is performed by chemical mechanical polishing (CMP), and then the height of the trench insulating film 6 is reduced by wet etching. Subsequently, as shown in FIG. 6, the silicon nitride film 3 and the pad silicon oxide film 2 are sequentially removed.
【0025】その後、ゲート酸化膜及びゲート電極(図
示せず)等を形成することにより、半導体装置を完成さ
せる。Thereafter, a semiconductor device is completed by forming a gate oxide film and a gate electrode (not shown).
【0026】このように、第1の実施例においては、ラ
イナ膜5を形成した後にライナ膜5を介してシリコン基
板1のトレンチ1a表面を熱酸化しているため、熱酸化
膜1bの形成時に、シリコン窒化膜3がライナ膜5に包
囲されており、シリコン窒化膜3が熱を受けてもそのせ
り上がりは生じない。従って、図6に示すように、トレ
ンチ絶縁膜6を平坦化した後においても、ディボットは
存在しない。このため、設計どおりのトランジスタ等の
素子特性を得ることができる。As described above, in the first embodiment, since the surface of the trench 1a of the silicon substrate 1 is thermally oxidized via the liner film 5 after the liner film 5 is formed, when the thermal oxide film 1b is formed, Since the silicon nitride film 3 is surrounded by the liner film 5, even if the silicon nitride film 3 receives heat, it does not rise. Therefore, as shown in FIG. 6, even after the trench insulating film 6 is planarized, no divot exists. For this reason, it is possible to obtain device characteristics such as a transistor as designed.
【0027】なお、第1の実施例においては、トレンチ
絶縁膜6として高密度プラズマ酸化膜を使用している
が、CVD法により形成されたCVD酸化膜を使用して
もよい。CVD酸化膜としては、例えばTEOS−NS
G膜又はHTO膜等を使用することができる。In the first embodiment, a high density plasma oxide film is used as the trench insulating film 6, but a CVD oxide film formed by a CVD method may be used. As the CVD oxide film, for example, TEOS-NS
A G film or an HTO film can be used.
【0028】次に、本発明の第2の実施例について説明
する。第2の実施例においては、ライナ膜の形成と同時
にトレンチ絶縁膜を形成する。図7は本発明の第2の実
施例に係る半導体装置の製造方法を示す断面図である。
なお、図7に示す第2の実施例においては、図1乃至図
6に示す第1の実施例と同一の構成要素には、同一の符
号を付してその詳細な説明は省略する。Next, a second embodiment of the present invention will be described. In the second embodiment, a trench insulating film is formed simultaneously with the formation of the liner film. FIG. 7 is a sectional view showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
In the second embodiment shown in FIG. 7, the same components as those in the first embodiment shown in FIGS. 1 to 6 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【0029】第2の実施例においては、ライナ膜を形成
するまでの工程を第1の実施例と同様の工程により行
う。その後、図7に示すように、CVD法によりトレン
チ1a内にトレンチ絶縁膜7を埋め込む。即ち、ライナ
膜とトレンチ絶縁膜とを一括して形成する。In the second embodiment, the steps up to the formation of the liner film are performed in the same manner as in the first embodiment. Thereafter, as shown in FIG. 7, a trench insulating film 7 is buried in the trench 1a by the CVD method. That is, the liner film and the trench insulating film are collectively formed.
【0030】次いで、熱酸化を行うことにより、酸素原
子をトレンチ絶縁膜7を通してシリコン基板1の表面ま
で到達させ、シリコン基板1のトレンチ1aが形成され
た部分に熱酸化膜(図示せず)を形成する。Next, by performing thermal oxidation, oxygen atoms are allowed to reach the surface of the silicon substrate 1 through the trench insulating film 7, and a thermal oxide film (not shown) is formed on the portion of the silicon substrate 1 where the trench 1a is formed. Form.
【0031】続いて、化学的機械的研磨(CMP)によ
って平坦化を行い、次に、トレンチ絶縁膜7の高さをウ
ェットエッチングにより低くする。次いで、シリコン窒
化膜3及びパッドシリコン酸化膜2を順次除去する。Subsequently, planarization is performed by chemical mechanical polishing (CMP), and then the height of the trench insulating film 7 is reduced by wet etching. Next, the silicon nitride film 3 and the pad silicon oxide film 2 are sequentially removed.
【0032】その後、ゲート酸化膜及びゲート電極(図
示せず)等を形成することにより、半導体装置を完成さ
せる。Thereafter, a gate oxide film and a gate electrode (not shown) are formed to complete the semiconductor device.
【0033】第2の実施例においても、第1の実施例と
同様に、ディボットの形成を防止することができる。こ
のため、設計どおりのトランジスタ等の素子特性を得る
ことができる。また、熱酸化膜を形成する際に、その領
域を覆う酸化膜の膜厚が厚いために酸化に必要な時間が
長くなるものの、ライナ膜及びトレンチ絶縁膜を一括し
て形成するので、工程数を低減することができる。In the second embodiment, as in the first embodiment, the formation of the divot can be prevented. For this reason, it is possible to obtain device characteristics such as a transistor as designed. In addition, when forming a thermal oxide film, although the time required for oxidation is long because the thickness of the oxide film covering the region is large, the liner film and the trench insulating film are formed collectively, so that the number of steps is small. Can be reduced.
【0034】なお、第2の実施例においては、トレンチ
絶縁膜7として、例えばTEOS−NSG膜又はHTO
膜等を使用することができる。In the second embodiment, as the trench insulating film 7, for example, a TEOS-NSG film or an HTO
A membrane or the like can be used.
【0035】[0035]
【発明の効果】以上詳述したように、本発明によれば、
トレンチの内面上に酸素原子が透過可能な酸化膜を形成
してから、酸化膜を通して半導体基板のトレンチに面し
た領域を熱酸化するので、これらの工程以前にシリコン
窒化膜が形成されていても、熱酸化の際のシリコン窒化
膜のせり上がりを防止することができる。これにより、
その後の酸化膜エッチングにおけるディボットの形成を
防止することができる。従って、安定した特性のトラン
ジスタ等を製造することができる。As described in detail above, according to the present invention,
An oxide film through which oxygen atoms can pass is formed on the inner surface of the trench, and then the region of the semiconductor substrate facing the trench is thermally oxidized through the oxide film. Therefore, even if a silicon nitride film is formed before these steps, In addition, it is possible to prevent the silicon nitride film from rising during thermal oxidation. This allows
The formation of a divot in the subsequent oxide film etching can be prevented. Therefore, a transistor or the like having stable characteristics can be manufactured.
【図1】本発明の第1の実施例に係る半導体装置の製造
方法を示す断面図である。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to a first example of the present invention.
【図2】同じく、本発明の第1の実施例を示す図であっ
て、図1に示す工程の次工程を示す断面図である。FIG. 2 is a view showing the first embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIG. 1;
【図3】同じく、本発明の第1の実施例を示す図であっ
て、図2に示す工程の次工程を示す断面図である。FIG. 3 is a view showing the first embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIG. 2;
【図4】同じく、本発明の第1の実施例を示す図であっ
て、図3に示す工程の次工程を示す断面図である。FIG. 4 is a view showing the first embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIG. 3;
【図5】同じく、本発明の第1の実施例を示す図であっ
て、図4に示す工程の次工程を示す断面図である。FIG. 5 is a view showing the first embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIG. 4;
【図6】同じく、本発明の第1の実施例を示す図であっ
て、図5に示す工程の次工程を示す断面図である。6 is a view showing the first embodiment of the present invention, and is a cross-sectional view showing a step subsequent to the step shown in FIG. 5. FIG.
【図7】本発明の第2の実施例に係る半導体装置の製造
方法を示す断面図である。FIG. 7 is a sectional view illustrating a method for manufacturing a semiconductor device according to a second example of the present invention.
【図8】従来のトレンチ分離を採用した半導体装置の製
造方法を示す断面図である。FIG. 8 is a cross-sectional view showing a method for manufacturing a semiconductor device employing a conventional trench isolation.
【図9】同じく、従来の製造方法を示す図であって、図
8に示す工程の次工程を示す断面図である。FIG. 9 is a cross-sectional view showing a step subsequent to the step shown in FIG. 8, similarly showing the conventional manufacturing method.
【図10】トランジスタのバンプ特性を示すグラフ図で
ある。FIG. 10 is a graph showing the bump characteristics of a transistor.
【図11】(a)は設計された半導体装置を示す模式
図、(b)は従来の方法により製造された半導体装置を
示す模式図である。11A is a schematic diagram illustrating a designed semiconductor device, and FIG. 11B is a schematic diagram illustrating a semiconductor device manufactured by a conventional method.
1、51、61;シリコン基板 1a、51a;トレンチ 1b、51b;熱酸化膜 2、52;パッドシリコン酸化膜 2a、54;空隙部 3、53;シリコン窒化膜 4;高温酸化膜 5、55;ライナ膜 6、7、56、62;トレンチ絶縁膜 57;凹部 63;ゲート電極 64;ディボット 1, 51, 61; Silicon substrate 1a, 51a; Trench 1b, 51b; Thermal oxide film 2, 52; Pad silicon oxide film 2a, 54; Void portion 3, 53; Silicon nitride film 4: High temperature oxide film 5, 55; Liner film 6, 7, 56, 62; Trench insulating film 57; Recess 63; Gate electrode 64; Divot
Claims (7)
工程と、前記トレンチの内面上に酸素原子が透過可能な
酸化膜を形成する工程と、前記酸化膜を通して前記半導
体基板の前記トレンチに面した領域を熱酸化する工程
と、を有することを特徴とする半導体装置の製造方法。A step of forming a trench on a surface of the semiconductor substrate, a step of forming an oxide film through which oxygen atoms can pass on an inner surface of the trench, and facing the trench of the semiconductor substrate through the oxide film. And a step of thermally oxidizing the region.
成長法によりテトラ・エチル・オルト・シリケートのノ
ン・シリケート・グラス膜又は高温酸化膜を形成する工
程であることを特徴とする請求項1に記載の半導体装置
の製造方法。2. The method according to claim 1, wherein the step of forming the oxide film is a step of forming a non-silicate glass film of tetra-ethyl-ortho-silicate or a high-temperature oxide film by a chemical vapor deposition method. Item 2. A method for manufacturing a semiconductor device according to item 1.
を有することを特徴とする請求項1又は2に記載の半導
体装置の製造方法。3. The method according to claim 1, further comprising the step of burying an insulating film in the trench.
成長法によりテトラ・エチル・オルト・シリケートのノ
ン・シリケート・グラス膜又は高温酸化膜を前記トレン
チ内に埋め込む工程であることを特徴とする請求項3に
記載の半導体装置の製造方法。4. The step of burying the insulating film is a step of burying a non-silicate glass film of tetra-ethyl-ortho-silicate or a high-temperature oxide film in the trench by a chemical vapor deposition method. The method for manufacturing a semiconductor device according to claim 3.
酸化膜を前記トレンチ内に埋め込む工程であることを特
徴とする請求項3に記載の半導体装置の製造方法。5. The method according to claim 3, wherein the step of burying the insulating film is a step of burying a plasma oxide film in the trench.
成長法によりテトラ・エチル・オルト・シリケートのノ
ン・シリケート・グラス膜又は高温酸化膜を前記トレン
チ内に埋め込む工程であることを特徴とする請求項1に
記載の半導体装置の製造方法。6. The step of forming the oxide film is a step of burying a non-silicate glass film of tetra-ethyl-ortho-silicate or a high-temperature oxide film in the trench by a chemical vapor deposition method. The method of manufacturing a semiconductor device according to claim 1.
酸化膜を前記トレンチ内に埋め込む工程であることを特
徴とする請求項1に記載の半導体装置の製造方法。7. The method according to claim 1, wherein the step of forming the oxide film is a step of burying a plasma oxide film in the trench.
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