KR100475050B1 - Trench element isolation method and structure with nitride liner of thin film protected by spacer - Google Patents
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Abstract
트렌치 소자분리에서 발생되는 결함을 방지하기 위해서 채용된 트렌치 측벽 상의 실리콘질화막라이너 상에 절연막스페이서를 형성하여 후속 식각 공정에서 실리콘질화막라이너가 과도하게 식각되는 것을 방지하기 위한 트렌치 소자분리 방법 및 그로부터 제조되는 트렌치 소자분리 구조에 관하여 개시한다. 트렌치 측벽에 형성되어 반도체기판에 스트레스가 발생되는 것을 억제하기 위한 질화막라이너를 스페이서 형태로 변형시킴으로써, 활성영역의 반도체기판 상부에 적층되어 식각마스크로 이용되는 실리콘질화막패턴과 상호 분리되도록 한다.A trench element isolation method and a method for manufacturing the trench element isolation layer for preventing excessive etching of the silicon nitride layer liner in a subsequent etching process by forming an insulating film spacer on the silicon nitride layer liner on the trench sidewalls employed to prevent defects in the trench element isolation. A trench isolation structure is disclosed. The nitride film liner formed on the sidewalls of the trench to suppress the stress from occurring in the semiconductor substrate is deformed into a spacer shape so as to be separated from the silicon nitride film pattern stacked on the semiconductor substrate in the active region and used as an etching mask.
Description
본 발명은 반도체소자의 소자분리를 위하여 스페이서로 보호되는 질화막라이너를 갖는 트렌치 소자분리 방법과 구조에 관한 것으로서, 상세하게는 트렌치 소자분리에서 발생되는 결함을 방지하기 위해서 채용된 트렌치 측벽 상의 실리콘질화막라이너 상에 절연막스페이서를 형성하여 후속 식각 공정에서 상기 실리콘질화막라이너가 과도하게 식각되는 것을 방지하기 위한, 스페이서로 보호되는 질화막라이너를 갖는 트렌치 소자분리 방법 및 그로부터 제조되는 트렌치 소자분리 구조에 관한 것이다.The present invention relates to a trench device isolation method and structure having a nitride film liner protected by a spacer for device isolation of a semiconductor device, and more particularly, to a silicon nitride film liner on a trench sidewall employed to prevent defects occurring in trench device isolation. A trench device isolation method having a nitride film liner protected by a spacer, and a trench device isolation structure manufactured therefrom, for forming an insulating film spacer on the silicon nitride film liner to prevent excessive etching of the silicon nitride film liner in a subsequent etching process.
반도체소자의 고집적화에 따라 동일 기판 상에 제조되는 반도체소자들 간의 소자분리 방법에 대한 연구가 진행되고 있다. 소자분리를 위한 필드영역의 한정은 반도체 제조 공정의 초기단계에 이루어지며, 이로써 반도체소자가 직접 제조되는 활성영역의 크기 및 후속 단계의 공정마진의 한계가 결정된다. 반도체 소자분리 기술에는 로코스(LOCOS) 방법과 트렌치 소자분리 방법이 있다. 반도체소자의 고집적화는 전자의 방법보다 후자의 방법을 선호하게 하였으며, 트렌치를 제조하는 여러 방법이 개발되고 있다.As the semiconductor devices are highly integrated, research on device isolation methods between semiconductor devices fabricated on the same substrate is being conducted. Defining the field region for device isolation is made at an early stage of the semiconductor manufacturing process, thereby determining the size of the active region where the semiconductor device is directly manufactured and the limitation of the process margin of the subsequent stage. Semiconductor device isolation techniques include a LOCOS method and a trench device isolation method. Higher integration of semiconductor devices has made the latter method preferred to the former method, and various methods for fabricating trenches have been developed.
트렌치 소자분리 방법은 반도체기판 내부에 트렌치를 형성한 후, 그 내부에 절연물질을 채워 소자분리막을 형성하는 것으로 요약될 수 있다. 트렌치를 형성한 후, 단순히 그 내부에 절연물질을 채우게 되면 외형적으로는 소자분리막이 형성될 수 있으나, 기능적으로는 트렌치 내부에 채워지는 물질이 반도체기판과 다른 물질인 이유로 상호간의 응력 등의 차이로 인하여 여러 결함이 발생되는 이유로 소자분리막의 제기능을 발휘하지 못하게 된다.The trench device isolation method may be summarized as forming a device isolation film by forming a trench in a semiconductor substrate and then filling an insulating material therein. After the trench is formed, simply filling the insulating material therein may form a device isolation film, but functionally, the difference between the stresses and the like may be different because the material filled inside the trench is different from the semiconductor substrate. As a result of various defects, the device separator may not function properly.
이렇게 트렌치를 이용한 소자분리에서 발생되는 문제를 일으키는 원인으로는 반도체기판 자체가 갖고 있던 결함, 트렌치를 형성하기 위한 식각공정시 불순물이 반도체기판으로 침투하여 발생하는 결함, 트렌치 내부에 절연물질의 매립도의 불완전함, 후속되는 이온주입 또는 산화 공정시에 미치는 영향 등을 들 수 있다. 소자분리막이 형성된 반도체기판에 대해서는 반도체소자, 예컨대 트랜지스터를 제조함에 있어서 웰(well)을 형성하기 위한 이온주입공정, 트랜지스터 제어를 위한 이온주입시 버퍼(buffer) 역할을 하는 산화막을 형성하는 산화공정, 게이트산화막 형성을 위한 산화공정, 트랜지스터의 소오스와 드레인을 형성하기 위한 이온주입시 버퍼 역할을 하는 산화막을 형성하는 산화공정 등의 다양한 후속 공정이 예정되어 있다. 이렇게 소자분리막을 형성한 후에 진행되는 공정 중, 특히 산화공정은 이미 형성된 소자분리막에 접촉하고 있는 활성영역의 반도체기판을 산화시킬 수 있다. 트렌치 측벽에 접한 반도체기판이 산화되면 부피팽창이 일어나고, 이로 인해 반도체기판은 스트레스를 받게되며, 이는 소자분리막과 활성영역의 반도체기판의 경계에 결정 결함(defect)이 발생시키는 결정적인 요인으로 작용하게 된다.The causes of device isolation using trenches include defects in the semiconductor substrate itself, defects caused by impurities penetrating into the semiconductor substrate during the etching process to form trenches, and embedding of an insulating material in the trench. Imperfections, and effects upon subsequent ion implantation or oxidation processes. For semiconductor substrates with device isolation films, an ion implantation process for forming a well in manufacturing a semiconductor device, such as a transistor, an oxidation process for forming an oxide film serving as a buffer during ion implantation for transistor control, Various subsequent processes such as an oxidation process for forming a gate oxide film and an oxidation process for forming an oxide film serving as a buffer when ion implantation for forming a source and a drain of a transistor are planned. In the process proceeding after the device isolation film is formed in this way, in particular, the oxidation process may oxidize the semiconductor substrate in the active region in contact with the device isolation film that has already been formed. When the semiconductor substrate in contact with the trench sidewalls is oxidized, volume expansion occurs, which causes a stress on the semiconductor substrate, which acts as a decisive factor in generating crystal defects at the boundary between the device isolation layer and the semiconductor substrate in the active region. .
따라서, 트렌치 내부에 절연물질을 매립하기 전에 1차로 측벽산화막을 형성한 후, 결과물 전면에 박막의 실리콘질화막라이너를 형성하는 기술이 제시되고 있다. 실리콘질화막라이너는 활성영역의 반도체기판이 트렌치와 인접한 부분에서 산화가 일어나는 것을 방지하게되고 결국은 스트레스를 방지하는 기능을 갖는 물질층이다. 그런데, 트렌치 내부에 절연물을 매립한 후, 활성영역의 반도체기판 상부에 적층되어 있던 물질패턴, 특히 실리콘질화물을 이용하여 형성된 식각마스크패턴을 제거하는 과정에서 과도한 식각이 일어나는 경우에 동일한 물질로 형성된 실리콘질화막라이너를 연속적으로 식각되어 활성영역의 반도체기판 상부면 이하로 제거될 수 있다. 이 경우에는 소자분리막과 활성영역의 반도체기판간의 경계에 홈(dent)이 발생된다. 이러한 홈이 발생된 반도체기판을 이용하여 후속 공정이 진행되어 제조된 반도체소자, 예컨대 트랜지스터에서 이중으로 턴 온(turn-on) 되는 험프(hump)현상이 발생되거나, 문턱전압을 낮추거나, 게이트전극으로 이용되는 폴리실리콘의 잔유물(residue)로 인하여 인접한 게이트전극 간에 브리지(bridge)가 유발되는 등 반도체소자의 전기적 특성을 열화시키는 문제점이 발생된다.Accordingly, a technique for forming a silicon nitride film liner of a thin film on the entire surface of a resultant after forming a sidewall oxide film first before filling an insulating material in a trench is proposed. The silicon nitride film liner is a material layer having a function of preventing the oxidation of the semiconductor substrate in the active region adjacent to the trench and ultimately preventing stress. However, after the insulating material is buried in the trench, silicon is formed of the same material when excessive etching occurs in the process of removing the material pattern stacked on the semiconductor substrate in the active region, in particular, the etching mask pattern formed using silicon nitride. The nitride film liner may be continuously etched and removed below the upper surface of the semiconductor substrate in the active region. In this case, grooves are formed at the boundary between the device isolation film and the semiconductor substrate in the active region. Subsequent processes are performed using the semiconductor substrate having such a groove, and thus, a hump phenomenon that is turned on twice in a semiconductor device, such as a transistor, may occur, or a threshold voltage may be lowered or a gate electrode may be formed. Residues of polysilicon used may cause bridges between adjacent gate electrodes to deteriorate electrical characteristics of semiconductor devices.
이하에서 종래의 트렌치를 이용한 소자분리 방법에 관하여 첨부도면을 참조하여 설명하고 그 문제점을 살펴보기로 한다.Hereinafter, a device isolation method using a conventional trench will be described with reference to the accompanying drawings and the problems thereof will be described.
첨부도면 도 1 내지 도 3은 종래의 반도체소자의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views for explaining a trench isolation method of a conventional semiconductor device.
도 1은 반도체기판의 필드영역에 트렌치가 형성되고, 그 내부에 절연물을 채워 소자분리막을 형성하는 방법을 설명하기 위한 단면도들이다. 먼저, 반도체기판(10) 상부에 패드산화막(15)과 실리콘질화막(20)이 순차적으로 적층한다. 적층된 두 물질층(15, 20)에 대한 선택적인 사진식각공정을 진행하여 반도체기판을 활성영역과 필드영역으로 한정하고, 필드영역의 반도체기판 상부면을 노출하는 실리콘질화막패턴(20)과 패드산화막패턴(15)을 형성한다. 이어서, 필드영역의 반도체기판을 노출하는 두 적층된 패턴(20, 15)을 식각마스크로 이용하는 식각공정을 진행하여 노출된 반도체기판을 소정 깊이로 식각하여 트렌치(23)를 형성한다. 이후, 트렌치의 측벽(23)을 감싸는 소정 두께를 갖는 측벽산화막(미도시)을 형성한 후, 트렌치의 내벽을 감싸면서 두 적층패턴(20, 15)의 노출면도 감싸는 질화막라이너(25)를 형성한다. 이때, 질화막라이너(25)를 감싸는 소정 두께를 갖는 스페이서용 절연막(30)을 형성하며, 동일 물질은 트렌치 내부를 매립하여 추후 소자분리막으로 이용된다. 마지막으로 도면에서 참조부호 "A" 선까지 평탄화 공정을 진행한다.1 is a cross-sectional view illustrating a method of forming a device isolation layer by forming a trench in a field region of a semiconductor substrate and filling an insulator therein. First, the pad oxide film 15 and the silicon nitride film 20 are sequentially stacked on the semiconductor substrate 10. Selective photolithography is performed on the two stacked material layers 15 and 20 to limit the semiconductor substrate to the active region and the field region, and to expose the upper surface of the semiconductor substrate in the field region. The oxide film pattern 15 is formed. Subsequently, the trench 23 is formed by etching the exposed semiconductor substrate to a predetermined depth by performing an etching process using two stacked patterns 20 and 15 exposing the semiconductor substrate in the field region as an etching mask. Thereafter, a sidewall oxide film (not shown) having a predetermined thickness covering the sidewalls 23 of the trench is formed, and then a nitride film liner 25 is formed to cover the exposed surfaces of the two stacked patterns 20 and 15 while covering the inner wall of the trench. do. At this time, a spacer insulating film 30 having a predetermined thickness surrounding the nitride film liner 25 is formed, and the same material is embedded in the trench to be used as a device isolation film later. Finally, the planarization process is performed up to the line "A" in the drawing.
도 2는 도 1에 따라 최종적으로 평탄화 공정이 진행된 결과를 도시한 단면도이다. 도면으로부터 소자분리막(30a)과 실리콘질화막패턴(20a)은 평탄화되어 있음을 알 수 있다. FIG. 2 is a cross-sectional view illustrating a result of the last planarization process according to FIG. 1. It can be seen from the figure that the device isolation film 30a and the silicon nitride film pattern 20a are planarized.
도 3은 활성영역의 반도체기판 상부에 적층된 물질층을 제거한 후, 소자분리막(30b)과 반도체기판의 경계부위에 홈이 생성되는 것을 설명하기 위한 단면도이다. 트렌치측벽 상의 질화막라이너(도 2의 25a)는 실리콘질화막패턴(도 2의 20a) 측벽에 접해있는 이유로 실리콘질화물패턴(20a)을 제거하기 위한 식각공정시 과도한 식각이 진행되어 질화막라이너(25b)가 활성영역의 반도체기판 상부면 이하로 파여지는 결과가 초래된다. 도면부호 "B"는 그 결과 형성된 홈을 지시하며, 이는 전술한 바와 같이 반도체소자를 제조한 그 성능에 악영향을 미치므로 이러한 현상과 그러한 구조가 발생되지 않도록 각별한 노력이 요구된다.FIG. 3 is a cross-sectional view for explaining the formation of a groove in the boundary between the device isolation layer 30b and the semiconductor substrate after removing the material layer stacked on the semiconductor substrate in the active region. The nitride film liner (25a of FIG. 2) on the trench side wall is excessively etched during the etching process for removing the silicon nitride pattern 20a because the nitride film liner (25a of FIG. 2) is in contact with the sidewall of the silicon nitride film pattern (20a of FIG. 2). This results in digging below the top surface of the semiconductor substrate in the active region. Reference numeral " B " indicates a groove formed as a result, and since this adversely affects the performance of fabricating a semiconductor device as described above, special efforts are required to prevent such a phenomenon and such a structure from occurring.
도 4는 종래의 트렌치 소자분리 방법으로 형성한 소자분리구조에 대한 주사형 전자 현미경(SEM) 사진이다. 사진으로부터 종래의 기술에 의하여 형성된 트렌치 소자분리 구조에 홈이 발생되어 있음을 명백하게 인식할 수 있다.4 is a scanning electron microscope (SEM) photograph of a device isolation structure formed by a conventional trench device isolation method. It can be clearly seen from the photograph that grooves are formed in the trench isolation structure formed by the conventional technique.
본 발명이 이루고자 하는 기술적 과제는 반도체기판의 필드영역에 트렌치를 형성하기 위하여 반도체기판 상부에 형성된 실리콘질화물패턴을 제거하는 식각 공정시, 트렌치 측벽에서 발생되는 응력을 방지하기 위하여 증착한 실리콘질화막라이너가 함께 식각되어 반도체기판의 활성영역과 소자분리막이 형성된 필드영역의 경계에 홈(dent)이 발생되는 것을 방지하는 데 있으며, 본 발명은 전술한 기술적 과제를 달성할 수 있는 트렌치 소자분리 방법 및 소자분리 구조를 제공함을 목적으로 한다.The technical problem to be achieved by the present invention is a silicon nitride film liner deposited to prevent stress generated in the trench sidewall during the etching process of removing the silicon nitride pattern formed on the semiconductor substrate to form a trench in the field region of the semiconductor substrate It is etched together to prevent the generation of grooves (dents) in the boundary between the active region of the semiconductor substrate and the field region in which the device isolation film is formed, the present invention provides a trench device isolation method and device isolation that can achieve the above technical problem The purpose is to provide a structure.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 트렌치 소자분리 방법은 다음의 단계를 갖는 것을 특징으로 한다. (가)반도체기판 상부에 패드산화막과 실리콘질화막을 순차로 적층한 후, 상기 반도체기판을 활성영역과 필드영역으로 한정하기 위해 선택적인 사진식각공정에 의한 패터닝을 진행하여 상기 필드영역의 반도체기판 상부면을 노출하는 실리콘질화막패턴과 패드산화막패턴을 형성한다. (나)상기 적층된 두 패턴에 의하여 노출된 반도체기판을 소정 깊이로 식각하여 트렌치를 형성한다. (다)상기 트렌치의 측벽에 소정 두께를 갖는 측벽산화막을 형성한다. (라)상기 측벽산화막과 상기 적층된 두 패턴의 측벽을 감싸며 소정 두께를 갖는 질화막라이너를 형성한다. (마)상기 질화막라이너를 감싸며 소정 두께를 갖는 스페이서용 절연막을 형성한다. (바)상기 실리콘질화막패턴의 상부면과 그 측벽이 노출되도록 상기 스페이서용 절연막과 그 하부의 질화막라이너를 제거하면서, 상기 트렌치 측벽의 측벽산화막 상의 질화막라이너를 감싸는 절연막스페이서를 형성한다. (사)상기 절연막스페이서가 형성된 트렌치 내부를 채우면서, 상기 반도체기판 전면을 감싸는 소자분리막을 형성한다. (아)상기 실리콘질화막패턴의 소정 두께 이하의 물질층만이 남도록 그 상부면의 모든 물질층을 제거하면서 평탄화한다. (자)상기 반도체기판이 노출되도록 상기 평탄화된 실리콘절연막패턴과 그 하부의 패드산화막패턴을 제거하여 상기 평탄화된 소자분리막의 상부를 돌출 시킨다. (차)상기 노출된 반도체기판의 상부면과 일치되도록 상기 돌출된 소자분리막의 상부를 제거한다.The trench device isolation method for achieving the technical problem to be achieved by the present invention described above has the following steps. (A) The pad oxide film and the silicon nitride film are sequentially stacked on the semiconductor substrate, and then patterned by a selective photolithography process in order to limit the semiconductor substrate into an active region and a field region. A silicon nitride film pattern and a pad oxide film pattern exposing the surface are formed. (B) A trench is formed by etching the semiconductor substrate exposed by the two stacked patterns to a predetermined depth. (C) A sidewall oxide film having a predetermined thickness is formed on the sidewalls of the trench. (D) A nitride film liner having a predetermined thickness is formed to surround the sidewall oxide film and the sidewalls of the stacked two patterns. (E) An insulating film for a spacer having a predetermined thickness is formed to surround the nitride film liner. (F) An insulating film spacer is formed around the nitride film liner on the sidewall oxide film of the trench sidewall while removing the spacer insulating film and the lower nitride film liner so that the upper surface and the sidewall of the silicon nitride film pattern are exposed. (G) A device isolation film is formed around the entire surface of the semiconductor substrate while filling the trench in which the insulating film spacer is formed. (H) The planarization is performed while removing all the material layers on the upper surface such that only the material layer having a predetermined thickness or less of the silicon nitride film pattern remains. (I) The upper portion of the planarized device isolation layer is protruded by removing the planarized silicon insulating layer pattern and a pad oxide layer pattern under the planarized silicon insulating layer pattern to expose the semiconductor substrate. (D) The upper portion of the protruding device isolation layer is removed to coincide with the exposed upper surface of the semiconductor substrate.
전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 트렌치 소자분리 구조는 활성영역과 필드영역으로 구분된 반도체기판과, 상기 반도체기판의 필드영역이 소정 깊이만큼 식각된 트렌치와, 상기 트렌치의 내측벽을 감싸 반도체기판의 활성영역과 필드영역 간을 버퍼링하는 측벽산화막과, 상기 측벽산화막을 따라 감싸고 있으며, 상기 트렌치 입구의 상단부에 인접한 활성영역의 반도체기판이 산화되지 않도록 하여 스트레스 발생을 방지하기 위한 질화막라이너와, 상기 트렌치 입구 상단부의 질화막라이너가 상기 활성영역의 반도체기판 상부면 이하로 식각되어 홈이 생기는 것을 방지하기 위하여 상기 질화막라이너를 감싸는 절연막스페이서 및 상기 절연막스페이서로 둘러싸인 트렌치 내부에 절연물이 채워져 형성된 소자분리막을 포함하여 구비되는 것을 특징으로 한다.In order to achieve the above technical problem, a trench isolation structure includes a semiconductor substrate divided into an active region and a field region, a trench in which a field region of the semiconductor substrate is etched by a predetermined depth, and an inner wall of the trench. A sidewall oxide film that buffers between the active area and the field area of the semiconductor substrate and the sidewall oxide film that surrounds the semiconductor substrate, and the nitride film to prevent stress from occurring by preventing the semiconductor substrate of the active area adjacent to the upper end of the trench from being oxidized. An insulating material is formed in the trench surrounded by the insulating film spacer and the insulating film spacer to surround the liner and the nitride film liner at the upper portion of the trench inlet to prevent the groove from being etched below the upper surface of the semiconductor substrate of the active region. Contains device isolation film It is characterized by being provided.
이하, 본 발명의 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 이하의 도면을 참조한 설명은 본 발명의 실시예들은 본 발명과 관련한 산업기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, exemplary embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art related to the present invention. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements. In addition, where a layer is described as being "on top" of another layer or substrate, the layer may be present directly on top of the other layer or substrate, with a third layer intervening therebetween.
첨부도면 도 5 내지 도 13은 본 발명에 따른 트렌치 소자분리 방법의 실시예를 설명하기 위한 단면도들이다.5 to 13 are cross-sectional views illustrating an example of a trench isolation method according to the present invention.
도 5는 반도체기판(110) 상부에 패드산화막(115)과 실리콘질화막(120)이 순차적으로 적층하는 것을 설명하기 위한 단면도이다.FIG. 5 is a cross-sectional view for describing sequentially stacking the pad oxide film 115 and the silicon nitride film 120 on the semiconductor substrate 110.
도 6은 반도체기판(110) 상부에 적층된 두 물질층(115, 120)에 대한 선택적인 사진식각공정을 진행하여 반도체기판을 활성영역과 필드영역으로 한정하고, 상기 필드영역의 반도체기판 상부면을 노출하는 실리콘질화막패턴(120a)과 패드산화막패턴(115a)을 형성하는 것을 설명하기 위한 단면도이다.FIG. 6 illustrates a selective photolithography process of two material layers 115 and 120 stacked on the semiconductor substrate 110 to define the semiconductor substrate as an active region and a field region, and the upper surface of the semiconductor substrate in the field region. A cross-sectional view for explaining the formation of the silicon nitride film pattern 120a and the pad oxide film pattern 115a exposing the film.
도 7은 필드영역의 반도체기판을 노출하는 두 적층된 패턴(120a, 115a)을 식각마스크로 이용하는 식각공정을 진행하여 노출된 반도체기판을 소정 깊이로 식각하여 트렌치(125a)를 형성하는 것을 설명하기 위한 단면도이다. 이때, 트렌치 측벽(127)의 프로파일(profile)은 여러 형태를 가질 수 있다.FIG. 7 illustrates the formation of the trench 125a by etching the exposed semiconductor substrate to a predetermined depth by performing an etching process using two stacked patterns 120a and 115a exposing the semiconductor substrate in the field region as an etching mask. It is a section for. In this case, the profile of the trench sidewall 127 may have various shapes.
도 8은 트렌치의 측벽(127)을 감싸는 소정 두께를 갖는 측벽산화막(130)을 형성한 후, 트렌치(125b)의 내벽을 감싸면서 두 적층패턴의 노출면도 감싸는 질화막라이너(135)를 형성하는 것을 설명하기 위한 단면도이다. 이때, 측벽산화막(130)은 50 내지 300Å의 두께로 형성하는 것이 바람직하다. 질화막라이너(135)는 실리콘질화물로 형성하는 것이 바람직하다.FIG. 8 illustrates that after forming the sidewall oxide layer 130 having a predetermined thickness covering the sidewalls 127 of the trench, forming the nitride film liner 135 covering the exposed surfaces of the two stacked patterns while covering the inner wall of the trench 125b. It is sectional drawing for illustration. At this time, the sidewall oxide film 130 is preferably formed to a thickness of 50 to 300Å. The nitride film liner 135 is preferably formed of silicon nitride.
도 9는 트렌치 내부(125c)의 질화막라이너(135)를 감싸는 소정 두께를 갖는 스페이서용 절연막(140)을 형성하는 것을 설명하기 위한 단면도이다. 이때, 스페이서용 절연막(140)은 산화막 또는 폴리실리콘(Poly-Si)으로 형성하는 것이 바람직하다.FIG. 9 is a cross-sectional view illustrating the formation of a spacer insulating film 140 having a predetermined thickness surrounding the nitride film liner 135 in the trench 125c. In this case, the spacer insulating layer 140 is preferably formed of an oxide film or poly-silicon (Poly-Si).
도 10은 실리콘질화막패턴(120a)의 상부면과 그 측벽이 노출되도록 상기 스페이서용 절연막(도 9의 140)과 그 하부의 질화막라이너(도 9의 135)를 제거하면서, 상기 트렌치(125d) 측벽(127)의 측벽산화막(130) 상의 질화막라이너(135a)를 감싸는 절연막스페이서(140a)를 형성하는 것을 설명하기 위한 단면도이다. 이때, 절연막스페이서(140a)는 에치백(etch-back)공정으로 형성하는 것이 바람직하다.FIG. 10 illustrates a sidewall of the trench 125d while removing the spacer insulating layer 140 (FIG. 9) and the nitride layer liner 135 (FIG. 9) 135 below the upper surface and the sidewall of the silicon nitride layer pattern 120a. A cross-sectional view for explaining the formation of the insulating film spacer 140a surrounding the nitride film liner 135a on the sidewall oxide film 130 at 127 is shown. In this case, the insulating film spacer 140a may be formed by an etch-back process.
도 11은 트렌치 내부에 소자분리막을 형성하는 것을 설명하기 위한 단면도이다. 먼저, 절연막스페이서(140a)가 형성된 트렌치 내부에 절연물을 채우면서, 상기 반도체기판 전면을 감싸는 소자분리막(145)을 형성한다. 이후에, 실리콘질화막패턴(120a)의 소정 두께(A) 이하의 물질층만이 남도록 그 상부면의 모든 물질층을 제거하면서 평탄화한다. 소자분리막(145)은 화학기상증착(CVD) 방법에 의한 산화물로 형성하는 것이 바람직하다. 한편, 소자분리막(145)에 채워진 화학기상증착방법에 의한 산화물의 충진도(degree of filling)를 증진시키기 위하여 700℃ 이상의 온도에서 열처리하는 단계를 더 포함하여 진행할 수도 있다. 여기서 진행되는 평탄화는 화학기계적연마(CMP)방법이나 건식식각(dry etch)방법으로 진행하는 것이 바람직하다.FIG. 11 is a cross-sectional view for describing forming an isolation layer in a trench. FIG. First, the device isolation layer 145 is formed to cover the entire surface of the semiconductor substrate while filling an insulating material in the trench in which the insulating layer spacer 140a is formed. Thereafter, the silicon nitride film pattern 120a is planarized while removing all the material layers on the upper surface thereof so that only the material layer less than or equal to the predetermined thickness A remains. The device isolation layer 145 is preferably formed of an oxide by chemical vapor deposition (CVD). Meanwhile, the method may further include a heat treatment at a temperature of 700 ° C. or higher in order to improve the degree of filling of the oxide by the chemical vapor deposition method filled in the device isolation layer 145. The planarization proceeding here is preferably performed by a chemical mechanical polishing (CMP) method or a dry etch method.
도 12는 도 11에 따라 평탄화가 진행된 결과를 나타낸 단면도이다. 도면으로부터 실리콘질화막패턴(120b)과 소자분리막(145a)이 평탄화되어 있음을 알 수 있다.12 is a cross-sectional view illustrating a result of planarization according to FIG. 11. It can be seen from the figure that the silicon nitride film pattern 120b and the device isolation film 145a are planarized.
도 13은 활성영역의 반도체기판(110)의 상부에 적층된 물질층을 제거한 결과를 나타낸 단면도이다. 먼저 도 12에서의 평탄화된 실리콘절연막패턴(120b)과 그 하부의 패드산화막패턴(115a)을 제거한다. 이와 동시에 평탄화된 소자분리막(125a)의 상부면이 반도체기판의 상부면에 일치되도록 소자분리막의 상부(145a)를 제거하여 소자분리막(145b)을 형성한다. 전술한 일련의 과정에 따라 형성된 소자분리막(145b)과 활성영역의 반도체기판 사이의 경계부(D)에는 종래에 발생되던 홈이 없음을 알 수 있다. 이는 실리콘절연막패턴(도 12의 120b)을 제거하는 식각 공정이 과도하게 진행되더라도 트렌치 측벽(127) 상의 질화막라이너(도 12의 135a)와 분리되어 상호 이격되어 있기 때문에 이룰 수 있는 중요한 결과이다.FIG. 13 is a cross-sectional view illustrating a result of removing a material layer stacked on an upper portion of the semiconductor substrate 110 in an active region. First, the planarized silicon insulating film pattern 120b and the pad oxide film pattern 115a below it are removed. At the same time, the device isolation layer 145b is formed by removing the upper portion 145a of the device isolation layer so that the top surface of the planarized device isolation layer 125a coincides with the top surface of the semiconductor substrate. It can be seen that there is no groove in the boundary portion D between the device isolation layer 145b formed by the above-described process and the semiconductor substrate in the active region. This is an important result that can be achieved since the etching process for removing the silicon insulating film pattern (120b of FIG. 12) is excessively separated from the nitride film liner (135a of FIG. 12) on the trench sidewall 127.
이상의 첨부 도면을 참조하여 설명한 본 발명의 실시예들은 최적의 실시예들이다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 상세하게 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것이 아니다. 예컨대 상기 반도체기판은 에피택셜층으로 대체될 수 있다.Embodiments of the present invention described with reference to the accompanying drawings are optimal embodiments. Although specific terms have been used herein, they are used only for the purpose of describing the present invention in detail and are not used to limit the scope of the present invention as defined in the meaning or claims. For example, the semiconductor substrate may be replaced with an epitaxial layer.
활성영역의 반도체기판 상부에 적층되어 트렌치를 형성하기 위해 이용되는 실리콘질화막패턴과 활성영역의 반도체기판에 발생되는 스트레스를 방지하기 위하여 트렌치 측벽 상에 형성되는 질화막라이너가 서로 떨어지도록 함으로써, 실리콘질화막패턴을 제거하는 공정이 진행되더라도 상기 질화막라이너에 대한 과도한 식각이 일어나는 것을 방지할 수 있다. 따라서, 활성영역의 반도체기판과 소자분리막 사이의 경계에서 홈(dent)이 발생되는 것을 억제할 수 있다. 결과적으로 이를 이용하여 제조된 반도체소자는 전기적 신뢰도가 향상됨을 알 수 있는 것은 자명하다.The silicon nitride film pattern, which is stacked on the semiconductor substrate in the active region and used to form the trench, and the nitride film liner formed on the sidewalls of the trench so as to prevent stress from occurring on the semiconductor substrate in the active region, is separated from each other. Even if the process of removing the A is progressed, it is possible to prevent excessive etching of the nitride film liner. Therefore, it is possible to suppress generation of grooves at the boundary between the semiconductor substrate and the device isolation film in the active region. As a result, it is apparent that a semiconductor device manufactured using the same improves electrical reliability.
도 1 내지 도 3은 종래의 반도체소자의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views for describing a trench isolation method of a conventional semiconductor device.
도 4는 종래의 트렌치 소자분리 방법으로 형성한 소자분리구조에 대한 주사형 전자 현미경(SEM) 사진이다.4 is a scanning electron microscope (SEM) photograph of a device isolation structure formed by a conventional trench device isolation method.
도 5 내지 도 13은 본 발명에 따른 트렌치 소자분리 방법 및 구조에 대한 일실시예를 설명하기 위한 단면도들이다.5 to 13 are cross-sectional views illustrating an exemplary embodiment of a method and a structure of trench isolation according to the present invention.
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