KR101867755B1 - Semiconductor and method for fabricating the same - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 개시된다. 본 발명의 일 실시예에 따른 반도체 소자는, 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치를 포함하는 반도체 기판; 상기 다중 깊이 트렌치의 일부 영역에 형성되고, 상기 쉘로우 트렌치의 수평 바닥면에 대해 경사면을 갖고, 상기 쉘로우 트렌치의 수평 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리로부터 상방으로 뻗어있는 상기 쉘로우 트렌치의 경사면을 포함하는 제1 유전체; 및 상기 제1 유전체가 존재하지 않는 다중 깊이 트렌치의 영역에 형성된 제2 유전체;를 포함하고, 상기 쉘로우 트렌치는 0.1μm 내지 1.0μm 범위의 깊이를 갖고, 상기 딥 트렌치는 10μm 내지 30μm 범위의 깊이를 갖는다.A semiconductor device and a manufacturing method thereof are disclosed. A semiconductor device according to an embodiment of the present invention includes: a semiconductor substrate on which a multi-depth trench is formed, the multi-depth trench including a shallow trench and one deep trench disposed below the shallow trench; The shallow trenches of the shallow trenches extending in an upward direction from edges where the horizontal bottom surface of the shallow trenches meet the side walls of the deep trenches, A first dielectric comprising; And a second dielectric formed in the region of the multi-depth trench where the first dielectric is absent, wherein the shallow trench has a depth in the range of 0.1 mu m to 1.0 mu m and the deep trench has a depth in the range of 10 mu m to 30 mu m .

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}Technical Field [0001] The present invention relates to a semiconductor device and a method of manufacturing the same,

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 소자분리영역(비활성영역)에 쉘로우 트렌치 깊이(shallow trench depth)와 딥 트렌치 깊이(deep trench depth)를 갖는 다중 깊이 트렌치(multi depth trench)가 형성된 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a shallow trench depth and a deep trench depth in a device isolation region (inactive region) trenches, and a method of manufacturing the same.

반도체 소자의 활성영역들을 전기적으로 분리하는 기술들 중의 하나로서 소자분리영역(비활성영역)에 트렌치를 형성하고 그 내부에 절연 물질인 유전체를 충진하는 트렌치 격리(trench isolation) 방법을 들 수 있다.As one of techniques for electrically isolating active regions of semiconductor devices, there is a trench isolation method in which a trench is formed in an element isolation region (inactive region) and a dielectric material, which is an insulating material, is filled in the trench.

트렌치 격리 방법을 사용하는 경우 저전압 소자의 소자분리영역에는 상대적으로 깊이가 얕은 쉘로우 트렌치(shallow trench)가 형성되고 고전압 소자의 소자분리영역에는 상대적으로 깊이가 깊은 딥 트렌치(deep trench)가 형성된다.When using the trench isolation method, a shallow trench having a shallow depth is formed in the device isolation region of the low voltage device, and a deep trench having a relatively deep depth is formed in the device isolation region of the high voltage device.

그런데 집적도가 높은 반도체 소자(예로써, 0.25 ㎛ 기술 이하)의 경우 중첩된 쉘로우 트렌치와 딥 트렌치를 포함하는 다중 깊이 트렌치(multi depth trench)가 적용되기도 한다.However, in the case of a highly integrated semiconductor device (for example, 0.25 탆 technology or less), a multi-depth trench including a superposed shallow trench and a deep trench may be applied.

다중 깊이 트렌치를 형성하기 위해 쉘로우 트렌치를 먼저 형성한 후 그 쉘로우 트렌치의 바닥으로부터 딥 트렌치를 형성하는 방법이 가능하다. 이러한 경우, 딥 트렌의 상단부에는 과도한 식각으로 인한 언더컷(undercut) 및 불량한 거칠기(roughness)가 나타날 수 있다.It is possible to form a shallow trench first to form multiple depth trenches and then to form a deep trench from the bottom of the shallow trenches. In this case, undercuts and poor roughness due to excessive etching may appear at the upper end of the deep trench.

또한, 다중 깊이 트렌치를 형성하기 위해 딥 트렌치 및 쉘로우 트렌치의 형성을 위한 제1 및 제2 감광막이 적용될 수 있는데, 이러한 경우 다중 깊이 트렌치에 도포되었던 제2 감광막 중 일부분이 딥 트렌치의 바닥에 잔류함으로써 딥 트렌치의 바닥 부근에 노치(notch)가 발생될 수 있다.Also, first and second photoresist films for forming deep trenches and shallow trenches may be applied to form multiple depth trenches, in which case a portion of the second photoresist film that has been applied to the multiple depth trenches remains at the bottom of the deep trenches A notch may be generated near the bottom of the deep trench.

그리고, 다중 깊이 트렌치를 유전체로 충진하는 과정에서 딥 트렌치와 쉘로우 트렌치의 경계 부근에서 유전체가 과도하게 증착될 수 있으며, 그로 인하여 쉘로우 트렌치의 내부에는 보이드(void)가 생성될 수 있다.In addition, during the filling of the multi-depth trenches with the dielectric, the dielectric may be excessively deposited near the boundary between the deep trench and the shallow trench, thereby creating voids inside the shallow trench.

이상 열거한 언더컷, 불량한 거칠기, 노치 및 보이드는 반도체 소자의 특성을 악화시킬 수 있는, 즉 반도체 소자의 안정성을 해칠 수 있는 결함으로 작용할 수 있다.The above-mentioned undercuts, poor roughness, notches, and voids can serve as defects that can deteriorate the characteristics of the semiconductor element, that is, impair the stability of the semiconductor element.

따라서, 본 발명의 목적은 상기의 언더컷, 불량한 거칠기, 노치 및/또는 보이드와 같은 결함들의 발생을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor device and a method of manufacturing the same that can prevent the occurrence of defects such as undercut, poor roughness, notch and / or void.

본 발명의 일 실시예에 따른 반도체 소자는, 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치를 포함하는 반도체 기판; 상기 다중 깊이 트렌치의 일부 영역에 형성되고, 상기 쉘로우 트렌치의 수평 바닥면에 대해 경사면을 갖고, 상기 쉘로우 트렌치의 수평 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리로부터 상방으로 뻗어있는 상기 쉘로우 트렌치의 경사면을 포함하는 제1 유전체; 및 상기 제1 유전체가 존재하지 않는 다중 깊이 트렌치의 영역에 형성된 제2 유전체;를 포함하고, 상기 쉘로우 트렌치는 0.1μm 내지 1.0μm 범위의 깊이를 갖고, 상기 딥 트렌치는 10μm 내지 30μm 범위의 깊이를 갖는다.A semiconductor device according to an embodiment of the present invention includes: a semiconductor substrate on which a multi-depth trench is formed, the multi-depth trench including a shallow trench and one deep trench disposed below the shallow trench; The shallow trenches of the shallow trenches extending in an upward direction from edges where the horizontal bottom surface of the shallow trenches meet the side walls of the deep trenches, A first dielectric comprising; And a second dielectric formed in the region of the multi-depth trench where the first dielectric is absent, wherein the shallow trench has a depth in the range of 0.1 mu m to 1.0 mu m and the deep trench has a depth in the range of 10 mu m to 30 mu m .

상기 경사면은 상기 쉘로우 트렌치의 바닥면에 대하여 30° 내지 80° 범위의 각도를 가질 수 있다.The inclined surface may have an angle in the range of 30 [deg.] To 80 [deg.] With respect to the bottom surface of the shallow trench.

상기 제1 유전체 및 상기 제2 유전체는 실리콘 산화막이다.The first dielectric and the second dielectric are silicon oxide films.

상기 제1 유전체는 HDP CVD 공정에 의해 증착된다.The first dielectric is deposited by an HDP CVD process.

상기 딥 트렌치는 균일한 폭을 갖는다.The deep trench has a uniform width.

상기 딥 트렌치는 동일한 폭과 깊이를 가지며 서로 이격된 한 쌍의 딥 트렌치를 갖는다.The deep trenches have a pair of deep trenches having the same width and depth and spaced apart from each other.

상기 딥 트렌치는 서로 이격된 세 개의 딥 트렌치들을 갖는다.The deep trench has three deep trenches spaced from one another.

상기 세 개의 딥 트렌치들 중에서 중앙에 배치된 딥 트렌치는 동일 형상을 갖는 다른 두 개의 트렌치들에 비해 더 깊게 형성된다.Among the three deep trenches, a deep trench disposed at the center is formed deeper than the other two trenches having the same shape.

상기 제1 유전체는 폴리실리콘이다.The first dielectric is polysilicon.

본 발명의 일 실시예에 따른 반도체 소자는, 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치를 포함하는 반도체 기판; 상기 다중 깊이 트렌치의 일부 영역에 형성되고, 상기 쉘로우 트렌치의 수평 바닥면에 대해 경사진 경사면을 갖고, 상기 쉘로우 트렌치의 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리로부터 상방으로 뻗어있는 상기 쉘로우 트렌치의 경사면을 포함하는 제1 유전체; 및 상기 제1 유전체가 존재하지 않는 다중 깊이 트렌치의 영역에 형성된 제2 유전체;를 포함하고, 상기 딥 트렌치는 한 쌍의 딥 트렌치 부의 제1 딥 트렌치 부, 상기 제1 딥 트렌치 부의 깊이보다 작은 깊이를 갖는 제2 딥 트렌치 부, 제1 트렌치 부 및 제2 딥 트렌치 부의 경계에 형성되는 스텝을 포함한다.A semiconductor device according to an embodiment of the present invention includes: a semiconductor substrate on which a multi-depth trench is formed, the multi-depth trench including a shallow trench and one deep trench disposed below the shallow trench; The shallow trench having an inclined surface inclined with respect to a horizontal bottom surface of the shallow trench and extending upward from an edge where the bottom surface of the shallow trench meets a side wall of the deep trench, A first dielectric comprising an inclined plane; And a second dielectric formed in a region of the multi-depth trench in which the first dielectric is absent, wherein the deep trench comprises a first deep trench portion of the pair of deep trench portions, a depth smaller than a depth of the first deep trench portion, The first deep trench portion, the second deep trench portion, and the second deep trench portion.

상기 쉘로우 트렌치는 5μm 내지 7μm 범위의 폭을 갖는다.The shallow trench has a width in the range of 5 mu m to 7 mu m.

상기 제1 유전체는 상기 딥 트렌치의 바닥면 및 측벽 상에 형성되고, 상기 딥 트렌치의 상기 바닥 평면상의 상기 제1 유전체 재료는 상기 딥 트렌치의 상기 측벽상의 상기 제1 유전체 재료보다 큰 두께를 갖는다.The first dielectric is formed on the bottom and sidewalls of the deep trench and the first dielectric material on the bottom plane of the deep trench has a greater thickness than the first dielectric material on the sidewalls of the deep trench.

상기 제1 유전체는 폴리실리콘이다.The first dielectric is polysilicon.

본 발명의 일 실시예에 따른 반도체 소자는, 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치를 포함하는 반도체 기판; 상기 다중 깊이 트렌치의 측벽 상에 형성된 라이너; 상기 라이너 상에 형성되고, 상기 다중 깊이 트렌치의 일부 영역에 형성되고, 상기 쉘로우 트렌치의 수평 바닥면에 대해 경사면을 갖고, 상기 쉘로우 트렌치의 수평 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리로부터 상방으로 뻗어있는 상기 쉘로우 트렌치의 경사면을 포함하는 제1 유전체; 및 상기 제1 유전체가 존재하지 않는 다중 깊이 트렌치의 영역에 형성된 제2 유전체;를 포함한다.A semiconductor device according to an embodiment of the present invention includes: a semiconductor substrate on which a multi-depth trench is formed, the multi-depth trench including a shallow trench and one deep trench disposed below the shallow trench; A liner formed on a sidewall of the multi-depth trench; A plurality of deep trenches formed on the liner and formed in a partial area of the multiple depth trenches and having an inclined surface with respect to the horizontal bottom surface of the shallow trenches, A first dielectric comprising an inclined surface of the extending shallow trench; And a second dielectric formed in the region of the multi-depth trench where the first dielectric is absent.

상기 제1 유전체는 상기 딥 트렌치의 바닥면 및 측벽 상에 형성되고, 상기 딥 트렌치의 상기 바닥 평면상의 상기 제1 유전체 재료는 상기 딥 트렌치의 상기 측벽상의 상기 제1 유전체 재료보다 큰 두께를 갖는다.The first dielectric is formed on the bottom and sidewalls of the deep trench and the first dielectric material on the bottom plane of the deep trench has a greater thickness than the first dielectric material on the sidewalls of the deep trench.

상기 제1 유전체는 HDP CVD 공정에 의해 증착된다.The first dielectric is deposited by an HDP CVD process.

상기 라이너는 산화물 및 질화물로 구성된 그룹으로부터 선택된 물질로 형성된다.The liner is formed of a material selected from the group consisting of oxides and nitrides.

상기 제1 유전체는 폴리실리콘이다.The first dielectric is polysilicon.

언더컷, 불량한 거칠기, 노치 및/또는 보이드와 같은 결함들의 발생을 방지할 수 있는 반도체 소자를 제공할 수 있다.It is possible to provide a semiconductor device capable of preventing occurrence of defects such as undercut, poor roughness, notch and / or void.

도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 개략적인 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법의 흐름도이다.
도 3 내지 12는 도 2의 반도체 소자 제조 방법에 따른 제조 단계들을 순차적으로 도시한 개략적인 단면도들이다.
도 13은 본 발명의 제2 실시예에 따른 반도체 소자의 개략적인 단면도이다.
도 14 내지 21은 제2 실시예에 따른 반도체 소자의 제조 방법의 예시적 단계들을 순차적으로 도시한 단면도들이다.
도 22는 본 발명의 제3 실시예에 따른 반도체 소자의 개략적인 단면도이다.
도 23은 본 발명의 제4 실시예에 따른 반도체 소자의 개략적인 단면도이다.1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
2 is a flowchart of a method of manufacturing a semiconductor device according to a first embodiment of the present invention.
FIGS. 3 to 12 are schematic cross-sectional views sequentially showing manufacturing steps according to the semiconductor device manufacturing method of FIG.
13 is a schematic cross-sectional view of a semiconductor device according to a second embodiment of the present invention.
Figs. 14 to 21 are sectional views sequentially showing exemplary steps of the method for manufacturing a semiconductor device according to the second embodiment.
22 is a schematic cross-sectional view of a semiconductor device according to a third embodiment of the present invention.
23 is a schematic cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention.

이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 대하여 상세히 설명한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저 본 발명의 제1 실시예에 따른 반도체 소자(100)에 대해 설명한다.First, the semiconductor device 100 according to the first embodiment of the present invention will be described.

도 1은 본 발명의 제1 실시예에 따른 반도체 소자(100)의 개략적인 단면도이다. 엄밀히 말해서, 도 1에 도시된 반도체 소자(100)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.1 is a schematic cross-sectional view of a semiconductor device 100 according to a first embodiment of the present invention. Strictly speaking, it is noted that the semiconductor device 100 shown in Fig. 1 represents an inactive region (or device isolation region) of a semiconductor device formed between active regions of the semiconductor device.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자(100)는, 다중 깊이 트렌치(11)가 형성된 반도체 기판(10)과, 다중 깊이 트렌치(11) 내에 충진된 제1 및 제2 유전체(80, 90)를 포함한다.1, a semiconductor device 100 according to a first embodiment of the present invention includes a semiconductor substrate 10 on which multiple depth trenches 11 are formed, 2 dielectric (80, 90).

반도체 기판(10)은 실리콘 기판으로서, T자 형상의 다중 깊이 트렌치(11)가 형성되어 있다. 다중 깊이 트렌치(11)는 하측의 딥 트렌치(deep trench: 13)와 상측의 쉘로우 트렌치(shallow trench: 15)를 포함한다. 도 1에 도시된 바와 같이, 딥 트렌치(13)는 쉘로우 트렌치(15)의 바닥면(15a)의 중앙부로부터 반도체 기판(10) 내측으로 깊게 파여진 형상을 갖는다. 따라서 딥 트렌치(13)는 쉘로우 트렌치(15)와 비교하여 폭은 작지만 길이는 더 긴 형상을 갖는다.The semiconductor substrate 10 is a silicon substrate, and a multi-depth trench 11 having a T shape is formed. The multi-depth trench 11 includes a lower deep trench 13 and an upper shallow trench 15. As shown in Fig. 1, the deep trench 13 has a shape that is widened from the center of the bottom surface 15a of the shallow trench 15 to the inside of the semiconductor substrate 10. Thus, the deep trench 13 has a shape that is smaller in width than the shallow trench 15 but longer in length.

반도체 기판(10)의 다중 깊이 트렌치(11) 내에는 제1 및 제2 유전체(80, 90)가 충진되어 있다. 본 실시예에서 제1 및 제2 유전체(80, 90)는 실리콘 산화막(silicon oxide)으로서 동일하며, 대안적인 다른 실시예에서 제1 및 제2 유전체(80, 90)는 서로 상이한 물질들일 수도 있다.First and second dielectrics 80 and 90 are filled in the multiple depth trenches 11 of the semiconductor substrate 10. In this embodiment, the first and second dielectrics 80 and 90 are the same as silicon oxide, and in alternate alternative embodiments, the first and second dielectrics 80 and 90 may be different materials .

제1 유전체(80)는 쉘로우 트렌치(15)의 일부 영역에만 충진된다. 즉, 제1 유전체(80)는 쉘로우 트렌치(15)의 양 측면부에 충진되며 쉘로우 트렌치(15)의 중앙부에는 충진되지 않는다. 그리고 제1 유전체(80)는 쉘로우 트렌치(15)의 바닥면(15a)에 대해 경사진 경사면(81a, 81b)을 갖는다. 본 실시예에서 쉘로우 트렌치(15)의 바닥면(15a)에 대한 경사면(81a, 81b)의 경사각(α)은 대략 60°이다. 하지만, 대안적인 다른 실시예에서 상기 경사각(α)은 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다. 제1 유전체(80)의 경사면(81a, 81b)은 쉘로우 트렌치(15)의 바닥면(15a)과 딥 트렌치(13)의 측벽(13b)이 만나는 모서리 영역(E1, E2)으로부터 상기 경사각(α)을 가지고 외측으로 연장된다.The first dielectric 80 is filled only in a portion of the shallow trench 15. That is, the first dielectric 80 is filled in both side portions of the shallow trench 15, and is not filled in the middle portion of the shallow trench 15. And the first dielectric 80 has inclined surfaces 81a and 81b that are inclined with respect to the bottom surface 15a of the shallow trench 15. [ The inclination angle alpha of the inclined surfaces 81a and 81b with respect to the bottom surface 15a of the shallow trench 15 in this embodiment is approximately 60 degrees. However, in alternative alternative embodiments, the inclination angle may be smaller or larger (e.g., 30 degrees, 45 degrees, 70 degrees, 80 degrees, etc.) and preferably 30 degrees to 80 degrees. The inclined surfaces 81a and 81b of the first dielectric body 80 are separated from the edge areas E1 and E2 where the bottom surface 15a of the shallow trench 15 and the side wall 13b of the deep trench 13 meet, To extend outwardly.

제2 유전체(90)는 제1 유전체(80)가 충진된 후 다중 깊이 트렌치(11)의 나머지 영역에 충진된다. 즉, 제2 유전체(90)는 쉘로우 트렌치(15)에서 제1 유전체(90)가 충진되지 않은 영역 및 딥 트렌치(13)의 전체 영역에 충진된다.The second dielectric 90 is filled in the remaining area of the multiple depth trenches 11 after the first dielectric 80 is filled. That is, the second dielectric 90 is filled in the area of the shallow trench 15 where the first dielectric 90 is not filled and the entire area of the deep trench 13.

본 실시예와는 대조적으로, 딥 트렌치(13)를 충진한 후 쉘로우 트렌치(15)를 후속적으로 충진할 경우 또는 다중 깊이 트렌치(11) 전부를 하나의 유전체로 단번에 충진할 경우, 상기 모서리 영역(E1, E2)에서는 과도하게 증착되는 현상이 발생될 수 있다. 이때 딥 트렌치(13)의 내부가 완전히 충진되기 전에 상기 두 모서리 영역(E1, E2) 사이의 공간이 아치(arch) 형상으로 막힘으로써, 쉘로우 트렌치(15) 내부에 보이드(void)가 형성될 수 있다. 이러한 보이드는 반도체 소자(100)의 안정성을 해치는 결함으로 작용한다.In contrast to the present embodiment, when filling the deep trench 13 and subsequently filling the shallow trench 15, or filling all of the multiple depth trenches 11 with one dielectric at once, (E1, E2), excessive deposition may occur. Voids may be formed inside the shallow trenches 15 by filling the spaces between the two edge regions E1 and E2 with an arch shape before the interior of the deep trenches 13 is completely filled have. Such voids serve as defects that deteriorate the stability of the semiconductor device 100. [

그러나 본 실시예의 경우, 제2 유전체(90)가 충진되기 이전에 다중 깊이 트렌치(11)에 미리 충진된 제1 유전체(80)에 의해, 상기 모서리 영역(E1, E2)에 제2 유전체(90)가 과도하게 증착되는 것이 방지될 수 있다. 보다 구체적으로, 경사면(81a, 81b)을 갖는 제1 유전체(80)가 먼저 증착됨으로써 제2 유전체(90)가 증착되기 이전에 상기 모서리 영역(E1, E2)의 경사각(β)은 보다 완만해지게 되며(대략 150°), 이에 따라 후속 증착되는 제2 유전체(90)가 상기 모서리 영역(E1, E2)에 과도하게 증착되는 것이 방지될 수 있다. 따라서 제2 유전체(90)를 충진하는 도중 상기 모서리 영역(E1, E2) 사이의 공간이 막힘으로써 딥 트렌치(13) 내에 보이드가 형성되는 것이 방지될 수 있다.However, in the case of the present embodiment, the second dielectric 90 (E1, E2) is formed in the edge areas E1, E2 by the first dielectric 80 pre-filled in the multiple depth trenches 11 before the second dielectric 90 is filled Can be prevented from being excessively deposited. More specifically, the inclination angle beta of the edge areas E1 and E2 is gentler before the second dielectric material 90 is deposited by first depositing the first dielectric material 80 with the inclined surfaces 81a and 81b (Approximately 150 [deg.]) So that subsequent deposition of the second dielectric 90 can be prevented from being excessively deposited in the corner areas E1, E2. Accordingly, voids may be prevented from being formed in the deep trenches 13 due to clogging of spaces between the corner areas E1 and E2 during the filling of the second dielectric material 90.

미설명 부호 20은 패드 산화막(30) 및 패드 질화막(40)으로 구성되는 제1 하드마스크층(20)이다.Reference numeral 20 denotes a first hard mask layer 20 composed of a pad oxide film 30 and a pad nitride film 40.

앞서 살펴본 도 1과 함께 도 2 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법(S100)을 설명하기로 한다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법(S100)의 흐름도이며, 도 3 내지 12는 도 2의 제조 방법(S100)에 따른 제조 단계들을 순차적으로 도시한 단면도들이다.A semiconductor device fabrication method (S100) according to an embodiment of the present invention will be described with reference to FIG. 1 and FIG. 2 to FIG. FIG. 2 is a flow chart of a semiconductor device manufacturing method (S100) according to an embodiment of the present invention, and FIGS. 3 to 12 are sectional views sequentially showing manufacturing steps according to the manufacturing method (S100) of FIG.

S10 단계는 반도체 기판(10)에 다중 깊이 트렌치(11)를 형성하는 단계이다. S10 단계는 S11 ~ S14 단계를 포함한다.Step S10 is a step of forming the multiple depth trenches 11 in the semiconductor substrate 10. Step S10 includes steps S11 to S14.

S11 단계에서는, 도 3에 도시된 바와 같이, 반도체 기판(10)의 상측 표면면(17)에 패드 산화막(30) 및 패드 질화막(40)을 순차적으로 형성한다. 패드 질화막(40)은 LP CVD(Low Pressure CVD) 공정에 의해 제조되며, 실란(silane)과 암모니아(ammonia)를 650-900 ℃ 및 상압(1기압) 조건 하에서 반응시켜 형성된다. 또한, 패드 질화막(40)은 디클로로실란(dichlorosilane: DCS)과 암모니아를 저압(1기압보다 낮은 압력) 및 700-750 ℃ 조건 하에서 형성할 수 있다. 이러한 패드 산화막(30)과 패드 질화막(40)은 제1 하드마스크층(20)을 구성한다. 제1 하드마스크층(20)은 추후 단계(S14 단계)에서 쉘로우 트렌치(15) 형성시 사용되는 식각 마스크로서 사용된다.3, a pad oxide film 30 and a pad nitride film 40 are sequentially formed on the upper surface 17 of the semiconductor substrate 10 in step S11. The pad nitride film 40 is formed by a low pressure CVD (LP CVD) process and is formed by reacting silane and ammonia under the conditions of 650-900 ° C and normal pressure (1 atm). In addition, the pad nitride film 40 can be formed under conditions of low pressure (pressure lower than 1 atm) and 700-750 DEG C for dichlorosilane (DCS) and ammonia. The pad oxide film 30 and the pad nitride film 40 constitute the first hard mask layer 20. The first hard mask layer 20 is used as an etch mask to be used in forming the shallow trench 15 in a later step (step S14).

S12 단계는 제1 하드마스크층(20)을 식각하여 제1 하드마스크층(20)에 쉘로우 트렌치(15) 형성을 위한 관통홀(제2 관통홀)을 형성하는 단계이다.In step S12, the first hard mask layer 20 is etched to form through holes (second through holes) for forming the shallow trenches 15 in the first hard mask layer 20.

우선, 도 4에 도시된 바와 같이, 제1 하드마스크층(20) 상에 제1 감광막(50)을 도포한 후 포토리소그래피(photolithographic) 공정에 의해 상기 제1 감광막(50)에 제1 관통홀(51)을 형성한다. 여기서 포토리소리소그래피 공정은 감광막을 마스크를 통해 노광한 후 현상함으로써 감광막에 패턴을 형성하는 기술로서, 이미 잘 알려져 있으므로 자세한 설명은 생략한다.4, a first photoresist layer 50 is coated on the first hard mask layer 20, and then a first photoresist layer 50 is formed on the first photoresist layer 50 by a photolithographic process, (51). Here, the photolithography process is a technology for forming a pattern on a photosensitive film by exposing the photosensitive film through a mask and then developing it.

그리고, 제1 관통홀(51)이 형성된 제1 감광막(50)을 식각 마스크로 사용하여 제1 하드마스크층(20)을 식각한 후 제1 감광막(50)을 제거한다. 그러면, 도 5에 도시된 바와 같이, 제1 하드마스크층(20)에는 상기 제1 관통홀(51)에 대응하는 제2 관통홀(21)이 형성된다. 여기서, 제2 관통홀(21)이 제1 관통홀(51)에 대응한다는 것은 제2 관통홀(21)의 형상 및 횡방향 단면적이 제1 관통홀(51)의 형상 및 횡방향 단면적과 동일함을 의미한다.The first hard mask layer 20 is etched using the first photoresist layer 50 having the first through holes 51 as an etching mask, and then the first photoresist layer 50 is removed. 5, a second through hole 21 corresponding to the first through hole 51 is formed in the first hard mask layer 20. As shown in FIG. Here, the second through-hole 21 corresponds to the first through-hole 51 because the shape and lateral cross-sectional area of the second through-hole 21 are the same as the shape and lateral cross-sectional area of the first through-hole 51 .

S13 단계는 반도체 기판(10)을 식각하여 딥 트렌치(13)를 형성하는 단계이다.In step S13, the deep trench 13 is formed by etching the semiconductor substrate 10. [

우선, 도 6에 도시된 바와 같이, 제1 하드마스크층(20) 상에 제2 하드마스크층(60)을 대략 0.1 ~ 3 ㎛ 두께로 증착하고 상기 제2 하드마스크층(60) 상에 제2 감광막(70)을 도포한 후 포토리소그래피 공정에 의해 딥 트렌치(13) 형성을 위한 제3 관통홀(71)을 형성한다. 여기서 제2 하드마스크층(60)은 식각 공정에 의해 딥 트렌치(13)를 형성하는 과정에서 제1 하드마스크층(20)이 함께 식각되어버리는 것을 방지하기 위한 것이다. 본 실시예에서 제2 하드마스크층(60)은 LPCVD 방법으로 증착되며 실리콘 산화막 재질을 갖는다.First, as shown in FIG. 6, a second hard mask layer 60 is deposited on the first hard mask layer 20 to a thickness of about 0.1 to 3 μm, and a second hard mask layer 60 2 photoresist 70 is applied, and then a third through hole 71 for forming the deep trench 13 is formed by a photolithography process. Here, the second hard mask layer 60 is formed to prevent the first hard mask layer 20 from being etched together with the deep trenches 13 by the etching process. In this embodiment, the second hard mask layer 60 is deposited by the LPCVD method and has a silicon oxide film material.

이후, 도 7에 도시된 바와 같이, 제2 하드마스크층(60)과 더불어 반도체 기판(10)을 식각함으로써 제3 관통홀(71)에 대응하는 딥 트렌치(13)를 형성한다.7, the deep trenches 13 corresponding to the third through holes 71 are formed by etching the semiconductor substrate 10 together with the second hard mask layer 60. Next, as shown in FIG.

그리고, 도 8에 도시된 바와 같이, 제2 감광막(70)과 제2 하드마스크층(60)을 순차적으로 제거한다. 여기서, 제2 하드마스크층(60)은 에칭액을 사용하는 습식 식각(wet etch)에 의해 제거될 수 있으며, 에칭액으로는 예로써 불소산(HF)이 물(H2O)에 희석된 불소산 용액이 사용될 수 있다.Then, as shown in FIG. 8, the second photoresist layer 70 and the second hard mask layer 60 are sequentially removed. Here, the second hard mask layer 60 may be removed by wet etch using an etchant, and examples of the etchant include fluoric acid (HF), fluorine acid (H 2 O) diluted in water Solution may be used.

S14 단계에서는, 도 9에 도시된 바와 같이, 제1 하드마스크층(20)을 식각 마스크로 사용하여 반도체 기판(10)을 식각함으로써 제2 관통홀(21, 도 8 참조)에 대응하는 쉘로우 트렌치(15)를 형성한다. 이로써 쉘로우 트렌치(15)와 딥 트렌치(13)로 구성되는 다중 깊이 트렌치(11)가 완성된다. 도 9를 참조하면, 딥 트렌치(13)는 대략 1 내지 3 ㎛의 범위에 속하는 폭(Wd)과 대략 10 내지 30 ㎛의 범위에 속하는 깊이(Hd)를 가진다. 쉘로우 트렌치(15)는 대략 0.4 내지 25 ㎛의 범위에 속하는 폭(Ws)을 가지며, 보다 바람직하게는 5 내지 7 ㎛의 폭을 갖는다. 그리고 쉘로우 트렌치(15)는 대략 0.1 내지 1.0 ㎛의 범위에 속하는 깊이(Hs)를 갖는다.9, the semiconductor substrate 10 is etched using the first hard mask layer 20 as an etch mask to form the shallow trenches 21 corresponding to the second through holes 21 (see FIG. 8) (15). This completes the multiple depth trenches 11 consisting of the shallow trenches 15 and the deep trenches 13. Referring to Fig. 9, the deep trench 13 has a width Wd falling within a range of approximately 1 to 3 占 퐉 and a depth Hd falling within a range of approximately 10 to 30 占 퐉. The shallow trench 15 has a width Ws falling within a range of approximately 0.4 to 25 占 퐉, more preferably 5 to 7 占 퐉. And the shallow trench 15 has a depth Hs falling within a range of approximately 0.1 to 1.0 mu m.

대안적인 다른 실시예의 경우, 쉘로우 트렌치(15) 형성을 위해 식각 마스크로서 하드마스크층이 아닌 감광막이 사용될 수도 있으며, 이러한 감광막은 반도체 기판(10) 상에 도포되는 과정에서 딥 트렌치(13) 내에도 도포된다. 딥 트렌치(13) 내에 도포된 감광막은 쉘로우 트렌치(15)를 형성하기 전에 완전히 제거되는 것이 바람직하지만, 딥 트렌치(13)의 바닥면(13a) 부근의 감광막 일부는 노광되지 못하여 그 곳에 잔류하는 경우가 발생될 수 있다. 이러한 잔류 감광막에 의해, 쉘로우 트렌치(15)를 형성하는 공정 도중 딥 트렌치(13)의 바닥면(13a) 부근에 노치(notch)가 형성될 수 있으며, 이러한 노치는 반도체 소자(100)의 결함으로 작용할 수 있다.In another alternative embodiment, a photoresist film that is not a hard mask layer may be used as an etch mask for the formation of the shallow trenches 15, and this photoresist film may also be formed in the deep trench 13 in the process of being applied on the semiconductor substrate 10 . It is preferable that the photoresist film applied in the deep trench 13 is completely removed before forming the shallow trench 15 but a part of the photoresist film in the vicinity of the bottom surface 13a of the deep trench 13 remains unexposed May occur. By this residual photoresist film, a notch can be formed in the vicinity of the bottom surface 13a of the deep trench 13 during the process of forming the shallow trench 15, and this notch can be formed by the defect of the semiconductor element 100 Lt; / RTI >

하지만 본 실시예의 경우에는, 전술한 바와 같이 쉘로우 트렌치(15) 형성시 식각 마스크로서 감광막이 사용되지 않고 제1 하드마스크층(20)이 사용되기 때문에, 딥 트렌치(13)의 바닥면(13a) 부근에 노치가 형성되는 것이 방지될 수 있다.However, in the case of this embodiment, since the first hard mask layer 20 is used without using the photoresist film as the etch mask in forming the shallow trench 15 as described above, the bottom surface 13a of the deep trench 13, It is possible to prevent the formation of a notch in the vicinity thereof.

한편, 본 실시예에서는 S13 단계에서 딥 트렌치(13)를 선행적으로 형성한 후 S14 단계에서 쉘로우 트렌치(15)를 후속적으로 형성함을 알 수 있다. 이때, S14 단계에서 딥 트렌치(13)의 상단 영역의 일부분은 후속적으로 형성되는 쉘로우 트렌치(15)에 의해 잠식된다. 따라서 딥 트렌치(15)의 상단에 존재할 수 있는 언더컷(undercut) 및 거친 표면(rough surface)이 제거되는 이점이 있다.Meanwhile, in this embodiment, after forming the deep trench 13 in step S13, the shallow trench 15 is formed subsequently in step S14. At this time, in step S14, a portion of the upper region of the deep trench 13 is eroded by the subsequently formed shallow trench 15. This has the advantage that undercuts and rough surfaces that may be present at the top of the deep trenches 15 are removed.

S20 단계는 다중 깊이 트렌치(11)에 유전체를 충진하는 단계이다. 이러한 S20 단계는 S21 및 S22 단계를 포함한다.Step S20 is a step of filling the dielectric into the multi-depth trenches 11. This step S20 includes steps S21 and S22.

S21 단계에서는, 도면으로 도시하지 않았지만, 트렌치-라이너 산화막(trench-liner oxide) 또는 트렌치-라이너 질화막(trench-liner nitride)을 증착할 수 있다. 이러한 트렌치-라이너 산화막 또는 트렌치-라이너 질화막은 LP CVD 방법으로 증착 가능하며, 그 두께는 500 내지 5000 Å 이다. 트렌치-라이너 산화막 또는 트렌치-라이너 질화막을 증착하는 이유는 후속으로 진행될 충진 공정인 HDP CVD 산화막 증착 공정에서 트렌치의 실리콘 측벽(silicon sidewall)을 보호하거나, 충진 물질인 HDP CVD 산화막과 실리콘 사이의 응력 완화(완충)(stress-release) 목적이다.In step S21, although not shown, a trench-liner oxide film or a trench-liner nitride film can be deposited. The trench-liner oxide film or the trench-liner nitride film can be deposited by the LP CVD method and has a thickness of 500 to 5000 ANGSTROM. The reason for depositing the trench-liner oxide film or the trench-liner nitride film is to protect the silicon sidewall of the trench in the HDP CVD oxide film deposition process, which will be a subsequent filling process, or to relieve the stress between the HDP CVD oxide film (Stress-release) purpose.

S21 단계에서는, 도 10에 도시된 바와 같이, 다중 깊이 트렌치(11) 중에서 쉘로우 트렌치(15)의 일부 영역에 실리콘 산화막으로 이루어진 제1 유전체(80)를 충진한다. 여기서 제1 유전체(80)는 화학기상증착(CVD: Chemical Vapor Deposition) 공정에 의해 증착될 수 있으며, 보다 특정적으로는 비등각(non-conformal) HDP CVD(High Density Plasma CVD) 공정에 의해 증착될 수 있다. 증착 두께는 3,000 내지 25,000 Å이며, 보다 바람직하게는 8,000 내지 13,000 Å이다. 보다 구체적으로, 제1 유전체(80)는, 쉘로우 트렌치(15)의 양 측면부를 덮지만 쉘로우 트렌치(15)의 중앙부는 덮지 않도록 충진되며, 모서리 영역(E1, E2)으로부터 상방으로 연장된 경사면(81a, 81b)을 갖도록 충진된다. 제1 유전체(80)는 딥 트렌치(13)의 바닥면(13a) 및 측벽(13b)에 얇은 폭(또는 두께)으로 부분 증착될 수도 있다. 그러나 측벽(13b)은 바닥면(13a)에 비해 훨씬 얇은 두께로 증착된다. 예를 들어 바닥면(13a)이 1.3um 두께로 증착시 측벽(13b)은 100 nm(0.1 um) 이하로 증착된다. 이처럼 측벽(13b) 상의 증착 두께는 바닥면(13a) 상의 증착 두께의 대략 1/10 정도이며, 이로부터 측벽(13b) 상의 증착이 상당히 미미함을 알 수 있다. 그 이유는 딥 트렌치(13) 깊이가 워낙 깊고, 증착 공정과 식각 공정이 반복적으로 수행되는 HDP 증착 특성에 기인한다. 그러나 후속으로 진행되는 LP CVD 공정은 측벽(13b)과 바닥면(13a)에서 비슷한 속도로 증착이 된다. 따라서, 양쪽 측벽(13b)에서 실리콘 산화막이 성장되어 딥 트렌치(13)의 중앙 영역에서 만나게 된다.10, a first dielectric 80 made of a silicon oxide film is filled in a portion of the shallow trench 15 in the multiple depth trenches 11, as shown in FIG. The first dielectric material 80 may be deposited by a CVD (Chemical Vapor Deposition) process. More specifically, the first dielectric material 80 may be deposited by a non-conformal HDP CVD (High Density Plasma CVD) . The deposition thickness is 3,000 to 25,000 A, more preferably 8,000 to 13,000 A. More specifically, the first dielectric 80 covers the both side portions of the shallow trench 15 but is filled so as not to cover the central portion of the shallow trench 15, and the inclined surface (the first dielectric body 80) extending upward from the edge regions E1 and E2 81a, 81b. The first dielectric 80 may be partially deposited at a thin width (or thickness) on the bottom surface 13a and the side wall 13b of the deep trench 13. However, the side wall 13b is deposited to a much thinner thickness than the bottom surface 13a. For example, when the bottom surface 13a is 1.3 .mu.m thick, the side wall 13b is deposited to a thickness of 100 nm (0.1 .mu.m) or less. It can be seen that the deposition thickness on the sidewall 13b is about one-tenth of the deposition thickness on the bottom surface 13a, from which the deposition on the sidewall 13b is negligible. The reason is that the depth of the deep trench 13 is too deep, and the HDP deposition characteristics in which the deposition process and the etching process are repeatedly performed. However, the subsequent LP CVD process is deposited at a similar rate on the side wall 13b and the bottom surface 13a. Therefore, the silicon oxide film is grown on both side walls 13b and is encountered in the central region of the deep trench 13. [

여기서 제1 유전체(80)는 화학기상증착(CVD: Chemical Vapor Deposition) 공정에 의해 증착될 수 있으며, 보다 특정적으로는 HDP CVD(High Density Plasma CVD) 공정에 의해 증착될 수 있다. 이러한 HDP CVD 공정은 증착(deposition)과 식각(etching or sputtering)이 반복적으로 일어나는 특성을 지니며, 그 특성에 기인하여 다중 깊이 트렌치(11) 내에 충진되는 제1 유전체(80)는 쉘로우 트렌치(15)의 바닥면(15a)에 대해 경사진 경사면(81a, 81b)을 갖게 된다. 이러한 HDP CVD 공정에서, 증착은 증착 가스로서 플라즈마 상태의 모노실란(monosilane: SiH4), 산소(O2), 또는 헬륨(H2) 가스를 이용하여 수행될 수 있고, 식각은 아르곤(Ar) 가스의 플라즈마를 이용한 스퍼터링(Ar sputtering)에 의해 수행될 수 있다. 여기서 증착(deposition) 대 식각(etching or sputtering) 비(ratio)는 5:1 내지 15:1인 것이 바람직하다. 이러한 비율(ratio)을 따를 때 쉘로우 트렌치 깊이(shallow trench depth)와 딥 트렌치 깊이(Deep trench depth)를 가진 다중 깊이 트렌치(11)를 원활하게 충진할 수 있다.The first dielectric layer 80 may be deposited by a CVD (Chemical Vapor Deposition) process, and more specifically, may be deposited by a HDP CVD (High Density Plasma CVD) process. The HDP CVD process has characteristics of repeated deposition and etching or sputtering and the first dielectric 80 filled in the multiple depth trenches 11 due to the properties thereof is formed in the shallow trenches 15 81b that are inclined with respect to the bottom surface 15a. In this HDP CVD process, deposition may be performed using monosilane (SiH 4 ), oxygen (O 2 ), or helium (H 2 ) gas in a plasma state as a deposition gas, Or by sputtering (Ar sputtering) using a plasma of a gas. Wherein the deposition to sputtering ratio is preferably between 5: 1 and 15: 1. Depth of this ratio can smoothly fill multi-depth trenches 11 with shallow trench depths and deep trench depths.

본 실시예의 경우, 상기 경사면(81a, 81b)의 경사각(α)은 대략 60°로 예시되었지만, 대안적인 다른 실시예들의 경우 경사각(α)은 더 크거나 더 작아질 수 있고, 바람직하게는 30°내지 80°이다.In the case of this embodiment, the inclination angle alpha of the inclined surfaces 81a and 81b is illustrated to be approximately 60 DEG, but in alternative embodiments, the inclination angle alpha can be larger or smaller, Deg.] To 80 [deg.].

이와 같이 제1 유전체(80)가 상기와 같은 경사면(81a, 81b)을 가짐으로써, 딥 트렌치(13)의 측벽(13b)과 쉘로우 트렌치(15)의 바닥면(15a)이 만나는 모서리 영역(E1, E2)은 보다 완만한 경사를 갖게 된다. 즉, 초기에 대략 90°이던 모서리 영역(E1, E2)의 경사각(β)은 제1 유전체(80)가 형성된 이후 대략 150°로 변화된다.The first dielectric body 80 has the inclined surfaces 81a and 81b as described above so that the edge areas E1 and E2 of the deep trenches 13 where the side walls 13b and the bottom surfaces 15a of the shallow trenches 15 meet , E2) have a more gentle slope. That is, the inclination angle? Of the corner areas E1 and E2 which is initially about 90 占 is changed to about 150 占 after the first dielectric 80 is formed.

S22 단계에서는, 도 11에 도시된 바와 같이, 다중 깊이 트렌치(11)의 나머지 영역을 제2 유전체(90)로 충진한다. 그리하여, 쉘로우 트렌치(15)에서 제1 유전체(80)가 충진되지 않은 영역 및 딥 트렌치(13)의 전체 영역은 제2 유전체(90)에 의해 충진된다.In step S22, as shown in FIG. 11, the remaining area of the multiple depth trenches 11 is filled with the second dielectric material 90. Next, as shown in FIG. Thus, the area of the shallow trench 15 where the first dielectric 80 is not filled and the entire area of the deep trench 13 are filled with the second dielectric 90.

제2 유전체(90)는 제1 유전체(80)와 마찬가지로 실리콘 산화막이다. 하지만 대안적인 다른 실시예들에서 제2 유전체(90)는 제1 유전체(80)와는 다른 물질인 폴리실리콘이 적용될 수도 있다. 그리고 제2 유전체(90)는 CVD 공정에 의해 증착되며, 보다 구체적으로는 LP CVD(Low Pressure CVD) 공정에 의해 증착된다.The second dielectric material 90 is a silicon oxide film like the first dielectric material 80. However, in alternate alternative embodiments, the second dielectric 90 may be polysilicon, which is a different material than the first dielectric 80. The second dielectric material 90 is deposited by a CVD process, more specifically, by LP CVD (Low Pressure CVD) process.

LP CVD 공정에서는 TEOS(Si(C2H5O)4, Tetraethoxy Silane)와 산소를 혼합한 가스를 사용하여 실리콘 산화막을 제조한다. TEOS는 상온에서는 액체 상태이기 때문에 캐리어(carrier) 가스를 이용해서 기화시키고 고온에서 열분해시켜 사용한다. TEOS 외에 실리콘 소스(source)로서 SiH4, SiH2를 사용할 수 있다. 산화 개스로는 O2 대신에 N2O 또는 오존(ozone) 가스를 이용할 수 있다. 공정 온도는 사용하는 가스마다 다르지만, 500 내지 800 ℃이다. 압력은 1기압 이하로서 300 내지 600 mTorr이다.In the LP CVD process, a silicon oxide film is manufactured using a gas mixed with TEOS (Si (C 2 H 5 O) 4 , tetraethoxy silane) and oxygen. Since TEOS is in a liquid state at room temperature, it is vaporized using carrier gas and pyrolyzed at high temperature. In addition to TEOS, SiH 4 and SiH 2 may be used as the silicon source. As the oxidizing gas, N 2 O or ozone gas can be used instead of O 2 . The process temperature varies depending on the gas used, but is 500 to 800 ° C. The pressure is 300 to 600 mTorr at 1 atm or less.

딥 트렌치(13) 영역을 폴리실리콘(polysilicon) 대신 실리콘 산화막 즉 SiO2 물질로 충진을 할 때 항복 전압(breakdown voltage)이 크게 증가한다는 이점이 있다. 일반적으로 딥 트렌치 영역을 폴리실리콘 물질로 충진하기 이전에 얇은 실리콘 산화막으로 측벽 산화막(sidewall oxide)을 만들고 나머지 빈 공간을 폴리실리콘 물질로 채우게 된다. 이러한 경우 폴리실리콘 막은 실리콘 기판으로부터 실리콘 산화막만큼 떨어져서 플로팅(floating)되어 있다고 볼 수 있다. 여기서 그 얇은 산화막의 두께가 본 발명에서처럼 순수한 산화막(실리콘 산화막)으로 충진시켯을 때의 두께보다 훨씬 얇기 때문에 항복 전압이 낮게 나타나는 것이다. 항복 전압은 실리콘 산화막 두께에 비례하기 때문이다.When a deep trench (13) region to the polysilicon (polysilicon), instead of the silicon oxide film that is filled with SiO 2 material breakdown voltage (breakdown voltage) this has the advantage that it greatly increases. Generally, a sidewall oxide is formed with a thin silicon oxide film before the deep trench region is filled with the polysilicon material, and the remaining void space is filled with the polysilicon material. In this case, it can be seen that the polysilicon film is separated from the silicon substrate by the silicon oxide film and is floating. Here, since the thickness of the thin oxide film is much thinner than that of the pure oxide film (silicon oxide film) as in the present invention, the breakdown voltage is low. The breakdown voltage is proportional to the thickness of the silicon oxide film.

따라서 본 실시예의 경우 다중 깊이 트렌치(11)의 충진 물질로서 실리콘 산화막을 사용하고 있으므로 충진 물질로서 폴리실리콘을 사용하는 경우에 비하여 내압 특성이 향상되는 이점이 있다.Therefore, in the present embodiment, since the silicon oxide film is used as the filling material of the multi-depth trench 11, there is an advantage that the withstand voltage characteristic is improved as compared with the case of using polysilicon as the filling material.

S21 단계에서 제1 유전체(80)에 의해 상기 모서리 영역(E1, E2)의 경사각(β)이 대략 150°로 보다 완만해졌기 때문에, S22 단계에서 상기 모서리 영역(E1, E2)에 제2 유전체(90)가 과도하게 증착되는 것이 방지될 수 있다.Since the inclination angle beta of the corner regions E1 and E2 is made to be more gentle at about 150 deg. By the first dielectric body 80 in the step S21, the edge regions E1 and E2 of the second dielectric body < It is possible to prevent an excessive deposition of the insulating layer 90.

본 실시예와 달리 상기 모서리 영역(E1, E2)의 경사각(β)이 대략 90°인 상태에서 제2 유전체(90)가 충진되는 경우에는, 상기 모서리 영역(E1, E2)에서 제2 유전체(90)가 과도하게 증착되는 결과, 상기 모서리 영역(E1, E2) 사이에는, 예로써 도 10에 도시된 점선(D)을 따라, 아치(arch) 형상의 차단막이 형성될 수 있으며, 이러한 차단막에 의해 쉘로우 트렌치(15)의 중앙부에는 그 차단막 하측에 보이드가 생성될 수 있다. 쉘로우 트렌치(15)에 생성되는 보이드는 반도체 소자의 상면을 연마 또는 식각하는 후속 공정 중에 외부로 노출될 수 있으며, 그러한 보이드의 노출은 반도체 소자에 치명적인 결함이 된다.The second dielectric material 90 is filled in the corner areas E1 and E2 when the inclination angle beta of the corner areas E1 and E2 is approximately 90 degrees. 90 may be excessively deposited. As a result, an arch-shaped blocking film may be formed along the dashed line D shown in FIG. 10, for example, between the corner areas E1 and E2, Voids may be formed in the central portion of the shallow trench 15 under the shielding film. The voids generated in the shallow trenches 15 may be exposed to the outside during a subsequent process of polishing or etching the upper surface of the semiconductor device, and exposure of such voids is a fatal defect in the semiconductor device.

반면 본 실시예의 경우에는, 제2 유전체(90)를 충진하기 전에 쉘로우 트렌치(15)에 경사면(81a, 81b)를 갖도록 제1 유전체(80)를 충진하기 때문에, 제2 유전체(90)를 충진하는 과정에서 상기 모서리 영역들(E1, E2) 부근에 제2 유전체(90)가 과도하게 증착되어 상기 모서리 영역들(E1, E2) 사이의 공간이 막혀짐으로써 쉘로우 트렌치(15) 내부에 보이드(void)가 생성되는 것이 방지될 수 있다.On the other hand, in the present embodiment, since the first dielectric body 80 is filled with the inclined surfaces 81a and 81b in the shallow trench 15 before filling the second dielectric body 90, the second dielectric body 90 is filled The second dielectric material 90 is excessively deposited in the vicinity of the edge areas E1 and E2 to block the space between the edge areas E1 and E2 to form a void in the shallow trench 15. [ void can be prevented from being generated.

마지막으로, S30 단계에서는, 도 12에 도시된 바와 같이, CMP(Chemical Mechanical Planarization) 공정에 의해 제2 유전체(90)의 상면을 평탄화한다. 이로써 반도체 소자 제조 방법(S100)이 완료된다.Finally, in step S30, as shown in FIG. 12, the upper surface of the second dielectric 90 is planarized by a CMP (Chemical Mechanical Planarization) process. Thereby, the semiconductor device manufacturing method (S100) is completed.

이하에서는 도 13 내지 21을 참조하여 본 발명의 제2 실시예에 따른 반도체 소자(200)에 대해 설명한다.Hereinafter, a semiconductor device 200 according to a second embodiment of the present invention will be described with reference to FIGS.

도 13은 본 발명의 제2 실시예에 따른 반도체 소자(200)의 개략적인 단면도이다. 엄밀히 말해서, 도 13에 도시된 반도체 소자(200)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.13 is a schematic cross-sectional view of a semiconductor device 200 according to a second embodiment of the present invention. Strictly speaking, it should be noted that the semiconductor device 200 shown in FIG. 13 is an inactive region (or a device isolation region) of a semiconductor device formed between active regions of the semiconductor device.

도 13을 참조하면, 제2 실시예에 따른 반도체 소자(200)는, 다중 깊이 트렌치(211)가 형성된 반도체 기판(210)과, 다중 깊이 트렌치(211) 내에 충진된 제1 및 제2 유전체(280, 290)를 포함한다.13, the semiconductor device 200 according to the second embodiment includes a semiconductor substrate 210 on which a multi-depth trench 211 is formed, a first and a second dielectric (not shown) 280, 290).

다중 깊이 트렌치(211)는 상측에 배치된 하나의 쉘로우 트렌치(212)와 하측에 배치된 두 개의 딥 트렌치들(213, 214)을 포함한다. 이들 딥 트렌치들(213, 214)는 동일한 폭과 깊이를 가지며 서로 이격 배치된다. 이처럼 제2 실시예의 반도체 소자(200)는 다중 깊이 트렌치(211)가 두 개의 딥 트렌치들(213, 214)을 포함한다는 점에서 전술한 제1 실시예의 반도체 소자(100)와 구별된다.The multiple depth trenches 211 include one shallow trench 212 disposed on the upper side and two deep trenches 213 and 214 disposed on the lower side. These deep trenches 213 and 214 have the same width and depth and are spaced apart from each other. As such, the semiconductor device 200 of the second embodiment is distinguished from the semiconductor device 100 of the first embodiment described above in that the multiple depth trenches 211 include two deep trenches 213, 214.

다중 깊이 트렌치(211)는 유전체들로 충진된다. 보다 구체적으로, 다중 깊이 트렌치(211)의 쉘로우 트렌치(212)에 제1 유전체(280)가 부분적으로 충진되며, 다중 깊이 트렌치(211)의 나머지 영역에 제2 유전체(290)가 충진된다.The multiple depth trenches 211 are filled with dielectrics. More specifically, the first dielectric 280 is partially filled in the shallow trench 212 of the multiple depth trench 211 and the second dielectric 290 is filled in the remaining area of the multiple depth trench 211.

제1 유전체(280)는 쉘로우 트렌치(212)의 바닥면(212a)에 대해 기울어진 경사면들(281a, 281b, 281c, 281d)을 갖는다. 본 실시예에서 쉘로우 트렌치(212)의 바닥면(212a)에 대한 경사면들(281a, 281b, 281c, 281d)의 경사각(α)은 대략 60°이다. 하지만, 대안적인 다른 실시예에서 상기 경사각(α)은 60°보다 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다. 상기 제1 유전체(280)의 경사면들(281a, 281b, 281c, 281d)은 쉘로우 트렌치(212)의 바닥면(212a)과 딥 트렌치들(212, 213)의 측벽들(213b, 214b)이 만나는 모서리 영역들(E1, E2, E3, E4)로부터 상기 경사각(α)을 가지고 외측으로 연장된다.The first dielectric 280 has inclined surfaces 281a, 281b, 281c and 281d which are inclined with respect to the bottom surface 212a of the shallow trench 212. [ In this embodiment, the inclination angles? Of the inclined surfaces 281a, 281b, 281c and 281d with respect to the bottom surface 212a of the shallow trench 212 are approximately 60 占. However, in alternate embodiments, the inclination angle may be less than or greater than 60 degrees (e.g., 30 degrees, 45 degrees, 70 degrees, 80 degrees, etc.), preferably between 30 degrees and 80 degrees to be. The inclined surfaces 281a, 281b, 281c and 281d of the first dielectric body 280 are formed so that the bottom surface 212a of the shallow trench 212 and the sidewalls 213b and 214b of the deep trenches 212 and 213 meet And extends outwardly from the edge areas E1, E2, E3, and E4 with the inclination angle [alpha].

제1 실시예의 반도체 소자(100)의 경우와 마찬가지로, 제2 실시예의 반도체 소자(200)의 경우에도 제 1 유전체(280)가 증착과 식각공정을 반복해서 증착되기 때문에 경사면들(281a, 281b, 281c, 281d)을 갖는 제1 유전체(280)가 형성된다. 따라서 후속적으로 증착되는 제2 유전체(290)는 상기 모서리 영역들(E1, E2, E3, E4)에 과도하게 증착되는 것이 방지될 수 있다. 따라서, 다중 깊이 트렌치(211)에 제2 유전체(290)가 충진되는 도중, 상기 모서리 영역들 사이의 공간들(즉, E1과 E2 사이의 공간 및 E3과 E4 사이의 공간)에 아치(arch) 형상의 차단막들이 형성되어 쉘로우 트렌치(212) 내에 보이드가 발생되는 것이 방지될 수 있다.As in the case of the semiconductor device 100 of the first embodiment, even in the case of the semiconductor device 200 of the second embodiment, since the first dielectric 280 is repeatedly deposited and etched, the inclined surfaces 281a, 281b, 281c, and 281d are formed. Thus, the subsequently deposited second dielectric 290 can be prevented from being excessively deposited in the edge regions E1, E2, E3, and E4. Thus, during the filling of the multi-depth trench 211 with the second dielectric 290, an arch is formed in the spaces between the corner areas (i.e., the space between E1 and E2 and the space between E3 and E4) Shaped shielding films may be formed and voids in the shallow trenches 212 may be prevented from being generated.

제2 실시예의 반도체 소자(200)에 의하면 두 개의 딥 트렌치(213, 214)가 구비됨으로써 단지 하나의 딥 트렌치가 구비된 제1 실시예의 반도체 소자(100, 도 1 참조)에 비하여 웰간 내압(breakdown volatage)이 보다 증가될 수 있는 추가적인 이점이 있다.According to the semiconductor device 200 of the second embodiment, since the two deep trenches 213 and 214 are provided, compared with the semiconductor device 100 (see FIG. 1) of the first embodiment having only one deep trench, breakdown volatage can be increased.

미설명 부호 220은 패드 산화막(230) 및 패드 질화막(240)으로 구성되는 제1 하드마스크층이다.Reference numeral 220 denotes a first hard mask layer composed of a pad oxide film 230 and a pad nitride film 240.

도 14 내지 21을 참조하여 제2 실시예에 따른 반도체 소자(200)의 제조 방법을 설명한다. 여기서는, 전술한 반도체 소자 제조방법(S100, 도 2 참조)과 다른 점을 중점적으로 설명하며, 반복적인 내용들은 생략하기로 한다. 도 14 내지 21은 제2 실시예에 따른 반도체 소자(200)의 제조 방법의 예시적 단계들을 순차적으로 도시한 단면도들이다.A method of manufacturing the semiconductor device 200 according to the second embodiment will be described with reference to FIGS. 14 to 21. FIG. Here, differences from the above-described semiconductor device manufacturing method (S100, see Fig. 2) will be mainly described, and repetitive descriptions will be omitted. FIGS. 14 to 21 are sectional views sequentially showing exemplary steps of the method for manufacturing the semiconductor device 200 according to the second embodiment.

도 14를 참조한다. 우선, 반도체 기판(210) 상에 제1 하드마스크층(220)을 구성하는 패드 산화막(230) 패드 질화막(240)을 순차적으로 형성한다. 그리고, 제1 관통홀(미도시)이 형성된 제1 감광막(미도시)을 사용하여 제1 하드마스크층(220)에 제1 관통홀에 대응하는 제2 관통홀(221)을 형성한다. 여기서, 제2 관통홀(221)이 제1 관통홀에 대응한다는 것은 제2 관통홀(221)의 형상 및 횡방향 단면적이 제1 관통홀의 형상 및 횡방향 단면적과 동일함을 의미한다.Please refer to Fig. First, a pad nitride film 240 of a pad oxide film 230 constituting a first hard mask layer 220 is sequentially formed on a semiconductor substrate 210. A second through hole 221 corresponding to the first through hole is formed in the first hard mask layer 220 by using a first photoresist (not shown) having a first through hole (not shown). Here, the second through-hole 221 corresponds to the first through-hole, which means that the shape and lateral cross-sectional area of the second through-hole 221 are the same as the shape and lateral cross-sectional area of the first through-hole.

도 15를 참조한다. 다음으로, 제1 하드마스크층(220) 상에 제2 하드마스크층(260)을 증착하고 제2 하드마스크층(260) 상에 제2 감광막(270)을 도포한 후 포토리소그래피 공정을 사용하여 제2 하드마스크층(260)에 동일한 폭을 갖는 두 개의 제3 관통홀들(271a, 271b)을 형성한다.See FIG. Next, a second hard mask layer 260 is deposited on the first hard mask layer 220, a second photoresist layer 270 is coated on the second hard mask layer 260, and then, using a photolithography process, Two third through holes 271a and 271b having the same width are formed in the second hard mask layer 260.

도 16을 참조한다. 다음으로, 제2 감광막(270)의 제3 관통홀들(271a, 271b)을 통해 제2 하드마스크층(260)과 더불어 반도체 기판(210)을 식각함으로써, 두 개의 제3 관통홀들(271a, 271b)에 대응하는 두 개의 딥 트렌치들(213, 214)을 형성한다.See FIG. Next, the semiconductor substrate 210 is etched together with the second hard mask layer 260 through the third through holes 271a and 271b of the second photoresist layer 270 to form two third through holes 271a , And 271b, respectively.

도 17을 참조한다. 다음으로, 제2 감광막(270)과 제2 하드마스크층(260)을 순차적으로 제거한다. 여기서, 제2 하드마스크층(260)은 에칭액을 사용하는 습식 식각(wet etch)에 의해 제거될 수 있으며, 에칭액으로는 예로써 불소산(HF)이 물(H2O)에 희석된 불소산 용액이 사용될 수 있다.See FIG. Next, the second photoresist layer 270 and the second hard mask layer 260 are sequentially removed. Here, the second hard mask layer 260 may be removed by wet etching using an etchant, and examples of the etchant include fluoric acid (HF), fluorine acid (H 2 O) diluted in water Solution may be used.

도 18을 참조한다. 다음으로, 제1 하드마스크층(220)을 식각 마스크로 사용하여 반도체 기판(210)을 식각함으로써 제2 관통홀(221, 도 17 참조)에 대응하는 쉘로우 트렌치(212)를 형성한다. 이로써 하나의 쉘로우 트렌치(212)와 두 개의 딥 트렌치들(213, 214)로 구성되는 다중 깊이 트렌치(211)가 완성된다.See FIG. Next, a shallow trench 212 corresponding to the second through hole 221 (see FIG. 17) is formed by etching the semiconductor substrate 210 using the first hard mask layer 220 as an etching mask. This completes the multiple depth trenches 211 consisting of one shallow trench 212 and two deep trenches 213, 214.

대안적인 다른 실시예에서, 쉘로우 트렌치(212)를 형성하기 위해 하드마스크층(220) 대신 감광막이 사용될 수 있다. 이러한 경우, 딥 트렌치들(213, 214)의 바닥면들에 잔류하는 감광막의 일부분들에 의해, 쉘로우 트렌치(212)를 형성하는 공정 도중 딥 트렌치들(213, 214)의 바닥면들 부근에 노치(notch)가 형성될 수 있다. 하지만, 본 실시예의 경우에는 쉘로우 트렌치(212) 형성시 식각 마스크로서 감광막이 아닌 제1 하드마스크층(220)이 사용되기 때문에, 딥 트렌치들(213, 214)의 바닥면들 부근에 노치가 형성되는 것이 방지될 수 있다.In alternative alternative embodiments, a photoresist film may be used in place of the hard mask layer 220 to form the shallow trench 212. In this case, portions of the photoresist remaining on the bottom surfaces of the deep trenches 213 and 214 are notched in the vicinity of the bottom surfaces of the deep trenches 213 and 214 during the process of forming the shallow trench 212, a notch may be formed. However, since the first hard mask layer 220, which is not a photoresist film, is used as an etch mask in forming the shallow trench 212 in this embodiment, a notch is formed near the bottom surfaces of the deep trenches 213 and 214 Can be prevented.

한편, 본 실시예의 경우, 쉘로우 트렌치(212)는 딥 트렌치들(213, 214)이 형성된 이후 후속적으로 형성되므로, 딥 트렌치들(213, 214)의 상단 영역들은 쉘로우 트렌치(212)에 의해 부분적으로 잠식된다. 따라서 딥 트렌치들(213, 214)의 상단 영역들에 존재할 수 있는 언더컷(undercut) 및 거친 표면(rough surface)이 제거될 수 있다.Meanwhile, in the case of this embodiment, since the shallow trench 212 is formed subsequently after the deep trenches 213 and 214 are formed, the upper regions of the deep trenches 213 and 214 are partially formed by the shallow trench 212 . Thus, undercuts and rough surfaces that may be present in the upper regions of the deep trenches 213 and 214 can be removed.

도 19를 참조한다. 다음으로, 다중 깊이 트렌치(211)의 쉘로우 트렌치(212)에 실리콘 산화막으로 이루어진 제1 유전체(280)를 충진한다. 제1 유전체(280)는 화학기상증착 공정에 의해 증착될 수 있으며, 보다 특정적으로는, 비등각(non-conformal) HDP CVD 공정에 의해 증착될 수 있다. 제1 유전체(280)는 쉘로우 트렌치(212)에 부분적으로 충진된다. 제1 유전체(280)는 또한, 딥 트렌치들(213, 214)의 바닥면들(213a, 214a)에도 다량 증착되며 그 두께는 제1 하드마스크층(220) 위에 증착된 두께와 유사하다. 그리고 도시되지 않았으나 딥 트렌치들(213, 214)의 측벽들(213a, 214b)에도 제1 유전체(280)가 증착되며, 측벽들(213a, 214b)에 증착되는 제1 유전체(280)의 양은 바닥면들(213a, 214a)에 증착되는 제1 유전체(280)에 비해 소량이다. 제1 유전체(280)가 측벽들(213a, 214b) 상에 상대적으로 소량으로 증착되는 이유는 HDP 증착의 특성상 바텀-업 필(bottom-up fill) 공정이기 때문이다. 즉, 웨이퍼에 RF 바이어스(bias)를 인가하므로 증착(deposition)과 더불어 스퍼터링(sputtering)이 동시에 일어난다. 또한 플라즈마 증착에 의해 개스들이 직진성을 가지게 되어 측벽들에 증착될 수 있는 시간이 바닥면들에 비해 적어 측벽들에 산화막(oxide) 층이 잘 형성되지 않는다. 위에서 언급한 스퍼터링은 공정에 따라 아르곤, 헬륨, 또는 수소를 추가하거나 증착에 사용되는 산소에 의해서 이루어진다. 또는 NF3 개스를 사용할 수 있다.See FIG. Next, the shallow trenches 212 of the multi-depth trenches 211 are filled with a first dielectric material 280 made of a silicon oxide film. The first dielectric 280 can be deposited by a chemical vapor deposition process, and more specifically, by a non-conformal HDP CVD process. The first dielectric 280 is partially filled in the shallow trench 212. The first dielectric 280 is also deposited on the bottom surfaces 213a and 214a of the deep trenches 213 and 214 in a similar manner to the thickness deposited on the first hardmask layer 220. A first dielectric 280 is also deposited on the sidewalls 213a and 214b of the deep trenches 213 and 214 and the amount of the first dielectric 280 deposited on the sidewalls 213a and 214b Is smaller than the first dielectric 280 deposited on the surfaces 213a and 214a. The reason why the first dielectric material 280 is deposited in a relatively small amount on the sidewalls 213a and 214b is that it is a bottom-up fill process due to the nature of HDP deposition. That is, since RF bias is applied to the wafer, sputtering occurs simultaneously with deposition. In addition, since the gas is linearly grown by the plasma deposition, the time for depositing on the sidewalls is less than that of the bottoms, and an oxide layer is not formed on the sidewalls. The above-mentioned sputtering is performed by adding oxygen or argon, helium, or hydrogen depending on the process. Or NF3 gas may be used.

HDP CVD 공정은 증착과 식각이 반복적으로 수행되는 특성을 지니며, 그 특성에 기인하여 다중 깊이 트렌치(211) 내에 충진되는 제1 유전체(280)는 쉘로우 트렌치(212)의 바닥면(212a)에 대해 경사진 경사면들(281a, 281b, 281c, 281d)을 갖게 된다. 도 19에서 상기 경사면들(281a, 281b, 281c, 281d)의 경사각(α)은 대략 60°이나, 대안적인 다른 실시예들에서 상기 경사각(α)은 60°보다 더 크거나 작아질 수 있으며, 바람직한 경사각(α)의 범위는 30°내지 80°이다.The HDP CVD process is characterized in that deposition and etching are performed repeatedly and the first dielectric material 280 filled in the multiple depth trenches 211 is deposited on the bottom surface 212a of the shallow trench 212 281b, 281c, and 281d, respectively. 19, the inclination angle alpha of the slopes 281a, 281b, 281c and 281d is approximately 60 degrees, but in alternative embodiments the inclination angle alpha may be greater or less than 60 degrees, The preferred range of the inclination angle? Is 30 ° to 80 °.

도 20을 참조한다. 다음으로, 다중 깊이 트렌치(211)에서 제1 유전체(280)에 의해 충진되지 않은 잔여 영역을 제2 유전체(290)로 충진한다. 이처럼 다중 깊이 트렌치(211) 전체를 제1 유전체(280)로 충진할 수 없는 이유는 제1 유전체(280)가 HDP(high density plasma) 공정에 의해 증착되기 때문이다. 즉, 측벽들(213a, 214b, 도 19 참조)에 증착되는 두께가 바닥면들(213a, 213b)에 비해 매우 미미하므로, 다중 깊이 트렌치(211)를 전부 충진하려면 공정 시간이 매우 길고 비효율적이다. 그리하여, 제1 유전체(280)에 의해 충진되지 않은 다중 깊이 트렌치(211)의 잔여 영역을 LPCVD 방법으로 충진하는 것이다. LPCVD 방법에 의하면 유전체가 컨포멀하게(conformally) 증착되기 때문에 측벽과 바닥면에서 같은 비율로 증착이 이루어지도록 다중 깊이 트렌치(211)가 충진된다. 제2 유전체(290)는 제1 유전체(280)와 마찬가지로 실리콘 산화막이 적용된다. 하지만 대안적인 다른 실시예들에서 제2 유전체(290)는 제1 유전체(280)와는 다른 물질인 폴리실리콘이 적용될 수도 있다. 제2 유전체(290)는 CVD 공정에 의해 증착되며, 보다 구체적으로는 LP CVD(Low Pressure CVD) 공정에 의해 증착된다. See FIG. Next, in the multi-depth trench 211, the remaining area that is not filled by the first dielectric body 280 is filled with the second dielectric body 290. The reason why the entirety of the multiple depth trenches 211 can not be filled with the first dielectric material 280 is because the first dielectric material 280 is deposited by a high density plasma (HDP) process. That is, since the thickness deposited on the sidewalls 213a and 214b (see FIG. 19) is very small compared to the bottom surfaces 213a and 213b, the process time is very long and inefficient to completely fill the multiple depth trenches 211. Thus, the remaining region of the multiple depth trenches 211 not filled by the first dielectric body 280 is filled by the LPCVD method. According to the LPCVD method, since the dielectric is conformally deposited, the multi-depth trenches 211 are filled so that deposition occurs at the same ratio on the sidewalls and the bottom surface. The second dielectric layer 290 is formed of a silicon oxide layer, like the first dielectric layer 280. However, in alternate embodiments, the second dielectric 290 may be polysilicon, which is a different material than the first dielectric 280. The second dielectric 290 is deposited by a CVD process, more specifically by LP CVD (Low Pressure CVD) process.

경사면들(281a, 281b, 281c, 281d)을 갖는 제1 유전체(280)가 선행적으로 증착되었기 때문에, 제2 유전체(290)가 다중 깊이 트렌치(211) 내의 모서리 영역들(E1, E2, E3, E4)에서 과도하게 증착되는 것이 방지될 수 있다. 따라서, 모서리 영역들(E1, E2, E3, E4)에서 제2 유전체(290)가 과도하게 증착됨으로 인해 발생될 수 있는 쉘로우 트렌치(212) 내에서의 보이드 생성이 방지될 수 있다.Since the first dielectric 280 having the inclined planes 281a, 281b, 281c and 281d has been deposited in advance, the second dielectric 290 is formed in the corner areas E1, E2, E3 in the multiple depth trench 211 , E4) can be prevented from being excessively deposited. Therefore, void generation in the shallow trench 212, which may occur due to excessive deposition of the second dielectric material 290 in the edge regions E1, E2, E3, E4, can be prevented.

도 21을 참조한다. 마지막으로, CMP(Chemical Mechanical Planarization) 공정에 의해 제2 유전체(290)의 상면을 평탄화한다.See FIG. Finally, the upper surface of the second dielectric 290 is planarized by a CMP (Chemical Mechanical Planarization) process.

이하에서는 도 22를 참조하여 본 발명의 제3 실시예에 따른 반도체 소자(300)를 설명한다. 도 22는 본 발명의 제3 실시예에 따른 반도체 소자(300)의 개략적인 단면도이다. 엄밀히 말해서, 도 22에 도시된 반도체 소자(300)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.Hereinafter, a semiconductor device 300 according to a third embodiment of the present invention will be described with reference to FIG. 22 is a schematic cross-sectional view of a semiconductor device 300 according to a third embodiment of the present invention. Strictly speaking, it should be noted that the semiconductor device 300 shown in FIG. 22 shows an inactive region (or device isolation region) of a semiconductor device formed between active regions of the semiconductor device.

도 22를 참조하면, 제3 실시예에 따른 반도체 소자(300)는, 다중 깊이 트렌치(311)가 형성된 반도체 기판(310)과, 다중 깊이 트렌치(311) 내에 충진된 제1 및 제2 유전체(380, 390)를 포함한다.22, the semiconductor device 300 according to the third embodiment includes a semiconductor substrate 310 on which a multi-depth trench 311 is formed, a first and a second dielectric (not shown) filled in the multiple depth trench 311, 380, 390).

다중 깊이 트렌치(311)는 상측에 배치된 하나의 쉘로우 트렌치(312)와 하측에 배치된 3개의 딥 트렌치들(313, 314, 315)을 포함한다. 이들 딥 트렌치들(313, 314, 315)은 서로 이격되어 있으며, 그것들 중에서 중앙에 배치된 딥 트렌치(313)는 측면 딥 트렌치들(314, 315)에 비해 더 깊고 두껍게 형성된다. 이처럼 제3 실시예의 반도체 소자(300)는 다중 깊이 트렌치(311)가 3개의 딥 트렌치들(313, 314, 315)을 포함한다는 점에서 전술한 제1 실시예의 반도체 소자(100)와 구별된다.The multi-depth trench 311 includes one shallow trench 312 disposed on the upper side and three deep trenches 313, 314, and 315 disposed on the lower side. These deep trenches 313, 314 and 315 are spaced apart from each other, and a deep trench 313 disposed at the center among them is formed deeper and thicker than the side deep trenches 314 and 315. As such, the semiconductor device 300 of the third embodiment is distinguished from the semiconductor device 100 of the first embodiment described above in that the multiple depth trenches 311 include three deep trenches 313, 314, and 315.

제3 실시예의 반도체 소자(300)는 전술한 제2 실시예의 반도체 소자(200)의 제조 방법과 거의 유사한 제조 방법에 의해 제조될 수 있다. 다만, 도 16에 도시된 바와 같이 제2 실시예의 반도체 소자(200)의 경우에는 2개의 딥 트렌치들(213, 214)을 형성하는데 단지 하나의 제2 감광막(270)이 사용되는 반면, 제3 실시예의 반도체 소자(300)의 경우에는 중앙에 배치된 딥 트렌치(313)에 대해 하나의 제2 감광막(미도시)이 사용되고 양측에 배치된 다른 두 개의 딥 트렌치(314, 315)에 대해 다른 하나의 제2 감광막(미도시)이 사용된다. 예로써, 하나의 제2 감광막을 사용하여 양측의 딥 트렌치들(314, 315)을 형성한 후 다른 하나의 제2 감광막을 사용하여 중앙의 딥 트렌치(313)를 형성할 수 있다. 이때 중앙의 딥 트렌치들(313)을 형성하는 과정에서 앞서 형성된 양측의 딥 트렌치들(314, 315)는 더 식각되지 않도록 감광막에 의해 채워져야 한다.The semiconductor device 300 of the third embodiment can be manufactured by a manufacturing method almost similar to the manufacturing method of the semiconductor device 200 of the second embodiment described above. 16, only one second photoresist film 270 is used to form the two deep trenches 213 and 214 in the case of the semiconductor device 200 of the second embodiment, In the case of the semiconductor device 300 of the embodiment, one second photoresist film (not shown) is used for the deep trench 313 arranged at the center, and another two deep trenches 314 and 315 (Not shown) is used. For example, the deep trenches 314 and 315 on both sides may be formed by using a single second photoresist layer, and a deep trench 313 may be formed by using the second photoresist layer. At this time, in the process of forming the deep trenches 313 at the center, the deep trenches 314 and 315 formed on both sides previously formed must be filled with the photoresist film so as not to be further etched.

전술한 반도체 소자들(100, 200)과 유사하게, 제3 실시예의 반도체 소자(300)에서도 제1 유전체(380)는 쉘로우 트렌치(312)의 바닥면(312a)에 대해 대략 60°의 경사각(α)을 가지고 기울어진 경사면들(381a, 381b, 381c, 381d, 381e, 381f)을 갖는다. 대안적인 다른 실시예에서 상기 경사각(α)은 60°보다 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다.Similar to the semiconductor devices 100 and 200 described above, in the semiconductor device 300 of the third embodiment, the first dielectric material 380 is formed on the bottom surface 312a of the shallow trench 312 at an inclination angle 381b, 381c, 381d, 381e, and 381f inclined with a predetermined angle? In alternate embodiments, the angle of inclination may be less than or greater than 60 degrees (e.g., 30 degrees, 45 degrees, 70 degrees, 80 degrees, etc.), preferably between 30 degrees and 80 degrees.

제1 유전체(280)가 쉘로우 트렌치(312)의 바닥면(312a)에 대한 경사각(α)을 가지고 선행적으로 증착됨으로써 쉘로우 트렌치(312)와 딥 트렌치들(313, 314, 315) 간의 경계 부근에 형성되는 모서리 영역들(E1, E2, E3, E4, E5, E6)에 후속 증착되는 제2 유전체(390)는 과도하게 증착되는 것이 방지될 수 있다. 따라서, 제2 유전체(390)가 충진되는 도중, 상기 모서리 영역들 사이의 공간들(즉, E1과 E2 사이 공간, E3과 E4 사이 공간, 및 E5와 E6 사이 공간)에 아치 형상의 차단막들이 형성됨으로 인해 쉘로우 트렌치(312) 내에 보이드가 생성되는 것이 방지될 수 있다.The first dielectric layer 280 is deposited in advance with the inclination angle a of the shallow trench 312 with respect to the bottom surface 312a so that the vicinity of the boundary between the shallow trench 312 and the deep trenches 313, The second dielectric 390 to be subsequently deposited on the edge regions E1, E2, E3, E4, E5, and E6 formed in the second dielectric layer 390 can be prevented from being excessively deposited. Thus, during the filling of the second dielectric 390, arcuate shielding films are formed between the corner areas (i.e., the space between E1 and E2, the space between E3 and E4, and the space between E5 and E6) The generation of voids in the shallow trenches 312 can be prevented.

제3 실시예의 반도체 소자(300)에 의하면 3개의 딥 트렌치(313, 314, 314)가 구비됨으로써 단지 하나의 딥 트렌치가 구비된 제1 실시예의 반도체 소자(100, 도 1 참조)에 비하여 웰간 내압(breakdown volatage)이 보다 증가될 수 있는 추가적인 이점이 있다.The semiconductor device 300 of the third embodiment is provided with three deep trenches 313, 314 and 314 so that compared with the semiconductor device 100 (see Fig. 1) of the first embodiment in which only one deep trench is provided, there is an additional advantage that the breakdown volatage can be increased.

미설명 부호 320은 패드 산화막(330) 및 패드 질화막(340)으로 구성되는 제1 하드마스크층이다.Reference numeral 320 denotes a first hard mask layer composed of a pad oxide film 330 and a pad nitride film 340.

이하에서는 도 23을 참조하여 본 발명의 제4 실시예에 따른 반도체 소자(400)를 설명한다. 도 23은 본 발명의 제4 실시예에 따른 반도체 소자(400)의 개략적인 단면도이다. 엄밀히 말해서, 도 23에 도시된 반도체 소자(400)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.Hereinafter, a semiconductor device 400 according to a fourth embodiment of the present invention will be described with reference to FIG. 23 is a schematic cross-sectional view of a semiconductor device 400 according to a fourth embodiment of the present invention. Strictly speaking, it is noted that the semiconductor device 400 shown in FIG. 23 is an inactive region (or device isolation region) of a semiconductor device formed between active regions of the semiconductor device.

도 23을 참조하면, 제4 실시예에 따른 반도체 소자(400)는, 다중 깊이 트렌치(411)가 형성된 반도체 기판(410)과, 다중 깊이 트렌치(411) 내에 충진된 제1 및 제2 유전체(480, 490)를 포함한다.23, the semiconductor device 400 according to the fourth embodiment includes a semiconductor substrate 410 on which a multi-depth trench 411 is formed, a first and a second dielectric body 412 filled in the multiple depth trench 411, 480, 490).

다중 깊이 트렌치(411)는 상측에 배치된 하나의 쉘로우 트렌치(412)와 하측에 배치된 딥 트렌치(413)를 포함한다. 여기서 딥 트렌치(413)는 제1 딥 트렌치부(413a)와 제2 딥 트렌치부(413b)로 이루어져 있으며, 제2 딥 트렌치부(413b)는 제1 딥 트렌치부(413a)에 비해 더 깊게 형성된다. 이처럼 제4 실시예의 반도체 소자(400)는 다중 깊이 트렌치(411)에 구비된 딥 트렌치(413)가 제1 및 제2 딥 트렌치부들(413a, 413b)로 이루어져 있으며 이들 제1 및 제2 딥 트렌치부들(413a, 413b) 간의 경계에 단차(step)가 있다는 점에서 전술한 제1 실시예의 반도체 소자(100, 도 1 참조)와 구별된다.The multi-depth trench 411 includes one shallow trench 412 disposed on the upper side and a deep trench 413 disposed on the lower side. The deep trench portion 413 includes the first deep trench portion 413a and the second deep trench portion 413b and the second deep trench portion 413b is formed deeper than the first deep trench portion 413a do. As described above, in the semiconductor device 400 of the fourth embodiment, the deep trenches 413 provided in the multi-depth trenches 411 are composed of the first and second deep trenches 413a and 413b, Is distinguished from the semiconductor element 100 (see Fig. 1) of the first embodiment described above in that there is a step at the boundary between the portions 413a and 413b.

제4 실시예의 반도체 소자(400)는 전술한 제1 실시예의 반도체 소자(100)의 제조 방법과 거의 유사한 제조 방법에 의해 제조될 수 있다. 다만, 도 7에 도시된 바와 같이 제1 실시예의 반도체 소자(100)의 경우에는 딥 트렌치(13)를 형성하는데 단지 하나의 제2 감광막(70)이 사용되는 반면, 제4 실시예의 반도체 소자(400)의 경우에는 제1 딥 트렌치부(413a)에 대해 하나의 제2 감광막(미도시)이 사용되고 제2 딥 트렌치부(413b)에 대해 다른 하나의 제2 감광막(미도시)이 사용된다. 예를 들어, 하나의 제2 감광막을 사용하여 제1 딥 트렌치부(413a)를 형성한 후 다른 하나의 제2 감광막을 사용하여 제2 딥 트렌치 트렌치(413b)를 형성할 수 있으며, 이때 제2 딥 트렌치부(413b)를 형성하는 과정에서 앞서 형성된 제1 딥 트렌치부(413a)는 더 식각되지 않도록 감광막에 의해 채워져야 한다.The semiconductor device 400 of the fourth embodiment can be manufactured by a manufacturing method almost similar to that of the semiconductor device 100 of the first embodiment described above. 7, only one second photoresist film 70 is used to form the deep trench 13 in the case of the semiconductor device 100 of the first embodiment, whereas the semiconductor device 100 of the fourth embodiment 400, one second photoresist layer (not shown) is used for the first deep trench portion 413a and another second photoresist layer (not shown) for the second deep trench portion 413b is used. For example, after forming the first deep trench portion 413a using one second photoresist layer, the second deep trench trench 413b may be formed using the other second photoresist layer, In the process of forming the deep trench portion 413b, the first deep trench portion 413a formed previously must be filled with the photoresist film so as not to be further etched.

전술한 반도체 소자들(100, 200, 300)과 유사하게, 제4 실시예의 반도체 소자(400)에서도 제1 유전체(480)는 쉘로우 트렌치(412)의 바닥면(412a)에 대해 대략 60°의 경사각(α)을 가지고 기울어진 경사면들(481a, 481b)을 갖는다. 대안적인 다른 실시예에서 상기 경사각(α)은 60°보다 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다.Similar to the semiconductor devices 100, 200 and 300 described above, in the semiconductor device 400 of the fourth embodiment, the first dielectric 480 is formed at an angle of about 60 degrees with respect to the bottom surface 412a of the shallow trench 412 And inclined surfaces 481a and 481b inclined with the inclination angle alpha. In alternate embodiments, the angle of inclination may be less than or greater than 60 degrees (e.g., 30 degrees, 45 degrees, 70 degrees, 80 degrees, etc.), preferably between 30 degrees and 80 degrees.

제1 유전체(480)가 쉘로우 트렌치(412)의 바닥면(412a)에 대한 경사각(α)을 가지고 선행적으로 증착됨으로써, 쉘로우 트렌치(412)와 딥 트렌치들(413) 간의 경계 부근에 형성되는 모서리 영역들(E1, E2)에서 제2 유전체(490)가 과도하게 증착되는 것이 방지될 수 있다. 따라서, 제2 유전체(490)가 충진되는 도중, 상기 모서리 영역들 사이의 공간들(즉, E1과 E2 사이 공간)에 아치 형상의 차단막들이 형성됨으로 인해 쉘로우 트렌치(412) 내에 보이드가 생성되는 것이 방지될 수 있다.The first dielectric 480 is formed in proximity to the boundary between the shallow trench 412 and the deep trenches 413 by being deposited in advance with an inclination angle a with respect to the bottom surface 412a of the shallow trench 412 Excessive deposition of the second dielectric material 490 in the edge regions E1, E2 can be prevented. Thus, voids are created in the shallow trenches 412 due to the formation of arch-shaped barrier films in the spaces between the corner areas (i.e., the space between E1 and E2) during the filling of the second dielectric 490 Can be prevented.

제4 실시예의 반도체 소자(400)에 의하면 딥 트렌치(413)가 다른 깊이의 제1 및 제2 트렌치부들(413a, 414b)로 이루어짐으로써 제1 실시예의 반도체 소자(100, 도 1 참조)에 비하여 웰간 내압(breakdown volatage)이 보다 증가될 수 있는 추가적인 이점이 있다. 특히, 제4 실시예의 반도체 소자(400)는, 제1 딥 트렌치부(413a) 측에 상대적으로 낮은 동작전압(예로써, 1 ~ 100 V)의 활성영역이 형성되고 제2 딥 트렌치부(413b) 측에 상대적으로 높은 동작전압(예로써, 100 ~ 1000 V)의 활성영역이 형성되는 구조에 적용될 경우, 이들 저전압영역과 고전압영역 사이의 웰간 내압을 효과적으로 증가시킬 수 있는 이점이 있다.According to the semiconductor device 400 of the fourth embodiment, the deep trenches 413 are composed of the first and second trench portions 413a and 414b having different depths, compared to the semiconductor device 100 (see FIG. 1) of the first embodiment. There is an additional advantage that the breakdown volatage can be further increased. Particularly, in the semiconductor device 400 of the fourth embodiment, the active region having a relatively low operating voltage (for example, 1 to 100 V) is formed on the side of the first deep trench portion 413a and the active region of the second deep trench portion 413b (For example, 100 to 1000 V) are formed on the side of the low-voltage region and the high-voltage region, respectively.

이상 설명한 바와 같이, 본 발명에 의하면, 쉘로우 트렌치 형성시 감광막이 아닌 하드마스크층을 사용함으로써 딥 트렌치의 바닥면 부근에 노치가 형성되는 것을 방지할 수 있다.As described above, according to the present invention, when a shallow trench is formed, a notch can be prevented from being formed near the bottom surface of the deep trench by using a hard mask layer instead of a photoresist.

또한, 본 발명에 의하면, 딥 트렌치를 형성한 후 쉘로우 트렌치를 형성함으로써 딥 트렌치의 상단부에 존재하는 언더컷 및 거친 표면을 제거할 수 있다.In addition, according to the present invention, it is possible to remove the undercut and the rough surface existing at the upper end of the deep trench by forming the shallow trench after forming the deep trench.

그리고, 본 발명에 의하면, 다중 깊이 트렌치의 쉘로우 트렌치에 경사면을 갖는 제1 유전체를 먼저 충진한 후 다중 깊이 트렌치의 나머지 영역을 제2 유전체로 충진함으로써 다중 깊이 트렌치를 제2 유전체로 충진하는 과정에서 쉘로우 트렌치 내부에 보이드가 생성되는 것을 방지할 수 있다.According to the present invention, a process of filling a multi-depth trench with a second dielectric by first filling a first dielectric having an inclined plane with a shallow trench and then filling the remaining region of the multiple depth trench with a second dielectric, It is possible to prevent voids from being generated in the shallow trench.

결과적으로, 본 발명에 의하면, 상기 노치, 언더컷, 거친 표면 및 보이드 와 같은 결함들을 방지함으로써 보다 안정화된 동작 특성을 나타내는 반도체 소자를 제공할 수 있다.As a result, according to the present invention, it is possible to provide a semiconductor device that exhibits more stable operating characteristics by preventing defects such as notches, undercuts, rough surfaces, and voids.

100 : 반도체 소자(제1 실시예) 10 : 반도체 기판
11 : 다중 깊이 트렌치 13 : 딥 트렌치
15 : 쉘로우 트렌치 20 : 제1 하드마스크층
30 : 패드 산화막 40 : 패드 질화막
50 : 제1 감광막 60 : 제2 하드마스크층
70 : 제2 감광막 80 : 제1 유전체
81a, 81b : 경사면 90 : 제2 유전체
200 : 반도체 소자(제2 실시예) 300 : 반도체 소자(제3 실시예)
400 : 반도체 소자(제4 실시예)100: semiconductor element (first embodiment) 10: semiconductor substrate
11: Multiple depth trench 13: Deep trench
15: shallow trench 20: first hard mask layer
30: pad oxide film 40: pad nitride film
50: first photosensitive film 60: second hard mask layer
70: second photosensitive film 80: first dielectric
81a, 81b: sloped surface 90: second dielectric
200: semiconductor element (second embodiment) 300: semiconductor element (third embodiment)
400: semiconductor element (fourth embodiment)

Claims (19)

반도체 기판;
상기 반도체 기판에 형성된 하나의 쉘로우 트렌치;
상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치;
상기 쉘로우 및 딥 트렌치의 일부 영역에 형성되는 제1 유전체; 및
상기 쉘로우 및 딥 트렌치의 나머지 영역에 형성된 제2 유전체;를 포함하고,
상기 제1 유전체는
상기 쉘로우 트렌치의 코너에 형성된 코너 포션; 및
상기 코너 포션과 일정 간격 떨어져 형성되고 상기 딥 트렌치의 바닥면에 형성된 바텀 포션;을 포함하고,
상기 반도체 기판의 표면과 수직인 방향을 기준으로, 상기 코너 포션의 단면적은 상기 바텀 포션의 단면적보다 큰 것을 특징으로 하는 반도체 소자.
A semiconductor substrate;
A shallow trench formed in the semiconductor substrate;
One deep trench disposed below the shallow trench;
A first dielectric formed in a portion of the shallow and deep trench; And
And a second dielectric formed in the remaining region of the shallow and deep trench,
The first dielectric
A corner potion formed at a corner of the shallow trench; And
And a bottom potion spaced apart from the corner potion and formed on a bottom surface of the deep trench,
Wherein a cross-sectional area of the corner portion is larger than a cross-sectional area of the bottom portion based on a direction perpendicular to the surface of the semiconductor substrate.
제1항에 있어서,
상기 코너 포션의 경사면은 상기 쉘로우 트렌치의 바닥면에 대하여 30° 내지 80° 범위의 각도를 갖는 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
Wherein an inclined surface of the corner portion has an angle in a range of 30 DEG to 80 DEG with respect to a bottom surface of the shallow trench.
제1항에 있어서,
상기 제1 및 제2 유전체는 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
Wherein the first and second dielectric layers comprise a silicon oxide layer.
제1항에 있어서,
상기 제1 유전체는 HDP CVD 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
Wherein the first dielectric comprises an HDP CVD oxide film.
제1항에 있어서,
상기 제1 유전체는 상기 딥 트렌치의 측벽에 형성되는 측벽 포션;을 더 포함하는 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
Wherein the first dielectric further comprises a side wall portion formed on a sidewall of the deep trench.
제1항에 있어서,
상기 딥 트렌치는 서로 이격된 한 쌍의 딥 트렌치를 갖는 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
Wherein the deep trench has a pair of deep trenches spaced apart from each other.
제1항에 있어서,
상기 딥 트렌치는 서로 이격된 세 개의 딥 트렌치들을 갖는 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
Wherein the deep trench has three deep trenches spaced apart from each other.
제7항에 있어서,
상기 세 개의 딥 트렌치들 중에서 중앙에 배치된 딥 트렌치는 동일 형상을 갖는 다른 두 개의 트렌치들에 비해 더 깊게 형성되는 것을 특징으로 하는 반도체 소자.
8. The method of claim 7,
And a deep trench disposed at the center of the three deep trenches is formed deeper than the other two trenches having the same shape.
반도체 기판;
상기 반도체 기판에 형성된 하나의 쉘로우 트렌치;
상기 쉘로우 트렌치의 하측에 배치되는 하나의 딥 트렌치;
상기 쉘로우 및 딥 트렌치의 일부 영역에 형성되는 제1 유전체; 및
상기 쉘로우 및 딥 트렌치의 나머지 영역에 형성된 제2 유전체;를 포함하고,
상기 딥 트렌치는
한 쌍의 딥 트렌치 부의 제1 딥 트렌치 부;
상기 제1 딥 트렌치 부의 깊이보다 작은 깊이를 갖는 제2 딥 트렌치 부; 및
제1 트렌치 부 및 제2 딥 트렌치 부의 경계에 형성되는 스텝;을 포함하고,
상기 제1 유전체는
상기 쉘로우 트렌치의 코너에 형성된 코너 포션;
상기 딥 트렌치의 바닥면에 형성된 바텀 포션;을 포함하고,
상기 반도체 기판의 표면과 수직인 방향을 기준으로, 상기 코너 포션의 단면적은 상기 바텀 포션의 단면적보다 큰 것을 특징으로 하는 반도체 소자.
A semiconductor substrate;
A shallow trench formed in the semiconductor substrate;
One deep trench disposed below the shallow trench;
A first dielectric formed in a portion of the shallow and deep trench; And
And a second dielectric formed in the remaining region of the shallow and deep trench,
The deep trench
A first deep trench portion of a pair of deep trench portions;
A second deep trench portion having a depth smaller than a depth of the first deep trench portion; And
And a step formed at a boundary between the first trench portion and the second deep trench portion,
The first dielectric
A corner potion formed at a corner of the shallow trench;
And a bottom potion formed on a bottom surface of the deep trench,
Wherein a cross-sectional area of the corner portion is larger than a cross-sectional area of the bottom portion based on a direction perpendicular to the surface of the semiconductor substrate.
제9항에 있어서,
상기 쉘로우 트렌치는 5μm 내지 7μm 범위의 폭을 갖는 것을 특징으로 하는 반도체 소자.
10. The method of claim 9,
Wherein the shallow trench has a width in the range of 5 mu m to 7 mu m.
제9항에 있어서,
상기 제1 유전체는 상기 딥 트렌치의 측벽에 형성되는 측벽 포션;을 더 포함하고, 상기 바텀 포션의 두께는 상기 측벽 포션의 두께보다 큰 것을 특징으로 하는 반도체 소자.
10. The method of claim 9,
Wherein the first dielectric comprises a sidewall portion formed on a sidewall of the deep trench, wherein the bottom portion is thicker than the sidewall portion.
반도체 기판;
상기 반도체 기판에 형성된 하나의 쉘로우 트렌치;
상기 쉘로우 트렌치의 하측에 배치되는 한 쌍의 딥 트렌치;
상기 쉘로우 및 딥 트렌치의 일부 영역에 형성되는 제1 유전체; 및
상기 쉘로우 및 딥 트렌치의 나머지 영역에 형성된 제2 유전체;를 포함하고,
상기 제1 유전체는
상기 쉘로우 트렌치의 코너에 형성된 코너 포션;
상기 딥 트렌치의 바닥면에 형성된 바텀 포션; 및
상기 한 쌍의 딥 트렌치 사이에 위치하는 상기 쉘로우 트렌치의 수평면에 형성되는 미들 포션;을 포함하고,
상기 반도체 기판의 표면과 수직인 방향을 기준으로, 상기 코너 포션의 단면적은 상기 바텀 포션의 단면적보다 큰 것을 특징으로 하는 반도체 소자.
A semiconductor substrate;
A shallow trench formed in the semiconductor substrate;
A pair of deep trenches disposed under the shallow trench;
A first dielectric formed in a portion of the shallow and deep trench; And
And a second dielectric formed in the remaining region of the shallow and deep trench,
The first dielectric
A corner potion formed at a corner of the shallow trench;
A bottom potion formed on a bottom surface of the deep trench; And
And a middle potion formed on a horizontal plane of the shallow trench located between the pair of deep trenches,
Wherein a cross-sectional area of the corner portion is larger than a cross-sectional area of the bottom portion based on a direction perpendicular to the surface of the semiconductor substrate.
제 12항에 있어서,
상기 제1 유전체는 상기 딥 트렌치의 측벽에 형성되는 측벽 포션;을 더 포함하고, 상기 바텀 포션의 두께는 상기 측벽 포션의 두께보다 큰 것을 특징으로 하는 반도체 소자.
13. The method of claim 12,
Wherein the first dielectric comprises a sidewall portion formed on a sidewall of the deep trench, wherein the bottom portion is thicker than the sidewall portion.
제12항에 있어서,
상기 제1 유전체는 HDP CVD 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
13. The method of claim 12,
Wherein the first dielectric comprises an HDP CVD oxide film.
제12항에 있어서,
상기 하나의 쉘로우 트렌치 및 한 쌍의 딥 트렌치의 측벽 상에 형성된 라이너;를 더 포함하고,
상기 라이너는 산화물 및 질화물로 구성된 그룹으로부터 선택된 물질로 형성되는 것을 특징으로 하는 반도체 소자.
13. The method of claim 12,
And a liner formed on the sidewalls of the one shallow trench and the pair of deep trenches,
Wherein the liner is formed of a material selected from the group consisting of oxides and nitrides.
제 1, 9 및 12항 중 어느 한 항에 있어서,
상기 제2 유전체는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
The method according to any one of claims 1, 9 and 12,
Wherein the second dielectric comprises polysilicon. ≪ RTI ID = 0.0 > 11. < / RTI >
제1항에 있어서,
상기 제1 유전체는 폴리실리콘인 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
Wherein the first dielectric is polysilicon.
제9항에 있어서,
상기 제1 유전체는 폴리실리콘인 것을 특징으로 하는 반도체 소자.
10. The method of claim 9,
Wherein the first dielectric is polysilicon.
제 1, 9 및 12항 중 어느 한 항에 있어서,
상기 쉘로우 트렌치의 깊이보다 상기 딥 트렌치의 깊이가 더 깊은 것을 특징으로 하는 반도체 소자.

The method according to any one of claims 1, 9 and 12,
Wherein a depth of the deep trench is deeper than a depth of the shallow trench.

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