KR20120045985A - Semiconductor and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent notch formation near the bottom surface of a deep trench using a hard mask layer which is not a photosensitive film in a shallow trench formation process. CONSTITUTION: A multi-depth trench(11) includes a shallow trench and a deep trench(13) which is arranged on the lower side of the shallow trench. A dielectric substance comprises a first dielectric substance(80) and a second dielectric substance. The first dielectric substance partially fills the shallow trench. The second dielectric substance fills a remaining region of the multi-depth trench after being filled with the first dielectric substance. The first dielectric substance is extended to an upper side from an edge region in which a sidewall of the deep trench and the bottom surface of the shallow trench are connected. The first dielectric substance has inclined surfaces(81a,81b) with respect to the bottom surface of the shallow trench.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 소자분리영역(비활성영역)에 쉘로우 트렌치 깊이(shallow trench depth)와 딥 트렌치 깊이(deep trench depth)를 갖는 다중 깊이 트렌치(multi depth trench)가 형성된 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a multi depth trench having a shallow trench depth and a deep trench depth in an isolation region (inactive region). The present invention relates to a semiconductor device having a trench) and a method of manufacturing the same.

반도체 소자의 활성영역들을 전기적으로 분리하는 기술들 중의 하나로서 소자분리영역(비활성영역)에 트렌치를 형성하고 그 내부에 절연 물질인 유전체를 충진하는 트렌치 격리(trench isolation) 방법을 들 수 있다.One technique for electrically separating active regions of a semiconductor device is a trench isolation method of forming a trench in an isolation region (inactive region) and filling a dielectric material therein with an insulating material therein.

트렌치 격리 방법을 사용하는 경우 저전압 소자의 소자분리영역에는 상대적으로 깊이가 얕은 쉘로우 트렌치(shallow trench)가 형성되고 고전압 소자의 소자분리영역에는 상대적으로 깊이가 깊은 딥 트렌치(deep trench)가 형성된다.When the trench isolation method is used, shallow shallow trenches are formed in the device isolation region of the low voltage device, and deep trenches are formed in the device isolation region of the high voltage device.

그런데 집적도가 높은 반도체 소자(예로써, 0.25 ㎛ 기술 이하)의 경우 중첩된 쉘로우 트렌치와 딥 트렌치를 포함하는 다중 깊이 트렌치(multi depth trench)가 적용되기도 한다.However, in the case of highly integrated semiconductor devices (for example, 0.25 μm or less), a multi depth trench including overlapping shallow trenches and deep trenches may be applied.

다중 깊이 트렌치를 형성하기 위해 쉘로우 트렌치를 먼저 형성한 후 그 쉘로우 트렌치의 바닥으로부터 딥 트렌치를 형성하는 방법이 가능하다. 이러한 경우, 딥 트렌의 상단부에는 과도한 식각으로 인한 언더컷(undercut) 및 불량한 거칠기(roughness)가 나타날 수 있다.It is possible to form a shallow trench first to form a multi-depth trench and then to form a deep trench from the bottom of the shallow trench. In this case, undercut and poor roughness due to excessive etching may appear at the upper end of the deep trench.

또한, 다중 깊이 트렌치를 형성하기 위해 딥 트렌치 및 쉘로우 트렌치의 형성을 위한 제1 및 제2 감광막이 적용될 수 있는데, 이러한 경우 다중 깊이 트렌치에 도포되었던 제2 감광막 중 일부분이 딥 트렌치의 바닥에 잔류함으로써 딥 트렌치의 바닥 부근에 노치(notch)가 발생될 수 있다.In addition, the first and second photoresist films for forming the deep trenches and shallow trenches may be applied to form a multi-depth trench, in which case a portion of the second photoresist film applied to the multi-depth trenches remains at the bottom of the deep trench. Notches may occur near the bottom of the deep trench.

그리고, 다중 깊이 트렌치를 유전체로 충진하는 과정에서 딥 트렌치와 쉘로우 트렌치의 경계 부근에서 유전체가 과도하게 증착될 수 있으며, 그로 인하여 쉘로우 트렌치의 내부에는 보이드(void)가 생성될 수 있다.In the process of filling the multi-depth trench with the dielectric, the dielectric may be excessively deposited near the boundary between the deep trench and the shallow trench, and thus voids may be generated inside the shallow trench.

이상 열거한 언더컷, 불량한 거칠기, 노치 및 보이드는 반도체 소자의 특성을 악화시킬 수 있는, 즉 반도체 소자의 안정성을 해칠 수 있는 결함으로 작용할 수 있다.The undercuts, poor roughness, notches and voids enumerated above may act as defects that may deteriorate the characteristics of the semiconductor element, i.e., impair the stability of the semiconductor element.

따라서, 본 발명의 목적은 상기의 언더컷, 불량한 거칠기, 노치 및/또는 보이드와 같은 결함들의 발생을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a semiconductor device capable of preventing the occurrence of defects such as undercuts, poor roughness, notches and / or voids, and a method of manufacturing the same.

상기 목적을 달성하기 위해, 본 발명은, 다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 적어도 하나의 딥 트렌치를 포함하는 반도체 기판; 및 상기 다중 깊이 트렌치를 충진하는 유전체;를 포함하며, 상기 유전체는, 상기 쉘로우 트렌치를 부분적으로 충진하는 제1 유전체; 및 상기 제1 유전체가 충진된 후 상기 다중 깊이 트렌치의 나머지 영역을 충진하는 제2 유전체;를 포함하며, 상기 제1 유전체는, 상기 쉘로우 트렌치의 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리 영역으로부터 상측으로 연장되며 상기 쉘로우 트렌치의 바닥면에 대해 경사진 경사면을 갖는 것을 특징으로 하는, 반도체 소자를 제공한다.In order to achieve the above object, the present invention provides a semiconductor substrate in which a multi-depth trench is formed, wherein the multi-depth trench includes one shallow trench and at least one deep trench disposed under the shallow trench; And a dielectric filling the multi-depth trench, wherein the dielectric comprises: a first dielectric partially filling the shallow trench; And a second dielectric filling the remaining region of the multi-depth trench after the first dielectric is filled, wherein the first dielectric is formed from an edge region where a bottom surface of the shallow trench and a sidewall of the deep trench meet. The semiconductor device is characterized in that it has an inclined surface extending upwardly and inclined with respect to the bottom surface of the shallow trench.

상기 경사면의 경사각은 대략 30°내지 80°일 수 있다.The inclination angle of the inclined surface may be approximately 30 ° to 80 °.

상기 제1 유전체 및 상기 제2 유전체는 실리콘 산화막일 수 있다.The first dielectric material and the second dielectric material may be silicon oxide layers.

상기 제1 유전체는 HDP CVD 공정에 의해 증착되며, 상기 제2 유전체는 LP CVD 공정에 의해 증착될 수 있다.The first dielectric may be deposited by an HDP CVD process, and the second dielectric may be deposited by an LP CVD process.

상기 적어도 하나의 딥 트렌치는 균일한 폭을 가진 단지 하나의 딥 트렌치로 이루어질 수 있다.The at least one deep trench may consist of only one deep trench having a uniform width.

상기 적어도 하나의 딥 트렌치는 동일한 폭과 깊이를 가지며 서로 이격된 한 쌍의 딥 트렌치를 가질 수 있다.The at least one deep trench may have a pair of deep trenches having the same width and depth and spaced apart from each other.

상기 적어도 하나의 딥 트렌치는 서로 이격된 세 개의 딥 트렌치들을 가질 수 있다.The at least one deep trench may have three deep trenches spaced apart from each other.

상기 세 개의 딥 트렌치들 중에서 중앙에 배치된 딥 트렌치는 동일 형상을 갖는 다른 두 개의 트렌치들에 비해 더 깊게 형성될 수 있다.The deep trench disposed in the center of the three deep trenches may be formed deeper than the other two trenches having the same shape.

상기 적어도 하나의 딥 트렌치는 제1 딥 트렌치부 및 상기 제1 딥 트렌치부에 비해 얕은 깊이를 갖는 제2 딥 트렌치부로 이루어진 하나의 딥 트렌치를 가지며, 상기 제1 딥 트렌치부와 상기 제2 딥 트렌치부 간의 경계에는 단차가 형성될 수 있다.The at least one deep trench has one deep trench consisting of a first deep trench portion and a second deep trench portion having a shallower depth than the first deep trench portion, and the first deep trench portion and the second deep trench portion. A step may be formed at the boundary between the sections.

상기 목적을 달성하기 위해, 본 발명은 또한, (a) 반도체 기판에 다중 깊이 트렌치를 형성하는 단계로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 적어도 하나의 딥 트렌치를 포함하는, 다중 깊이 트렌치 형성 단계; 및 (b) 상기 다중 깊이 트렌치에 유전체를 충진하는 단계;를 포함하며, 상기 (b) 단계는, (b1) 상기 다중 깊이 트렌치를 제1 유전체로 부분적으로 충진하는 단계; 및 (b2) 상기 다중 깊이 트렌치의 나머지 영역을 제2 유전체로 충진하는 단계;를 포함하며, 상기 제1 유전체는, 상기 쉘로우 트렌치의 바닥면과 상기 딥 트렌치의 측벽 사이의 모서리 영역으로부터 상측으로 연장되며 상기 쉘로우 트렌치의 바닥면에 대해 경사진 경사면을 갖는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.In order to achieve the above object, the present invention also provides (a) forming a multi-depth trench in the semiconductor substrate, wherein the multi-depth trench is one shallow trench and at least one deep trench disposed below the shallow trench A multi-depth trench forming step comprising; And (b) filling the multi-depth trench with a dielectric, wherein (b) comprises: (b1) partially filling the multi-depth trench with a first dielectric; And (b2) filling the remaining region of the multi-depth trench with a second dielectric, wherein the first dielectric extends upwardly from an edge region between the bottom surface of the shallow trench and the sidewall of the deep trench. And it provides a semiconductor device manufacturing method characterized in that it has an inclined surface inclined to the bottom surface of the shallow trench.

상기 반도체 소자 제조 방법은 (c) CMP 공정을 이용하여 상기 제2 유전체의 상면을 평탄화하는 단계;를 더 포함할 수 있다.The semiconductor device manufacturing method may further include (c) planarizing an upper surface of the second dielectric using a CMP process.

상기 경사면의 경사각은 대략 30°내지 80°일 수 있다.The inclination angle of the inclined surface may be approximately 30 ° to 80 °.

상기 (b1) 단계에서 상기 제1 유전체는 HDP CVD 공정에 의해 증착되며, 상기 (b2) 단계에서 상기 제2 유전체는 LP CVD 공정에 의해 증착될 수 있다.In the step (b1), the first dielectric may be deposited by an HDP CVD process, and in step (b2), the second dielectric may be deposited by an LP CVD process.

상기 제1 유전체 및 상기 제2 유전체는 실리콘 산화막일 수 있다.The first dielectric material and the second dielectric material may be silicon oxide layers.

상기 (a) 단계는, (a1) 상기 반도체 기판의 일 표면에 제1 하드마스크층을 구성하는 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계; (a2) 상기 제1 하드마스크층 식각하여 상기 제1 하드마스크층에 상기 쉘로우 트렌치 형성을 위한 제2 관통홀을 형성하는 단계; (a3) 상기 반도체 기판을 식각하여 상기 딥 트렌치를 형성하는 단계; 및 (a4) 상기 반도체 기판을 식각하여 상기 제2 관통홀에 대응하는 상기 쉘로우 트렌치를 형성하는 단계;를 포함할 수 있다.The step (a) may include: (a1) sequentially depositing a pad oxide film and a pad nitride film constituting a first hard mask layer on one surface of the semiconductor substrate; (a2) etching the first hard mask layer to form a second through hole for forming the shallow trench in the first hard mask layer; (a3) forming the deep trench by etching the semiconductor substrate; And (a4) forming the shallow trench corresponding to the second through hole by etching the semiconductor substrate.

상기 (a2) 단계는, (a21) 상기 제1 하드마스크층 상에 제1 감광막을 도포하는 단계; (a22) 포토리소그래피 공정을 이용하여 상기 제1 감광막에 상기 제2 관통홀 형성을 위한 제1 관통홀을 형성하는 단계; (a23) 상기 제1 하드마스크층을 식각하여 상기 제1 관통홀에 대응하는 상기 제2 관통홀을 형성하는 단계; 및 (a24) 상기 제1 감광막을 제거하는 단계;를 포함할 수 있다.The step (a2) may include: (a21) applying a first photoresist film on the first hard mask layer; (a22) forming a first through hole for forming the second through hole in the first photosensitive film using a photolithography process; (a23) forming the second through hole corresponding to the first through hole by etching the first hard mask layer; And (a24) removing the first photoresist film.

상기 (a3) 단계는, (a31) 상기 제1 하드마스크층 상에 제2 하드마스크층을 증착하는 단계; (a32) 상기 제2 하드마스크층 상에 제2 감광막을 도포하는 단계; (a33) 포토리소그래피 공정을 이용하여 상기 제2 감광막에 상기 딥 트렌치 형성을 위한 제3 관통홀을 형성하는 단계; (a34) 상기 반도체 기판을 식각하여 상기 제3 관통홀에 대응하는 상기 딥 트렌치를 형성하는 단계; 및 (a35) 상기 제2 감광막 및 상기 제2 하드마스크층을 순차적으로 제거하는 단계;를 포함할 수 있다.The step (a3) may include (a31) depositing a second hard mask layer on the first hard mask layer; (a32) applying a second photoresist film on the second hard mask layer; (a33) forming a third through hole for forming the deep trench in the second photosensitive layer using a photolithography process; etching the semiconductor substrate to form the deep trench corresponding to the third through hole; And (a35) sequentially removing the second photoresist film and the second hard mask layer.

상기 제2 하드마스크층은 실리콘 산화막 층일 수 있다.The second hard mask layer may be a silicon oxide layer.

상기 (b1) 단계에서 상기 제1 유전체는 제1 증착공정 및 제1 식각공정이 반복됨으로써 충진되며, 상기 (b2) 단계에서 상기 제2 유전체는 단지 제2 증착공정에 의해 충진될 수 있다.In the step (b1), the first dielectric is filled by repeating the first deposition process and the first etching process, and in the step (b2), the second dielectric may be filled only by the second deposition process.

상기 제1 증착공정은 모노실란(monosilane: SiH4) 및 산소(O2) 가스를 이용한 HDP CVD 방법으로 진행될 수 있다.The first deposition process may be performed by HDP CVD using monosilane (SiH 4 ) and oxygen (O 2 ) gas.

상기 제 1 식각공정은 아르곤 스퍼터링 방법으로 진행될 수 있다.The first etching process may be performed by an argon sputtering method.

도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 개략적인 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법의 흐름도이다.
도 3 내지 12는 도 2의 반도체 소자 제조 방법에 따른 제조 단계들을 순차적으로 도시한 개략적인 단면도들이다.
도 13은 본 발명의 제2 실시예에 따른 반도체 소자의 개략적인 단면도이다.
도 14 내지 21은 제2 실시예에 따른 반도체 소자의 제조 방법의 예시적 단계들을 순차적으로 도시한 단면도들이다.
도 22는 본 발명의 제3 실시예에 따른 반도체 소자의 개략적인 단면도이다.
도 23은 본 발명의 제4 실시예에 따른 반도체 소자의 개략적인 단면도이다.1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
2 is a flowchart of a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
3 through 12 are schematic cross-sectional views sequentially illustrating manufacturing steps according to the method of manufacturing the semiconductor device of FIG. 2.
13 is a schematic cross-sectional view of a semiconductor device according to a second exemplary embodiment of the present invention.
14 to 21 are cross-sectional views sequentially illustrating exemplary steps of a method of manufacturing a semiconductor device according to the second embodiment.
22 is a schematic cross-sectional view of a semiconductor device according to a third exemplary embodiment of the present invention.
23 is a schematic cross-sectional view of a semiconductor device according to a fourth exemplary embodiment of the present invention.

이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 대하여 상세히 설명한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저 본 발명의 제1 실시예에 따른 반도체 소자(100)에 대해 설명한다.First, the semiconductor device 100 according to the first embodiment of the present invention will be described.

도 1은 본 발명의 제1 실시예에 따른 반도체 소자(100)의 개략적인 단면도이다. 엄밀히 말해서, 도 1에 도시된 반도체 소자(100)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.1 is a schematic cross-sectional view of a semiconductor device 100 according to a first embodiment of the present invention. Strictly speaking, the semiconductor device 100 shown in FIG. 1 represents an inactive region (or isolation region) of a semiconductor device formed between active regions of the semiconductor device.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자(100)는, 다중 깊이 트렌치(11)가 형성된 반도체 기판(10)과, 다중 깊이 트렌치(11) 내에 충진된 제1 및 제2 유전체(80, 90)를 포함한다.Referring to FIG. 1, a semiconductor device 100 according to a first embodiment of the present invention may include a semiconductor substrate 10 having a multi-depth trench 11 and first and first fillings in the multi-depth trench 11. Two dielectrics 80 and 90.

반도체 기판(10)은 실리콘 기판으로서, T자 형상의 다중 깊이 트렌치(11)가 형성되어 있다. 다중 깊이 트렌치(11)는 하측의 딥 트렌치(deep trench: 13)와 상측의 쉘로우 트렌치(shallow trench: 15)를 포함한다. 도 1에 도시된 바와 같이, 딥 트렌치(13)는 쉘로우 트렌치(15)의 바닥면(15a)의 중앙부로부터 반도체 기판(10) 내측으로 깊게 파여진 형상을 갖는다. 따라서 딥 트렌치(13)는 쉘로우 트렌치(15)와 비교하여 폭은 작지만 길이는 더 긴 형상을 갖는다.The semiconductor substrate 10 is a silicon substrate, and a T-shaped multi-depth trench 11 is formed. The multi-depth trench 11 includes a lower deep trench 13 and an upper shallow trench 15. As shown in FIG. 1, the deep trench 13 has a shape that is deeply dug into the semiconductor substrate 10 from the center of the bottom surface 15a of the shallow trench 15. Thus, the deep trench 13 has a smaller width but longer length than the shallow trench 15.

반도체 기판(10)의 다중 깊이 트렌치(11) 내에는 제1 및 제2 유전체(80, 90)가 충진되어 있다. 본 실시예에서 제1 및 제2 유전체(80, 90)는 실리콘 산화막(silicon oxide)으로서 동일하며, 대안적인 다른 실시예에서 제1 및 제2 유전체(80, 90)는 서로 상이한 물질들일 수도 있다.First and second dielectrics 80 and 90 are filled in the multi-depth trench 11 of the semiconductor substrate 10. In this embodiment, the first and second dielectrics 80 and 90 are the same as silicon oxide, and in alternative embodiments, the first and second dielectrics 80 and 90 may be different materials from each other. .

제1 유전체(80)는 쉘로우 트렌치(15)의 일부 영역에만 충진된다. 즉, 제1 유전체(80)는 쉘로우 트렌치(15)의 양 측면부에 충진되며 쉘로우 트렌치(15)의 중앙부에는 충진되지 않는다. 그리고 제1 유전체(80)는 쉘로우 트렌치(15)의 바닥면(15a)에 대해 경사진 경사면(81a, 81b)을 갖는다. 본 실시예에서 쉘로우 트렌치(15)의 바닥면(15a)에 대한 경사면(81a, 81b)의 경사각(α)은 대략 60°이다. 하지만, 대안적인 다른 실시예에서 상기 경사각(α)은 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다. 제1 유전체(80)의 경사면(81a, 81b)은 쉘로우 트렌치(15)의 바닥면(15a)과 딥 트렌치(13)의 측벽(13b)이 만나는 모서리 영역(E1, E2)으로부터 상기 경사각(α)을 가지고 외측으로 연장된다.The first dielectric 80 is filled only in a portion of the shallow trench 15. That is, the first dielectric 80 is filled in both side portions of the shallow trench 15 and is not filled in the central portion of the shallow trench 15. The first dielectric 80 has sloped surfaces 81a and 81b that are inclined with respect to the bottom surface 15a of the shallow trench 15. In the present embodiment, the inclination angle α of the inclined surfaces 81a and 81b with respect to the bottom surface 15a of the shallow trench 15 is approximately 60 degrees. However, in alternative alternative embodiments the angle of inclination α may be smaller or larger (eg 30 °, 45 °, 70 °, 80 °, etc.), preferably 30 ° to 80 °. The inclined surfaces 81a and 81b of the first dielectric 80 are inclined angles α from the edge regions E1 and E2 where the bottom surface 15a of the shallow trench 15 and the sidewall 13b of the deep trench 13 meet. Extend outwards.

제2 유전체(90)는 제1 유전체(80)가 충진된 후 다중 깊이 트렌치(11)의 나머지 영역에 충진된다. 즉, 제2 유전체(90)는 쉘로우 트렌치(15)에서 제1 유전체(90)가 충진되지 않은 영역 및 딥 트렌치(13)의 전체 영역에 충진된다.The second dielectric 90 is filled in the remaining region of the multi-depth trench 11 after the first dielectric 80 is filled. That is, the second dielectric 90 is filled in the shallow trench 15 in the region where the first dielectric 90 is not filled and the entire region of the deep trench 13.

본 실시예와는 대조적으로, 딥 트렌치(13)를 충진한 후 쉘로우 트렌치(15)를 후속적으로 충진할 경우 또는 다중 깊이 트렌치(11) 전부를 하나의 유전체로 단번에 충진할 경우, 상기 모서리 영역(E1, E2)에서는 과도하게 증착되는 현상이 발생될 수 있다. 이때 딥 트렌치(13)의 내부가 완전히 충진되기 전에 상기 두 모서리 영역(E1, E2) 사이의 공간이 아치(arch) 형상으로 막힘으로써, 쉘로우 트렌치(15) 내부에 보이드(void)가 형성될 수 있다. 이러한 보이드는 반도체 소자(100)의 안정성을 해치는 결함으로 작용한다.In contrast to the present embodiment, when the deep trench 13 is filled and subsequently the shallow trench 15 is filled or when the entire multi-depth trench 11 is filled with one dielectric at a time, the corner region In E1 and E2, excessive deposition may occur. In this case, the void between the two corner regions E1 and E2 is blocked in an arch shape before the inside of the deep trench 13 is completely filled, so that voids may be formed in the shallow trench 15. have. These voids act as a defect that impairs the stability of the semiconductor device 100.

그러나 본 실시예의 경우, 제2 유전체(90)가 충진되기 이전에 다중 깊이 트렌치(11)에 미리 충진된 제1 유전체(80)에 의해, 상기 모서리 영역(E1, E2)에 제2 유전체(90)가 과도하게 증착되는 것이 방지될 수 있다. 보다 구체적으로, 경사면(81a, 81b)을 갖는 제1 유전체(80)가 먼저 증착됨으로써 제2 유전체(90)가 증착되기 이전에 상기 모서리 영역(E1, E2)의 경사각(β)은 보다 완만해지게 되며(대략 150°), 이에 따라 후속 증착되는 제2 유전체(90)가 상기 모서리 영역(E1, E2)에 과도하게 증착되는 것이 방지될 수 있다. 따라서 제2 유전체(90)를 충진하는 도중 상기 모서리 영역(E1, E2) 사이의 공간이 막힘으로써 딥 트렌치(13) 내에 보이드가 형성되는 것이 방지될 수 있다.However, in the present embodiment, the second dielectric 90 is formed in the corner regions E1 and E2 by the first dielectric 80 pre-filled in the multi-depth trench 11 before the second dielectric 90 is filled. ) Can be prevented from being excessively deposited. More specifically, the first dielectric 80 having the inclined surfaces 81a and 81b is deposited first so that the inclination angle β of the corner regions E1 and E2 is more gentle before the second dielectric 90 is deposited. (Approximately 150 [deg.]), So that the subsequent deposited second dielectric 90 can be prevented from being excessively deposited in the corner regions E1 and E2. Accordingly, voids may be prevented from being formed in the deep trench 13 by blocking the space between the edge regions E1 and E2 while filling the second dielectric 90.

미설명 부호 20은 패드 산화막(30) 및 패드 질화막(40)으로 구성되는 제1 하드마스크층(20)이다.Reference numeral 20 is a first hard mask layer 20 composed of the pad oxide film 30 and the pad nitride film 40.

앞서 살펴본 도 1과 함께 도 2 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법(S100)을 설명하기로 한다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법(S100)의 흐름도이며, 도 3 내지 12는 도 2의 제조 방법(S100)에 따른 제조 단계들을 순차적으로 도시한 단면도들이다.2 to 12 together with FIG. 1 described above, a semiconductor device manufacturing method (S100) according to an embodiment of the present invention will be described. 2 is a flowchart illustrating a semiconductor device manufacturing method S100 according to an embodiment of the present invention, and FIGS. 3 to 12 are cross-sectional views sequentially illustrating manufacturing steps according to the manufacturing method S100 of FIG. 2.

S10 단계는 반도체 기판(10)에 다중 깊이 트렌치(11)를 형성하는 단계이다. S10 단계는 S11 ~ S14 단계를 포함한다.In step S10, the multi-depth trench 11 is formed in the semiconductor substrate 10. Step S10 includes steps S11 to S14.

S11 단계에서는, 도 3에 도시된 바와 같이, 반도체 기판(10)의 상측 표면면(17)에 패드 산화막(30) 및 패드 질화막(40)을 순차적으로 형성한다. 패드 질화막(40)은 LP CVD(Low Pressure CVD) 공정에 의해 제조되며, 실란(silane)과 암모니아(ammonia)를 650-900 ℃ 및 상압(1기압) 조건 하에서 반응시켜 형성된다. 또한, 패드 질화막(40)은 디클로로실란(dichlorosilane: DCS)과 암모니아를 저압(1기압보다 낮은 압력) 및 700-750 ℃ 조건 하에서 형성할 수 있다. 이러한 패드 산화막(30)과 패드 질화막(40)은 제1 하드마스크층(20)을 구성한다. 제1 하드마스크층(20)은 추후 단계(S14 단계)에서 쉘로우 트렌치(15) 형성시 사용되는 식각 마스크로서 사용된다.In step S11, as shown in FIG. 3, the pad oxide film 30 and the pad nitride film 40 are sequentially formed on the upper surface 17 of the semiconductor substrate 10. The pad nitride film 40 is manufactured by a low pressure CVD (LP CVD) process, and is formed by reacting silane and ammonia under 650-900 ° C. and normal pressure (1 atmosphere). In addition, the pad nitride film 40 may form dichlorosilane (DCS) and ammonia under low pressure (pressure lower than 1 atmosphere) and 700-750 ° C. The pad oxide film 30 and the pad nitride film 40 constitute the first hard mask layer 20. The first hard mask layer 20 is used as an etching mask used in forming the shallow trench 15 in a later step (S14).

S12 단계는 제1 하드마스크층(20)을 식각하여 제1 하드마스크층(20)에 쉘로우 트렌치(15) 형성을 위한 관통홀(제2 관통홀)을 형성하는 단계이다.In operation S12, the first hard mask layer 20 is etched to form a through hole (second through hole) for forming the shallow trench 15 in the first hard mask layer 20.

우선, 도 4에 도시된 바와 같이, 제1 하드마스크층(20) 상에 제1 감광막(50)을 도포한 후 포토리소그래피(photolithographic) 공정에 의해 상기 제1 감광막(50)에 제1 관통홀(51)을 형성한다. 여기서 포토리소리소그래피 공정은 감광막을 마스크를 통해 노광한 후 현상함으로써 감광막에 패턴을 형성하는 기술로서, 이미 잘 알려져 있으므로 자세한 설명은 생략한다.First, as shown in FIG. 4, after the first photoresist film 50 is coated on the first hard mask layer 20, a first through hole is formed in the first photoresist film 50 by a photolithographic process. Form 51. Here, the photolithography process is a technique of forming a pattern on the photoresist film by developing the photoresist film after exposing through a mask. Since the photolithography process is well known, a detailed description thereof will be omitted.

그리고, 제1 관통홀(51)이 형성된 제1 감광막(50)을 식각 마스크로 사용하여 제1 하드마스크층(20)을 식각한 후 제1 감광막(50)을 제거한다. 그러면, 도 5에 도시된 바와 같이, 제1 하드마스크층(20)에는 상기 제1 관통홀(51)에 대응하는 제2 관통홀(21)이 형성된다. 여기서, 제2 관통홀(21)이 제1 관통홀(51)에 대응한다는 것은 제2 관통홀(21)의 형상 및 횡방향 단면적이 제1 관통홀(51)의 형상 및 횡방향 단면적과 동일함을 의미한다.The first hard mask layer 20 is etched using the first photoresist film 50 having the first through hole 51 formed thereon as an etching mask, and then the first photoresist film 50 is removed. Then, as shown in FIG. 5, a second through hole 21 corresponding to the first through hole 51 is formed in the first hard mask layer 20. Here, the fact that the second through hole 21 corresponds to the first through hole 51 means that the shape and the cross-sectional area of the second through hole 21 are the same as the shape and the cross-sectional area of the first through hole 51. It means.

S13 단계는 반도체 기판(10)을 식각하여 딥 트렌치(13)를 형성하는 단계이다.In operation S13, the deep trench 13 is formed by etching the semiconductor substrate 10.

우선, 도 6에 도시된 바와 같이, 제1 하드마스크층(20) 상에 제2 하드마스크층(60)을 대략 0.1 ~ 3 ㎛ 두께로 증착하고 상기 제2 하드마스크층(60) 상에 제2 감광막(70)을 도포한 후 포토리소그래피 공정에 의해 딥 트렌치(13) 형성을 위한 제3 관통홀(71)을 형성한다. 여기서 제2 하드마스크층(60)은 식각 공정에 의해 딥 트렌치(13)를 형성하는 과정에서 제1 하드마스크층(20)이 함께 식각되어버리는 것을 방지하기 위한 것이다. 본 실시예에서 제2 하드마스크층(60)은 LPCVD 방법으로 증착되며 실리콘 산화막 재질을 갖는다.First, as shown in FIG. 6, a second hard mask layer 60 is deposited on the first hard mask layer 20 to a thickness of about 0.1 to 3 μm, and the second hard mask layer 60 is deposited on the second hard mask layer 60. After applying the photosensitive film 70, a third through hole 71 for forming the deep trench 13 is formed by a photolithography process. Here, the second hard mask layer 60 is to prevent the first hard mask layer 20 from being etched together in the process of forming the deep trench 13 by an etching process. In the present embodiment, the second hard mask layer 60 is deposited by LPCVD and has a silicon oxide material.

이후, 도 7에 도시된 바와 같이, 제2 하드마스크층(60)과 더불어 반도체 기판(10)을 식각함으로써 제3 관통홀(71)에 대응하는 딥 트렌치(13)를 형성한다.Subsequently, as illustrated in FIG. 7, the deep trench 13 corresponding to the third through hole 71 is formed by etching the semiconductor substrate 10 together with the second hard mask layer 60.

그리고, 도 8에 도시된 바와 같이, 제2 감광막(70)과 제2 하드마스크층(60)을 순차적으로 제거한다. 여기서, 제2 하드마스크층(60)은 에칭액을 사용하는 습식 식각(wet etch)에 의해 제거될 수 있으며, 에칭액으로는 예로써 불소산(HF)이 물(H2O)에 희석된 불소산 용액이 사용될 수 있다.As shown in FIG. 8, the second photoresist film 70 and the second hard mask layer 60 are sequentially removed. Here, the second hard mask layer 60 may be removed by wet etching using an etching solution. For example, as the etching solution, hydrofluoric acid (HF) is diluted with water (H 2 O). Solutions can be used.

S14 단계에서는, 도 9에 도시된 바와 같이, 제1 하드마스크층(20)을 식각 마스크로 사용하여 반도체 기판(10)을 식각함으로써 제2 관통홀(21, 도 8 참조)에 대응하는 쉘로우 트렌치(15)를 형성한다. 이로써 쉘로우 트렌치(15)와 딥 트렌치(13)로 구성되는 다중 깊이 트렌치(11)가 완성된다. 도 9를 참조하면, 딥 트렌치(13)는 대략 1 내지 3 ㎛의 범위에 속하는 폭(Wd)과 대략 10 내지 30 ㎛의 범위에 속하는 깊이(Hd)를 가진다. 쉘로우 트렌치(15)는 대략 0.4 내지 25 ㎛의 범위에 속하는 폭(Ws)을 가지며, 보다 바람직하게는 5 내지 7 ㎛의 폭을 갖는다. 그리고 쉘로우 트렌치(15)는 대략 0.1 내지 1.0 ㎛의 범위에 속하는 깊이(Hs)를 갖는다.In step S14, as shown in FIG. 9, the shallow trench corresponding to the second through hole 21 (see FIG. 8) is etched by etching the semiconductor substrate 10 using the first hard mask layer 20 as an etching mask. (15) is formed. This completes the multi-depth trench 11 consisting of the shallow trench 15 and the deep trench 13. Referring to FIG. 9, the deep trench 13 has a width Wd in the range of about 1 to 3 μm and a depth Hd in the range of about 10 to 30 μm. The shallow trench 15 has a width Ws in the range of approximately 0.4 to 25 μm, more preferably 5 to 7 μm. And the shallow trench 15 has a depth Hs in the range of approximately 0.1 to 1.0 μm.

대안적인 다른 실시예의 경우, 쉘로우 트렌치(15) 형성을 위해 식각 마스크로서 하드마스크층이 아닌 감광막이 사용될 수도 있으며, 이러한 감광막은 반도체 기판(10) 상에 도포되는 과정에서 딥 트렌치(13) 내에도 도포된다. 딥 트렌치(13) 내에 도포된 감광막은 쉘로우 트렌치(15)를 형성하기 전에 완전히 제거되는 것이 바람직하지만, 딥 트렌치(13)의 바닥면(13a) 부근의 감광막 일부는 노광되지 못하여 그 곳에 잔류하는 경우가 발생될 수 있다. 이러한 잔류 감광막에 의해, 쉘로우 트렌치(15)를 형성하는 공정 도중 딥 트렌치(13)의 바닥면(13a) 부근에 노치(notch)가 형성될 수 있으며, 이러한 노치는 반도체 소자(100)의 결함으로 작용할 수 있다.In another alternative embodiment, a photoresist rather than a hard mask layer may be used as an etching mask to form the shallow trenches 15, which may also be used in the deep trenches 13 in the process of being applied onto the semiconductor substrate 10. Is applied. When the photoresist applied in the deep trench 13 is preferably completely removed before forming the shallow trench 15, a part of the photoresist near the bottom surface 13a of the deep trench 13 is not exposed and remains there. May be generated. Due to the residual photoresist, a notch may be formed near the bottom surface 13a of the deep trench 13 during the process of forming the shallow trench 15, and the notch may be a defect of the semiconductor device 100. Can work.

하지만 본 실시예의 경우에는, 전술한 바와 같이 쉘로우 트렌치(15) 형성시 식각 마스크로서 감광막이 사용되지 않고 제1 하드마스크층(20)이 사용되기 때문에, 딥 트렌치(13)의 바닥면(13a) 부근에 노치가 형성되는 것이 방지될 수 있다.However, in the present embodiment, as described above, since the photoresist film is not used as the etching mask when the shallow trench 15 is formed, and the first hard mask layer 20 is used, the bottom surface 13a of the deep trench 13 is used. The formation of notches in the vicinity can be prevented.

한편, 본 실시예에서는 S13 단계에서 딥 트렌치(13)를 선행적으로 형성한 후 S14 단계에서 쉘로우 트렌치(15)를 후속적으로 형성함을 알 수 있다. 이때, S14 단계에서 딥 트렌치(13)의 상단 영역의 일부분은 후속적으로 형성되는 쉘로우 트렌치(15)에 의해 잠식된다. 따라서 딥 트렌치(15)의 상단에 존재할 수 있는 언더컷(undercut) 및 거친 표면(rough surface)이 제거되는 이점이 있다.On the other hand, in the present embodiment it can be seen that the deep trench 13 is formed in advance in step S13 and the shallow trench 15 is subsequently formed in step S14. At this time, a portion of the upper region of the deep trench 13 in step S14 is encroached by the shallow trench 15 formed subsequently. Thus, there is an advantage that the undercut and rough surface that may be present on top of the deep trench 15 are removed.

S20 단계는 다중 깊이 트렌치(11)에 유전체를 충진하는 단계이다. 이러한 S20 단계는 S21 및 S22 단계를 포함한다.Step S20 is a step of filling a dielectric into the multi-depth trench 11. This step S20 includes steps S21 and S22.

S21 단계에서는, 도면으로 도시하지 않았지만, 트렌치-라이너 산화막(trench-liner oxide) 또는 트렌치-라이너 질화막(trench-liner nitride)을 증착할 수 있다. 이러한 트렌치-라이너 산화막 또는 트렌치-라이너 질화막은 LP CVD 방법으로 증착 가능하며, 그 두께는 500 내지 5000 Å 이다. 트렌치-라이너 산화막 또는 트렌치-라이너 질화막을 증착하는 이유는 후속으로 진행될 충진 공정인 HDP CVD 산화막 증착 공정에서 트렌치의 실리콘 측벽(silicon sidewall)을 보호하거나, 충진 물질인 HDP CVD 산화막과 실리콘 사이의 응력 완화(완충)(stress-release) 목적이다.In step S21, although not illustrated in the drawings, a trench-liner oxide or a trench-liner nitride may be deposited. Such a trench-liner oxide film or a trench-liner nitride film can be deposited by LP CVD, and the thickness thereof is 500 to 5000 mm 3. The reason for depositing the trench-liner oxide or trench-liner nitride is to protect the silicon sidewall of the trench in the subsequent filling process of HDP CVD oxide, or to relax the stress between the filling material HDP CVD oxide and silicon. (Stress-release) purpose.

S21 단계에서는, 도 10에 도시된 바와 같이, 다중 깊이 트렌치(11) 중에서 쉘로우 트렌치(15)의 일부 영역에 실리콘 산화막으로 이루어진 제1 유전체(80)를 충진한다. 여기서 제1 유전체(80)는 화학기상증착(CVD: Chemical Vapor Deposition) 공정에 의해 증착될 수 있으며, 보다 특정적으로는 비등각(non-conformal) HDP CVD(High Density Plasma CVD) 공정에 의해 증착될 수 있다. 증착 두께는 3,000 내지 25,000 Å이며, 보다 바람직하게는 8,000 내지 13,000 Å이다. 보다 구체적으로, 제1 유전체(80)는, 쉘로우 트렌치(15)의 양 측면부를 덮지만 쉘로우 트렌치(15)의 중앙부는 덮지 않도록 충진되며, 모서리 영역(E1, E2)으로부터 상방으로 연장된 경사면(81a, 81b)을 갖도록 충진된다. 제1 유전체(80)는 딥 트렌치(13)의 바닥면(13a) 및 측벽(13b)에 얇은 폭(또는 두께)으로 부분 증착될 수도 있다. 그러나 측벽(13b)은 바닥면(13a)에 비해 훨씬 얇은 두께로 증착된다. 예를 들어 바닥면(13a)이 1.3um 두께로 증착시 측벽(13b)은 100 nm(0.1 um) 이하로 증착된다. 이처럼 측벽(13b) 상의 증착 두께는 바닥면(13a) 상의 증착 두께의 대략 1/10 정도이며, 이로부터 측벽(13b) 상의 증착이 상당히 미미함을 알 수 있다. 그 이유는 딥 트렌치(13) 깊이가 워낙 깊고, 증착 공정과 식각 공정이 반복적으로 수행되는 HDP 증착 특성에 기인한다. 그러나 후속으로 진행되는 LP CVD 공정은 측벽(13b)과 바닥면(13a)에서 비슷한 속도로 증착이 된다. 따라서, 양쪽 측벽(13b)에서 실리콘 산화막이 성장되어 딥 트렌치(13)의 중앙 영역에서 만나게 된다.In step S21, as shown in FIG. 10, a portion of the shallow trench 15 of the multi-depth trench 11 is filled with a first dielectric 80 made of a silicon oxide film. Here, the first dielectric 80 may be deposited by a chemical vapor deposition (CVD) process, and more particularly, by a non-conformal HDP high density plasma CVD (CVD) process. Can be. The deposition thickness is 3,000 to 25,000 mm 3, more preferably 8,000 to 13,000 mm 3. More specifically, the first dielectric 80 is filled so as to cover both side portions of the shallow trench 15 but not to cover the central portion of the shallow trench 15, and to have an inclined surface extending upward from the edge regions E1 and E2. 81a, 81b). The first dielectric 80 may be partially deposited in a thin width (or thickness) on the bottom surface 13a and the sidewall 13b of the deep trench 13. However, the side wall 13b is deposited to a much thinner thickness than the bottom surface 13a. For example, when the bottom surface 13a is deposited to a thickness of 1.3 um, the side wall 13b is deposited to 100 nm (0.1 um) or less. As such, the deposition thickness on the sidewall 13b is about 1/10 of the deposition thickness on the bottom surface 13a, and it can be seen from this that the deposition on the sidewall 13b is quite insignificant. The reason for this is attributable to the depth of the deep trench 13 and the HDP deposition characteristic in which the deposition process and the etching process are repeatedly performed. However, subsequent LP CVD processes are deposited at similar rates on the sidewalls 13b and bottom surface 13a. Therefore, silicon oxide films are grown on both sidewalls 13b to meet in the central region of the deep trench 13.

여기서 제1 유전체(80)는 화학기상증착(CVD: Chemical Vapor Deposition) 공정에 의해 증착될 수 있으며, 보다 특정적으로는 HDP CVD(High Density Plasma CVD) 공정에 의해 증착될 수 있다. 이러한 HDP CVD 공정은 증착(deposition)과 식각(etching or sputtering)이 반복적으로 일어나는 특성을 지니며, 그 특성에 기인하여 다중 깊이 트렌치(11) 내에 충진되는 제1 유전체(80)는 쉘로우 트렌치(15)의 바닥면(15a)에 대해 경사진 경사면(81a, 81b)을 갖게 된다. 이러한 HDP CVD 공정에서, 증착은 증착 가스로서 플라즈마 상태의 모노실란(monosilane: SiH4), 산소(O2), 또는 헬륨(H2) 가스를 이용하여 수행될 수 있고, 식각은 아르곤(Ar) 가스의 플라즈마를 이용한 스퍼터링(Ar sputtering)에 의해 수행될 수 있다. 여기서 증착(deposition) 대 식각(etching or sputtering) 비(ratio)는 5:1 내지 15:1인 것이 바람직하다. 이러한 비율(ratio)을 따를 때 쉘로우 트렌치 깊이(shallow trench depth)와 딥 트렌치 깊이(Deep trench depth)를 가진 다중 깊이 트렌치(11)를 원활하게 충진할 수 있다.Here, the first dielectric 80 may be deposited by a chemical vapor deposition (CVD) process, and more specifically, may be deposited by a high density plasma CVD (HDP CVD) process. The HDP CVD process is characterized in that deposition and etching (etching or sputtering) is repeated, and due to the characteristics, the first dielectric 80 filled in the multi-depth trench 11 is a shallow trench (15). The inclined surfaces 81a and 81b are inclined with respect to the bottom surface 15a of. In this HDP CVD process, the deposition may be performed using a monosilane (SiH 4 ), oxygen (O 2 ), or helium (H 2 ) gas in a plasma state as the deposition gas, and etching may be performed using argon (Ar). It may be performed by sputtering (Ar sputtering) using a plasma of the gas. The deposition to etching or sputtering ratio is preferably 5: 1 to 15: 1. Following this ratio, the multiple depth trench 11 having shallow trench depth and deep trench depth can be smoothly filled.

본 실시예의 경우, 상기 경사면(81a, 81b)의 경사각(α)은 대략 60°로 예시되었지만, 대안적인 다른 실시예들의 경우 경사각(α)은 더 크거나 더 작아질 수 있고, 바람직하게는 30°내지 80°이다.In the present embodiment, the inclination angle α of the inclined surfaces 81a and 81b is illustrated to be approximately 60 °, but in alternative alternative embodiments the inclination angle α may be larger or smaller, preferably 30 ° to 80 °.

이와 같이 제1 유전체(80)가 상기와 같은 경사면(81a, 81b)을 가짐으로써, 딥 트렌치(13)의 측벽(13b)과 쉘로우 트렌치(15)의 바닥면(15a)이 만나는 모서리 영역(E1, E2)은 보다 완만한 경사를 갖게 된다. 즉, 초기에 대략 90°이던 모서리 영역(E1, E2)의 경사각(β)은 제1 유전체(80)가 형성된 이후 대략 150°로 변화된다.As such, since the first dielectric material 80 has the inclined surfaces 81a and 81b as described above, the edge region E1 where the sidewall 13b of the deep trench 13 and the bottom surface 15a of the shallow trench 15 meet each other. , E2) will have a gentler slope. That is, the inclination angle β of the corner regions E1 and E2, which was initially about 90 °, is changed to about 150 ° after the first dielectric 80 is formed.

S22 단계에서는, 도 11에 도시된 바와 같이, 다중 깊이 트렌치(11)의 나머지 영역을 제2 유전체(90)로 충진한다. 그리하여, 쉘로우 트렌치(15)에서 제1 유전체(80)가 충진되지 않은 영역 및 딥 트렌치(13)의 전체 영역은 제2 유전체(90)에 의해 충진된다.In step S22, as shown in FIG. 11, the remaining region of the multi-depth trench 11 is filled with the second dielectric 90. Thus, in the shallow trench 15, the region where the first dielectric 80 is not filled and the entire region of the deep trench 13 are filled by the second dielectric 90.

제2 유전체(90)는 제1 유전체(80)와 마찬가지로 실리콘 산화막이다. 하지만 대안적인 다른 실시예들에서 제2 유전체(90)는 제1 유전체(80)와는 다른 물질인 폴리실리콘이 적용될 수도 있다. 그리고 제2 유전체(90)는 CVD 공정에 의해 증착되며, 보다 구체적으로는 LP CVD(Low Pressure CVD) 공정에 의해 증착된다.The second dielectric 90 is a silicon oxide film similarly to the first dielectric 80. However, in other alternative embodiments, the second dielectric 90 may be made of polysilicon, which is a different material from the first dielectric 80. The second dielectric 90 is deposited by a CVD process, and more specifically, by a low pressure CVD (LP CVD) process.

LP CVD 공정에서는 TEOS(Si(C2H5O)4, Tetraethoxy Silane)와 산소를 혼합한 가스를 사용하여 실리콘 산화막을 제조한다. TEOS는 상온에서는 액체 상태이기 때문에 캐리어(carrier) 가스를 이용해서 기화시키고 고온에서 열분해시켜 사용한다. TEOS 외에 실리콘 소스(source)로서 SiH4, SiH2를 사용할 수 있다. 산화 개스로는 O2 대신에 N2O 또는 오존(ozone) 가스를 이용할 수 있다. 공정 온도는 사용하는 가스마다 다르지만, 500 내지 800 ℃이다. 압력은 1기압 이하로서 300 내지 600 mTorr이다.In the LP CVD process, a silicon oxide film is manufactured using a gas mixed with TEOS (Si (C 2 H 5 O) 4 , Tetraethoxy Silane) and oxygen. TEOS is liquid at room temperature, so it is vaporized using carrier gas and pyrolyzed at high temperature. In addition to TEOS, SiH 4 , SiH 2 may be used as a silicon source. As the oxidation gas, N 2 O or ozone gas may be used instead of O 2 . Process temperature is 500-800 degreeC although it changes with every gas used. The pressure is 300 to 600 mTorr at 1 atm or less.

딥 트렌치(13) 영역을 폴리실리콘(polysilicon) 대신 실리콘 산화막 즉 SiO2 물질로 충진을 할 때 항복 전압(breakdown voltage)이 크게 증가한다는 이점이 있다. 일반적으로 딥 트렌치 영역을 폴리실리콘 물질로 충진하기 이전에 얇은 실리콘 산화막으로 측벽 산화막(sidewall oxide)을 만들고 나머지 빈 공간을 폴리실리콘 물질로 채우게 된다. 이러한 경우 폴리실리콘 막은 실리콘 기판으로부터 실리콘 산화막만큼 떨어져서 플로팅(floating)되어 있다고 볼 수 있다. 여기서 그 얇은 산화막의 두께가 본 발명에서처럼 순수한 산화막(실리콘 산화막)으로 충진시켯을 때의 두께보다 훨씬 얇기 때문에 항복 전압이 낮게 나타나는 것이다. 항복 전압은 실리콘 산화막 두께에 비례하기 때문이다.When the deep trench 13 is filled with a silicon oxide film, ie, a SiO 2 material, instead of polysilicon, a breakdown voltage is greatly increased. In general, before filling the deep trench region with polysilicon material, a sidewall oxide is made of a thin silicon oxide layer and the remaining empty space is filled with polysilicon material. In this case, the polysilicon film may be regarded as floating apart from the silicon substrate by the silicon oxide film. Here, the breakdown voltage is low because the thickness of the thin oxide film is much thinner than the thickness when filled with the pure oxide film (silicon oxide film) as in the present invention. This is because the breakdown voltage is proportional to the thickness of the silicon oxide film.

따라서 본 실시예의 경우 다중 깊이 트렌치(11)의 충진 물질로서 실리콘 산화막을 사용하고 있으므로 충진 물질로서 폴리실리콘을 사용하는 경우에 비하여 내압 특성이 향상되는 이점이 있다.Therefore, in this embodiment, since the silicon oxide film is used as the filling material of the multi-depth trench 11, the breakdown voltage characteristic is improved as compared with the case of using polysilicon as the filling material.

S21 단계에서 제1 유전체(80)에 의해 상기 모서리 영역(E1, E2)의 경사각(β)이 대략 150°로 보다 완만해졌기 때문에, S22 단계에서 상기 모서리 영역(E1, E2)에 제2 유전체(90)가 과도하게 증착되는 것이 방지될 수 있다.Since the inclination angle β of the edge regions E1 and E2 is made gentler by approximately 150 ° by the first dielectric material 80 in step S21, the second dielectric material is formed in the edge regions E1 and E2 in step S22. Excess deposition of 90 can be prevented.

본 실시예와 달리 상기 모서리 영역(E1, E2)의 경사각(β)이 대략 90°인 상태에서 제2 유전체(90)가 충진되는 경우에는, 상기 모서리 영역(E1, E2)에서 제2 유전체(90)가 과도하게 증착되는 결과, 상기 모서리 영역(E1, E2) 사이에는, 예로써 도 10에 도시된 점선(D)을 따라, 아치(arch) 형상의 차단막이 형성될 수 있으며, 이러한 차단막에 의해 쉘로우 트렌치(15)의 중앙부에는 그 차단막 하측에 보이드가 생성될 수 있다. 쉘로우 트렌치(15)에 생성되는 보이드는 반도체 소자의 상면을 연마 또는 식각하는 후속 공정 중에 외부로 노출될 수 있으며, 그러한 보이드의 노출은 반도체 소자에 치명적인 결함이 된다.Unlike the present embodiment, when the second dielectric 90 is filled in a state where the inclination angle β of the corner regions E1 and E2 is approximately 90 °, the second dielectric 90 may be formed in the corner regions E1 and E2. As a result of excessive deposition of 90, an arch-shaped barrier film may be formed between the edge regions E1 and E2, for example, along the dotted line D shown in FIG. 10. As a result, voids may be generated in the central portion of the shallow trench 15 under the barrier layer. Voids generated in the shallow trench 15 may be exposed to the outside during the subsequent process of polishing or etching the top surface of the semiconductor device, and the exposure of such voids is a fatal defect in the semiconductor device.

반면 본 실시예의 경우에는, 제2 유전체(90)를 충진하기 전에 쉘로우 트렌치(15)에 경사면(81a, 81b)를 갖도록 제1 유전체(80)를 충진하기 때문에, 제2 유전체(90)를 충진하는 과정에서 상기 모서리 영역들(E1, E2) 부근에 제2 유전체(90)가 과도하게 증착되어 상기 모서리 영역들(E1, E2) 사이의 공간이 막혀짐으로써 쉘로우 트렌치(15) 내부에 보이드(void)가 생성되는 것이 방지될 수 있다.On the other hand, in the present embodiment, since the first dielectric 80 is filled in the shallow trench 15 with the inclined surfaces 81a and 81b before the second dielectric 90 is filled, the second dielectric 90 is filled. In the process, the second dielectric 90 is excessively deposited near the edge regions E1 and E2 so that the space between the edge regions E1 and E2 is blocked, thereby voiding the inside of the shallow trench 15. void) can be prevented.

마지막으로, S30 단계에서는, 도 12에 도시된 바와 같이, CMP(Chemical Mechanical Planarization) 공정에 의해 제2 유전체(90)의 상면을 평탄화한다. 이로써 반도체 소자 제조 방법(S100)이 완료된다.Finally, in step S30, as shown in FIG. 12, the upper surface of the second dielectric 90 is planarized by a chemical mechanical planarization (CMP) process. This completes the semiconductor device manufacturing method S100.

이하에서는 도 13 내지 21을 참조하여 본 발명의 제2 실시예에 따른 반도체 소자(200)에 대해 설명한다.Hereinafter, the semiconductor device 200 according to the second exemplary embodiment of the present invention will be described with reference to FIGS. 13 to 21.

도 13은 본 발명의 제2 실시예에 따른 반도체 소자(200)의 개략적인 단면도이다. 엄밀히 말해서, 도 13에 도시된 반도체 소자(200)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.13 is a schematic cross-sectional view of a semiconductor device 200 according to a second embodiment of the present invention. Strictly speaking, the semiconductor device 200 shown in FIG. 13 represents an inactive region (or device isolation region) of the semiconductor device formed between the active regions of the semiconductor device.

도 13을 참조하면, 제2 실시예에 따른 반도체 소자(200)는, 다중 깊이 트렌치(211)가 형성된 반도체 기판(210)과, 다중 깊이 트렌치(211) 내에 충진된 제1 및 제2 유전체(280, 290)를 포함한다.Referring to FIG. 13, the semiconductor device 200 according to the second exemplary embodiment may include a semiconductor substrate 210 having a multi-depth trench 211 and first and second dielectrics filled in the multi-depth trench 211. 280, 290).

다중 깊이 트렌치(211)는 상측에 배치된 하나의 쉘로우 트렌치(212)와 하측에 배치된 두 개의 딥 트렌치들(213, 214)을 포함한다. 이들 딥 트렌치들(213, 214)는 동일한 폭과 깊이를 가지며 서로 이격 배치된다. 이처럼 제2 실시예의 반도체 소자(200)는 다중 깊이 트렌치(211)가 두 개의 딥 트렌치들(213, 214)을 포함한다는 점에서 전술한 제1 실시예의 반도체 소자(100)와 구별된다.The multi-depth trench 211 includes one shallow trench 212 disposed above and two deep trenches 213 and 214 disposed below. These deep trenches 213 and 214 have the same width and depth and are spaced apart from each other. As such, the semiconductor device 200 of the second embodiment is distinguished from the semiconductor device 100 of the first embodiment described above in that the multi-depth trench 211 includes two deep trenches 213 and 214.

다중 깊이 트렌치(211)는 유전체들로 충진된다. 보다 구체적으로, 다중 깊이 트렌치(211)의 쉘로우 트렌치(212)에 제1 유전체(280)가 부분적으로 충진되며, 다중 깊이 트렌치(211)의 나머지 영역에 제2 유전체(290)가 충진된다.Multiple depth trench 211 is filled with dielectrics. More specifically, the first dielectric 280 is partially filled in the shallow trench 212 of the multi-depth trench 211, and the second dielectric 290 is filled in the remaining area of the multi-depth trench 211.

제1 유전체(280)는 쉘로우 트렌치(212)의 바닥면(212a)에 대해 기울어진 경사면들(281a, 281b, 281c, 281d)을 갖는다. 본 실시예에서 쉘로우 트렌치(212)의 바닥면(212a)에 대한 경사면들(281a, 281b, 281c, 281d)의 경사각(α)은 대략 60°이다. 하지만, 대안적인 다른 실시예에서 상기 경사각(α)은 60°보다 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다. 상기 제1 유전체(280)의 경사면들(281a, 281b, 281c, 281d)은 쉘로우 트렌치(212)의 바닥면(212a)과 딥 트렌치들(212, 213)의 측벽들(213b, 214b)이 만나는 모서리 영역들(E1, E2, E3, E4)로부터 상기 경사각(α)을 가지고 외측으로 연장된다.The first dielectric 280 has inclined surfaces 281a, 281b, 281c, and 281d inclined with respect to the bottom surface 212a of the shallow trench 212. In this embodiment, the inclination angle α of the inclined surfaces 281a, 281b, 281c, and 281d with respect to the bottom surface 212a of the shallow trench 212 is approximately 60 degrees. However, in alternative alternative embodiments the inclination angle α may be smaller or larger than 60 ° (eg, 30 °, 45 °, 70 °, 80 °, etc.), preferably 30 ° to 80 ° to be. The inclined surfaces 281a, 281b, 281c, and 281d of the first dielectric 280 meet the bottom surface 212a of the shallow trench 212 and the sidewalls 213b and 214b of the deep trenches 212 and 213. It extends outwardly from the edge regions E1, E2, E3, E4 with the inclination angle α.

제1 실시예의 반도체 소자(100)의 경우와 마찬가지로, 제2 실시예의 반도체 소자(200)의 경우에도 제 1 유전체(280)가 증착과 식각공정을 반복해서 증착되기 때문에 경사면들(281a, 281b, 281c, 281d)을 갖는 제1 유전체(280)가 형성된다. 따라서 후속적으로 증착되는 제2 유전체(290)는 상기 모서리 영역들(E1, E2, E3, E4)에 과도하게 증착되는 것이 방지될 수 있다. 따라서, 다중 깊이 트렌치(211)에 제2 유전체(290)가 충진되는 도중, 상기 모서리 영역들 사이의 공간들(즉, E1과 E2 사이의 공간 및 E3과 E4 사이의 공간)에 아치(arch) 형상의 차단막들이 형성되어 쉘로우 트렌치(212) 내에 보이드가 발생되는 것이 방지될 수 있다.As in the case of the semiconductor device 100 of the first embodiment, the inclined surfaces 281a, 281b, and the semiconductor device 200 of the second embodiment are also deposited because the first dielectric 280 is repeatedly deposited and etched. First dielectric 280 having 281c and 281d is formed. Therefore, the second dielectric 290 that is subsequently deposited may be prevented from being excessively deposited in the corner regions E1, E2, E3, and E4. Thus, while the second dielectric 290 is filled in the multi-depth trench 211, an arch is formed in the spaces between the corner regions (ie, the space between E1 and E2 and the space between E3 and E4). Shaped blocking films may be formed to prevent voids from being generated in the shallow trenches 212.

제2 실시예의 반도체 소자(200)에 의하면 두 개의 딥 트렌치(213, 214)가 구비됨으로써 단지 하나의 딥 트렌치가 구비된 제1 실시예의 반도체 소자(100, 도 1 참조)에 비하여 웰간 내압(breakdown volatage)이 보다 증가될 수 있는 추가적인 이점이 있다.According to the semiconductor device 200 of the second embodiment, two deep trenches 213 and 214 are provided, so that the breakdown voltage between wells is lower than that of the semiconductor device 100 of the first embodiment having only one deep trench (see FIG. 1). There is an additional advantage that the volatage can be further increased.

미설명 부호 220은 패드 산화막(230) 및 패드 질화막(240)으로 구성되는 제1 하드마스크층이다.Reference numeral 220 is a first hard mask layer including the pad oxide film 230 and the pad nitride film 240.

도 14 내지 21을 참조하여 제2 실시예에 따른 반도체 소자(200)의 제조 방법을 설명한다. 여기서는, 전술한 반도체 소자 제조방법(S100, 도 2 참조)과 다른 점을 중점적으로 설명하며, 반복적인 내용들은 생략하기로 한다. 도 14 내지 21은 제2 실시예에 따른 반도체 소자(200)의 제조 방법의 예시적 단계들을 순차적으로 도시한 단면도들이다.A method of manufacturing the semiconductor device 200 according to the second embodiment will be described with reference to FIGS. 14 to 21. Here, the differences from the aforementioned semiconductor device manufacturing method (S100, see FIG. 2) will be mainly described, and repetitive contents will be omitted. 14 to 21 are cross-sectional views sequentially illustrating exemplary steps of the method of manufacturing the semiconductor device 200 according to the second embodiment.

도 14를 참조한다. 우선, 반도체 기판(210) 상에 제1 하드마스크층(220)을 구성하는 패드 산화막(230) 패드 질화막(240)을 순차적으로 형성한다. 그리고, 제1 관통홀(미도시)이 형성된 제1 감광막(미도시)을 사용하여 제1 하드마스크층(220)에 제1 관통홀에 대응하는 제2 관통홀(221)을 형성한다. 여기서, 제2 관통홀(221)이 제1 관통홀에 대응한다는 것은 제2 관통홀(221)의 형상 및 횡방향 단면적이 제1 관통홀의 형상 및 횡방향 단면적과 동일함을 의미한다.See FIG. 14. First, the pad oxide film 230 and the pad nitride film 240 constituting the first hard mask layer 220 are sequentially formed on the semiconductor substrate 210. In addition, a second through hole 221 corresponding to the first through hole is formed in the first hard mask layer 220 using a first photoresist film (not shown) in which the first through hole (not shown) is formed. Here, the fact that the second through hole 221 corresponds to the first through hole means that the shape and the cross-sectional area of the second through hole 221 are the same as the shape and the cross-sectional area of the first through hole.

도 15를 참조한다. 다음으로, 제1 하드마스크층(220) 상에 제2 하드마스크층(260)을 증착하고 제2 하드마스크층(260) 상에 제2 감광막(270)을 도포한 후 포토리소그래피 공정을 사용하여 제2 하드마스크층(260)에 동일한 폭을 갖는 두 개의 제3 관통홀들(271a, 271b)을 형성한다.See FIG. 15. Next, the second hard mask layer 260 is deposited on the first hard mask layer 220, and the second photoresist film 270 is coated on the second hard mask layer 260, and then using a photolithography process. Two third through holes 271a and 271b having the same width are formed in the second hard mask layer 260.

도 16을 참조한다. 다음으로, 제2 감광막(270)의 제3 관통홀들(271a, 271b)을 통해 제2 하드마스크층(260)과 더불어 반도체 기판(210)을 식각함으로써, 두 개의 제3 관통홀들(271a, 271b)에 대응하는 두 개의 딥 트렌치들(213, 214)을 형성한다.See FIG. 16. Next, by etching the semiconductor substrate 210 together with the second hard mask layer 260 through the third through holes 271a and 271b of the second photoresist layer 270, two third through holes 271a are etched. , Two deep trenches 213 and 214 corresponding to 271b are formed.

도 17을 참조한다. 다음으로, 제2 감광막(270)과 제2 하드마스크층(260)을 순차적으로 제거한다. 여기서, 제2 하드마스크층(260)은 에칭액을 사용하는 습식 식각(wet etch)에 의해 제거될 수 있으며, 에칭액으로는 예로써 불소산(HF)이 물(H2O)에 희석된 불소산 용액이 사용될 수 있다.See FIG. 17. Next, the second photosensitive film 270 and the second hard mask layer 260 are sequentially removed. Here, the second hard mask layer 260 may be removed by wet etching using an etching solution. For example, as the etching solution, hydrofluoric acid (HF) diluted with water (H 2 O) is used. Solutions can be used.

도 18을 참조한다. 다음으로, 제1 하드마스크층(220)을 식각 마스크로 사용하여 반도체 기판(210)을 식각함으로써 제2 관통홀(221, 도 17 참조)에 대응하는 쉘로우 트렌치(212)를 형성한다. 이로써 하나의 쉘로우 트렌치(212)와 두 개의 딥 트렌치들(213, 214)로 구성되는 다중 깊이 트렌치(211)가 완성된다.See FIG. 18. Next, the shallow trench 212 corresponding to the second through hole 221 (see FIG. 17) is formed by etching the semiconductor substrate 210 using the first hard mask layer 220 as an etching mask. This completes the multiple depth trench 211 consisting of one shallow trench 212 and two deep trenches 213 and 214.

대안적인 다른 실시예에서, 쉘로우 트렌치(212)를 형성하기 위해 하드마스크층(220) 대신 감광막이 사용될 수 있다. 이러한 경우, 딥 트렌치들(213, 214)의 바닥면들에 잔류하는 감광막의 일부분들에 의해, 쉘로우 트렌치(212)를 형성하는 공정 도중 딥 트렌치들(213, 214)의 바닥면들 부근에 노치(notch)가 형성될 수 있다. 하지만, 본 실시예의 경우에는 쉘로우 트렌치(212) 형성시 식각 마스크로서 감광막이 아닌 제1 하드마스크층(220)이 사용되기 때문에, 딥 트렌치들(213, 214)의 바닥면들 부근에 노치가 형성되는 것이 방지될 수 있다.In another alternative embodiment, a photoresist may be used instead of the hard mask layer 220 to form the shallow trenches 212. In this case, notches near the bottom surfaces of the deep trenches 213 and 214 during the process of forming the shallow trenches 212 by portions of the photoresist remaining on the bottom surfaces of the deep trenches 213 and 214. (notch) can be formed. However, in the present embodiment, since the first hard mask layer 220 is used as the etching mask when the shallow trenches 212 are formed, notches are formed near the bottom surfaces of the deep trenches 213 and 214. Can be prevented.

한편, 본 실시예의 경우, 쉘로우 트렌치(212)는 딥 트렌치들(213, 214)이 형성된 이후 후속적으로 형성되므로, 딥 트렌치들(213, 214)의 상단 영역들은 쉘로우 트렌치(212)에 의해 부분적으로 잠식된다. 따라서 딥 트렌치들(213, 214)의 상단 영역들에 존재할 수 있는 언더컷(undercut) 및 거친 표면(rough surface)이 제거될 수 있다.On the other hand, in the present embodiment, the shallow trenches 212 are subsequently formed after the deep trenches 213 and 214 are formed, so that top regions of the deep trenches 213 and 214 are partially formed by the shallow trenches 212. Is encroached. Thus, undercuts and rough surfaces that may be present in the top regions of the deep trenches 213 and 214 may be eliminated.

도 19를 참조한다. 다음으로, 다중 깊이 트렌치(211)의 쉘로우 트렌치(212)에 실리콘 산화막으로 이루어진 제1 유전체(280)를 충진한다. 제1 유전체(280)는 화학기상증착 공정에 의해 증착될 수 있으며, 보다 특정적으로는, 비등각(non-conformal) HDP CVD 공정에 의해 증착될 수 있다. 제1 유전체(280)는 쉘로우 트렌치(212)에 부분적으로 충진된다. 제1 유전체(280)는 또한, 딥 트렌치들(213, 214)의 바닥면들(213a, 214a)에도 다량 증착되며 그 두께는 제1 하드마스크층(220) 위에 증착된 두께와 유사하다. 그리고 도시되지 않았으나 딥 트렌치들(213, 214)의 측벽들(213a, 214b)에도 제1 유전체(280)가 증착되며, 측벽들(213a, 214b)에 증착되는 제1 유전체(280)의 양은 바닥면들(213a, 214a)에 증착되는 제1 유전체(280)에 비해 소량이다. 제1 유전체(280)가 측벽들(213a, 214b) 상에 상대적으로 소량으로 증착되는 이유는 HDP 증착의 특성상 바텀-업 필(bottom-up fill) 공정이기 때문이다. 즉, 웨이퍼에 RF 바이어스(bias)를 인가하므로 증착(deposition)과 더불어 스퍼터링(sputtering)이 동시에 일어난다. 또한 플라즈마 증착에 의해 개스들이 직진성을 가지게 되어 측벽들에 증착될 수 있는 시간이 바닥면들에 비해 적어 측벽들에 산화막(oxide) 층이 잘 형성되지 않는다. 위에서 언급한 스퍼터링은 공정에 따라 아르곤, 헬륨, 또는 수소를 추가하거나 증착에 사용되는 산소에 의해서 이루어진다. 또는 NF3 개스를 사용할 수 있다.See FIG. 19. Next, the shallow trench 212 of the multi-depth trench 211 is filled with a first dielectric 280 made of a silicon oxide film. The first dielectric 280 may be deposited by a chemical vapor deposition process, and more specifically, by a non-conformal HDP CVD process. First dielectric 280 is partially filled in shallow trench 212. The first dielectric 280 is also deposited on the bottom surfaces 213a and 214a of the deep trenches 213 and 214, and the thickness is similar to the thickness deposited on the first hard mask layer 220. Although not shown, the first dielectric 280 is also deposited on the sidewalls 213a and 214b of the deep trenches 213 and 214, and the amount of the first dielectric 280 deposited on the sidewalls 213a and 214b is lowered. It is a small amount compared to the first dielectric 280 deposited on the faces 213a and 214a. The reason why the first dielectric 280 is deposited in a relatively small amount on the sidewalls 213a and 214b is that it is a bottom-up fill process due to the nature of the HDP deposition. That is, since RF bias is applied to the wafer, sputtering occurs simultaneously with deposition. In addition, the gas is straight due to the plasma deposition, so that the time to be deposited on the sidewalls is less than that of the bottom surfaces, so that an oxide layer is not formed on the sidewalls. The above-mentioned sputtering is done by adding argon, helium or hydrogen depending on the process or by the oxygen used for the deposition. Or NF3 gas.

HDP CVD 공정은 증착과 식각이 반복적으로 수행되는 특성을 지니며, 그 특성에 기인하여 다중 깊이 트렌치(211) 내에 충진되는 제1 유전체(280)는 쉘로우 트렌치(212)의 바닥면(212a)에 대해 경사진 경사면들(281a, 281b, 281c, 281d)을 갖게 된다. 도 19에서 상기 경사면들(281a, 281b, 281c, 281d)의 경사각(α)은 대략 60°이나, 대안적인 다른 실시예들에서 상기 경사각(α)은 60°보다 더 크거나 작아질 수 있으며, 바람직한 경사각(α)의 범위는 30°내지 80°이다.The HDP CVD process has a property of repeatedly performing deposition and etching, and due to the property, the first dielectric 280 filled in the multi-depth trench 211 is formed in the bottom surface 212a of the shallow trench 212. The inclined surfaces 281a, 281b, 281c, and 281d are inclined to each other. In FIG. 19, the inclination angle α of the inclined surfaces 281a, 281b, 281c, and 281d is approximately 60 °, but in alternative embodiments, the inclination angle α may be larger or smaller than 60 °. Preferred inclination angle α ranges from 30 ° to 80 °.

도 20을 참조한다. 다음으로, 다중 깊이 트렌치(211)에서 제1 유전체(280)에 의해 충진되지 않은 잔여 영역을 제2 유전체(290)로 충진한다. 이처럼 다중 깊이 트렌치(211) 전체를 제1 유전체(280)로 충진할 수 없는 이유는 제1 유전체(280)가 HDP(high density plasma) 공정에 의해 증착되기 때문이다. 즉, 측벽들(213a, 214b, 도 19 참조)에 증착되는 두께가 바닥면들(213a, 213b)에 비해 매우 미미하므로, 다중 깊이 트렌치(211)를 전부 충진하려면 공정 시간이 매우 길고 비효율적이다. 그리하여, 제1 유전체(280)에 의해 충진되지 않은 다중 깊이 트렌치(211)의 잔여 영역을 LPCVD 방법으로 충진하는 것이다. LPCVD 방법에 의하면 유전체가 컨포멀하게(conformally) 증착되기 때문에 측벽과 바닥면에서 같은 비율로 증착이 이루어지도록 다중 깊이 트렌치(211)가 충진된다. 제2 유전체(290)는 제1 유전체(280)와 마찬가지로 실리콘 산화막이 적용된다. 하지만 대안적인 다른 실시예들에서 제2 유전체(290)는 제1 유전체(280)와는 다른 물질인 폴리실리콘이 적용될 수도 있다. 제2 유전체(290)는 CVD 공정에 의해 증착되며, 보다 구체적으로는 LP CVD(Low Pressure CVD) 공정에 의해 증착된다. See FIG. 20. Next, the remaining region not filled by the first dielectric 280 in the multi-depth trench 211 is filled with the second dielectric 290. The reason why the entire multi-depth trench 211 cannot be filled with the first dielectric 280 is that the first dielectric 280 is deposited by a high density plasma (HDP) process. That is, since the thickness deposited on the sidewalls 213a and 214b (see FIG. 19) is very small compared to the bottom surfaces 213a and 213b, the process time is very long and inefficient to completely fill the multi-depth trench 211. Thus, the remaining region of the multi-depth trench 211 not filled by the first dielectric 280 is filled by the LPCVD method. In the LPCVD method, since the dielectric is conformally deposited, the multi-depth trenches 211 are filled so that the deposition is performed at the same ratio on the sidewalls and the bottom surface. As the first dielectric 280, a silicon oxide film is applied to the second dielectric 290. However, in other alternative embodiments, the second dielectric 290 may be made of polysilicon, which is a material different from that of the first dielectric 280. The second dielectric 290 is deposited by a CVD process, and more specifically, by a low pressure CVD (LP CVD) process.

경사면들(281a, 281b, 281c, 281d)을 갖는 제1 유전체(280)가 선행적으로 증착되었기 때문에, 제2 유전체(290)가 다중 깊이 트렌치(211) 내의 모서리 영역들(E1, E2, E3, E4)에서 과도하게 증착되는 것이 방지될 수 있다. 따라서, 모서리 영역들(E1, E2, E3, E4)에서 제2 유전체(290)가 과도하게 증착됨으로 인해 발생될 수 있는 쉘로우 트렌치(212) 내에서의 보이드 생성이 방지될 수 있다.Since the first dielectric 280 having the inclined surfaces 281a, 281b, 281c, and 281d has been previously deposited, the second dielectric 290 has edge regions E1, E2, and E3 in the multi-depth trench 211. , E4) can be prevented from being excessively deposited. Thus, void generation in the shallow trench 212, which may be caused by excessive deposition of the second dielectric 290 in the corner regions E1, E2, E3, E4, can be prevented.

도 21을 참조한다. 마지막으로, CMP(Chemical Mechanical Planarization) 공정에 의해 제2 유전체(290)의 상면을 평탄화한다.See FIG. 21. Finally, the upper surface of the second dielectric 290 is planarized by a chemical mechanical planarization (CMP) process.

이하에서는 도 22를 참조하여 본 발명의 제3 실시예에 따른 반도체 소자(300)를 설명한다. 도 22는 본 발명의 제3 실시예에 따른 반도체 소자(300)의 개략적인 단면도이다. 엄밀히 말해서, 도 22에 도시된 반도체 소자(300)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.Hereinafter, a semiconductor device 300 according to a third embodiment of the present invention will be described with reference to FIG. 22. 22 is a schematic cross-sectional view of a semiconductor device 300 according to a third embodiment of the present invention. Strictly speaking, the semiconductor device 300 shown in FIG. 22 represents an inactive region (or device isolation region) of the semiconductor device formed between the active regions of the semiconductor device.

도 22를 참조하면, 제3 실시예에 따른 반도체 소자(300)는, 다중 깊이 트렌치(311)가 형성된 반도체 기판(310)과, 다중 깊이 트렌치(311) 내에 충진된 제1 및 제2 유전체(380, 390)를 포함한다.Referring to FIG. 22, the semiconductor device 300 according to the third embodiment may include a semiconductor substrate 310 having a multi-depth trench 311 and first and second dielectrics filled in the multi-depth trench 311. 380, 390).

다중 깊이 트렌치(311)는 상측에 배치된 하나의 쉘로우 트렌치(312)와 하측에 배치된 3개의 딥 트렌치들(313, 314, 315)을 포함한다. 이들 딥 트렌치들(313, 314, 315)은 서로 이격되어 있으며, 그것들 중에서 중앙에 배치된 딥 트렌치(313)는 측면 딥 트렌치들(314, 315)에 비해 더 깊고 두껍게 형성된다. 이처럼 제3 실시예의 반도체 소자(300)는 다중 깊이 트렌치(311)가 3개의 딥 트렌치들(313, 314, 315)을 포함한다는 점에서 전술한 제1 실시예의 반도체 소자(100)와 구별된다.The multi-depth trench 311 includes one shallow trench 312 disposed above and three deep trenches 313, 314, 315 disposed below. These deep trenches 313, 314, and 315 are spaced apart from one another, and a centered deep trench 313 is formed deeper and thicker than the side deep trenches 314, 315. As such, the semiconductor device 300 of the third embodiment is distinguished from the semiconductor device 100 of the first embodiment described above in that the multi-depth trench 311 includes three deep trenches 313, 314, and 315.

제3 실시예의 반도체 소자(300)는 전술한 제2 실시예의 반도체 소자(200)의 제조 방법과 거의 유사한 제조 방법에 의해 제조될 수 있다. 다만, 도 16에 도시된 바와 같이 제2 실시예의 반도체 소자(200)의 경우에는 2개의 딥 트렌치들(213, 214)을 형성하는데 단지 하나의 제2 감광막(270)이 사용되는 반면, 제3 실시예의 반도체 소자(300)의 경우에는 중앙에 배치된 딥 트렌치(313)에 대해 하나의 제2 감광막(미도시)이 사용되고 양측에 배치된 다른 두 개의 딥 트렌치(314, 315)에 대해 다른 하나의 제2 감광막(미도시)이 사용된다. 예로써, 하나의 제2 감광막을 사용하여 양측의 딥 트렌치들(314, 315)을 형성한 후 다른 하나의 제2 감광막을 사용하여 중앙의 딥 트렌치(313)를 형성할 수 있다. 이때 중앙의 딥 트렌치들(313)을 형성하는 과정에서 앞서 형성된 양측의 딥 트렌치들(314, 315)는 더 식각되지 않도록 감광막에 의해 채워져야 한다.The semiconductor device 300 of the third embodiment may be manufactured by a manufacturing method substantially similar to the manufacturing method of the semiconductor device 200 of the second embodiment described above. 16, only one second photoresist layer 270 is used to form two deep trenches 213 and 214 in the case of the semiconductor device 200 of the second embodiment. In the case of the semiconductor device 300 of the embodiment, one second photosensitive film (not shown) is used for the deep trench 313 disposed in the center, and the other for the other two deep trenches 314 and 315 disposed on both sides. A second photosensitive film (not shown) is used. For example, the deep trenches 314 and 315 may be formed on both sides using one second photoresist layer, and then the center deep trench 313 may be formed using the second second photoresist layer. At this time, in the process of forming the central deep trenches 313, the deep trenches 314 and 315 formed on both sides of the center deep trenches 313 should be filled by the photosensitive layer so as not to be etched.

전술한 반도체 소자들(100, 200)과 유사하게, 제3 실시예의 반도체 소자(300)에서도 제1 유전체(380)는 쉘로우 트렌치(312)의 바닥면(312a)에 대해 대략 60°의 경사각(α)을 가지고 기울어진 경사면들(381a, 381b, 381c, 381d, 381e, 381f)을 갖는다. 대안적인 다른 실시예에서 상기 경사각(α)은 60°보다 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다.Similar to the semiconductor devices 100 and 200 described above, in the semiconductor device 300 of the third embodiment, the first dielectric 380 may have an inclination angle of approximately 60 ° with respect to the bottom surface 312a of the shallow trench 312. slanted surfaces 381a, 381b, 381c, 381d, 381e, and 381f inclined with α). In another alternative embodiment the inclination angle α may be smaller or larger than 60 ° (eg, 30 °, 45 °, 70 °, 80 °, etc.), preferably 30 ° to 80 °.

제1 유전체(280)가 쉘로우 트렌치(312)의 바닥면(312a)에 대한 경사각(α)을 가지고 선행적으로 증착됨으로써 쉘로우 트렌치(312)와 딥 트렌치들(313, 314, 315) 간의 경계 부근에 형성되는 모서리 영역들(E1, E2, E3, E4, E5, E6)에 후속 증착되는 제2 유전체(390)는 과도하게 증착되는 것이 방지될 수 있다. 따라서, 제2 유전체(390)가 충진되는 도중, 상기 모서리 영역들 사이의 공간들(즉, E1과 E2 사이 공간, E3과 E4 사이 공간, 및 E5와 E6 사이 공간)에 아치 형상의 차단막들이 형성됨으로 인해 쉘로우 트렌치(312) 내에 보이드가 생성되는 것이 방지될 수 있다.The first dielectric 280 is deposited in advance with an angle of inclination α with respect to the bottom surface 312a of the shallow trench 312 so that it is near the boundary between the shallow trench 312 and the deep trenches 313, 314, 315. The second dielectric 390 subsequently deposited in the edge regions E1, E2, E3, E4, E5, and E6 formed in the second region 390 may be prevented from being excessively deposited. Thus, while the second dielectric 390 is filled, arcuate blocking films are formed in the spaces between the corner regions (ie, the space between E1 and E2, the space between E3 and E4, and the space between E5 and E6). This can prevent voids from being generated in the shallow trenches 312.

제3 실시예의 반도체 소자(300)에 의하면 3개의 딥 트렌치(313, 314, 314)가 구비됨으로써 단지 하나의 딥 트렌치가 구비된 제1 실시예의 반도체 소자(100, 도 1 참조)에 비하여 웰간 내압(breakdown volatage)이 보다 증가될 수 있는 추가적인 이점이 있다.According to the semiconductor device 300 of the third embodiment, three deep trenches 313, 314, and 314 are provided, so that the breakdown voltage between wells is higher than that of the semiconductor device 100 of the first embodiment having only one deep trench (see FIG. 1). There is an additional advantage that the breakdown volatage can be further increased.

미설명 부호 320은 패드 산화막(330) 및 패드 질화막(340)으로 구성되는 제1 하드마스크층이다.Reference numeral 320 is a first hard mask layer including the pad oxide film 330 and the pad nitride film 340.

이하에서는 도 23을 참조하여 본 발명의 제4 실시예에 따른 반도체 소자(400)를 설명한다. 도 23은 본 발명의 제4 실시예에 따른 반도체 소자(400)의 개략적인 단면도이다. 엄밀히 말해서, 도 23에 도시된 반도체 소자(400)는 반도체 소자의 활성영역들 사이에 형성되는 반도체 소자의 비활성영역(또는 소자분리영역)을 나타낸 것임을 유의한다.Hereinafter, a semiconductor device 400 according to a fourth embodiment of the present invention will be described with reference to FIG. 23. 23 is a schematic cross-sectional view of a semiconductor device 400 according to a fourth embodiment of the present invention. Strictly speaking, the semiconductor device 400 shown in FIG. 23 represents an inactive region (or device isolation region) of the semiconductor device formed between the active regions of the semiconductor device.

도 23을 참조하면, 제4 실시예에 따른 반도체 소자(400)는, 다중 깊이 트렌치(411)가 형성된 반도체 기판(410)과, 다중 깊이 트렌치(411) 내에 충진된 제1 및 제2 유전체(480, 490)를 포함한다.Referring to FIG. 23, the semiconductor device 400 according to the fourth embodiment may include a semiconductor substrate 410 having a multi-depth trench 411 and first and second dielectrics filled in the multi-depth trench 411. 480, 490).

다중 깊이 트렌치(411)는 상측에 배치된 하나의 쉘로우 트렌치(412)와 하측에 배치된 딥 트렌치(413)를 포함한다. 여기서 딥 트렌치(413)는 제1 딥 트렌치부(413a)와 제2 딥 트렌치부(413b)로 이루어져 있으며, 제2 딥 트렌치부(413b)는 제1 딥 트렌치부(413a)에 비해 더 깊게 형성된다. 이처럼 제4 실시예의 반도체 소자(400)는 다중 깊이 트렌치(411)에 구비된 딥 트렌치(413)가 제1 및 제2 딥 트렌치부들(413a, 413b)로 이루어져 있으며 이들 제1 및 제2 딥 트렌치부들(413a, 413b) 간의 경계에 단차(step)가 있다는 점에서 전술한 제1 실시예의 반도체 소자(100, 도 1 참조)와 구별된다.The multi-depth trench 411 includes one shallow trench 412 disposed above and a deep trench 413 disposed below. Here, the deep trench 413 includes the first deep trench portion 413a and the second deep trench portion 413b, and the second deep trench portion 413b is formed deeper than the first deep trench portion 413a. do. As described above, in the semiconductor device 400 of the fourth exemplary embodiment, the deep trench 413 provided in the multi-depth trench 411 includes the first and second deep trench portions 413a and 413b, and the first and second deep trenches. It is distinguished from the semiconductor device 100 (see FIG. 1) of the first embodiment described above in that there is a step at the boundary between the parts 413a and 413b.

제4 실시예의 반도체 소자(400)는 전술한 제1 실시예의 반도체 소자(100)의 제조 방법과 거의 유사한 제조 방법에 의해 제조될 수 있다. 다만, 도 7에 도시된 바와 같이 제1 실시예의 반도체 소자(100)의 경우에는 딥 트렌치(13)를 형성하는데 단지 하나의 제2 감광막(70)이 사용되는 반면, 제4 실시예의 반도체 소자(400)의 경우에는 제1 딥 트렌치부(413a)에 대해 하나의 제2 감광막(미도시)이 사용되고 제2 딥 트렌치부(413b)에 대해 다른 하나의 제2 감광막(미도시)이 사용된다. 예를 들어, 하나의 제2 감광막을 사용하여 제1 딥 트렌치부(413a)를 형성한 후 다른 하나의 제2 감광막을 사용하여 제2 딥 트렌치 트렌치(413b)를 형성할 수 있으며, 이때 제2 딥 트렌치부(413b)를 형성하는 과정에서 앞서 형성된 제1 딥 트렌치부(413a)는 더 식각되지 않도록 감광막에 의해 채워져야 한다.The semiconductor device 400 of the fourth embodiment may be manufactured by a manufacturing method substantially similar to the manufacturing method of the semiconductor device 100 of the first embodiment described above. However, as shown in FIG. 7, in the case of the semiconductor device 100 of the first embodiment, only one second photosensitive film 70 is used to form the deep trench 13, whereas the semiconductor device of the fourth embodiment ( In the case of 400, one second photoresist film (not shown) is used for the first deep trench portion 413a, and another second photoresist film (not shown) is used for the second deep trench portion 413b. For example, the first deep trench portion 413a may be formed using one second photoresist layer, and then the second deep trench trench 413b may be formed using the second second photoresist layer. In the process of forming the deep trench portion 413b, the first deep trench portion 413a previously formed should be filled by the photosensitive film so as not to be etched.

전술한 반도체 소자들(100, 200, 300)과 유사하게, 제4 실시예의 반도체 소자(400)에서도 제1 유전체(480)는 쉘로우 트렌치(412)의 바닥면(412a)에 대해 대략 60°의 경사각(α)을 가지고 기울어진 경사면들(481a, 481b)을 갖는다. 대안적인 다른 실시예에서 상기 경사각(α)은 60°보다 더 작거나 더 클 수 있으며(예로써, 30°, 45°, 70°, 80°등), 바람직하게는 30°내지 80°이다.Similar to the semiconductor devices 100, 200, and 300 described above, in the semiconductor device 400 of the fourth embodiment, the first dielectric 480 is approximately 60 ° with respect to the bottom surface 412a of the shallow trench 412. The inclined surfaces 481a and 481b are inclined with the inclination angle α. In another alternative embodiment the inclination angle α may be smaller or larger than 60 ° (eg, 30 °, 45 °, 70 °, 80 °, etc.), preferably 30 ° to 80 °.

제1 유전체(480)가 쉘로우 트렌치(412)의 바닥면(412a)에 대한 경사각(α)을 가지고 선행적으로 증착됨으로써, 쉘로우 트렌치(412)와 딥 트렌치들(413) 간의 경계 부근에 형성되는 모서리 영역들(E1, E2)에서 제2 유전체(490)가 과도하게 증착되는 것이 방지될 수 있다. 따라서, 제2 유전체(490)가 충진되는 도중, 상기 모서리 영역들 사이의 공간들(즉, E1과 E2 사이 공간)에 아치 형상의 차단막들이 형성됨으로 인해 쉘로우 트렌치(412) 내에 보이드가 생성되는 것이 방지될 수 있다.The first dielectric 480 is previously deposited with an inclination angle α with respect to the bottom surface 412a of the shallow trench 412, thereby being formed near the boundary between the shallow trench 412 and the deep trenches 413. Excess deposition of the second dielectric 490 in the corner regions E1 and E2 can be prevented. Therefore, while the second dielectric 490 is filled, voids are formed in the shallow trench 412 due to the formation of arch-shaped blocking films in the spaces between the corner regions (ie, the space between E1 and E2). Can be prevented.

제4 실시예의 반도체 소자(400)에 의하면 딥 트렌치(413)가 다른 깊이의 제1 및 제2 트렌치부들(413a, 414b)로 이루어짐으로써 제1 실시예의 반도체 소자(100, 도 1 참조)에 비하여 웰간 내압(breakdown volatage)이 보다 증가될 수 있는 추가적인 이점이 있다. 특히, 제4 실시예의 반도체 소자(400)는, 제1 딥 트렌치부(413a) 측에 상대적으로 낮은 동작전압(예로써, 1 ~ 100 V)의 활성영역이 형성되고 제2 딥 트렌치부(413b) 측에 상대적으로 높은 동작전압(예로써, 100 ~ 1000 V)의 활성영역이 형성되는 구조에 적용될 경우, 이들 저전압영역과 고전압영역 사이의 웰간 내압을 효과적으로 증가시킬 수 있는 이점이 있다.According to the semiconductor device 400 of the fourth embodiment, the deep trench 413 is formed of the first and second trench portions 413a and 414b having different depths, compared to the semiconductor device 100 of the first embodiment (see FIG. 1). There is an additional advantage that the breakdown volatage can be further increased. In particular, in the semiconductor device 400 of the fourth embodiment, an active region having a relatively low operating voltage (for example, 1 to 100 V) is formed on the side of the first deep trench portion 413a, and the second deep trench portion 413b is formed. When applied to a structure in which an active region having a relatively high operating voltage (for example, 100 to 1000 V) is formed on a side of the) side, there is an advantage in that the breakdown voltage between the low voltage region and the high voltage region can be effectively increased.

이상 설명한 바와 같이, 본 발명에 의하면, 쉘로우 트렌치 형성시 감광막이 아닌 하드마스크층을 사용함으로써 딥 트렌치의 바닥면 부근에 노치가 형성되는 것을 방지할 수 있다.As described above, according to the present invention, it is possible to prevent the formation of notches in the vicinity of the bottom surface of the deep trench by using a hard mask layer rather than a photosensitive film when forming the shallow trench.

또한, 본 발명에 의하면, 딥 트렌치를 형성한 후 쉘로우 트렌치를 형성함으로써 딥 트렌치의 상단부에 존재하는 언더컷 및 거친 표면을 제거할 수 있다.In addition, according to the present invention, the undercut and the rough surface existing at the upper end of the deep trench can be removed by forming the shallow trench after forming the deep trench.

그리고, 본 발명에 의하면, 다중 깊이 트렌치의 쉘로우 트렌치에 경사면을 갖는 제1 유전체를 먼저 충진한 후 다중 깊이 트렌치의 나머지 영역을 제2 유전체로 충진함으로써 다중 깊이 트렌치를 제2 유전체로 충진하는 과정에서 쉘로우 트렌치 내부에 보이드가 생성되는 것을 방지할 수 있다.According to the present invention, in the process of filling the multi-depth trench with the second dielectric by first filling the shallow dielectric of the multi-depth trench with the first dielectric having the inclined surface and then filling the remaining region of the multi-depth trench with the second dielectric. Voids can be prevented from being generated inside the shallow trenches.

결과적으로, 본 발명에 의하면, 상기 노치, 언더컷, 거친 표면 및 보이드 와 같은 결함들을 방지함으로써 보다 안정화된 동작 특성을 나타내는 반도체 소자를 제공할 수 있다.As a result, according to the present invention, it is possible to provide a semiconductor device exhibiting more stable operating characteristics by preventing defects such as notches, undercuts, rough surfaces and voids.

100 : 반도체 소자(제1 실시예) 10 : 반도체 기판
11 : 다중 깊이 트렌치 13 : 딥 트렌치
15 : 쉘로우 트렌치 20 : 제1 하드마스크층
30 : 패드 산화막 40 : 패드 질화막
50 : 제1 감광막 60 : 제2 하드마스크층
70 : 제2 감광막 80 : 제1 유전체
81a, 81b : 경사면 90 : 제2 유전체
200 : 반도체 소자(제2 실시예) 300 : 반도체 소자(제3 실시예)
400 : 반도체 소자(제4 실시예)100 semiconductor device (first embodiment) 10 semiconductor substrate
11: multiple depth trench 13: deep trench
15: shallow trench 20: first hard mask layer
30: pad oxide film 40: pad nitride film
50: first photosensitive film 60: second hard mask layer
70 second photosensitive film 80 first dielectric
81a, 81b: inclined surface 90: second dielectric
200: semiconductor device (second embodiment) 300: semiconductor device (third embodiment)
400: semiconductor device (fourth embodiment)

Claims (21)

다중 깊이 트렌치가 형성되는 반도체 기판으로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 적어도 하나의 딥 트렌치를 포함하는 반도체 기판; 및
상기 다중 깊이 트렌치를 충진하는 유전체;를 포함하며,
상기 유전체는,
상기 쉘로우 트렌치를 부분적으로 충진하는 제1 유전체; 및
상기 제1 유전체가 충진된 후 상기 다중 깊이 트렌치의 나머지 영역을 충진하는 제2 유전체;를 포함하며,
상기 제1 유전체는, 상기 쉘로우 트렌치의 바닥면과 상기 딥 트렌치의 측벽이 만나는 모서리 영역으로부터 상측으로 연장되며 상기 쉘로우 트렌치의 바닥면에 대해 경사진 경사면을 갖는 것을 특징으로 하는, 반도체 소자.10. A semiconductor substrate having a multi-depth trench, wherein the multi-depth trench includes a shallow trench and at least one deep trench disposed below the shallow trench; And
A dielectric filling the multi-depth trench;
The dielectric is,
A first dielectric partially filling said shallow trench; And
And a second dielectric filling the remaining region of the multi-depth trench after the first dielectric is filled.
And the first dielectric extends upwardly from an edge region where the bottom surface of the shallow trench and the sidewall of the deep trench meet and has an inclined surface inclined with respect to the bottom surface of the shallow trench. 제1항에 있어서,
상기 경사면의 경사각은 30°내지 80°인 것을 특징으로 하는 반도체 소자.The method of claim 1,
The inclination angle of the inclined surface is a semiconductor device, characterized in that 30 ° to 80 °. 제1항에 있어서,
상기 제1 유전체 및 상기 제2 유전체는 실리콘 산화막인 것을 특징으로 하는 반도체 소자.The method of claim 1,
And said first dielectric material and said second dielectric material are silicon oxide films. 제1항에 있어서,
상기 제1 유전체는 HDP CVD 공정에 의해 증착되며, 상기 제2 유전체는 LP CVD 공정에 의해 증착되는 것을 특징으로 하는 반도체 소자.The method of claim 1,
And the first dielectric is deposited by an HDP CVD process, and the second dielectric is deposited by an LP CVD process. 제1항에 있어서,
상기 적어도 하나의 딥 트렌치는 균일한 폭을 가진 단지 하나의 딥 트렌치로 이루어지는 것을 특징으로 하는 반도체 소자.The method of claim 1,
Wherein said at least one deep trench consists of only one deep trench having a uniform width. 제1항에 있어서,
상기 적어도 하나의 딥 트렌치는 동일한 폭과 깊이를 가지며 서로 이격된 한 쌍의 딥 트렌치를 갖는 것을 특징으로 하는 반도체 소자.The method of claim 1,
And the at least one deep trench has a pair of deep trenches having the same width and depth and spaced apart from each other. 제1항에 있어서,
상기 적어도 하나의 딥 트렌치는 서로 이격된 세 개의 딥 트렌치들을 갖는 것을 특징으로 하는 반도체 소자.The method of claim 1,
The at least one deep trench has three deep trenches spaced apart from each other. 제7항에 있어서,
상기 세 개의 딥 트렌치들 중에서 중앙에 배치된 딥 트렌치는 동일 형상을 갖는 다른 두 개의 트렌치들에 비해 더 깊게 형성되는 것을 특징으로 하는 반도체 소자.The method of claim 7, wherein
The deep trench disposed in the center of the three deep trenches is formed deeper than the other two trenches having the same shape. 제1항에 있어서,
상기 적어도 하나의 딥 트렌치는 제1 딥 트렌치부 및 상기 제1 딥 트렌치부에 비해 얕은 깊이를 갖는 제2 딥 트렌치부로 이루어진 하나의 딥 트렌치를 가지며, 상기 제1 딥 트렌치부와 상기 제2 딥 트렌치부 간의 경계에는 단차가 형성되는 것을 특징으로 하는 반도체 소자.The method of claim 1,
The at least one deep trench has one deep trench consisting of a first deep trench portion and a second deep trench portion having a shallower depth than the first deep trench portion, and the first deep trench portion and the second deep trench portion. A semiconductor device, characterized in that a step is formed at the boundary between the portions. (a) 반도체 기판에 다중 깊이 트렌치를 형성하는 단계로서, 상기 다중 깊이 트렌치는 하나의 쉘로우 트렌치와 상기 쉘로우 트렌치의 하측에 배치되는 적어도 하나의 딥 트렌치를 포함하는, 다중 깊이 트렌치 형성 단계; 및
(b) 상기 다중 깊이 트렌치에 유전체를 충진하는 단계;를 포함하며,
상기 (b) 단계는,
(b1) 상기 다중 깊이 트렌치를 제1 유전체로 부분적으로 충진하는 단계; 및
(b2) 상기 다중 깊이 트렌치의 나머지 영역을 제2 유전체로 충진하는 단계;를 포함하며,
상기 제1 유전체는, 상기 쉘로우 트렌치의 바닥면과 상기 딥 트렌치의 측벽 사이의 모서리 영역으로부터 상측으로 연장되며 상기 쉘로우 트렌치의 바닥면에 대해 경사진 경사면을 갖는 것을 특징으로 하는 반도체 소자 제조 방법.(a) forming a multi-depth trench in the semiconductor substrate, wherein the multi-depth trench comprises one shallow trench and at least one deep trench disposed below the shallow trench; And
(b) filling a dielectric into said multi-depth trench;
In step (b),
(b1) partially filling the multi-depth trench with a first dielectric; And
(b2) filling the remaining region of the multi-depth trench with a second dielectric;
And the first dielectric has an inclined surface extending upwardly from an edge region between the bottom surface of the shallow trench and the sidewall of the deep trench and inclined with respect to the bottom surface of the shallow trench. 제10항에 있어서,
(c) CMP 공정을 이용하여 상기 제2 유전체의 상면을 평탄화하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 10,
and (c) planarizing the top surface of the second dielectric by using a CMP process. 제10항에 있어서,
상기 경사면의 경사각은 30°내지 80°인 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 10,
The inclination angle of the inclined surface is a semiconductor device manufacturing method, characterized in that 30 ° to 80 °. 제10항에 있어서,
상기 (b1) 단계에서 상기 제1 유전체는 HDP CVD 공정에 의해 증착되며, 상기 (b2) 단계에서 상기 제2 유전체는 LP CVD 공정에 의해 증착되는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 10,
And in the step (b1), the first dielectric is deposited by an HDP CVD process, and in step (b2), the second dielectric is deposited by an LP CVD process. 제10항에 있어서,
상기 제1 유전체 및 상기 제2 유전체는 실리콘 산화막인 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 10,
And the first dielectric material and the second dielectric material are silicon oxide films. 제10항에 있어서, 상기 (a) 단계는,
(a1) 상기 반도체 기판의 일 표면에 제1 하드마스크층을 구성하는 패드 산화막 및 패드 질화막을 순차적으로 증착하는 단계;
(a2) 상기 제1 하드마스크층 식각하여 상기 제1 하드마스크층에 상기 쉘로우 트렌치 형성을 위한 제2 관통홀을 형성하는 단계;
(a3) 상기 반도체 기판을 식각하여 상기 딥 트렌치를 형성하는 단계; 및
(a4) 상기 반도체 기판을 식각하여 상기 제2 관통홀에 대응하는 상기 쉘로우 트렌치를 형성하는 단계;를 포함하는 반도체 소자 제조 방법.The method of claim 10, wherein step (a) comprises:
(a1) sequentially depositing a pad oxide film and a pad nitride film constituting the first hard mask layer on one surface of the semiconductor substrate;
(a2) etching the first hard mask layer to form a second through hole for forming the shallow trench in the first hard mask layer;
(a3) forming the deep trench by etching the semiconductor substrate; And
(a4) etching the semiconductor substrate to form the shallow trench corresponding to the second through hole. 제15항에 있어서, 상기 (a2) 단계는,
(a21) 상기 제1 하드마스크층 상에 제1 감광막을 도포하는 단계;
(a22) 포토리소그래피 공정을 이용하여 상기 제1 감광막에 상기 제2 관통홀 형성을 위한 제1 관통홀을 형성하는 단계;
(a23) 상기 제1 하드마스크층을 식각하여 상기 제1 관통홀에 대응하는 상기 제2 관통홀을 형성하는 단계; 및
(a24) 상기 제1 감광막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 15, wherein step (a2),
(a21) applying a first photoresist film on the first hard mask layer;
(a22) forming a first through hole for forming the second through hole in the first photosensitive film using a photolithography process;
(a23) forming the second through hole corresponding to the first through hole by etching the first hard mask layer; And
(a24) removing the first photoresist film. 제15항에 있어서, 상기 (a3) 단계는,
(a31) 상기 제1 하드마스크층 상에 제2 하드마스크층을 증착하는 단계;
(a32) 상기 제2 하드마스크층 상에 제2 감광막을 도포하는 단계;
(a33) 포토리소그래피 공정을 이용하여 상기 제2 감광막에 상기 딥 트렌치 형성을 위한 제3 관통홀을 형성하는 단계;
(a34) 상기 반도체 기판을 식각하여 상기 제3 관통홀에 대응하는 상기 딥 트렌치를 형성하는 단계; 및
(a35) 상기 제2 감광막 및 상기 제2 하드마스크층을 순차적으로 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 15, wherein step (a3),
(a31) depositing a second hard mask layer on the first hard mask layer;
(a32) applying a second photoresist film on the second hard mask layer;
(a33) forming a third through hole for forming the deep trench in the second photosensitive layer using a photolithography process;
etching the semiconductor substrate to form the deep trench corresponding to the third through hole; And
(a35) sequentially removing the second photoresist film and the second hard mask layer. 제17항에 있어서,
상기 제2 하드마스크층은 실리콘 산화막 층인 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 17,
And the second hard mask layer is a silicon oxide layer. 제10항에 있어서,
상기 (b) 단계는 상기 다중 깊이 트렌치에 상기 유전체를 CVD 방법으로 충진하는 단계이고,
상기 (b1) 단계에서 상기 제1 유전체는 제1 증착공정 및 제1 식각공정이 반복됨으로써 충진되며,
상기 (b2) 단계에서 상기 제2 유전체는 단지 제2 증착공정에 의해 충진되는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 10,
Step (b) is a step of filling the multi-depth trench with the dielectric by a CVD method,
In the step (b1), the first dielectric is filled by repeating the first deposition process and the first etching process,
And in the step (b2), the second dielectric is filled only by a second deposition process. 제19항에 있어서,
상기 제1 증착공정은 모노실란(monosilane: SiH4) 및 산소(O2) 가스를 이용한 HDP CVD 방법으로 진행되는 것을 특징으로 하는 반도체 소자 제조 방법.20. The method of claim 19,
The first deposition process is a method of manufacturing a semiconductor device, characterized in that the HDP CVD method using monosilane (monosilane: SiH 4 ) and oxygen (O 2 ) gas. 제19항에 있어서,
상기 제 1 식각공정은 아르곤 스퍼터링 방법으로 진행되는 것을 특징으로 하는 반도체 소자 제조 방법.20. The method of claim 19,
The first etching process is a semiconductor device manufacturing method characterized in that the progress of the argon sputtering method.
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