KR100459693B1 - Trench isolation method of semiconductor device to prevent gate oxide layer from being deteriorated - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 대한 것으로, 상세하게는 트렌치 구조를 이용하는 반도체 장치의 소자분리 방법에 대한 것이다.The present invention relates to a semiconductor device, and more particularly, to a device isolation method of a semiconductor device using a trench structure.
반도체 장치의 집적도가 증가함에 따라 로코스 공정에 따를 경우 문제로 되는 버즈 비이크의 발생 등이 없고 유효소자분리거리를 용이하게 확보할 수 있는 트렌치 소자분리방법의 중요성이 증대되고 있다. 특히 화학기계적연마(CMP) 기술의 발전과 함께 샬로우 트렌치 아이솔레이션(STI, Shallow Trench Isolation)기술을 이용한 소자분리방법이 더욱 중요한 기술로 부각되고 있다.As the degree of integration of semiconductor devices increases, the importance of the trench device isolation method which can easily secure the effective device separation distance without the occurrence of a buzz bee problem caused by the LOCOS process is increasing. In particular, with the development of chemical mechanical polishing (CMP) technology, the device isolation method using Shallow Trench Isolation (STI) technology has emerged as an important technology.
일반적인 STI 공정의 진행은 다음과 같다. 먼저, 트렌치를 형성한 다음 이 트렌치를 매립하는 절연층을 그 상부에 형성하고, 상기 절연층이 구비된 반도체 기판의 표면에 화학기계적연마(CMP) 공정을 진행하여 트렌치의 내부를 매립하는 절연층만을 남긴다. 그런데 최종적으로 형성된 트렌치 소자분리구조에서 트렌치의 입구 가장자리 또는 트렌치의 상부 코너부분에 날카로운 프로파일이 형성되는 문제점이 발생한다.The general progress of the STI process is as follows. First, a trench is formed, and then an insulating layer filling the trench is formed thereon, and only the insulating layer filling the inside of the trench is subjected to a chemical mechanical polishing (CMP) process on the surface of the semiconductor substrate provided with the insulating layer. Leaves. However, a problem arises in that a sharp profile is formed in the inlet edge of the trench or the upper corner portion of the trench in the finally formed trench isolation structure.
도 1 및 도 2를 참조하면, 반도체 기판(1) 상의 트렌치(3) 벽에 측벽 산화막(5)이 구비되며, 상기 트렌치(3)를 절연막(7)이 매립하고 있는 바, 상기 트렌치(3)의 상부코너부분(9)에 날카로운 모서리가 형성되어 있음을 알 수 있다.1 and 2, a sidewall oxide film 5 is provided on a wall of a trench 3 on a semiconductor substrate 1, and an insulating film 7 is embedded in the trench 3. It can be seen that the sharp corner is formed in the upper corner portion (9) of.
상기 날카로운 모서리로 인한 문제점을 해결하기 위하여 STI 공정 개발에 있어서 트렌치 상부코너의 라운드 프로파일을 얻는 것이 중요한 해결과제로 대두되고 있다. 트렌치 상부 코너가 날카로운 프로파일을 가질 경우 게이트 산화막이 얇아지면서 여기에 전계가 집중된다. 그 결과 전류-전압(I-V) 곡선에서 비정상적인 험프가 생기거나, 오프 상태의 누설전류가 증가하며, 역협채널효과(Reverse Narrow Channel Effect)나 게이트 산화막의 열화가 발생하는 문제점이 발생한다.In order to solve the problems caused by the sharp edges, it is important to obtain a round profile of the trench upper corner in the STI process development. If the trench upper corner has a sharp profile, the gate oxide becomes thinner and an electric field is concentrated there. As a result, abnormal humps occur in the current-voltage (I-V) curve, leakage current in the off state increases, and a problem occurs such that a reverse narrow channel effect or a deterioration of the gate oxide film occurs.
본 발명은 트렌치 상부코너의 프로파일을 라운드하게 할 수 있는 반도체 장치의 소자분리방법을 제공하는 것을 기술적 과제로 한다.An object of the present invention is to provide a device isolation method of a semiconductor device capable of rounding a profile of a trench upper corner.
도 1은 종래 기술에 따른 트렌치 소자분리구조를 보여주는 단면도.1 is a cross-sectional view showing a trench isolation structure according to the prior art.
도 2는 도 1에 도시된 트렌치 상부코너를 확대한 단면도.FIG. 2 is an enlarged cross-sectional view of the trench upper corner shown in FIG. 1; FIG.
도 3a 내지 도 3h는 본 발명의 실시예에 의한 반도체 장치의 소자분리방법을 공정 순서별로 도시한 단면도들.3A to 3H are cross-sectional views illustrating a device isolation method of a semiconductor device according to an embodiment of the present invention in order of processing.
도 4는 도 3h에 도시된 트렌치 상부코너를 확대한 단면도.Figure 4 is an enlarged cross-sectional view of the trench upper corner shown in FIG.
상기 기술적 과제를 달성하기 위한 본 발명은, 트렌치 상부코너에 산화막을 형성시켜 게이트 산화막의 열화를 방지한다. 구체적으로, 패드 산화막과 질화막 사이에 폴리 실리콘막 또는 비정질 실리콘막을 증착하여 트렌치 상부 코너 부분의 측벽 산화막의 높이를 높게 한다.The present invention for achieving the above technical problem, by forming an oxide film in the trench upper corner to prevent degradation of the gate oxide film. Specifically, a polysilicon film or an amorphous silicon film is deposited between the pad oxide film and the nitride film to increase the height of the sidewall oxide film in the upper corner portion of the trench.
본 발명에 의한 반도체 장치의 소자분리방법은, 반도체 기판 상에 패드 산화막, 질화막, 및 산화막을 순차 적층한 후 소정 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내부에 측벽 산화막을 형성하는 단계; 및 상기 트렌치의 내부를 절연막으로 매립하는 반도체 장치의 소자분리방법에 있어서, 상기 패드 산화막과 상기 질화막 사이에 폴리 실리콘막 또는 비정질 실리콘막을 증착하고 플라즈마 처리를 실시한다. 상기 플라즈마의 소스가스로 NH3또는 N2를 사용하는 것이 바람직하다. 또한, 상기 산화막은 고온 산화막 또는 플라즈마 산화막인 것이 바람직하다.A device isolation method of a semiconductor device according to the present invention includes forming a trench by sequentially depositing a pad oxide film, a nitride film, and an oxide film on a semiconductor substrate and etching a predetermined region; Forming a sidewall oxide film in the trench; And in a device isolation method of a semiconductor device in which the inside of the trench is filled with an insulating film, a polysilicon film or an amorphous silicon film is deposited between the pad oxide film and the nitride film and subjected to plasma treatment. It is preferable to use NH 3 or N 2 as the source gas of the plasma. In addition, the oxide film is preferably a high temperature oxide film or a plasma oxide film.
본 발명의 방법은 패드 산화막과 질화막 사이에 폴리 실리콘 또는 비정질 실리콘으로 이루어진 막을 개재시킴으로써 종래 트렌치 내부에만 형성되었던 측벽 산화막을 패드 산화막 높이보다 더 높은 곳까지 형성시킨다. 그 결과 질화막과 패드 산화막을 제거한 후 측벽 산화막이 트렌치 상부코너를 덮게 되어 라운드진 프로파일을 얻을 수 있게 한다.The method of the present invention forms a sidewall oxide film formed only inside the trench up to a height higher than the pad oxide film by interposing a film made of polysilicon or amorphous silicon between the pad oxide film and the nitride film. As a result, after the nitride film and the pad oxide film are removed, the sidewall oxide film covers the trench upper corner to obtain a rounded profile.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 설명의 명확성을 위해서 과장되어진 것이다. 도면 상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층은 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층의 개재되어질 수도 있다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. Like reference numerals in the drawings refer to like elements. In addition, where a layer is described as being on the "top" of another layer or substrate, the layer may be present directly on top of the other layer or substrate, with a third layer intervening therebetween.
도 3a를 참조하면, 반도체 기판(11) 상에 패드 산화막(13)과 폴리 실리콘막 또는 비정질 실리콘막(15)을 적층하고, 상기 폴리 실리콘막 또는 비정질 실리콘막(15) 위에 플라즈마 처리(17)를 한다. 이때 플라즈마 소스 가스로 NH3또는 N2를 사용하는 것이 바람직하다.Referring to FIG. 3A, a pad oxide film 13 and a polysilicon film or amorphous silicon film 15 are stacked on a semiconductor substrate 11, and a plasma treatment 17 is disposed on the polysilicon film or amorphous silicon film 15. Do At this time, it is preferable to use NH 3 or N 2 as the plasma source gas.
도 3b를 참조하면, 상기 결과물 상에 질화막(19)을 형성한다. 상기 질화막(19) 형성시에 상기 패드 산화막(13)은 반도체 기판(11)에 가해지는 스트레스에 대한 버퍼 역할을 한다. 상기 질화막(19)은 통상 1000 - 2000Å 정도의 두께로 형성된다. 상기 질화막(19)은 후속 공정에서 트렌치를 형성한 후 트렌치에 절연물질을 매립하기 위해 반도체 기판 전면에 절연물질을 증착하고 화학기계적 연마 공정을 진행할 때 연마 저지층 역할을 하기 위한 것이다.Referring to FIG. 3B, a nitride film 19 is formed on the resultant product. When the nitride layer 19 is formed, the pad oxide layer 13 serves as a buffer for stress applied to the semiconductor substrate 11. The nitride film 19 is usually formed to a thickness of about 1000 to 2000 kPa. The nitride film 19 serves as a polishing stop layer when a trench is formed in a subsequent process and an insulating material is deposited on the entire surface of the semiconductor substrate to fill an insulating material in the trench, and a chemical mechanical polishing process is performed.
도 3c를 참조하면, 상기 질화막(19) 상부에 고온 열산화막(HTO, High Temperature Oxide) 또는 플라즈마 산화막(21)을 증착한다. 상기 고온 열산화막 또는 플라즈마 산화막(21)은 트렌치 형성을 위한 식각 공정에서 식각 마스크의 역할을 한다.Referring to FIG. 3C, a high temperature oxide (HTO) or plasma oxide film 21 is deposited on the nitride film 19. The high temperature thermal oxide film or plasma oxide film 21 serves as an etching mask in an etching process for forming trenches.
도 3d를 참조하면, 사진식각 공정을 이용하여 액티브 영역에서 패턴(15a + 19a + 21a)을 형성한다.Referring to FIG. 3D, the pattern 15a + 19a + 21a is formed in the active region by using a photolithography process.
도 3e를 참조하면, 패터닝된 고온 열산화막 또는 플라즈마 산화막(21a)를 마스크로 하여 트렌치(23)를 형성한다.Referring to FIG. 3E, the trench 23 is formed using the patterned high temperature thermal oxide film or plasma oxide film 21a as a mask.
도 3f를 참조하면, 상기 트렌치(23)의 측벽을 산화시켜 측벽산화막(25)을 형성한다. 도 3f로부터 알 수 있듯이, 본 발명의 방법에 의하면, 트렌치(23)의 측벽 부위 뿐만 아니라 패드 산화막(13) 상부의 폴리 실리콘막(15) 부분까지 측벽산화막(25)이 형성되는 점을 주목해야 한다. 즉, 측벽 산화막(25)이 패드 산화막(13)이 형성된 부분보다 더 높은 곳까지 형성된다. 이는 상기 폴리 실리콘막(15)의 존재로부터 기인하는 현상이다. 본 실시예에서 상기 폴리 실리콘막(15)에 NH3플라즈마 처리(도 1의 17)를 하는 이유는 측벽 산화막(25) 형성시 상기 폴리 실리콘막(15b)을 따라 산화막이 버즈 비이크처럼 깊게 형성되는 것을 방지하기 위한 것이다.Referring to FIG. 3F, the sidewalls of the trench 23 are oxidized to form the sidewall oxide layer 25. As can be seen from FIG. 3F, it should be noted that according to the method of the present invention, the sidewall oxide film 25 is formed not only in the sidewall portion of the trench 23 but also in the polysilicon film 15 portion over the pad oxide film 13. do. That is, the sidewall oxide film 25 is formed to a higher position than the portion where the pad oxide film 13 is formed. This is a phenomenon resulting from the presence of the polysilicon film 15. The reason why NH 3 plasma treatment (17 in FIG. 1) is applied to the polysilicon film 15 in the present embodiment is that the oxide film is formed deep along the polysilicon film 15b as a buzz beak when the sidewall oxide film 25 is formed. It is to prevent becoming.
도 3g를 참조하면, 상기 트렌치(23)가 형성된 결과물 상부에 절연물질층을 형성한 뒤 화학기계적 연마를 실시하여 트렌치 내부에만 절연막(27)을 남김으로써 상기 트렌치(23)를 채운다. 상기 화학기계적 연마공정시 상기 질화막(19b)이 연마저지층으로 작용한다.Referring to FIG. 3G, the trench 23 is filled by forming an insulating material layer on the resultant portion of the trench 23 and then performing chemical mechanical polishing to leave the insulating layer 27 only in the trench. In the chemical mechanical polishing process, the nitride film 19b serves as a polishing blocking layer.
도 3h를 참조하면, 상기 질화막(19b), 폴리실리콘막(15b), 및 패드 산화막(13a)을 제거함으로써 소자분리영역의 형성을 완료한다. 도 3h로부터 알 수 있듯이, 본 발명에 의한 트렌치의 상부코너(29)는 날카롭지 않고 라운드진 프로파일을 가진다.Referring to FIG. 3H, the isolation region is completed by removing the nitride film 19b, the polysilicon film 15b, and the pad oxide film 13a. As can be seen from Fig. 3h, the upper corner 29 of the trench according to the invention has a sharp and rounded profile.
도 4는 상기 트렌치의 상부코너(29) 부분을 확대한 단면도로서, 측벽 산화막(25a)이 트렌치 상부코너(29)의 활성영역 쪽을 덮으면서 라운드진 프로파일을 형성하는 것을 보여준다.4 is an enlarged cross-sectional view of a portion of the upper corner 29 of the trench, and shows that the sidewall oxide layer 25a forms a rounded profile while covering the active region side of the trench upper corner 29.
이상, 상술한 실시예는 다양한 형태로 변형 가능한 것이다. 예컨대, 상기 고온 산화막 또는 플라즈마 산화막(21) 대신에 포토레지스트 등의 유기물을 사용하여도 트렌치 상부코너에서 급격한 단차가 형성되는 것이 방지될 수 있다. 또한 본 발명의 실시예는 STI 기술과 관련하여 설명되어졌으나, 그 외의 트렌치를 이용한 소자분리방법에 본 발명의 사상이 적용될 수 있음도 당업계에서 평균적인 지식을 가진 자에 있어 명백한 사실이다.As described above, the above-described embodiments may be modified in various forms. For example, the use of organic materials such as photoresist instead of the high temperature oxide film or the plasma oxide film 21 can prevent formation of a sharp step in the trench upper corner. In addition, although the embodiment of the present invention has been described with reference to the STI technology, it is obvious to those skilled in the art that the idea of the present invention can be applied to other device isolation methods using trenches.
본 발명에 의한 반도체 장치의 소자분리 방법에 의하면, 활성영역과 필드산화막의 경계부에서 날카로운 단차가 형성되지 않고 라운드진 프로파일이 얻어진다. 그 결과 게이트 전극을 형성할 때 트렌치 상부코너의 날카로운 부분에 전계가 집중되면서 게이트 산화막이 열화되는 문제점이 방지되는 효과가 있다.According to the device isolation method of the semiconductor device according to the present invention, a sharp step is not formed at the boundary between the active region and the field oxide film, and a rounded profile is obtained. As a result, when the gate electrode is formed, an electric field is concentrated at the sharp part of the upper corner of the trench, thereby preventing the gate oxide film from deteriorating.
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