KR0183839B1 - Element isolation region forming method - Google Patents
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Abstract
반도체장치의 소자분리 영역 형성방법이 개시되어 있다. 본 발명은 반도체기판 상에 반도체기판의 소정영역을 노출시키는 제1절연막 패턴 및 제2 절연막 패턴을 형성하는 단계와 상기 노출된 반도체기판을 일정깊이만큼 식각하여 트렌치 영역을 형성하는 단계와 상기 제2절연막 패턴을 등방성 식각하여 상기 트렌치 영역의 주변부의 제1 절연막 패턴을 일정 폭 만큼 노출시키는 단계와 상기 결과물 전면에 상기 트렌치 영역을 채우는 제3 절연막을 형성하는 단계와 상기 등방성 식각된 제2 절연막 패턴이 노출될 때까지 상기 제3 절연막을 평탄화하는 단계와 상기 노출된 제2 절연막 패턴을 제거하여 그 아래의 제1 절연막 패턴을 노출시키는 단계와 상기 노출된 제1 절연막 패턴을 제거시킴과 동시에 상기 평탄화된 제3 절연막을 일정량 식각하므로써, 상기 트렌치 영역 양 옆의 반도체기판을 노출시킴과 동시에 상기 반도체기판과 표면단차가 존재하지 않는 제3 절연막 패턴으로 이루어진 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법을 제공한다. 본 발명에 의하면, 트렌치 영역 가장자리에 표면단차가 형성되지 않는 소자분리막을 형성할 수 있으므로, 트랜지스터의 게이트 산화막 내압 및 서브쓰레숄드 영역에서의 누설전류 특성을 크게 개선시킬 수 있다.A method of forming an isolation region in a semiconductor device is disclosed. The present invention provides a method of forming a trench region by forming a first insulating layer pattern and a second insulating layer pattern exposing a predetermined region of a semiconductor substrate on the semiconductor substrate, etching the exposed semiconductor substrate by a predetermined depth, and forming a trench region. Isotropically etching the insulating film pattern to expose the first insulating film pattern at the periphery of the trench region by a predetermined width, forming a third insulating film filling the trench region on the entire surface of the resultant portion, and the isotropically etched second insulating film pattern Planarizing the third insulating film until it is exposed, removing the exposed second insulating film pattern to expose the first insulating film pattern below it, removing the exposed first insulating film pattern, and simultaneously By etching a third amount of the third insulating film, the semiconductor substrates on both sides of the trench region are exposed, And it provides the device of the semiconductor device characterized in that it comprises the step of forming an isolation film made of a third insulating film pattern is a semiconductor substrate and a surface level difference does not exist, the isolation region forming method. According to the present invention, the device isolation film having no surface step can be formed at the edge of the trench region, so that the gate oxide withstand voltage and the leakage current characteristics in the subthreshold region of the transistor can be greatly improved.
Description
제1도 내지 제4도는 종래기술에 의한 소자분리 영역 형성방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a method of forming a device isolation region according to the prior art.
제5도 내지 제9도는 본 발명에 의한 소자분리 영역 형성방법을 설명하기 위한 단면도들이다.5 to 9 are cross-sectional views illustrating a method of forming an isolation region in accordance with the present invention.
본 발명은 반도체장치의 소자분리 영역 형성방법에 관한 것으로, 특히 트렌치 공정에 의한 소자분리 영역 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation region of a semiconductor device, and more particularly, to a method of forming a device isolation region by a trench process.
최근 반도체장치의 집적도가 크게 증가함에 따라 트랜지스터의 크기가 매우 작아지고 있다. 이와 아울러서 트랜지스터들을 서로 격리시키기 위한 소자분리 영역의 면적을 감소시키는 기술 또한 매우 중요해져 여러가지의 소자분리 기술이 발표되고 있다.Recently, as the degree of integration of semiconductor devices has increased greatly, the size of transistors has become very small. In addition, the technique of reducing the area of the isolation region for isolating transistors from each other is also very important, and various device isolation techniques have been published.
초기의 반도체장치의 소자분리 영역은 주로 실리콘기판의 부분산화법(local oxidation of silicon; 이하 ''LOCOS''라 한다)을 사용하여 형성하였다. 여기서, LOCOS에 의한 소자분리방법은 소자가 형성될 활성영역들 사이에 열산화공정에 의해 두꺼운 필드산화층을 국부적으로 성장시키는 방법이다. 그러나, 이러한 LOCOS방법에 의한 소자분리 영역은 그 가장자리에 버즈비크(bird's beak)가 형성되므로 서로 이웃한 소자분리 영역 사이에 좁은 활성영역, 예컨대 0.5㎛ 이하의 폭을 갖는 활성영역을 한정할 경우에는 적합하지 않은 문제점이 있다. 또한 상기 LOCOS방법에 의하면, 소자분리 영역의 폭이 넓은 부분과 좁은 부분에 각각 서로 다른 두께를 갖는 필드산화층이 형성되어 필드산화층의 두께 설정시 매우 어려운 문제점이 있다. 따라서, 최근에는 상기 LOCOS방법의 문제점을 개선하기 위하여 실리콘기판의 소정부분을 식각한 후, 상기 식각된 부분에 절연층을 매립하여 소자분리 영역을 형성하는 트렌치 소자분리 방법이 제안되었다.The device isolation region of the initial semiconductor device was mainly formed using a local oxidation of silicon (hereinafter referred to as `` LOCOS ''). Here, the device isolation method by LOCOS is a method of locally growing a thick field oxide layer by a thermal oxidation process between the active regions in which the device is to be formed. However, in the device isolation region by the LOCOS method, a bird's beak is formed at the edge thereof, so that when the active region having a width of 0.5 μm or less is defined between adjacent device isolation regions, There is an unsuitable problem. In addition, according to the LOCOS method, a field oxide layer having different thicknesses is formed in a wide portion and a narrow portion of the device isolation region, so that the field oxide layer has a very difficult problem in setting the thickness of the field oxide layer. Accordingly, in order to improve the problem of the LOCOS method, a trench device isolation method has been proposed in which a predetermined portion of a silicon substrate is etched and an isolation layer is embedded in the etched portion to form an isolation region.
제1도 내지 제4도는 종래의 트렌치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a conventional trench device isolation method.
제1도는 반도체기판(1)의 소정영역에 트렌치 영역을 형성한 후 상기 트렌치 영역을 채우는 CVD 산화막(7)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 패드 산화막 및 질화막을 차례로 형성한 다음, 상기 질화막 및 상기 패드 산화막을 연속적으로 패터닝하여 반도체기판(1)의 소정영역을 노출시키는 패드산화막 패턴(3) 및 질화막패턴(5)을 형성한다. 이어서, 상기 질화막 패턴(5)을 식각 마스크로하여 상기 노출된 반도체기판(1)을 일정깊이만큼 식각하여 트렌치 영역을 형성한다. 계속해서, 상기 결과물 전면에 트렌치 영역을 채우는 절연막, 예컨대 단차도포성이 우수한 CVD 산화막(7)을 형성한다.FIG. 1 is a cross-sectional view for explaining a step of forming a CVD oxide film 7 filling the trench region after forming the trench region in the predetermined region of the semiconductor substrate 1. First, a pad oxide film and a nitride film are sequentially formed on the semiconductor substrate 1, and then the nitride film and the pad oxide film are successively patterned to expose the pad oxide film pattern 3 and the nitride film pattern to expose a predetermined region of the semiconductor substrate 1. (5) is formed. Subsequently, the exposed semiconductor substrate 1 is etched by a predetermined depth using the nitride film pattern 5 as an etching mask to form a trench region. Subsequently, an insulating film filling the trench region, for example, a CVD oxide film 7 having excellent step coatability, is formed on the entire surface of the resultant product.
제2도는 상기 트렌치 영역을 채우는 CVD 산화막 패턴(7a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 질화막팬턴(5)이 노출될 때까지 상기 CVD 산화막 패턴(7)을 평탄화하여 상기 트렌치 영역을 채우는 CVD 산화막 패턴(7a)을 형성한다. 여기서, 상기 CVD 산화막 패턴(7)을 평탄화하는 방법으로는 에치백 공정 또는 CMP 공정을 사용한다.2 is a cross-sectional view for explaining a step of forming a CVD oxide film pattern 7a filling the trench region. Specifically, the CVD oxide pattern 7 is planarized until the nitride film pant 5 is exposed to form a CVD oxide pattern 7a that fills the trench region. Here, an etch back process or a CMP process is used as a method of planarizing the CVD oxide film pattern 7.
제3도는 상기 질화막 패턴(5)을 제거하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히, 상기 노출된 질화막 패턴(5)을 습식식각 용액 또는 건식식각 공정으로 제거한다. 이때, 상기 CVD 산화막 패턴(7a) 상부의 일부분 및 상기 패드산화막 패턴(3)의 일부가 함께 식각되어 도시된 바와 같이 트렌치 영역의 가장자리 부분을 노출시키는 CVD 산화막 패턴(7b)이 형성되고 패드산화막 패턴(3)의 두께보다 얇아진 패드산화막 패턴(3a)가 형성된다. 이는, 산화막에 대한 질화막의 식각 선택비가 무한대가 아니기 때문이다.3 is a cross-sectional view for explaining a step of removing the nitride film pattern 5. In more detail, the exposed nitride layer pattern 5 is removed by a wet etching solution or a dry etching process. At this time, a portion of the upper portion of the CVD oxide layer pattern 7a and a portion of the pad oxide layer pattern 3 are etched together to form a CVD oxide layer pattern 7b exposing the edge portion of the trench region, as shown, and forming the pad oxide layer pattern. The pad oxide film pattern 3a thinner than the thickness of (3) is formed. This is because the etching selectivity ratio of the nitride film to the oxide film is not infinite.
제4도는 트렌치공정에 의한 소자분리막(7c,7d)을 완성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히, 상기 패드산화막 패턴(3a) 및 상기 CVD 산화막 패턴(7b)의 돌출된 부분을 제거하기 위하여 제3도의 결과물을 산화막 식각용액에 담구어 트렌치 영역의 양 옆의 반도체기판(1)을 노출시킨다. 이때, 트렌치 영역의 양 옆의 반도체기판(1)이 노출될 때까지 패드산화막 패턴(3a)을 제거한 직후에는 참조번호 7c로 표시한CVD 산화막 패턴이 형성되고, 국부적으로 불균일한 패드산화막 패턴(3a)을 완전히 제거하면서 반도체기판(1)과 CVD 산화막 패턴의 표면단차를 감소시키기 위하여 상기 CVD 산화막 패턴(7c)를 더욱 식각하고 나면, 참조번호 7d로 표시한 CVD 산화막 패턴이 형성된다. 이와 같이 CVD 산화막 패턴(7c 또는 7d)를 형성하고 나면, 도시된 바와 같이 트렌치 영역 가장자리에 참조번호 A로 표시한 홈이 형성되며, 결과적으로 트렌치 영역의 측벽 상부가 노출된다.4 is a cross-sectional view for explaining a step of completing the device isolation films 7c and 7d by the trench process. In more detail, in order to remove the protruding portions of the pad oxide layer pattern 3a and the CVD oxide layer pattern 7b, the semiconductor substrate 1 on both sides of the trench region is immersed in an oxide etching solution. Expose At this time, immediately after the pad oxide film pattern 3a is removed until the semiconductor substrates 1 on both sides of the trench region are exposed, the CVD oxide film pattern indicated by reference numeral 7c is formed, and the locally uneven pad oxide film pattern 3a is formed. ) Is further etched in order to completely reduce the surface step between the semiconductor substrate 1 and the CVD oxide pattern, and then the CVD oxide pattern indicated by reference numeral 7d is formed. After the CVD oxide film pattern 7c or 7d is formed as described above, grooves indicated by reference numeral A are formed at the edges of the trench regions as shown, and as a result, upper portions of the sidewalls of the trench regions are exposed.
상술한 종래의 트렌치 소자분리 방법에 의하면, 소자분리막이 CVD 산화막 패턴의 가장자리에 홈이 형성되어 그 표면 프로파일이 불량하며, 트렌치 영역의 측벽 상부가 노출된다. 따라서, 영역의 양 옆의 활성영역을 덮는 게이트 산화막 및 게이트 전극을 형성하고 나면, 활성영역 가장자리에 반도체기판과 게이트 전극 사이에 강한 전계가 형성되어 게이트 산화막의 내압을 감소시키는 결과를 가져온다.According to the conventional trench device isolation method described above, the device isolation film has a groove formed at the edge of the CVD oxide film pattern, so that its surface profile is poor, and the upper portion of the sidewall of the trench region is exposed. Therefore, after forming the gate oxide film and the gate electrode covering the active regions on both sides of the region, a strong electric field is formed between the semiconductor substrate and the gate electrode at the edge of the active region, resulting in a decrease in the breakdown voltage of the gate oxide film.
또한, 종래기술에 의한 트렌치 소자분리 방법을 사용하여 형성된 트랜지스터는 누출촐된 트렌치 영역 측벽 상부에 기생 채널이 형성되므로 문턱전압보다 낮은 게이트 전압에서 큰 누설전류가 발생하여 드레인 전류(Id)대 게이트 전압(Vg) 특성곡선에서 험프(hump) 현상을 보인다.In addition, since a parasitic channel is formed on the sidewall of the leaked trench region, a transistor formed by using a trench isolation method according to the prior art generates a large leakage current at a gate voltage lower than the threshold voltage, thereby causing drain current (Id) to gate voltage. (Vg) Hump is shown in the characteristic curve.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위하여 안출된 것으로, 그 표면이 평평한 소자분리막을 형성할 수 있는 반도체장치의 소자분리 영역 형성방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method for forming a device isolation region of a semiconductor device capable of forming a device isolation film having a flat surface.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 반도체기판의 소정역역을 노출시키는 제1 절연막 패턴 및 제2 절연막 패턴을 형성하는 단계; 상기 노출된 반도체기판을 일정깊이만큼 식각하여 트렌치 영역을 형성하는 단계; 상기 제2 절연막 패턴을 등방성 식각하여 상기 트렌치 영역의 주변부의 제1 절연막 패턴을 일정 폭 만큼 노출시키는 단계; 상기 결과물 전면에 상기 트렌치 영역을 채우는 제3 절연막을 형성하는 단계; 상기 등방성 식각된 제2 절연막 패턴이 노출될 때까지 상기 제3절연막을 평탄화하는 단계; 상기 노출된 제2 절연막 패턴을 제거하여 그 아래의 제1 절연막 패턴을 노출시키는 단계; 및 상기 노출된 제1 절연막 패턴을 제거시킴과 동시에 상기 평탄화된 제3 절연막을 일정량 식각하므로써, 상기 트렌치 영역 양 옆의 반도체기판을 노출시킴과 동시에 상기 반도체기판과 표면단차가 존재하지 않는 제3 절연막 패턴으로 이루어진 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a semiconductor device comprising: forming a first insulating film pattern and a second insulating film pattern exposing a predetermined region of a semiconductor substrate on a semiconductor substrate; Etching the exposed semiconductor substrate to a predetermined depth to form a trench region; Isotropically etching the second insulating film pattern to expose the first insulating film pattern at a peripheral portion of the trench region by a predetermined width; Forming a third insulating film filling the trench region over the entire surface of the resultant material; Planarizing the third insulating layer until the isotropically etched second insulating layer pattern is exposed; Removing the exposed second insulating layer pattern to expose the first insulating layer pattern below the second insulating layer pattern; And removing the exposed first insulating layer pattern and simultaneously etching the planarized third insulating layer, thereby exposing the semiconductor substrates on both sides of the trench region, and at the same time, a third insulating layer having no surface step with the semiconductor substrate. It provides a device isolation region forming method of a semiconductor device comprising the step of forming a device isolation film consisting of a pattern.
여기서, 상기 제1 절연막 패턴 및 제3절연막은 각각 열산화막 및 CVD 산화막으로 형성하는 것이 바람직하다.The first insulating film pattern and the third insulating film may be formed of a thermal oxide film and a CVD oxide film, respectively.
또한, 상기 제2 절연막 패턴은 질화막으로 형성하는 것이 바람직하다.In addition, the second insulating film pattern is preferably formed of a nitride film.
본 발명에 의하면, 트렌치 영역을 채우는 소자분리막의 표면을 평평하게 형성할 수 있으므로 본 발명에 의한 소자분리 방법을 사용하여 트랜지스터를 제조할 경우 게이트 산화막의 내압특성 및 서브쓰레숄드(subthreshold) 누설전류 특성을 개선시킬 수 있다.According to the present invention, since the surface of the device isolation film filling the trench region can be formed flat, when the transistor is manufactured using the device isolation method according to the present invention, the breakdown voltage characteristics and the subthreshold leakage current characteristics of the gate oxide film are obtained. Can be improved.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제5도 내지 제9도는 본 발명에 의한 소자분리막 형성방법을 설명하기 위한 단면도들이다.5 through 9 are cross-sectional views for describing a method of forming an isolation layer according to the present invention.
제5도는 트렌치 영역을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 반도체기판(1) 상에 제1 절연막 및 제2 절연막을 차례로 형성한다. 여기서, 상기 제1 절연막 및 제2 절연막을 각각 열산화막 및 질화막으로 형성하는 것이 바람직하다. 이어서, 상기 제2 절연막 및 제1 절연막을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 제1 절연막 패턴(3) 및 제2 절연막 패턴(5)을 형성한다. 다음에, 상기 노출된 반도체기판(1)을 일정깊이만큼 식각하여 트렌치영역을 형성한다.5 is a cross-sectional view for explaining a step of forming a trench region. Specifically, the first insulating film and the second insulating film are sequentially formed on the semiconductor substrate 1. Here, the first insulating film and the second insulating film are preferably formed of a thermal oxide film and a nitride film, respectively. Subsequently, the second insulating film and the first insulating film are successively patterned to form a first insulating film pattern 3 and a second insulating film pattern 5 exposing predetermined regions of the semiconductor substrate 1. Next, the exposed semiconductor substrate 1 is etched to a predetermined depth to form a trench region.
또한, 반도체기판의 소정영역에 트렌치 영역을 형성하는 또 다른 하나의 방법은 상기 반도체기판(1)에 제1 절연막, 제2 절연막 및 산화막을 차례로 형성하는 공정과, 반도체기판의 소정영역을 노출시키는 제1 절연막 패턴(3), 제2 절연막 패턴(5) 및 산화막 패턴(도시하지 않음)을 형성하는 공정과, 상기 산화막 패턴을 식각 마스크로하여 노출된 반도체기판(1)을 일정깊이만큼 식각하여 트렌치 영역을 형성하는 공정과, 상기 산화막 패턴을 제거하는 공정으로 이루어질 수 있다.In addition, another method of forming a trench region in a predetermined region of a semiconductor substrate is a step of sequentially forming a first insulating film, a second insulating film and an oxide film on the semiconductor substrate 1, and exposing a predetermined region of the semiconductor substrate. Forming a first insulating film pattern 3, a second insulating film pattern 5, and an oxide film pattern (not shown), and etching the exposed semiconductor substrate 1 using the oxide film pattern as an etching mask to a predetermined depth. And forming a trench region and removing the oxide layer pattern.
제6도는 제3절연막(7)을 형성하는 단계를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 트렌치 영역이 형성된 결과물의 제2 절연막 패턴(5)을 등방석 식각하여 트렌치 영역의 주변부의 제1 절연막 패턴(3)을 참조부호 x로 표시한 일정 폭 만큼 노출시키므로써 그 크기가 작아진 제2 절연막 패턴(5a)을 형성한다. 여기서, 상기 일정폭(x)은 본 발명에 의한 서자분리막의 표면이 평평한 프로파일을 갖도록 하는 중요한 역할을 하는 인자(factor)로서 제9도에서 그에 대한 효과를 자세히 설명하기로 한다. 이어서, 상기 결과물 전면에 트랜치 영역을 채우는 제3 절연막(7), 예컨대 단차도포성이 우수한 CVD 산화막을 형성한다.FIG. 6 is a cross-sectional view for explaining a step of forming the third insulating film 7. First, the second insulating film pattern 5 of the resultant in which the trench region is formed is isotropically etched to expose the first insulating film pattern 3 at the periphery of the trench region by a predetermined width indicated by the reference numeral x so that the size thereof is small. The true second insulating film pattern 5a is formed. Here, the constant width (x) is a factor that plays an important role for the surface of the seo separation membrane according to the present invention to have a flat profile will be described in detail the effect thereof in FIG. Subsequently, a third insulating film 7 filling the trench region, for example, a CVD oxide film having excellent step coatability, is formed on the entire surface of the resultant product.
제7도는 평탄화된 제3 절연막(7a)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히, 상기 등방성 식각된 제2 절연막 패턴(5a)이 노출될 때가지 제3 절연막(7)을 에치백 하거나 CMP 공정으로 폴리슁하여 평탄화된 제3 절연막(7a)을 형성한다. 이와 같이 형성된 평탄화된 제3 절연막(7a)은 도시된 바와 같이 트렌치 영역을 완전히 채우면서 그 표면이 상기 노출된 제2 절연막 패턴(5a)의 표면과 일치한다.7 is a cross-sectional view for explaining a step of forming the planarized third insulating film 7a. In more detail, until the isotropically etched second insulating film pattern 5a is exposed, the third insulating film 7 is etched back or polished by CMP to form a planarized third insulating film 7a. The planarized third insulating film 7a formed as described above completely fills the trench region, and its surface coincides with the surface of the exposed second insulating film pattern 5a as shown.
제8도는 제2 절연막 패턴(5a)을 제거하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 노출된 제2 절연막(5a)을 제거하여 그 아래의 제1절연막 패턴(3)을 노출시킨다. 이때, 산화막으로 형성된 제1 절연막(3) 및 평탄화된 제3 절연막(7a)의 일정량이 함께 식각되어 두께가 얇아진 제1 절연막 패턴(3a) 및 그 크기가 작아진 제3 절연막 패턴(7b)이 형성된다. 이는, 질화막으로 이루어진 제2 절연막(5a)을 제거할 때 사용되는 질화막 식각 레서피(recipe)에 대하여 산화막으로 이루어진 제1 절연막 패턴(3) 및 제3 절연막(7a) 각률이 ''0''이 아니기 때문이다. 이와 같이 형성된 제3 절연막(7b)은 도시된 바와 같이 상기 일정 폭(x) 보다 작은 x'의 폭만큼 트렌치 영역의 주변부를 덮는다.8 is a cross-sectional view for explaining a step of removing the second insulating film pattern 5a. Specifically, the exposed second insulating film 5a is removed to expose the first insulating film pattern 3 below it. At this time, a predetermined amount of the first insulating film 3 formed of the oxide film and the planarized third insulating film 7a are etched together to reduce the thickness of the first insulating film pattern 3a and the reduced third insulating film pattern 7b. Is formed. This means that the angular rate of the first insulating film pattern 3 and the third insulating film 7a made of the oxide film is `` 0 '' with respect to the nitride film etching recipe used when the second insulating film 5a made of the nitride film is removed. Because it is not. The third insulating layer 7b formed as described above covers the periphery of the trench region by a width of x 'smaller than the predetermined width x as shown.
제9도는 본 발명에 의한 소자분리막을 완성하는 단계를 설명하기 위한 단면도이다. 보다 상세히, 트렌치 영역의 양 옆의 반도체기판(1)을 노출시키면서 노출된 반도체기판(1)과 표면단차가 발생하지 않도록 평평한 표면을 갖는 제3 절연막(7d), 즉 소자분리막을 형성하기 위하여 제1 절연막 패턴(3a)을 제거함과 동시에 상기 제3 절연막(7b)을 식각한다. 이때, 참조번호 7c로 표시한 제3 절연막 패턴은 반도체기판(1)이 노출된 직후의제3절연막 패턴을 나타낸다. 도시된 바와 같이 소자분리막이 완성된 상태에서 트렌치 영역을 채우는 제3 절연막(7d)은 그 표면에 홈이 형성되지 않음을 알 수 있다. 이는, 제7도에서 평탄화된 제3 절연막(7a)이 트렌치 영역 주변부의 제1 절연막 패턴(3)의일정 폭(x)을 덮도록 형성하므로써, 상기 제2 절연막 패턴(5a) 및 상기 제1 절연막 패턴(3)을 제거하는 과정에서 트렌치 영역의 가장자리가 노출되지 않도록 조절할 수 있기 때문이다.9 is a cross-sectional view for explaining a step of completing the device isolation film according to the present invention. In more detail, in order to form a third insulating film 7d, that is, a device isolation film, having a flat surface so as not to cause a surface step with the exposed semiconductor substrate 1 while exposing the semiconductor substrates 1 on both sides of the trench region. The first insulating film pattern 3a is removed and the third insulating film 7b is etched. At this time, the third insulating film pattern denoted by reference numeral 7c represents a third insulating film pattern immediately after the semiconductor substrate 1 is exposed. As shown in the drawing, it can be seen that the grooves are not formed on the surface of the third insulating layer 7d filling the trench region in the state where the device isolation layer is completed. This is because the third insulating film 7a flattened in FIG. 7 is formed so as to cover a predetermined width x of the first insulating film pattern 3 in the periphery of the trench region, thereby forming the second insulating film pattern 5a and the first film. This is because the edge of the trench region may be adjusted so as not to expose the trench region in the process of removing the insulating layer pattern 3.
상술한 본 발명의 실시예에 의하면, 트렌치 영역을 채우는 소자분리막이 평평한 표면을 가지면서 트렌치 영역의 가장자리에 홈이 형성되는 것을 방지할 수 있다. 따라서, 본 발명에 의한 소자분리 영역이 형성된 기판의 노출된 반도체기판, 즉 활성영역 상에 게이트 산화막 및 게이트 전극을 갖는 트렌지스터를 형성하게 되면, 활성영역 가장자리의 게이트 산화막을 가로지르는 전계를 크게 완화시킬 수 있으므로 게이트 산화막의 내압이 감소하는 현상을 방지할 수 있다.According to the embodiment of the present invention described above, it is possible to prevent the grooves formed at the edges of the trench region while the device isolation layer filling the trench region has a flat surface. Therefore, when the transistor having the gate oxide film and the gate electrode is formed on the exposed semiconductor substrate of the substrate on which the device isolation region is formed, that is, the active region, the field across the gate oxide film at the edge of the active region is greatly relaxed. Therefore, the phenomenon that the breakdown voltage of the gate oxide film is reduced can be prevented.
또한, 소자분리막 형성 후에 트렌치 영역의 측벽이 노출되지 않으므로 트랜치 영역 측벽에 기생 채널이 형성되는 것을 방지할 수 있다. 따라서, 서브쓰레숄드(subthreshold) 영역에서 비정상적인 누설전류가 발생하는 것을 억제시킬 수 있으므로 트랜지스터 특성을 향상시킬 수 있다.In addition, since the sidewalls of the trench regions are not exposed after the isolation layer is formed, parasitic channels may be prevented from being formed on the sidewalls of the trench regions. Therefore, the occurrence of abnormal leakage current in the subthreshold region can be suppressed, so that the transistor characteristics can be improved.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함을 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (3)
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