KR100195228B1 - Trench isolation method - Google Patents
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Abstract
트렌치 소자분리 방법이 개시되어 있다. 이 방법은 반도체기판 상에 제1 절연막 및 제2 절연막을 차례로 형성하는 단계와, 상기 제2 절연막 및 상기 제1 절연막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 제1 절연막 패턴 및 제2 절연막 패턴을 형성하는 단계와, 상기 노출된 반도체기판을 식각하여 소정의 깊이를 갖는 트렌치 영역을 형성하는 단계와, 상기 결과물 전면에 상기 트렌치 영역을 채우는 제3 절연막을 형성하는 단계와, 상기 제2 절연막 패턴이 노출될 때까지 상기 제3 절연막을 식각하여 상기 트렌치 영역을 채우는 제3 절연막 패턴을 형성하는 단계와, 상기 노출된 제2 절연막 패턴을 제거하는 단계와, 상기 제2 절연막 패턴이 제거된 결과물 전면에 제4 절연막을 형성하는 단계와, 상기 제4 절연막 및 상기 제1 절연막 패턴을 연속적으로 등방성 식각하여 상기 트렌치 영역 사이의 반도체기판을 노출시킴으로써, 상기 트렌치 영역 내에 상기 제3 절연막 패턴이 식각된 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 트렌치 영역의 측벽을 노출시키지 않는 소자분리막을 형성할 수 있으므로, 소자분리막이 형성된 결과물 전면에 게이트 산화막 및 게이트 전극을 구비하는 트랜지스터를 형성할 경우에 험프 현상이 제거된 서브쓰레숄드 특성을 얻을 수 있다.A trench isolation method is disclosed. The method includes sequentially forming a first insulating film and a second insulating film on a semiconductor substrate, and sequentially patterning the second insulating film and the first insulating film to expose a predetermined region of the semiconductor substrate. Forming an insulating layer pattern, etching the exposed semiconductor substrate to form a trench region having a predetermined depth, forming a third insulating layer filling the trench region over the entire surface of the resultant, Etching the third insulating layer until the insulating layer pattern is exposed to form a third insulating layer pattern filling the trench region; removing the exposed second insulating layer pattern; and removing the second insulating layer pattern Forming a fourth insulating film on the entire surface of the resultant, and continuously isotropically etching the fourth insulating film and the first insulating film pattern to Exposing the semiconductor substrate between the trench regions, thereby forming a device isolation layer in which the third insulating layer pattern is etched in the trench region. As a result, the device isolation film which does not expose the sidewall of the trench region can be formed. Thus, when the transistor including the gate oxide film and the gate electrode is formed on the entire surface of the resultant device on which the device isolation film is formed, the sub-threshold characteristic from which the hump phenomenon is removed is eliminated. You can get it.
Description
본 발명은 반도체소자의 소자분리 방법에 관한 것으로, 특히 트렌치 소자분리 방법에 관한 것이다.The present invention relates to a device isolation method of a semiconductor device, and more particularly to a trench device isolation method.
최근 반도체소자의 집적도가 증가함에 따라 트랜지스터와 같은 소자들을 서로 격리시키기 위한 소자분리 영역이 차지하는 면적을 감소시키기 위한 연구가 활발해지고 있다. 소자분리 영역의 면적을 감소시키기 위한 대표적인 방법으로는 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성하고 상기 트렌치 영역을 절연막으로 채우는 트렌치 소자분리 방법이 널리 채택되고 있다. 이는, 트렌치 영역을 좁고 깊게 형성함으로써 소자분리 영역이 차지하는 면적을 작게 형성할 수 있음은 물론, 후속공정시 패턴형성을 용이하게 해주는 평탄화 특성이 우수하기 때문이다.Recently, as the degree of integration of semiconductor devices increases, researches for reducing the area occupied by device isolation regions for isolating devices such as transistors from each other are being actively conducted. As a representative method for reducing the area of the device isolation region, a trench device isolation method of forming a trench region by etching a predetermined region of a semiconductor substrate and filling the trench region with an insulating film is widely adopted. This is because the trench region is formed to be narrow and deep, so that the area occupied by the device isolation region can be made small, and the planarization property for facilitating pattern formation in a subsequent process is excellent.
도 1 내지 도 3은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional trench device isolation method.
도 1은 패드산화막 패턴(3) 및 패드질화막 패턴(5)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 열산화공정에 의한 패드산화막 및 CVD 공정에 의한 패드질화막을 차례로 형성한다. 다음에, 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 패드산화막 패턴(3) 및 패드질화막 패턴(5)을 형성한다.1 is a cross-sectional view for explaining a step of forming the pad oxide film pattern 3 and the pad nitride film pattern 5. First, a pad oxide film by a thermal oxidation process and a pad nitride film by a CVD process are sequentially formed on the semiconductor substrate 1. Next, the pad nitride film and the pad oxide film are successively patterned to form a pad oxide film pattern 3 and a pad nitride film pattern 5 exposing predetermined regions of the semiconductor substrate 1.
도 2는 트렌치 영역을 채우는 절연막 패턴(7)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 노출된 반도체기판(1)을 소정의 깊이만큼 식각하여 트렌치 영역을 형성하고, 그 결과물 전면에 상기 트렌치 영역을 채우는 절연막, 예컨대 CVD 산화막을 형성한다. 이어서, 상기 패드질화막 패턴(5)이 노출될 때까지 절연막을 CMP 공정 또는 에치백 공정을 사용하여 식각함으로써 상기 트렌치 영역을 채우는 절연막 패턴(7)을 형성한다.2 is a cross-sectional view for explaining the step of forming the insulating film pattern 7 filling the trench region. Specifically, the exposed semiconductor substrate 1 is etched to a predetermined depth to form a trench region, and an insulating film, for example, a CVD oxide layer, is formed on the entire surface of the resultant. Subsequently, the insulation layer is etched using the CMP process or the etch back process until the pad nitride layer pattern 5 is exposed to form the insulation layer pattern 7 filling the trench region.
도 3은 소자분리막 패턴(7a)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 노출된 패드질화막 패턴(5)을 인산용액으로 제거하여 그 아래의 패드산화막 패턴(3)을 노출시킨다. 다음에, 노출된 패드산화막 패턴(3)을 제거하여 그 아래의 반도체기판(1)을 노출시킨다. 이때, CVD 산화막으로 이루어진 절연막 패턴(7)도 동시에 식각되어 그 크기가 다소 작아진 소자분리막 패턴(7a)이 형성된다. 이와 아울러 도시된 바와 같이, 소자분리막 패턴(7a)의 가장자리와 인접한 부분, 즉 참조부호 A로 표시한 트렌치 영역의 측벽 상부가 노출된다.3 is a cross-sectional view for describing a step of forming the device isolation layer pattern 7a. In detail, the exposed pad nitride layer pattern 5 is removed with a phosphate solution to expose the pad oxide layer pattern 3 below. Next, the exposed pad oxide film pattern 3 is removed to expose the semiconductor substrate 1 below it. At this time, the insulating film pattern 7 made of the CVD oxide film is also simultaneously etched to form the device isolation film pattern 7a having a somewhat smaller size. In addition, as shown, the portion adjacent to the edge of the device isolation layer pattern 7a, that is, the upper sidewall of the trench region indicated by reference numeral A is exposed.
상술한 종래의 트렌치 소자분리 방법을 적용하여 소자분리막 패턴을 형성한 결과물 상에 트랜지스터를 형성하기 위하여 게이트 절연막 및 게이트 전극을 형성하면, 상기 노출된 트렌치 영역의 측벽 코너에 강한 게이트 전계가 형성된다. 따라서, 게이트 전극에 문턱전압보다 낮은 전압이 인가될지라도 노출된 트렌치 영역 측벽에 채널이 쉽게 형성되어 소오스 영역 및 드레인 영역 사이에 원하지 않는 누설전류가 발생하고, 이로 인하여 서브쓰레숄드 특성 곡선에서 험프(hump) 현상이 나타나고 문턱전압을 감소시킨다. 이러한 현상은 채널의 폭이 좁아질수록 더욱 심하게 나타난다. 그러므로, 채널 폭이 감소할수록 문턱전압이 증가하는 일반적인 현상과는 달리 오히려 문턱전압이 감소하므로 역협폭 효과(inverse narrow width effect)라 불리운다. 상술한 험프 현상이 나타나는 서브쓰레숄드 특성이 도 4에 보여진다.When the gate insulating film and the gate electrode are formed to form a transistor on a result of forming the device isolation layer pattern by applying the above-described conventional trench device isolation method, a strong gate electric field is formed at the sidewall corner of the exposed trench region. Therefore, even if a voltage lower than the threshold voltage is applied to the gate electrode, a channel is easily formed in the exposed trench region sidewalls, causing an unwanted leakage current between the source region and the drain region, thereby causing a hump ( hump) phenomenon and reduce the threshold voltage. This phenomenon becomes more severe as the channel becomes narrower. Therefore, unlike the general phenomenon in which the threshold voltage increases as the channel width decreases, the threshold voltage decreases, so it is called an inverse narrow width effect. The subthreshold characteristic in which the above-mentioned hump phenomenon occurs is shown in FIG. 4.
도 4는 종래의 트렌치 소자분리 방법을 적용하여 형성한 N형 트랜지스터의 서브쓰레숄드 특성을 측정한 그래프이다. 여기서, 가로축은 게이트 전압을 나타내고, 세로축은 드레인 전류를 나타낸다.FIG. 4 is a graph measuring subthreshold characteristics of an N-type transistor formed by applying a conventional trench isolation method. Here, the horizontal axis represents the gate voltage, and the vertical axis represents the drain current.
도 4를 참조하면, 참조부호 a, b, c 및 d로 표시한 곡선은 각각 소오스 영역 및 P형 웰 영역 사이에 0(V), 1(V), 2(V) 및 3(V)의 역 바이어스를 가한 상태에서 게이트 전압 대 드레인 전류를 측정한 곡선들이다. 도 4로부터, 10-6암페어 이하의 드레인 전류는 상술한 험프 현상에 의한 누설전류가 포함된 것임을 알 수 있다.Referring to Fig. 4, the curves denoted by reference numerals a, b, c, and d are shown as 0 (V), 1 (V), 2 (V) and 3 (V) between the source region and the P-type well region, respectively. These curves measure gate voltage vs. drain current with reverse bias applied. It can be seen from FIG. 4 that the drain current of 10 −6 amp or less includes the leakage current due to the above-described hump phenomenon.
상술한 바와 같이 종래의 소자분리 방법을 적용하여 트랜지스터를 형성하면, 서브쓰레숄드 특성이 저하되는 문제점이 발생한다.As described above, when the transistor is formed by applying the conventional device isolation method, there is a problem in that the subthreshold characteristics are deteriorated.
따라서, 본 발명의 목적은 트랜지스터의 서브쓰레숄드 특성을 개선시킬 수 있는 트렌치 소자분리 방법을 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a trench isolation method that can improve the subthreshold characteristics of a transistor.
도 1 내지 도 3은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional trench device isolation method.
도 4는 종래의 트렌치 소자분리 방법을 적용하여 형성한 모스 트랜지스터의 서브쓰레쇼울드 특성을 측정한 그래프이다.4 is a graph measuring subthreshold characteristics of a MOS transistor formed by applying a conventional trench device isolation method.
도 5 내지 도 8은 본 발명에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views illustrating a trench isolation method according to the present invention.
상기 목적을 달성하기 위하여 본 발명에 따른 트렌치 소자분리 방법은, 반도체기판 상에 제1 절연막 및 제2 절연막을 차례로 형성하는 단계와, 상기 제2 절연막 및 상기 제1 절연막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 제1 절연막 패턴 및 제2 절연막 패턴을 형성하는 단계와, 상기 노출된 반도체기판을 식각하여 소정의 깊이를 갖는 트렌치 영역을 형성하는 단계와, 상기 결과물 전면에 상기 트렌치 영역을 채우는 제3 절연막을 형성하는 단계와, 상기 제2 절연막 패턴이 노출될 때까지 상기 제3 절연막을 식각하여 상기 트렌치 영역을 채우는 제3 절연막 패턴을 형성하는 단계와, 상기 노출된 제2 절연막 패턴을 제거하는 단계와, 상기 제2 절연막 패턴이 제거된 결과물 전면에 제4 절연막을 형성하는 단계와, 상기 제4 절연막 및 상기 제1 절연막 패턴을 연속적으로 등방성 식각하여 상기 트렌치 영역 사이의 반도체기판을 노출시킴으로써, 상기 트렌치 영역 내에 상기 제3 절연막 패턴이 식각된 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a trench device isolation method includes: sequentially forming a first insulating film and a second insulating film on a semiconductor substrate, and successively patterning the second insulating film and the first insulating film to form the semiconductor. Forming a first insulating layer pattern and a second insulating layer pattern exposing a predetermined region of the substrate; forming a trench region having a predetermined depth by etching the exposed semiconductor substrate; and forming the trench region on the entire surface of the resultant. Forming a third insulating film filling the trench, forming a third insulating film pattern filling the trench region by etching the third insulating film until the second insulating film pattern is exposed, and the exposed second insulating film pattern. Forming a fourth insulating film on the entire surface of the resultant from which the second insulating film pattern is removed; By the anisotropic etching the first insulating film pattern by continuously exposing the semiconductor substrate between the trench region, characterized by including the step of forming the second pattern the third insulating film is etched in the trench device isolation region.
여기서, 상기 제1 절연막은 열산화막으로 형성하고, 상기 제2 절연막은 질화막으로 형성하고, 상기 제3 절연막은 CVD 산화막으로 형성하는 것이 바람직하다.The first insulating film may be formed of a thermal oxide film, the second insulating film may be formed of a nitride film, and the third insulating film may be formed of a CVD oxide film.
본 발명에 의하면, 제2 절연막 패턴을 제거한 후에 제4 절연막을 추가로 형성하고 제4 절연막 및 제1 절연막 패턴을 연속적으로 등방성 식각함으로써, 트렌치 영역 측벽 상부가 노출되는 것을 방지할 수 있다. 따라서, 소자분리막이 형성된 결과물 상에 트랜지스터를 형성할 경우, 트랜지스터의 서브쓰레숄드 특성을 개선시킬 수 있다.According to the present invention, after the second insulating film pattern is removed, the fourth insulating film is further formed and the fourth insulating film and the first insulating film pattern are continuously isotropically etched, thereby preventing the upper portion of the trench region sidewalls from being exposed. Accordingly, when the transistor is formed on the resultant device on which the device isolation film is formed, the subthreshold characteristic of the transistor can be improved.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5는 제1 절연막 패턴(13) 및 제2 절연막 패턴(15)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(11) 상에 제1 절연막 및 제2 절연막을 차례로 형성한다. 여기서, 상기 제1 절연막 및 제2 절연막은 각각 열산화막 및 질화막으로 형성하는 것이 바람직하다. 다음에, 상기 제2 절연막 상에 통상의 방법으로 감광막 패턴(도시하지 않음)을 형성하여 제2 절연막의 소정영역을 노출시킨다. 이어서, 상기 감광막 패턴을 식각 마스크로하여 상기 노출된 제2 절연막 및 그 아래의 제1 절연막을 연속적으로 식각하여 반도체기판(11)의 소정영역을 노출시키는 제1 절연막 패턴(13) 및 제2 절연막 패턴(15)을 형성한다.5 is a cross-sectional view for describing a step of forming the first insulating film pattern 13 and the second insulating film pattern 15. First, a first insulating film and a second insulating film are sequentially formed on the semiconductor substrate 11. Here, the first insulating film and the second insulating film are preferably formed of a thermal oxide film and a nitride film, respectively. Next, a photoresist pattern (not shown) is formed on the second insulating film in a conventional manner to expose a predetermined region of the second insulating film. Subsequently, the first insulating layer pattern 13 and the second insulating layer exposing the predetermined region of the semiconductor substrate 11 by continuously etching the exposed second insulating layer and the first insulating layer thereunder using the photoresist pattern as an etching mask. The pattern 15 is formed.
도 6은 제3 절연막 패턴(17)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 감광막 패턴을 식각 마스크로하여 상기 노출된 반도체기판(11)을 식각하여 소정의 깊이를 갖는 트렌치 영역을 형성한다. 여기서, 상기 감광막 패턴을 제거한 후에 제2 절연막 패턴(15)을 식각 마스크로하여 반도체기판(11)을 식각함으로써 트렌치 영역을 형성할 수도 있다. 이어서, 상기 감광막 패턴을 제거하고, 그 결과물 전면에 트렌치 영역이 완전히 채워지도록 두꺼운 제3 절연막, 예컨대 단차도포성이 우수한 CVD 산화막을 형성한다. 다음에, 상기 제2 절연막 패턴(15)이 노출될 때까지 제3 절연막을 CMP 공정 또는 에치백 공정을 사용하여 식각함으로써, 트렌치 영역을 채우는 제3 절연막 패턴(17)을 형성한다.6 is a cross-sectional view for describing a step of forming the third insulating layer pattern 17. In detail, the exposed semiconductor substrate 11 is etched using the photoresist pattern as an etch mask to form a trench region having a predetermined depth. The trench region may be formed by etching the semiconductor substrate 11 using the second insulating layer pattern 15 as an etching mask after removing the photoresist pattern. Subsequently, the photoresist pattern is removed, and a thick third insulating film, for example, a CVD oxide film having excellent step coatability, is formed so as to completely fill the trench region over the resultant. Next, the third insulating film is etched using the CMP process or the etch back process until the second insulating film pattern 15 is exposed, thereby forming the third insulating film pattern 17 filling the trench region.
도 7은 제4 절연막(19)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 질화막으로 형성된 상기 노출된 제2 절연막 패턴(15)을 인산용액으로 제거함으로써, 그 아래의 제1 절연막 패턴(13)을 노출시킨다. 이와 같이 제2 절연막 패턴(15)을 제거하면, 도시된 바와 같이 제3 절연막 패턴(17)에 의해 표면단차가 형성된다. 이어서, 상기 결과물 전면에 소정의 두께를 갖는 제4 절연막(19), 예컨대 CVD 산화막을 형성한다.7 is a cross-sectional view for explaining a step of forming the fourth insulating film 19. In more detail, the first insulating film pattern 13 below is exposed by removing the exposed second insulating film pattern 15 formed of the nitride film with a phosphate solution. When the second insulating layer pattern 15 is removed in this manner, a surface step is formed by the third insulating layer pattern 17 as shown. Subsequently, a fourth insulating film 19 having a predetermined thickness, for example, a CVD oxide film, is formed on the entire surface of the resultant product.
도 8은 소자분리막(17a)을 형성하는 단계를 설명하기 위한 단면도이다. 자세히 설명하면, 상기 제4 절연막(19) 및 그 아래의 제1 절연막 패턴(13)을 산화막 식각용액인 불산용액으로 등방성 식각한다. 이와 같이 제4 절연막(19) 및 제1 절연막 패턴(13)을 등방성 식각하면, 참조부호 e로 표시한 화살표와 같이 단차부위에서 수직방향 및 수평방향으로 모두 동일한 두께만큼 식각되므로 제3 절연막 패턴(17)의 일부가 식각되어 형성되는 소자분리막(17a)의 측벽이 완만하면서 둥근형태로 형성된다. 여기서, 참조부호 B로 표시한 소자분리막(17a)의 표면은 상기 등방성 식각시 트렌치 영역 사이의 반도체기판(11)이 노출된 직후에 등방성 식각을 정지시킨 상태, 즉 과도식각을 0%로 조절한 상태의 표면을 나타낸 것이고, 참조부호 E로 표시한 소자분리막(17a)의 표면은 상기 등방성 식각시 적절히 과도식각한 상태의 표면을 나타낸 것이다. 따라서, 제4 절연막(19) 및 제1 절연막 패턴(13)을 등방성 식각할 때 과도식각되는 양을 적절히 조절하면, 트렌치 영역의 측벽이 노출되는 현상을 방지할 수 있다.8 is a cross-sectional view for describing a step of forming the device isolation layer 17a. In detail, the fourth insulating film 19 and the first insulating film pattern 13 below are isotropically etched with a hydrofluoric acid solution which is an oxide film etching solution. If the fourth insulating film 19 and the first insulating film pattern 13 are isotropically etched as described above, the third insulating film pattern ( A sidewall of the device isolation layer 17a formed by etching a portion of the 17) is smooth and rounded. Here, the surface of the device isolation layer 17a denoted by the reference B is a state in which the isotropic etching is stopped immediately after the semiconductor substrate 11 between the trench regions is exposed during the isotropic etching, that is, the transient etching is adjusted to 0%. The surface of the device isolation film 17a, denoted by reference numeral E, shows the surface of the state that is properly overetched during the isotropic etching. Therefore, when the fourth insulating film 19 and the first insulating film pattern 13 are isotropically etched properly, the amount of over-etching can be properly adjusted to prevent the sidewall of the trench region from being exposed.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.
이상 설명된 바와 같이 본 발명에 따른 트렌치 소자분리 방법은 소자분리막 형성 후에 트렌치 영역의 측벽이 노출되는 현상을 방지할 수 있다. 따라서, 상기 소자분리막이 형성된 결과물 상에 게이트 산화막 및 게이트 전극을 구비하는 트랜지스터를 형성하면, 서브쓰레숄드 특성에서 험프 현상이 제거된 트랜지스터의 특성을 얻을 수 있다.As described above, the trench isolation method according to the present invention may prevent the sidewall of the trench region from being exposed after the isolation layer is formed. Therefore, when the transistor including the gate oxide layer and the gate electrode is formed on the resultant device on which the device isolation layer is formed, the transistor having the hump phenomenon removed from the subthreshold characteristic can be obtained.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20070125 Year of fee payment: 9 |
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