KR100390907B1 - Method for manufacturing of semiconductor device - Google Patents
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Abstract
본 발명은 DRAM 셀 사이즈가 작아지면서 좋은 스위칭(switching) 특성과 리플레쉬(refresh) 특성을 갖는 반도체 소자의 제조방법에 관한 것이다. 이를 위한 본 발명의 반도체 소자 제조방법은 제 1 도전형 반도체 기판에 활성영역과 필드영역을 정의한 후, 상기 필드영역에 소자 격리막을 형성하는 단계와, 상기 활성영역을 소정부분 식각하여 트랜치를 형성함과 동시에 상기 트랜치 하부에 문턱전압 조절용 불순물 영역을 형성하는 단계와, 상기 트랜치에 절연막을 형성하고, 상기 절연막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측벽에 절연막 스페이서를 형성하는 단계와, 상기 게이트 전극 양측의 제 1 도전형 반도체 기판의 활성영역에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a good switching characteristic and a refreshing characteristic as the DRAM cell size becomes smaller. The semiconductor device fabrication method of the present invention for this purpose is to define an active region and a field region in the first conductivity type semiconductor substrate, forming a device isolation layer in the field region, and etching the active region a predetermined portion to form a trench. And forming an impurity region for adjusting a threshold voltage under the trench, forming an insulating film in the trench, forming a gate electrode on the insulating film, and forming an insulating film spacer on both sidewalls of the gate electrode. And forming a transistor in an active region of the first conductivity-type semiconductor substrate on both sides of the gate electrode.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 DRAM 셀 사이즈가작아지면서 좋은 스위칭(switching) 특성과 리플레쉬(refresh) 특성을 갖는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having good switching characteristics and refreshing characteristics as a DRAM cell size becomes smaller.
일반적으로 트랜지스터 구조는 핫캐리어(hot carrier)에 의한 특성 열화를 억제하기 위하여 LDD(Lightly DopedDrain) 구조의 트랜지스터를 사용하였다.In general, a transistor having a lightly doped drain (LDD) structure is used to suppress the deterioration of characteristics caused by a hot carrier.
상기 트랜지스터의 경우, 일반적으로 산화막 스페이서를 이용한 LDD 구조인데 상기 스페이서 물질의 스텝 커버리지(stepcoverage)가 좋지 않아 게이트전극 상호간의 거리가 좁은 경우에 게이트 전극 상부에 증착되는 두께에 비해 측벽 및 게이트전극 사이에 증착되는 두께가 얇다. 따라서, 스페이서 식각공정에서 일정두께로 산화막 식각을 진행할 경우 활성영역의 끝부분에 형성된 얇은 접합이 노출된다. 상기 얇은 접합은 역방향 접합 누설의 원인이 된다.In the case of the transistor, an LDD structure using an oxide spacer is generally used, but the step material of the spacer material is poor, so that the distance between the sidewalls and the gate electrode is greater than the thickness deposited on the gate electrode when the distance between the gate electrodes is narrow. The thickness to be deposited is thin. Therefore, when the oxide layer is etched to a predetermined thickness in the spacer etching process, a thin junction formed at the end of the active region is exposed. The thin junction is the cause of reverse junction leakage.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법에 대하여 설명하기로 한다.Hereinafter, a method of manufacturing a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a는 종래의 반도체 소자를 나타낸 단면도이고, 도 1b는 도 1a의 등가 회로도이다.1A is a cross-sectional view of a conventional semiconductor device, and FIG. 1B is an equivalent circuit diagram of FIG. 1A.
도 1a 및 도 1b에 도시한 바와 같이 활성영역(미도시)과 필드영역(미도시)이 정의된 반도체 기판(11)을 제공한다. 이어, 상기 기판(11)의 필드영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치(미도시)를 형성한다. 그런 다음, 상기 트랜치를 포함한 반도체 기판 전면에 제 1 절연막(미도시)을 형성한 후, 상기 제 1절연막을 에치백(etch back) 또는 CMP(Chemical Mechnical Polishing) 공정을 실시하여 PGI(Profile Grove Isolation) 구조를 갖는 소자 격리막(12)을 형성한다.As shown in FIGS. 1A and 1B, a semiconductor substrate 11 in which an active region (not shown) and a field region (not shown) are defined is provided. Subsequently, the field region of the substrate 11 is selectively removed to form a trench (not shown) having a predetermined depth. Thereafter, a first insulating film (not shown) is formed on the entire surface of the semiconductor substrate including the trench, and then the first insulating film is etched back or a chemical mechanical polishing (CMP) process is performed to perform profile groove isolation. A device isolation film 12 having a structure).
이어서, 상기 기판 전면에 문턱전입 조절용 이온주입 공정을 실시하여 활성영역에 문턱전압용 불순물 영역(13)을 형성한 다음, 상기 문턱전압용 불순물 영역(13)을 포함한 기판 상에 게이트 전극(14)을 형성한다.Subsequently, a threshold voltage impurity region 13 is formed in an active region by performing an ion implantation control process on the entire surface of the substrate, and then a gate electrode 14 is formed on the substrate including the threshold voltage impurity region 13. To form.
그리고 상기 게이트 전극(14)을 포함한 기판(11) 전면에 제 2 절연막(미도시)을 증착하고 나서 에치백 공정을 실시하여 상기 게이트 전극(14) 양측벽에 제 2 절연막 스페이서(15)를 형성한다.A second insulating film (not shown) is deposited on the entire surface of the substrate 11 including the gate electrode 14 and then etched back to form second insulating film spacers 15 on both sidewalls of the gate electrode 14. do.
이어, 상기 게이트 전극(15)을 마스크로 이용하여 상기 게이트 전극(14) 양측의 반도체 기판에 소오스/드레인 영역(16)을 형성한다.Subsequently, the source / drain regions 16 are formed on the semiconductor substrates on both sides of the gate electrode 14 using the gate electrode 15 as a mask.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, the above conventional method of manufacturing a semiconductor device has the following problems.
DRAM 셀 사이즈가 작아지면서 리플레쉬(refresh) 문제가 부각되고 있으며, 이는 게이트 전극의 길이가 작아지면서 발생하는 문턱전압(saturation voltage)이 낮아져 생기는 문제와 맞물려 있다.As the DRAM cell size becomes smaller, the refresh problem is highlighted, which is associated with a problem caused by a lower saturation voltage generated as the length of the gate electrode becomes smaller.
즉, 게이트 전극의 길이나 문턱전압 조절용 이온주입을 조절하여 스위칭 특성을 좋게 하면 리플레쉬 특성이 나빠지고, 리플레쉬 특성을 좋게 하면 스위칭 특성이 저하되는 경향이 있다.In other words, if the switching characteristics are improved by adjusting the length of the gate electrode or the ion implantation for adjusting the threshold voltage, the refreshing characteristics deteriorate, and when the refreshing characteristics are improved, the switching characteristics tend to be lowered.
이는 문턱전압을 높이려고 게이트 전극의 길이를 늘리면 커패시터와 연결된 홀 사이즈 감소로 인해 저항이 증가하고, 문턱전압 조절용 이온주입의 양을 늘이면 전계강화로 인한 정션(junction) 누설전류가 증가하는 문제점이 있었다.If the length of the gate electrode is increased to increase the threshold voltage, the resistance increases due to the decrease of the hole size connected to the capacitor, and the junction leakage current due to the electric field strengthening increases with increasing the amount of ion implantation for controlling the threshold voltage. there was.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 트랜치 구조를 이용하여 셀 사이즈와 커패시터의 콘택홀 사이즈에 영향을 주지 않으면서 효과적으로 채널 길이를 늘이고, 셀 누설전류의 크기를 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다Accordingly, the present invention has been made to solve the above problems, and it is possible to effectively increase the channel length and reduce the size of the cell leakage current without affecting the cell size and the contact hole size of the capacitor using a trench structure. Its purpose is to provide a method for manufacturing a semiconductor device that can
도 1a는 종래 기술에 따른 반도체 소자 구조를 나타낸 단면도Figure 1a is a cross-sectional view showing a semiconductor device structure according to the prior art
도 1b는 도 1a의 등가회로도FIG. 1B is an equivalent circuit diagram of FIG. 1A
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도2A through 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 3은 도 2c의 등가회로도3 is an equivalent circuit diagram of FIG. 2C
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
21 : 반도체 기판 22 : 소자 격리막21 semiconductor substrate 22 device isolation film
23 : 포토레지스트 패턴 24 : 제 2 트랜치23 photoresist pattern 24 second trench
25 : 문턱전압 조절용 불순물 영역 26 : 제 2 절연막25 impurity region for threshold voltage adjustment 26 second insulating film
27a : 게이트 전극 28 : 제 3 절연막 스페이서27a: gate electrode 28: third insulating film spacer
29 : 소오스/드레인 불순물 영역29 source / drain impurity region
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 활성영역과 필드영역이 정의된 제 1도전형 반도체 기판을 제공하는 단계와, 상기 기판의 필드영역에 소자 격리막을 형성하는 단계와; 상기 활성영역을 소정부분 식각하여 트랜치를 형성하고 나서, 상기 트랜치 하부에 문턱전압 조절용 불순물 영역을 형성하는 단계와; 상기 트랜치 내부에 게이트 절연막을 형성하고, 상기 구조의 트랜치를 덮는게이트 전극을 형성하는 단계와; 상기 게이트 전극 양측벽에 절연막 스페이서를 형성하는 단계와; 상기 절연막 스페이서 및 게이트 전극을 마스크로 하고 상기 결과의 기판에 이온주입을 실시하여 소오스/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 한다.상기 소자 격리막은 PGI(Profile Grove Isolation) 구조인 것이 바람직하다.A method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of providing a first conductive semiconductor substrate having an active region and a field region defined, forming a device isolation film in the field region of the substrate; ; Etching a portion of the active region to form a trench, and then forming an impurity region for adjusting a threshold voltage under the trench; Forming a gate insulating film in the trench and forming a gate electrode covering the trench of the structure; Forming insulating film spacers on both sidewalls of the gate electrode; And forming a source / drain region by implanting ions into the resulting substrate using the insulating film spacer and the gate electrode as a mask. The device isolation layer preferably has a profile groove isolation (PGI) structure. Do.
또한, 상기 게이트 전극은 상기 트랜치를 포함한 기판 전면에 폴리 실리콘층을 형성하는 단계와, 상기 폴리실리콘층을 식각하는 단계를 포함한다.The gate electrode may include forming a polysilicon layer on the entire surface of the substrate including the trench and etching the polysilicon layer.
상기 소오스/드레인영역 형성단계는 상기 절연막 스페이서 및 게이트 전극을 마스크로 이용하고 상기 기판 전면에 n형 불순물 이온을 주입하여 제 1 n형 불순물영역을 형성하는 단계와; 상기 절연막 스페이서 및 게이트 전극을 마스크로 이용하고 상기 기판 전면에 p형 불순물 이온을 주입하여 제 1n형 불순물영역 위에 p형 불순물영역을 형성하는 단계와; 상기 절연막 스페이서 및 게이트 전극을 마스크로 이용하고 상기 기판 전면에 n형 불순물 이온을 주입하여 p형 불순물영역 위에 제 2 n형 도전형 불순물영역을 형성하는 단계를 포함한다.상기 소오스/드레인영역은 트랜지스터 역할하며, 가변저항이다.이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법에 대하여 보다 상세히 설명하기로 한다.The source / drain region forming step may include forming a first n-type impurity region by using the insulating layer spacer and the gate electrode as a mask and implanting n-type impurity ions onto the entire surface of the substrate; Forming a p-type impurity region on the first n-type impurity region by using the insulating film spacer and the gate electrode as a mask and implanting p-type impurity ions onto the entire surface of the substrate; And forming a second n-type conductivity type impurity region on the p-type impurity region by using the insulating layer spacer and the gate electrode as a mask and implanting n-type impurity ions onto the entire surface of the substrate. And a variable resistor. Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이고, 도 3은 도 2c의 등가회로도이다.2A through 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and FIG. 3 is an equivalent circuit diagram of FIG. 2C.
도 2a에 도시한 바와 같이, 활성영역(미도시)과 필드영역(미도시)이 정의되고 p웰(미도시)이 구비된 반도체기판(21)을 제공한다.이어, 상기 기판의 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 제 1 트랜치(미도시)를 형성한다. 그런 다음, 상기 제 1 트랜치를 포함한 반도체 기판 전면에 제 1 절연막(미도시)을 형성한 다음, 상기 제 1절연막에 에치백 또는 CMP 공정을 실시하여 PGI 구조를 갖는 소자 격리막(22)을 형성한다.As shown in FIG. 2A, a semiconductor substrate 21 having an active region (not shown) and a field region (not shown) and having a p-well (not shown) is provided. And selectively removed to form a first trench (not shown) having a predetermined depth. Thereafter, a first insulating film (not shown) is formed on the entire surface of the semiconductor substrate including the first trenches, and then the device insulating film 22 having the PGI structure is formed by performing an etch back or CMP process on the first insulating film. .
이 후, 상기 소자 격리막(22)을 포함한 기판 전면에 포토레지스트를 도포한 다음, 노광 및 현상하여 활성영역의 소정 부위를 덮는 포토레지스트 패턴(23)을 형성한다. 이어, 상기 포토레지스트 패턴(23)을 마스크로 이용하여 상기 기판의 활성영역을 소정깊이로 제거하여 제 2 트랜치(24)를 형성한다.Thereafter, a photoresist is applied to the entire surface of the substrate including the device isolation layer 22, and then exposed and developed to form a photoresist pattern 23 covering a predetermined portion of the active region. Subsequently, the second trenches 24 are formed by removing the active region of the substrate to a predetermined depth using the photoresist pattern 23 as a mask.
그런 다음, 상기 포토레지스트 패턴(24)을 마스크로 이용여 문턱전압 조절용 이온주입 공정을 실시하여 상기 제 2 트랜치(24) 하부에 문턱전압 조절용 불순물 영역(25)을 형성한다.Next, the threshold voltage adjustment impurity region 25 is formed under the second trench 24 by using the photoresist pattern 24 as a mask to perform an ion implantation process for adjusting the threshold voltage.
이 후, 상기 포토레지스트 패턴(25)을 제거한 다음, 도 2b에 도시한 바와 같이, 상기 제 2 트랜치(24)를 포함한 기판 전면에 제 2 절연막을 얇게 형성한 다음, 상기 제 2절연막을 에치백하여 제 2트랜치(24) 내부에 잔류하는 제 2절연막 패턴(26)을 형성한다.Thereafter, after removing the photoresist pattern 25, as shown in FIG. 2B, a thin second insulating film is formed on the entire surface of the substrate including the second trench 24, and then the back surface of the second insulating film is etched back. As a result, a second insulating layer pattern 26 remaining in the second trench 24 is formed.
그리고 상기 제 2절연막 패턴(26)을 포함한 기판 전면에 폴리 실리콘층(미도시)을 형성한 후, 상기 폴리 실리콘층을 식각하여 제 2절연막 패턴(26)을 포함한 트랜치 구조를 매립시키는 게이트 전극(27a)을 형성한다. 이때, 상기 제 2 절연막 패턴(26)은 게이트 절연막이 된다.After forming a polysilicon layer (not shown) on the entire surface of the substrate including the second insulating layer pattern 26, the gate electrode filling the trench structure including the second insulating layer pattern 26 by etching the polysilicon layer. 27a). In this case, the second insulating layer pattern 26 may be a gate insulating layer.
이어, 상기 게이트 전극(27a)을 포함한 기판 전면에 제 3 절연막(미도시)을 형성하고 나서, 상기 제 3절연막을 에치백하여 상기 게이트 전극(27a) 양측벽에 제 3 절연막 스페이서(28)를 형성한다.Subsequently, after forming a third insulating film (not shown) on the entire surface of the substrate including the gate electrode 27a, the third insulating film is etched back to form a third insulating film spacer 28 on both sidewalls of the gate electrode 27a. Form.
그런 다음, 도 2c 및 도 3에 도시한 바와 같이, 상기 제 3절연막 스페이서(28) 및 게이트 전극(27a)을 마스크로 이용하여 기판 전면에 n형 불순물 이온주입 공정을 실시하여 상기 제 2 트랜치(24) 양측벽에 제 1 n형 불순물 영역(n+)(29c)을 형성한다. 계속해서, 상기 제 3절연막 스페이서(28) 및 게이트 전극(27a)을 마스크로 이용하여 기판 전면에 p형 불순물 이온주입 공정을 실시함으로서 상기 제 1 n형 불순물 영역(n+)(29c) 위에 p형 불순물 영역(p+)(29b)을 형성한다. 그리고 상기 제 3절연막 스페이서(28) 및 게이트 전극(27a)을 마스크로 이용하고 기판 전면에 n형 불순물 이온주입 공정을 실시하여 상기 p형 불순물 영역(p+)(29b)위에 제 2 n형 불순물 영역(n+)(29a)을 형성한다. 그 결과, 제 1 n형 불순물 영역(n+)(29c), p형 불순물 영역(p+)(29b) 및 제 2 n형 불순물 영역(n+)(29a)- 즉, npn 구조를 갖는 소오스/드레인 영역(29)을 형성한다.2C and 3, an n-type impurity ion implantation process is performed on the entire surface of the substrate using the third insulating film spacer 28 and the gate electrode 27a as a mask to form the second trench ( 24) First n-type impurity regions (n +) 29c are formed on both side walls. Subsequently, a p-type impurity ion implantation process is performed on the entire surface of the substrate using the third insulating film spacer 28 and the gate electrode 27a as a mask, thereby forming a p-type on the first n-type impurity region (n +) 29c. An impurity region (p +) 29b is formed. The n-type impurity ion implantation process is performed on the entire surface of the substrate by using the third insulating film spacer 28 and the gate electrode 27a as a mask, and the second n-type impurity region is formed on the p-type impurity region (p +) 29b. (n +) 29a is formed. As a result, the first n-type impurity region (n +) 29c, the p-type impurity region (p +) 29b and the second n-type impurity region (n +) 29a-that is, a source / drain region having an npn structure (29) is formed.
이때, 상기 제 1, 제 2 n형 불순물 영역(29c,29a)과 p형 불순물 영역(29b)은 트랜지스터 역할을 한다. 또한, 가변저항 역할을 한다.In this case, the first and second n-type impurity regions 29c and 29a and the p-type impurity region 29b serve as transistors. It also acts as a variable resistor.
즉, 상기 게이트 전극(27a)에 문턱전압 이상의 전압 인가되었을 경우, 전도층이 형성되어 저항값이 낮은 기생 트랜지스터로 동작한다. 그러나 상기 게이트 전극()에 전압이 인가되지 않았을 경우, 저항값이 큰 역방향으로 정션이 동작하여 셀 커패시터에 기판으로 새는 누설전류을 차단할 수 있다.That is, when a voltage equal to or higher than a threshold voltage is applied to the gate electrode 27a, a conductive layer is formed to operate as a parasitic transistor having a low resistance value. However, when no voltage is applied to the gate electrode (1), the junction operates in a reverse direction with a large resistance value to block leakage current leaking from the cell capacitor to the substrate.
따라서, 상기 게이트 전극(27a)에 전압이 인가되어 형성된 채널은 정션과 떨어져 있으므로 문턱전압 조절용 불순물 영역(25)의 이온 증가에 의한 전계 강화가 정션 누설전류를 증가시키는 것을 방지할 수 있다.Therefore, since the channel formed by applying the voltage to the gate electrode 27a is separated from the junction, it is possible to prevent the electric field strengthening due to the ion increase in the impurity region 25 for adjusting the threshold voltage to increase the junction leakage current.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 제조방법에 의하면, 문턱전압 조절용 이온주입 공정을 셀전역에 주입하지 않고 트랜치 구조에 주입함으로써, 문턱전압 조절용 불순물영역이 트랜치 아랫쪽 채널에만 형성한다. 또한, 상기 게이트 전극에 전압이 인가되어 형성된 채널은 정션과 떨어져 있으므로 문턱전압 조절용 불순물 영역에서의 이온 증가에 의한 전계 강화가 정션 리키지를 증가시키는 것을 방지할 수 있다. 한편, 문턱전압 조절용 불순물 영역이 정션과 분리되므로 전계강화가 리플레쉬 특성에 영향을 주지 않는다.As described above, according to the method of manufacturing the semiconductor device of the present invention, the threshold voltage control impurity region is formed only in the lower channel of the trench by implanting the threshold voltage control ion implantation step into the trench structure without implanting the cell. In addition, since the channel formed by applying the voltage to the gate electrode is separated from the junction, it is possible to prevent the electric field strengthening due to the increase of ions in the impurity region for adjusting the threshold voltage to increase junction junction. On the other hand, since the impurity region for adjusting the threshold voltage is separated from the junction, the electric field strengthening does not affect the refresh characteristics.
또한, 소오스/드레인 영역을 npn형으로 형성하므로 기판 p웰 간에 전압이 나뉘어서 걸리게 됨으로써, 정션의 개수가 늘어나 정션 리키지를 감소시킬 수 있는 이점이 있다.In addition, since the source / drain regions are formed in the npn type, the voltage is divided between the substrate p wells, thereby increasing the number of junctions, thereby reducing junction junctions.
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