KR19990074932A

KR19990074932A - Method of forming MOS transistor of semiconductor device

Info

Publication number: KR19990074932A
Application number: KR1019980008828A
Authority: KR
Inventors: 정호석
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-03-16
Filing date: 1998-03-16
Publication date: 1999-10-05

Abstract

본 발명은 반도체소자의 모스 트랜지스터에 관한 것으로, 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계와, 활성영역의 소정영역을 선택적으로 습식 식각하여 홈을 형성하는 단계와, 홈이 형성된 결과물 표면에 게이트 절연막을 형성하는 단계와, 홈 표면의 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 게이트 전극의 양 옆의 활성영역에 서로 마주보는 소오스/드레인 영역을 형성하는 단계를 포함한다.The present invention relates to a MOS transistor of a semiconductor device, comprising: forming a device isolation film defining an active region in a predetermined region of a semiconductor substrate, forming a groove by selectively wet etching a predetermined region of the active region, and Forming a gate insulating film on the formed result surface, forming a gate electrode on the gate insulating film on the groove surface, and forming source / drain regions facing each other in active regions on both sides of the gate electrode; do.

Description

Method of forming MOS transistor of semiconductor device

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 모스 트랜지스터를 형성하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a MOS transistor.

모스 트랜지스터는 반도체소자의 구성요소로서 반도체소자의 전기적 특성 뿐만 아니라 집적도에 많은 영향을 끼친다. 반도체소자의 집적도가 증가함에따라 모스 트랜지스터의 크기는 점점 작아지고 있다. 이에 따라, 모스 트랜지스터의 채널길이 또한 점점 감소하여 짧은 채널효과가 나타나고 반도체소자의 특성 또한 저하된다. 모스 트랜지스터의 짧은채널 효과는 문턱전압을 감소시킬 뿐만 아니라 소오스 및 드레인 사이의 누설전류를 증가시키어 스위칭 특성을 저하시킨다. 또한, 이러한 짧은채널 효과가 발생하는 모스 트랜지스터를 오랜시간동안 동작시키면, 핫 캐리어에 의하여 문턱전압이 증가하며, 이에 따라 구동전류가 감소하여 동작속도를 느리게 만든다. 결과적으로, 고속 반도체소자를 구현하기 위해서는 모스 트랜지스터의 짧은채널 효과를 개선시켜야 한다. 제한된 면적 내에 반도체소자의 집적도를 증가시키면서 짧은채널 효과를 억제시킬 수 있는 모스 트랜지스터의 제조방법이 필요하다.The MOS transistor is a component of the semiconductor device and has a great influence on the degree of integration as well as the electrical characteristics of the semiconductor device. As the degree of integration of semiconductor devices increases, the size of the MOS transistors is getting smaller. As a result, the channel length of the MOS transistor also decreases gradually, resulting in a short channel effect and deteriorating characteristics of the semiconductor device. The short channel effect of MOS transistors not only reduces the threshold voltage but also increases the leakage current between the source and drain, thereby degrading switching characteristics. In addition, when the MOS transistor having such a short channel effect is operated for a long time, the threshold voltage is increased by the hot carrier, and thus the driving current is reduced to slow the operation speed. As a result, in order to implement a high speed semiconductor device, it is necessary to improve the short channel effect of the MOS transistor. There is a need for a method of manufacturing a MOS transistor that can suppress a short channel effect while increasing the degree of integration of a semiconductor device within a limited area.

본 발명의 목적은 상기 필요성을 충족시키기 위하여 제한된 면적 내에 채널길이를 증가시킬 수 있는 모스 트랜지스터의 제조방법을 제공하는 데 있다.An object of the present invention is to provide a method of manufacturing a MOS transistor that can increase the channel length in a limited area to meet the above needs.

도 1 내지 도 3은 본 발명에 따른 모스 트랜지스터 형성방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a method of forming a MOS transistor according to the present invention.

상기 목적을 달성하기 위하여 본 발명은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계와, 상기 활성영역의 소정영역을 선택적으로 습식 식각하여 홈을 형성하는 단계와, 상기 홈이 형성된 결과물 표면에 게이트 절연막을 형성하는 단계와, 상기 홈 표면의 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양 옆의 활성영역에 서로 마주보는 소오스/드레인 영역을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for forming a semiconductor device, the method including: forming an isolation layer defining an active region in a predetermined region of a semiconductor substrate, forming a groove by selectively wet etching the predetermined region of the active region, and Forming a gate insulating film on the formed result surface, forming a gate electrode on the gate insulating film on the groove surface, and forming source / drain regions facing each other in active regions on both sides of the gate electrode; Include.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1을 참조하면, 제1 도전형, 예컨대 P형의 반도체기판(1)의 소정영역에 활성영역을 한정하는 소자분리막(3)을 형성한다. 상기 소자분리막(3)은 로코스(LOCOS) 공정 또는 트렌치 공정과 같이 통상의 소자분리 공정으로 형성한다. 상기 소자분리막(3)이 형성된 결과물 상에 포토레지스트막을 도포하고, 사진공정으로 포토레지스트막을 패터닝하여 활성영역의 일 부분을 노출시키는 포토레지스트 패턴(5)을 형성한다.Referring to FIG. 1, an element isolation film 3 defining an active region is formed in a predetermined region of a first conductive type, for example, a P-type semiconductor substrate 1. The device isolation layer 3 is formed by a conventional device isolation process, such as a LOCOS process or a trench process. A photoresist film is coated on the resultant device on which the device isolation film 3 is formed, and the photoresist film is patterned by a photo process to form a photoresist pattern 5 exposing a portion of the active region.

도 2를 참조하면, 상기 포토레지스트 패턴(5)을 식각 마스크로하여 상기 노출된 활성영역을 습식 식각하여 둥글게 파인 그루브의 형태를 갖는 홈을 형성한다. 이어서, 상기 포토레지스트 패턴(5)을 제거한 후에 활성영역의 표면 전체에 게이트 절연막(7), 예컨대 열산화막을 형성한다. 상기 게이트 절연막(7)이 형성된 결과물 전면에 도전체막, 예컨대 도우핑된 폴리실리콘 또는 폴리사이드막 등을 형성하고, 이를 패터닝하여 상기 홈의 상부에 게이트 전극(9)을 형성한다. 이와 같이 홈의 상부에 게이트 전극(9)을 형성하면, 도시된 바와 같이 게이트 전극(9)의 평면상 폭(L')과 실제 폭(L)은 서로 다른 크기를 갖는다. 즉, 게이트 전극(9)의 실제 폭(L)은 평면상 폭(L')보다 큰 값을 갖는다.Referring to FIG. 2, the exposed resistive regions are wet-etched using the photoresist pattern 5 as an etch mask to form grooves having a shape of round grooves. Subsequently, after the photoresist pattern 5 is removed, the gate insulating film 7, for example, a thermal oxide film, is formed over the entire surface of the active region. A conductive film, such as a doped polysilicon or polyside film, is formed on the entire surface of the resultant in which the gate insulating film 7 is formed, and patterned to form a gate electrode 9 on the groove. When the gate electrode 9 is formed in the upper portion of the groove as described above, the planar width L 'and the actual width L of the gate electrode 9 have different sizes as shown. That is, the actual width L of the gate electrode 9 has a value larger than the width L 'on the plane.

도 3을 참조하면, 상기 게이트 전극(9) 및 상기 소자분리막을 이온주입 마스크로하여 상기 활성영역에 제2 도전형, 예컨대 n형의 불순물 이온을 주입하여 소오스/드레인 영역(15)을 형성한다. 여기서, 상기 소오스/드레인 영역(15)을 형성하기 전에, 상기 게이트 전극(9) 양 옆의 활성영역 표면에 n형의 불순물로 엘디디(LDD) 이온주입을 실시하여 엘디디 영역(11)을 형성하고 상기 게이트 전극(9) 측벽에 산화막 또는 질화막으로 스페이서를 형성한 다음 상기 엘디디 영역(11)의 농도보다 높은 소오스/드레인 영역(15)을 형성할 수도 있다. 이와 같이 형성된 모스 트랜지스터의 채널 길이는 상기 게이트 전극의 실제 폭(L)과 관련이 있으므로 평면상에 형성되는 종래의 모스 트랜지스터의 채널길이에 비하여 길다.Referring to FIG. 3, a source / drain region 15 is formed by implanting a second conductivity type, for example, n-type impurity ions into the active region using the gate electrode 9 and the device isolation layer as an ion implantation mask. . Here, before forming the source / drain regions 15, the LDD 11 is implanted with n-type impurities into n-type impurities on the surfaces of the active regions on both sides of the gate electrode 9. After forming a spacer with an oxide film or a nitride film on the sidewall of the gate electrode 9, a source / drain region 15 higher than the concentration of the LED region 11 may be formed. Since the channel length of the MOS transistor formed as described above is related to the actual width L of the gate electrode, it is longer than the channel length of the conventional MOS transistor formed on a plane.

본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.

상술한 바와 같이 본 발명에 따르면, 둥글게 파인 홈 상부에 게이트 전극을 형성함으로써, 제한된 평면적 내에서 모스 트랜지스터의 채널길이를 증가시킬 수 있다. 이에 따라, 모스 트랜지스터로 구성되는 반도체소자의 집적도를 증가시킬 수 있음은 물론, 모스 트랜지스터의 짧은채널 효과를 억제시킬 수 있다.As described above, according to the present invention, the channel length of the MOS transistor can be increased in a limited planar area by forming a gate electrode on the round groove. Accordingly, the degree of integration of the semiconductor device composed of the MOS transistors can be increased, and the short channel effect of the MOS transistors can be suppressed.

Claims

Forming an isolation layer defining an active region in a predetermined region of the semiconductor substrate;

Selectively wet etching a predetermined region of the active region to form a groove;

Forming a gate insulating film on a surface of the resultant groove in which the groove is formed;

Forming a gate electrode on the gate insulating film on the groove surface; And

Forming a source / drain region facing each other in active regions on both sides of the gate electrode.

The method of claim 1, further comprising forming spacers formed of an insulator film on sidewalls of the gate electrode.

The method of claim 2, wherein the source / drain region has a lightly doped drain (LDD) structure.

The method of claim 1, wherein the groove is a groove having a round shape.