JPS61214536A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61214536A JPS61214536A JP5449285A JP5449285A JPS61214536A JP S61214536 A JPS61214536 A JP S61214536A JP 5449285 A JP5449285 A JP 5449285A JP 5449285 A JP5449285 A JP 5449285A JP S61214536 A JPS61214536 A JP S61214536A
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は集積回路（ＩＣ）、例えば大規模集積回路（Ｌ
ＳＩ）などの半導体装置の製造方法に関し、特に高集積
化を可能とする素子間分離方法に関するものである。
ＳＩ）などの半導体装置の製造方法に関し、特に高集積
化を可能とする素子間分離方法に関するものである。
ＩＣ，例えばＬＳＩにおいては、一つのチップ内に多数
の素子を作り込み回路を構成するため各々の素子は電気
的に絶縁分離する必要がある。現在ＬＳＩの製造工種で
一般的に行なわれている素子間分離法はＬ ＯＣＯＳ
（Ｌｏｃａｌ ０ｘｉｄａｔ１ｏｎ ｏｆＳｉｌｉｃｏ
ｎ）法と呼ばれるもので、Ｓｉ、Ｎ、膜の耐酸化作用の
大きいことを利用し、窒化シリコン（Ｓ １ｓＮａ）膜
を酸化のマスクとして選択酸化する方法である。
の素子を作り込み回路を構成するため各々の素子は電気
的に絶縁分離する必要がある。現在ＬＳＩの製造工種で
一般的に行なわれている素子間分離法はＬ ＯＣＯＳ
（Ｌｏｃａｌ ０ｘｉｄａｔ１ｏｎ ｏｆＳｉｌｉｃｏ
ｎ）法と呼ばれるもので、Ｓｉ、Ｎ、膜の耐酸化作用の
大きいことを利用し、窒化シリコン（Ｓ １ｓＮａ）膜
を酸化のマスクとして選択酸化する方法である。
この方法は、例えばフィリップスリサーチレボ−） （
Ｐｈ１ｌｉｐｓ Ｒｅ５ｅａｒｃｈ Ｒｅｐｏｒｔｓ
） ２５ 、１１８（１９７０）等に記されている。
Ｐｈ１ｌｉｐｓ Ｒｅ５ｅａｒｃｈ Ｒｅｐｏｒｔｓ
） ２５ 、１１８（１９７０）等に記されている。
本方法の場合、Ｓｉ、Ｎ、膜を直接シリコ：／ （Ｓｔ
）基板に被着せしめ選択酸化を行なうと膜の応力のため
ＩＣ８ｉ基板に欠陥が発生する。そのため一般にパッド
５ｉｆｔと呼ばれる熱酸化膜（ＳｉＯｇｌりを５ｌａＮ
＋ｌ［とＳｔ基板の間に挿入して応力を緩和する方法が
行なわれている。
）基板に被着せしめ選択酸化を行なうと膜の応力のため
ＩＣ８ｉ基板に欠陥が発生する。そのため一般にパッド
５ｉｆｔと呼ばれる熱酸化膜（ＳｉＯｇｌりを５ｌａＮ
＋ｌ［とＳｔ基板の間に挿入して応力を緩和する方法が
行なわれている。
従りてＳ１基板上にパッドＳ１０．を形成し、更にその
上ＩＣＳ ｉ ｓ Ｎ４膜を形成し、この５ｉｓＮａｌ
［を素子領域形状忙パターニングし、残ったＳｔ、Ｎ、
［をマスクに選択酸化を行ない、素子分離領域にフィー
ルド酸化膜を形成する。
上ＩＣＳ ｉ ｓ Ｎ４膜を形成し、この５ｉｓＮａｌ
［を素子領域形状忙パターニングし、残ったＳｔ、Ｎ、
［をマスクに選択酸化を行ない、素子分離領域にフィー
ルド酸化膜を形成する。
しかしながら、この選択酸化時忙パッドＳｔＯ。
を通して横方向の酸化が進行するため酸化膜が素子分離
領域から鳥のくちばし状に素子領域に食い込んで行く、
所謂バーズビーク現象が起る。このバーズビークの長さ
はバッドＳｉＯ＊［の厚さ、Ｓｉ、Ｎ、膜の厚さ、酸化
条件によって異なるが通常０．５〜０．８μｍ８程度で
ある。そしてこのバーズビーク現象によってＬＳＩの素
子領域の巾がバーズビーク分減少し、このためＬＳＩの
素子領域の有効面積がそれだけ減少する。そのうえ、Ｌ
ＳＩの集積度が増し、素子領域の巾が３〜２μｍ以下釦
なってくると、バーズビークの影響は大となり集積度向
上にとって大きく障害となる。例えば標準的なダイナミ
ックＲＡＭにおいて素子領域、素子分離領域の最小線幅
（マスク設計値）を２μｍとした場合、集積度はバーズ
ビーク発生がない時で１．３Ｘ１０’セル／副３である
のに対し、０．５μｍのバーズビークが発生すると９Ｘ
１０’セル／３！まで低下する。
領域から鳥のくちばし状に素子領域に食い込んで行く、
所謂バーズビーク現象が起る。このバーズビークの長さ
はバッドＳｉＯ＊［の厚さ、Ｓｉ、Ｎ、膜の厚さ、酸化
条件によって異なるが通常０．５〜０．８μｍ８程度で
ある。そしてこのバーズビーク現象によってＬＳＩの素
子領域の巾がバーズビーク分減少し、このためＬＳＩの
素子領域の有効面積がそれだけ減少する。そのうえ、Ｌ
ＳＩの集積度が増し、素子領域の巾が３〜２μｍ以下釦
なってくると、バーズビークの影響は大となり集積度向
上にとって大きく障害となる。例えば標準的なダイナミ
ックＲＡＭにおいて素子領域、素子分離領域の最小線幅
（マスク設計値）を２μｍとした場合、集積度はバーズ
ビーク発生がない時で１．３Ｘ１０’セル／副３である
のに対し、０．５μｍのバーズビークが発生すると９Ｘ
１０’セル／３！まで低下する。
更に素子分離領域には、厚いフィールド酸化膜が、その
膜厚の約半分がＳｌ基板内に埋置されずＫＳｉＳｉ基板
上上盛上形成されるため、素子分離領域と素子領域の段
差が太きくＬＳＩの高集積化を図るうえでの大きな問題
となっている。
膜厚の約半分がＳｌ基板内に埋置されずＫＳｉＳｉ基板
上上盛上形成されるため、素子分離領域と素子領域の段
差が太きくＬＳＩの高集積化を図るうえでの大きな問題
となっている。
本発明の目的は、素子領域へのバーズビークの食い込み
がな（、従ってマスクパターンとの寸法変換差が零であ
るような新規な素子分離法を提供することにある。
がな（、従ってマスクパターンとの寸法変換差が零であ
るような新規な素子分離法を提供することにある。
本発明の他の目的は、素子領域と素子分離領域との段差
を著しく減少させることができ、平坦化を図れるように
した新規な素子間分離法を提供すること忙ある。
を著しく減少させることができ、平坦化を図れるように
した新規な素子間分離法を提供すること忙ある。
゛ 本発明の他の目的は、素子分離領域のシリコン基
板表面にドライエサチング忙よるダメージ（損傷）を与
えずにマスクパターン通りの高信頼度の素子分離領域を
形成することができるよう忙した素子間分離法を提供す
ることにある。
板表面にドライエサチング忙よるダメージ（損傷）を与
えずにマスクパターン通りの高信頼度の素子分離領域を
形成することができるよう忙した素子間分離法を提供す
ることにある。
本発明の他の目的は、ＬＳｌ、ＶＬＳＩなとＩＣの高集
積化をより一層可能ならしめる半導体技術を提供するこ
とにある。
積化をより一層可能ならしめる半導体技術を提供するこ
とにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。・ 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
本明細書の記述及び添付図面から明らかになるであろう
。・ 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、第１の酸化シリコン膜、第１の窒化／リコン
膜及び第２の酸化シリコン膜の３層ヲ順次堆積させ、素
子領域の形状にパターニングした後、前記３層の側面、
及び周囲のシリコン基板表面にバーズビークに対するス
トッパー後のＩＣ２の窒化シリコン膜を形成して前記窒
化シリコン膜忙覆われない領域を酸化して素子分離領域
を形成する場合、その素子分離領域を形成すべきシリコ
ン基板表面上の、前記第１の酸化シリコン膜及び前記ス
トッパー役以外の第２の窒化シリコン膜を除去するに当
りウェットエツチング法を使用すること忙よりシリコン
基板表面へダメージ（損傷）を与えないようにすること
ができると共に、第１及び第２の窒化シリコン膜をスト
ッパーにしてバーズビークの素子領域への侵入を防ぎ、
マスクパターン通りの高信頼度の素子分離領域を形成す
ることができる。更にその素子分離領域の酸化シリコン
層を略シリコン基板表面の位置ないしその近傍位置まで
エツチングすることにより素子領域と素子分離領域との
段差を著しく減少させ平坦化を因ることができるように
し、もって微細化、高信頼性及び高集積化を実現するも
のである。
膜及び第２の酸化シリコン膜の３層ヲ順次堆積させ、素
子領域の形状にパターニングした後、前記３層の側面、
及び周囲のシリコン基板表面にバーズビークに対するス
トッパー後のＩＣ２の窒化シリコン膜を形成して前記窒
化シリコン膜忙覆われない領域を酸化して素子分離領域
を形成する場合、その素子分離領域を形成すべきシリコ
ン基板表面上の、前記第１の酸化シリコン膜及び前記ス
トッパー役以外の第２の窒化シリコン膜を除去するに当
りウェットエツチング法を使用すること忙よりシリコン
基板表面へダメージ（損傷）を与えないようにすること
ができると共に、第１及び第２の窒化シリコン膜をスト
ッパーにしてバーズビークの素子領域への侵入を防ぎ、
マスクパターン通りの高信頼度の素子分離領域を形成す
ることができる。更にその素子分離領域の酸化シリコン
層を略シリコン基板表面の位置ないしその近傍位置まで
エツチングすることにより素子領域と素子分離領域との
段差を著しく減少させ平坦化を因ることができるように
し、もって微細化、高信頼性及び高集積化を実現するも
のである。
第１図（ａ）ないしくｉｔは本発明によるＮチャンネル
ＭＩ ＳＬＳ Ｉの失速方法の一実施例を示し、第２図
（ａ）および（ｂｌは第１図の要部工程の変形例を示す
ものである。以下本発明を第１図、第２図を用いて詳述
する。
ＭＩ ＳＬＳ Ｉの失速方法の一実施例を示し、第２図
（ａ）および（ｂｌは第１図の要部工程の変形例を示す
ものである。以下本発明を第１図、第２図を用いて詳述
する。
まずＰ形シリコン（Ｓｔ ）基板１を用意し、その表面
を熱酸化して第１のＳｉＯｔ膜（パッド５ｉｆｔ膜）２
を形成する。更忙、この上にたとえばＣＶＤ法テＫ １
ｆ） Ｓ ｉｓＮ＋ Ｋ ３及び第２＋７）ＳｉＯｔ
［４を第１図（ａ）の如く被着せしめる。５ｉＱ２膜２
とＳｉ３Ｎ。
を熱酸化して第１のＳｉＯｔ膜（パッド５ｉｆｔ膜）２
を形成する。更忙、この上にたとえばＣＶＤ法テＫ １
ｆ） Ｓ ｉｓＮ＋ Ｋ ３及び第２＋７）ＳｉＯｔ
［４を第１図（ａ）の如く被着せしめる。５ｉＱ２膜２
とＳｉ３Ｎ。
膜３の膜厚は、フィールド酸化時にシリコン基板に結晶
欠陥が発生しないような厚さに設定するのがよい。たと
えば５ｉ０１膜２を５００１．Ｓｉ、Ｎ。
欠陥が発生しないような厚さに設定するのがよい。たと
えば５ｉ０１膜２を５００１．Ｓｉ、Ｎ。
膜３を１５００Ａａ度に設定するとよい。ＣＶＤ法で形
成したＳｔＯ，膜４の役割及び膜厚の設定理由について
は同図（ｅ）の説明で明らかにする。
成したＳｔＯ，膜４の役割及び膜厚の設定理由について
は同図（ｅ）の説明で明らかにする。
次に第１のｓ １８Ｎ４ ＩＩ ３及び第２のＳｉｎ、
膜４０３層膜を、たとえば反応性イオンエツチング（Ｒ
ＩＥ）法を用いて同図＋ｂ）に示す如く素子領域の形状
にパターニングし、この後Ｓｉ、Ｎ、膜３をマスクとし
て５ｉ０２＠２をたとえばフッ酸系エツチング液を用い
てウェットエツチングする。この場合、第１のｓｔｏｗ
膜２．第１のＳ ｉ ｓＮ４膜３及び第２のＳｉｎ！膜
４の３層をＲＩＥ法で素子領域の形状にパターニングし
てもよい。
膜４０３層膜を、たとえば反応性イオンエツチング（Ｒ
ＩＥ）法を用いて同図＋ｂ）に示す如く素子領域の形状
にパターニングし、この後Ｓｉ、Ｎ、膜３をマスクとし
て５ｉ０２＠２をたとえばフッ酸系エツチング液を用い
てウェットエツチングする。この場合、第１のｓｔｏｗ
膜２．第１のＳ ｉ ｓＮ４膜３及び第２のＳｉｎ！膜
４の３層をＲＩＥ法で素子領域の形状にパターニングし
てもよい。
しかし、８１０１＠２をＲＩＥ法でエツチングすると、
その際素子分離領域を形成すべき８１基板１０表面がプ
ラズマにさらされるため、ＳｌとＳｉｎｇとの選択比が
悪いとき忙はＳｉ基板１表面に面荒れが生じたりまたＳ
ｔ基基板１面があるなどダメージ（損傷）な受けること
がある。
その際素子分離領域を形成すべき８１基板１０表面がプ
ラズマにさらされるため、ＳｌとＳｉｎｇとの選択比が
悪いとき忙はＳｉ基板１表面に面荒れが生じたりまたＳ
ｔ基基板１面があるなどダメージ（損傷）な受けること
がある。
従って、第１のＳｉｎ，膜２を前述の如くウェットエツ
チングするようにすれば、Ｓｉ基板１表面がダメージを
受けることはなく、しかもＳｉ基板１表面がダメージを
受けることを心配する必要がない。なお、本発明におい
ては、バーズビークは僅少になるため，素子領域のパタ
ーニングには，バーズビークの長さを考慮してパターニ
ングする必要はない。実際使用する素子領域の寸法で十
分である。
チングするようにすれば、Ｓｉ基板１表面がダメージを
受けることはなく、しかもＳｉ基板１表面がダメージを
受けることを心配する必要がない。なお、本発明におい
ては、バーズビークは僅少になるため，素子領域のパタ
ーニングには，バーズビークの長さを考慮してパターニ
ングする必要はない。実際使用する素子領域の寸法で十
分である。
次にＣＶＤ法で比較的薄い第２のＳｉｍＮ．膜５及び多
結晶シリコン膜を全面に被着し、この多結晶シリコン膜
をＳｉ基板１表面上に存在する第２の５ｉｓＮ＋膜５０
表面が露出するまで異方性エツチング法を用いてエツチ
ングする。これにより同図（ｃ）に示す如く段差部の側
面の多結晶シリコン膜６がエツチングされず忙残る。こ
の後チャンネルストッパー用のボロンイオンＣＢ ）を
イオン打込みしボロン打込層７を形成する。このイオン
打込み忙よる素子領域への影響がないようにＳ ｉ Ｑ
！ ＩＩＫ ４の厚さを選ぶことはいうまでもない。ま
たチャンネルストッパー用イオン打込みは同図（ａ）Ｋ
示す如く５ｉｓＮ４膜５のエツチング前に行なっても同
図（ｅ）に示す如くエツチング後上行なってもよい。
結晶シリコン膜を全面に被着し、この多結晶シリコン膜
をＳｉ基板１表面上に存在する第２の５ｉｓＮ＋膜５０
表面が露出するまで異方性エツチング法を用いてエツチ
ングする。これにより同図（ｃ）に示す如く段差部の側
面の多結晶シリコン膜６がエツチングされず忙残る。こ
の後チャンネルストッパー用のボロンイオンＣＢ ）を
イオン打込みしボロン打込層７を形成する。このイオン
打込み忙よる素子領域への影響がないようにＳ ｉ Ｑ
！ ＩＩＫ ４の厚さを選ぶことはいうまでもない。ま
たチャンネルストッパー用イオン打込みは同図（ａ）Ｋ
示す如く５ｉｓＮ４膜５のエツチング前に行なっても同
図（ｅ）に示す如くエツチング後上行なってもよい。
なお、Ｓｉ３Ｎ．膜５の膜厚は，後の工種で同図（ｅ）
に示す如くエツチングされた後、フィールド酸化時に欠
陥が発生しない範囲で適当に設定することができる。こ
の場合、５ｉｓＮ＋膜５は窒素系ガス雰囲気中でＳｔ基
板と化合させて形成することも可能であるが，この方法
で形成した８１ｓＮ４膜では膜厚が薄丁ぎるためＳｉｎ
．膜の素子領域への侵入を十分上院ぐことができず製品
使用不可能であるため、ＣＶＤ法で堆積させて形成する
のがよい。
に示す如くエツチングされた後、フィールド酸化時に欠
陥が発生しない範囲で適当に設定することができる。こ
の場合、５ｉｓＮ＋膜５は窒素系ガス雰囲気中でＳｔ基
板と化合させて形成することも可能であるが，この方法
で形成した８１ｓＮ４膜では膜厚が薄丁ぎるためＳｉｎ
．膜の素子領域への侵入を十分上院ぐことができず製品
使用不可能であるため、ＣＶＤ法で堆積させて形成する
のがよい。
次に露出した部分の第２の５ｉｓＮ＋膜５を、フッ酸系
エツチング液を用いたウェットエツチング法により同図
（ｄ）に示す如く薄く残るようにエツチングする。なお
ウェットエツチング法によらずドライエツチング（等方
性エツチング）法忙よってもよい。次に多結晶シリコン
膜６を，たとえばエツチング液としてＨＦ−ＨＮｏｓ−
ＣＨｓＣＯＯＨを用いたウェットエツチング法忙よるか
，又は等方性ドライエツチングによって除去する。
エツチング液を用いたウェットエツチング法により同図
（ｄ）に示す如く薄く残るようにエツチングする。なお
ウェットエツチング法によらずドライエツチング（等方
性エツチング）法忙よってもよい。次に多結晶シリコン
膜６を，たとえばエツチング液としてＨＦ−ＨＮｏｓ−
ＣＨｓＣＯＯＨを用いたウェットエツチング法忙よるか
，又は等方性ドライエツチングによって除去する。
次忙同図（ｄ）に示す如＜Ｓｉ基板１表面上及びＳｉｎ
．膜４上に薄く残すｊ’Ｌ タｉ！ ２ ４７） Ｓ
１ｓＮ４１％［ ５ ）部分５ａと５ｉｆｔ膜４を，フ
ッ酸系エツチング液を用いたウェットエツチングにより
同図（ｅ）に示す如く除去する。この場合、７ツ酸系エ
ツチング液を用いると、Ｓｉ．Ｎ．膜５ａのエツチング
には時間がかかるが、Ｓｉｎ，膜４のエツチング時間は
きわめて速いので，Ｓｌ基板１表面が露出した後、わず
かにオーバーエツチングすることによりＳｉＯ＊膜４は
除去できる。このとき、薄く残されたＳｉ８Ｎ４・膜５
ａの部分とｓｉｏ．膜４はエツチングにより除去される
が、その他のＳ ｉ ｓ Ｎ４膜５の部分はエツチング
されても同図（ｅ）に示す如く残される。ここでＳｉ基
板１０表面が露出するがフッ酸系エツチング時間侵され
ることはない。またドライエツチング法によらずウェッ
トエツチング法を用いたので、前述したようなＳｉ基板
表面のＳｉ面へのダメ−ジの問題は起らない。なお、Ｓ
ｉ３Ｎ４膜のエツチング液としては通常熱りん酸が用い
られている。しかし熱りん酸を用いた場合Ｓｉ基板１の
８１表面にりんが付着してＮ形不純物の混入の原因とな
るので、ここでは熱りん酸を使用することができない。
．膜４上に薄く残すｊ’Ｌ タｉ！ ２ ４７） Ｓ
１ｓＮ４１％［ ５ ）部分５ａと５ｉｆｔ膜４を，フ
ッ酸系エツチング液を用いたウェットエツチングにより
同図（ｅ）に示す如く除去する。この場合、７ツ酸系エ
ツチング液を用いると、Ｓｉ．Ｎ．膜５ａのエツチング
には時間がかかるが、Ｓｉｎ，膜４のエツチング時間は
きわめて速いので，Ｓｌ基板１表面が露出した後、わず
かにオーバーエツチングすることによりＳｉＯ＊膜４は
除去できる。このとき、薄く残されたＳｉ８Ｎ４・膜５
ａの部分とｓｉｏ．膜４はエツチングにより除去される
が、その他のＳ ｉ ｓ Ｎ４膜５の部分はエツチング
されても同図（ｅ）に示す如く残される。ここでＳｉ基
板１０表面が露出するがフッ酸系エツチング時間侵され
ることはない。またドライエツチング法によらずウェッ
トエツチング法を用いたので、前述したようなＳｉ基板
表面のＳｉ面へのダメ−ジの問題は起らない。なお、Ｓ
ｉ３Ｎ４膜のエツチング液としては通常熱りん酸が用い
られている。しかし熱りん酸を用いた場合Ｓｉ基板１の
８１表面にりんが付着してＮ形不純物の混入の原因とな
るので、ここでは熱りん酸を使用することができない。
同図（ｅ）に示す状態では、素子領域の形状にパターニ
ングされた第１のＳｉ、Ｎ、［［３０周辺に、ある幅を
もった薄いＳｉ、Ｎ、膜８が残ること忙なる。この５ｉ
ｓＮ＋膜８（以下、オフセット５ｉａＮ４膜ともいう。
ングされた第１のＳｉ、Ｎ、［［３０周辺に、ある幅を
もった薄いＳｉ、Ｎ、膜８が残ること忙なる。この５ｉ
ｓＮ＋膜８（以下、オフセット５ｉａＮ４膜ともいう。
）は、バッドＳｉＯ＊膜２の側面を被い、かつＳｉ基板
１に直接被着した同図（ｅ）ＴｉＣ示す如き構造となっ
ている。このオフセット５ｉｓＮａ膜８の幅は同図（ｃ
）ｔｉｃ示すようにパターン側壁に残された多結晶シリ
コン膜６によりでコントロールできる。言いかえればＲ
ＩＢ法によりパターン側壁に多結晶シリコン膜６を形成
する前の、即ちＣＶＤ法忙より全面に形成した多結晶シ
リコン膜（以下、エツチング前の多結晶シリコン膜とい
う。）の厚さ忙よってコントロールできる。たとえばエ
ツチング前の多結晶シリコン膜の厚さを厚くすればオフ
セラ）Ｓｉ３Ｎ４膜８の幅を広く形成することが可能で
ある。又第２の５ｉｏｔ膜４も重要な役割を演する。
１に直接被着した同図（ｅ）ＴｉＣ示す如き構造となっ
ている。このオフセット５ｉｓＮａ膜８の幅は同図（ｃ
）ｔｉｃ示すようにパターン側壁に残された多結晶シリ
コン膜６によりでコントロールできる。言いかえればＲ
ＩＢ法によりパターン側壁に多結晶シリコン膜６を形成
する前の、即ちＣＶＤ法忙より全面に形成した多結晶シ
リコン膜（以下、エツチング前の多結晶シリコン膜とい
う。）の厚さ忙よってコントロールできる。たとえばエ
ツチング前の多結晶シリコン膜の厚さを厚くすればオフ
セラ）Ｓｉ３Ｎ４膜８の幅を広く形成することが可能で
ある。又第２の５ｉｏｔ膜４も重要な役割を演する。
即ちパターン側壁に多結晶シリコン膜６を再現性よく残
すためには段差部が十分な高さを持っている必要があり
５、Ｓ ｉ Ｏｘ １１１４はその高さをかせぐ役割を
している。つまり多結晶シリコン膜６を再現性よく残す
ため釦は、このＳｉｎ、膜４ 、５ｉｓＮａ膜３、パッ
ドＳｉｎ、膜２の厚さを加えたものが、少なくともエツ
チング前の多結晶シリコン膜の厚さより厚（なるように
ＳｉＯ！ｇ［４を設定する必要がある。後述するが、多
結晶シリコン膜６の厚さ、つまり５ｉｓＮ４膜８の幅及
び５ｉ３Ｎａ膜９の厚さでバーズビークの素子領域への
侵入を防ぐことができるのである。
すためには段差部が十分な高さを持っている必要があり
５、Ｓ ｉ Ｏｘ １１１４はその高さをかせぐ役割を
している。つまり多結晶シリコン膜６を再現性よく残す
ため釦は、このＳｉｎ、膜４ 、５ｉｓＮａ膜３、パッ
ドＳｉｎ、膜２の厚さを加えたものが、少なくともエツ
チング前の多結晶シリコン膜の厚さより厚（なるように
ＳｉＯ！ｇ［４を設定する必要がある。後述するが、多
結晶シリコン膜６の厚さ、つまり５ｉｓＮ４膜８の幅及
び５ｉ３Ｎａ膜９の厚さでバーズビークの素子領域への
侵入を防ぐことができるのである。
次に同図（ｆ） Ｋ示すよう忙第１のＳｉ３Ｎ４膜３．
オフセットＳ ｉ ｓ Ｎ４膜８をマスクに選択酸化を
行ない。
オフセットＳ ｉ ｓ Ｎ４膜８をマスクに選択酸化を
行ない。
素子分離領域にフィールド酸化膜１（ｌ形成する。
このとき、オフセット５ｉａＮ４膜８の存在によりその
分だけバーズビークが素子領域に食い込むのを防ぐこと
ができる。また素子領域の端部では）（ターン側壁に第
２の５ｔａＮ４膜５の残りの部分９（以下５ｉａＮ４膜
９という。）が垂直に存在し、実質的に第１の５ｉｓＮ
４膜３の厚さ忙相幽する厚さのＳ ｉ、Ｎ４展が直下に
設けられているのと等価であるため、この部分でも横方
向の酸化が一定期間食い止められる。すなわち本発明に
おいては、半導体基板表面方向に在る５ｉｓＮａ膜８幅
及び半導体基板表面に略垂直方向に在る５ｉｓＮａ膜９
の高さによってフィールドｓｔｏｗ膜１０が素子領域に
侵入することを防止できる。
分だけバーズビークが素子領域に食い込むのを防ぐこと
ができる。また素子領域の端部では）（ターン側壁に第
２の５ｔａＮ４膜５の残りの部分９（以下５ｉａＮ４膜
９という。）が垂直に存在し、実質的に第１の５ｉｓＮ
４膜３の厚さ忙相幽する厚さのＳ ｉ、Ｎ４展が直下に
設けられているのと等価であるため、この部分でも横方
向の酸化が一定期間食い止められる。すなわち本発明に
おいては、半導体基板表面方向に在る５ｉｓＮａ膜８幅
及び半導体基板表面に略垂直方向に在る５ｉｓＮａ膜９
の高さによってフィールドｓｔｏｗ膜１０が素子領域に
侵入することを防止できる。
またオフセット５ｔｓＮ４膜８が厚くなるほどフィール
ド８１０ｗ膜１０の段差形状がゆるやかになる。
ド８１０ｗ膜１０の段差形状がゆるやかになる。
すなわち、オフセットＳ ｉ ｓ Ｎ＋膜８の厚さＫよ
りフィールドＳＩＯ！膜１０の段差形状をコントロール
できる。オフセラ） Ｓ ｉｓＮ＋膜８はＳｔ基板ＩＫ
直付けになっているが、幅が狭いことと膜厚を薄く設定
することＫより結晶欠陥の発生は無い。
りフィールドＳＩＯ！膜１０の段差形状をコントロール
できる。オフセラ） Ｓ ｉｓＮ＋膜８はＳｔ基板ＩＫ
直付けになっているが、幅が狭いことと膜厚を薄く設定
することＫより結晶欠陥の発生は無い。
次に同図（ｇ）に示す如＜５ＬｓＮ＜膜３，８．９をマ
スクとして異方性エツチング法たとえばＲＩＥ法により
フィールドＳｉｎ、膜１０を略Ｓｉ基板１表面の位置な
いし５ｉｌｌ膜２の略高さ位置までエツチングする。残
ったフィールドＳｉＯ□膜１０ａはＳｌ基板ＩＫ略埋置
された形となる。
スクとして異方性エツチング法たとえばＲＩＥ法により
フィールドＳｉｎ、膜１０を略Ｓｉ基板１表面の位置な
いし５ｉｌｌ膜２の略高さ位置までエツチングする。残
ったフィールドＳｉＯ□膜１０ａはＳｌ基板ＩＫ略埋置
された形となる。
この後同図（ｈ）に示す如＜ ｓ １ａＮ４膜３，８．
９をウェットエツチング法により除去する。これにより
略平坦な素子分離領域が形成される。
９をウェットエツチング法により除去する。これにより
略平坦な素子分離領域が形成される。
次に第１のＳｉＱ、膜２をエツチングにより除去する。
このとき又はその後の通常の処理工程（たとえばゲート
形成工程など）ＫよりＳｉ基板１の表面位置よりも上部
に存在するフィールドＳＩＯ！膜１０＆の部分は突部１
０ｂも含めて殆んどエツチングされて平坦化されると共
に、素子領域と素子分離領域の段差がなくなり、全面が
平坦化される。
形成工程など）ＫよりＳｉ基板１の表面位置よりも上部
に存在するフィールドＳＩＯ！膜１０＆の部分は突部１
０ｂも含めて殆んどエツチングされて平坦化されると共
に、素子領域と素子分離領域の段差がなくなり、全面が
平坦化される。
そして以下周知の工程によりＮチャンネルＭＯ８ＬＳＩ
を同図（ｉ）に示す如く作成する。同図（１）において
、１１−はゲート酸化膜、１２はゲート、 １３ａお
よび１３ｂは夫々ソース及びドレイン領域を構成するＮ
拡散層、１４はＣＶＤ５ＩＯ！膜やりんシリケートガ
ラス（ＰＳＧ）膜をどを用いた層間絶縁膜、１５はコン
タクト、１６はパフシペーシロン膜である。
を同図（ｉ）に示す如く作成する。同図（１）において
、１１−はゲート酸化膜、１２はゲート、 １３ａお
よび１３ｂは夫々ソース及びドレイン領域を構成するＮ
拡散層、１４はＣＶＤ５ＩＯ！膜やりんシリケートガ
ラス（ＰＳＧ）膜をどを用いた層間絶縁膜、１５はコン
タクト、１６はパフシペーシロン膜である。
本実施例により作成したＭＯ８ＬＳＩではマスク寸法通
りの素子領域、素子分離領域を得ることができる。また
素子分離領域の盛り上りをなくし略Ｓｔ基板１表面の位
置よりも上部に存在するフィールドＳｉｎ、膜１００部
分を除去することができ、しかも略平坦化され、従りて
素子領域と素子分離領域の段差も殆んどな（すことがで
き全面が平坦化される。このためこれ以後のＭＯ８ＬＳ
Ｉ製作工程でのパターニング精度を向上させることがで
きる。よって高集積化が可能になる。更忙素子分離領域
を形成する際、選択酸化を行なうためのマスクとしての
オフセットＳ ｉ、ＮＪ［８を形成するに当り、素子分
離領域を形成すべきＳｉ基板１表面上に形成された５ｉ
Ｏ１膜２の除去及びＳｉ３Ｎ。
りの素子領域、素子分離領域を得ることができる。また
素子分離領域の盛り上りをなくし略Ｓｔ基板１表面の位
置よりも上部に存在するフィールドＳｉｎ、膜１００部
分を除去することができ、しかも略平坦化され、従りて
素子領域と素子分離領域の段差も殆んどな（すことがで
き全面が平坦化される。このためこれ以後のＭＯ８ＬＳ
Ｉ製作工程でのパターニング精度を向上させることがで
きる。よって高集積化が可能になる。更忙素子分離領域
を形成する際、選択酸化を行なうためのマスクとしての
オフセットＳ ｉ、ＮＪ［８を形成するに当り、素子分
離領域を形成すべきＳｉ基板１表面上に形成された５ｉ
Ｏ１膜２の除去及びＳｉ３Ｎ。
膜５＆の除去にウェットエツチング法を用いることによ
りＳｉ基板１のＳｉ面にダメージを与えることがなく、
従って形成された素子分離領域のフィールド５ｉＯｚ膜
１０ａの信頼度を向上させることができる。
りＳｉ基板１のＳｉ面にダメージを与えることがなく、
従って形成された素子分離領域のフィールド５ｉＯｚ膜
１０ａの信頼度を向上させることができる。
１、オフセットＳｉ３Ｎ、膜を形成することにより、バ
ーズビークが素子領域に食い込むのを防ぐことができる
。
ーズビークが素子領域に食い込むのを防ぐことができる
。
２、素子領域の端部では、パターン側壁に５ｉｌＮ４膜
が垂直に存在し、実質的に第１の５ｔ３Ｎ、膜３の厚さ
に相当する厚さのＳｉ３Ｎ４膜が直付けされているのと
岬価であるため、この部分でも横方向の酸化が食い止め
られる。
が垂直に存在し、実質的に第１の５ｔ３Ｎ、膜３の厚さ
に相当する厚さのＳｉ３Ｎ４膜が直付けされているのと
岬価であるため、この部分でも横方向の酸化が食い止め
られる。
３、オフセットＳｉ、Ｎ、膜の厚さの調整により、素子
分離領域の酸化シリコン層（フィールドＳｉｎ！膜）の
段差形状をコントロールできる。
分離領域の酸化シリコン層（フィールドＳｉｎ！膜）の
段差形状をコントロールできる。
４、オフセラ）Ｓｉ、Ｎ、膜８はＳｉ基板に直付けにな
っているが、幅が狭いことと膜厚を薄く設定することに
より、結晶欠陥の発生はない。
っているが、幅が狭いことと膜厚を薄く設定することに
より、結晶欠陥の発生はない。
５、第２の５ｉｓＮ４膜をＣＶＤ法で形成しているため
シリコンを窒化して形成したＳｉ、Ｎ、膜に比べその膜
厚を厚くでき、従って上記１〜４の内容がより効果的に
行なうことができる。
シリコンを窒化して形成したＳｉ、Ｎ、膜に比べその膜
厚を厚くでき、従って上記１〜４の内容がより効果的に
行なうことができる。
６、第１のＳｉｎ、膜の厚さ、第１の８ｔｓＮ４膜の厚
さ、及び第２０ｓｉｏｔ膜の厚さの和が多結晶シリコン
膜の厚さよりも厚くなるように第２のＳｔＯ。
さ、及び第２０ｓｉｏｔ膜の厚さの和が多結晶シリコン
膜の厚さよりも厚くなるように第２のＳｔＯ。
膜の厚さを決定することにより、上記１〜４の内容に効
果的なオフセラ） ５ｉｓＮ＋膜を形成できる。
果的なオフセラ） ５ｉｓＮ＋膜を形成できる。
７、本発明により作成した集積回路、特ＫＬＳ Ｉでは
上記１〜６によりマスク寸法通りの素子領域。
上記１〜６によりマスク寸法通りの素子領域。
素子分離領域を得ることができる。
８、略シリコン基板表面の位置よりも上部に存在する素
子分離領域の酸化シリコン層をエツチングすることによ
りこの酸化シリコン層の表面を平坦化でき、しかも素子
領域と素子分離領域の段差を殆んどなくすことができ全
面を平坦化することができる。
子分離領域の酸化シリコン層をエツチングすることによ
りこの酸化シリコン層の表面を平坦化でき、しかも素子
領域と素子分離領域の段差を殆んどなくすことができ全
面を平坦化することができる。
９、素子領域と素子分離領域の段差を殆んどなくすこと
ができ、全面が平坦化されることにより、それ以後の半
導体装置、特にＬＳＩの製作工程でツバターニング精度
を向上させることができる。
ができ、全面が平坦化されることにより、それ以後の半
導体装置、特にＬＳＩの製作工程でツバターニング精度
を向上させることができる。
１０、上記７〜９によりＬＳＩでの高集積化が可能にな
る。
る。
１１、素子分離領域を形成すべきＳｔ基板表面上に形成
された第１の８１０．、膜２の除去、第２のＳｉ、Ｎ、
膜５ａの除去にウェットエツチング法を用いることによ
り、前記Ｓｉ基板表面にドライエツチング忙よるダメー
ジを受けることはなく、高信頼度の素子分離領域を形成
することができ、従ってＬＳＩの高信頼度、高集積化に
寄与できる。
された第１の８１０．、膜２の除去、第２のＳｉ、Ｎ、
膜５ａの除去にウェットエツチング法を用いることによ
り、前記Ｓｉ基板表面にドライエツチング忙よるダメー
ジを受けることはなく、高信頼度の素子分離領域を形成
することができ、従ってＬＳＩの高信頼度、高集積化に
寄与できる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば本実施例に
おける第１図（ｇ） 、 （ｈ）では異方性エツチング
法（たとえばＲＩＥ法）によりフィールド５ｉＯｚ膜１
０をエツチングし、この後Ｓｔ、Ｎ４膜３，８．９をエ
ツチングしているが、次のようにするとより効果的であ
る。即ち異方性エツチングたとえばＲＩＥ法によりフィ
ールドＳｉｎ、膜１０を第１の５ｉｆｔ膜２の略高さ位
置までエツチングし、残ったフィールドＳｉｎ、膜１０
ａに対し更に７り酸系エツチング液を用いたウェットエ
ツチングを行ない、フィールド８１０．膜１０ａを略Ｓ
１基板１表面の位置までエツチングする。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば本実施例に
おける第１図（ｇ） 、 （ｈ）では異方性エツチング
法（たとえばＲＩＥ法）によりフィールド５ｉＯｚ膜１
０をエツチングし、この後Ｓｔ、Ｎ４膜３，８．９をエ
ツチングしているが、次のようにするとより効果的であ
る。即ち異方性エツチングたとえばＲＩＥ法によりフィ
ールドＳｉｎ、膜１０を第１の５ｉｆｔ膜２の略高さ位
置までエツチングし、残ったフィールドＳｉｎ、膜１０
ａに対し更に７り酸系エツチング液を用いたウェットエ
ツチングを行ない、フィールド８１０．膜１０ａを略Ｓ
１基板１表面の位置までエツチングする。
このときオフセット５ｉｓＮａ膜８の下部分のフィール
ド５ｉＯｔ膜１０ｍの突出部分１０ｂにはオフセットＳ
ｉ、Ｎ、膜８により応力（ストレス）が加わっているた
め、この突出部分１０ｂのエツチング速度は他の部分よ
りも速く、前記Ｓｌ基板１表面の位置までのエツチング
完了特上は突出部分１０ｂは第２図（ａ）に示す如くエ
ッチされている。従って残ったフィールドＳ１０．膜１
０ｃは略Ｓ１基板１表面の位置よりも上部の５ｉ０２膜
１０Ｊ＆がエツチングされた形となり表面が平坦化され
ると弁上、そのフィールド５ｉ０１膜１０ｃはＳｔ基板
１の表面上略埋置された状態となる。次に第１図（ｈｌ
の工程で説明したと同様に５ｌｓＮａ膜３．８．９をエ
ツチングすると第２図（ｂ）に示す如くなる。この後Ｓ
ｔＯ，膜２をエツチングにより除去して以下、前述した
と同様に周知の工程によりＮチャンネル間Ｏ８ＬＳＩを
第１図（１）Ｋ示す如く作成する。このようにすると本
実施例（第１図）の場合よりもより効果的である。
ド５ｉＯｔ膜１０ｍの突出部分１０ｂにはオフセットＳ
ｉ、Ｎ、膜８により応力（ストレス）が加わっているた
め、この突出部分１０ｂのエツチング速度は他の部分よ
りも速く、前記Ｓｌ基板１表面の位置までのエツチング
完了特上は突出部分１０ｂは第２図（ａ）に示す如くエ
ッチされている。従って残ったフィールドＳ１０．膜１
０ｃは略Ｓ１基板１表面の位置よりも上部の５ｉ０２膜
１０Ｊ＆がエツチングされた形となり表面が平坦化され
ると弁上、そのフィールド５ｉ０１膜１０ｃはＳｔ基板
１の表面上略埋置された状態となる。次に第１図（ｈｌ
の工程で説明したと同様に５ｌｓＮａ膜３．８．９をエ
ツチングすると第２図（ｂ）に示す如くなる。この後Ｓ
ｔＯ，膜２をエツチングにより除去して以下、前述した
と同様に周知の工程によりＮチャンネル間Ｏ８ＬＳＩを
第１図（１）Ｋ示す如く作成する。このようにすると本
実施例（第１図）の場合よりもより効果的である。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるＮチャンネルＭＩ
ＳＬＳＩ半導体装置に適用した場合について説明したが
、それに限定されるものではなく、たとえばＰチャンネ
ルＭＩＳＬＳＩ半導体装置、相補形ＭＩ ＳＬＳ Ｉ半
導体装置更にはバイポーラ半導体装置等忙適用できる。
明をその背景となった利用分野であるＮチャンネルＭＩ
ＳＬＳＩ半導体装置に適用した場合について説明したが
、それに限定されるものではなく、たとえばＰチャンネ
ルＭＩＳＬＳＩ半導体装置、相補形ＭＩ ＳＬＳ Ｉ半
導体装置更にはバイポーラ半導体装置等忙適用できる。
本発明は少なくとも選択酸化による絶縁膜を形成する技
術にすべて適用できる。
術にすべて適用できる。
第１図（ａ）〜（１）は本発明による半導体装置の製造
方法の一実施例を示す要部工程断面図である。 第２図（ａ）および（ｂ）は第１図の要部工程の変形例
を示す工程断面図である。 １・・・８１基板、２・・・第１の５ｉＯ１膜、３・・
・第１のＳｉａＮ４ｇ、 ４ ・・・第２のＳ ｉ Ｏ
ｔ ｍ、５ ・＠ ２のＳｉ、Ｎ、膜、５ａ、９−・・
第２のＳｉ、Ｎ、膜５の部分、６・・・多結晶シリコン
膜、７・・・ボロン打込層、８・・・オフセット５ｉＨ
Ｎ４膜（第２の５ｉｓＮ４膜５の部分）、１０．１０ａ
、１０ｃはフィールドＳｉｎ、膜、１１はゲート酸化膜
、１２・・・ゲート、１３ａ、１３ｂ・・・Ｎ＋拡散層
、１４・・・層間絶縁膜、１５・・・コンタクト、１６
・・・パッシベーション膜。 、ｒ） 代理人 弁理士 小 川 勝 男 °、− 第 １ 図 第 １ 図 第 ２ 図
方法の一実施例を示す要部工程断面図である。 第２図（ａ）および（ｂ）は第１図の要部工程の変形例
を示す工程断面図である。 １・・・８１基板、２・・・第１の５ｉＯ１膜、３・・
・第１のＳｉａＮ４ｇ、 ４ ・・・第２のＳ ｉ Ｏ
ｔ ｍ、５ ・＠ ２のＳｉ、Ｎ、膜、５ａ、９−・・
第２のＳｉ、Ｎ、膜５の部分、６・・・多結晶シリコン
膜、７・・・ボロン打込層、８・・・オフセット５ｉＨ
Ｎ４膜（第２の５ｉｓＮ４膜５の部分）、１０．１０ａ
、１０ｃはフィールドＳｉｎ、膜、１１はゲート酸化膜
、１２・・・ゲート、１３ａ、１３ｂ・・・Ｎ＋拡散層
、１４・・・層間絶縁膜、１５・・・コンタクト、１６
・・・パッシベーション膜。 、ｒ） 代理人 弁理士 小 川 勝 男 °、− 第 １ 図 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、シリコン基板表面に第１の酸化シリコン膜と第１の
窒化シリコン膜と第２の酸化シリコン膜の３層を形成す
る工程と、素子形成領域以外の領域上の前記３層をエッ
チングする工程と、この後第２の窒化シリコン膜及び多
結晶シリコン膜の２層を全面に堆積する工程と、前記多
結晶シリコン膜を前記シリコン基板表面上に存在する前
記第２の窒化シリコン膜の表面が露出するまで異方性エ
ッチング法を用いて除去する工程と、露出した前記第２
の窒化シリコン膜を薄く残る程度にエッチングする工程
と、残った前記多結晶シリコン膜を除去する工程と、前
記シリコン基板上に薄く残された前記第２の窒化シリコ
ン膜と前記第２の酸化シリコン膜とをフッ酸系エッチン
グ液を用いたウェットエッチング法により除去する工程
と、前記第１及び第２の窒化シリコン膜をマスクとして
前記シリコン基板表面を酸化し素子分離領域としての酸
化シリコン層を形成する工程を備えたことを特徴とする
半導体装置の製造方法。 ２、前述した素子形成領域以外の領域上の、前記第１の
酸化シリコン膜と前記第１の窒化シリコン膜と前記第２
の酸化シリコン膜の３層をエッチングするに当り、前記
第１の窒化シリコン膜と前記第２の酸化シリコン膜を反
応性イオンエッチング法によりエッチングし、この後前
記第１の酸化シリコン膜をウェットエッチングするよう
にした特許請求の範囲第１項記載の半導体装置の製造方
法。 ３、前記第２の窒化シリコン膜は、気相化学反応法で形
成してなる特許請求の範囲第１項又は第２項記載の半導
体装置の製造方法。 ４、前記第１の酸化シリコン膜と前記第１の窒化シリコ
ン膜と前記第２の酸化シリコン膜の３層の厚さの和を、
前記多結晶シリコン膜の厚さよりも厚くしてなる特許請
求の範囲第１項ないし第３項のいずれかに記載の半導体
装置の製造方法。 ５、シリコン基板表面に第１の酸化シリコン膜と第１の
窒化シリコン膜と第２の酸化シリコン膜の３層を形成す
る工程と、素子形成領域以外の領域上の前記３層をエッ
チングする工程と、この後第２の窒化シリコン膜及び多
結晶シリコン膜の２層を全面に堆積する工程と、前記多
結晶シリコン膜を前記シリコン基板表面上に存在する前
記第２の窒化シリコン膜の表面が露出するまで異方性エ
ッチング法を用いて除去する工程と、露出した前記第２
の窒化シリコン膜を薄く残る程度にエッチングする工程
と、残った前記多結晶シリコン膜を除去する工程と、前
記シリコン基板上に薄く残された前記第２の窒化シリコ
ン膜と前記第２の酸化シリコン膜とをフッ酸系エッチン
グ液を用いたウェットエッチング法により除去する工程
と、前記第１及び第２の窒化シリコン膜をマスクとして
前記シリコン基板表面を酸化し素子分離領域としての酸
化シリコン層を形成する工程と、前記第１及び第２の窒
化シリコン膜をマスクとして略前記シリコン基板表面の
位置よりも上部に存在する前記素子分離領域の酸化シリ
コン層をエッチングする工程と、前記第１及び第２の窒
化シリコン膜を除去する工程を備えたことを特徴とする
半導体装置の製造方法。 ６、前述した素子形成領域以外の領域上の、前記第１の
酸化シリコン膜と前記第１の窒化シリコン膜と前記第２
の酸化シリコン膜の３層をエッチングするに当り、前記
第１の窒化シリコン膜と前記第２の酸化シリコン膜を反
応性イオンエッチング法によりエッチングし、この後前
記第１の酸化シリコン膜をウェットエッチングするよう
にした特許請求の範囲第５項記載の半導体装置の製造方
法。 ７、前記第２の窒化シリコン膜は気相化学反応法で形成
してなる特許請求の範囲第５項又は第６項記載の半導体
装置の製造方法。 ８、前記第１の酸化シリコン膜と前記第１の窒化シリコ
ン膜と前記第２の酸化シリコン膜の３層の厚さの和を前
記多結晶シリコン膜の厚さよりも厚くしてなる特許請求
の範囲第５項ないし第７項のいずれかに記載の半導体装
置の製造方法。 ９、前述した素子分離領域の酸化シリコン層をエッチン
グするに当り、異方性エッチングを用いてなる特許請求
の範囲第５項ないし第８項のいずれかに記載の半導体装
置の製造方法。 １０、前述した素子分離領域の酸化シリコン層をエッチ
ングするに当り、前記酸化シリコン層を異方性エッチン
グにより略前記第１の酸化シリコン膜の高さ位置まで除
去し、この後ウェットエッチング法により前記酸化シリ
コン層を略前記シリコン基板表面の位置まで除去するよ
うにしてなる特許請求の範囲第５項ないし第８項のいず
れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5449285A JPS61214536A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5449285A JPS61214536A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214536A true JPS61214536A (ja) | 1986-09-24 |
Family
ID=12972136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5449285A Pending JPS61214536A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214536A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397733A (en) * | 1993-05-21 | 1995-03-14 | Hyundai Electronics Industries Co., Ltd. | Method for the construction of field oxide film in semiconductor device |
| US5470783A (en) * | 1994-06-06 | 1995-11-28 | At&T Ipm Corp. | Method for integrated circuit device isolation |
-
1985
- 1985-03-20 JP JP5449285A patent/JPS61214536A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397733A (en) * | 1993-05-21 | 1995-03-14 | Hyundai Electronics Industries Co., Ltd. | Method for the construction of field oxide film in semiconductor device |
| US5470783A (en) * | 1994-06-06 | 1995-11-28 | At&T Ipm Corp. | Method for integrated circuit device isolation |
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