JP2002198493A - ヒートシンクを有する絶縁体上シリコン静電気放電保護デバイス - Google Patents
ヒートシンクを有する絶縁体上シリコン静電気放電保護デバイスInfo
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Abstract
(57)【要約】
【課題】 デバイスの信頼性を向上するためのＳＯＩ基
板の上部シリコン層上に製造されるデバイスに有効なヒ
ートシンクを提供すること。 【解決手段】 本発明の方法は、ＳＯＩ基板上に形成さ
れる集積回路デバイスにヒートシンクを提供する方法で
あって、該デバイスは、ソース、ゲート、およびドレイ
ンを含む活性領域を含んでおり、該活性領域と該基板と
の間に熱伝導経路を形成する工程と、該熱伝導経路内に
導電材料を堆積する工程とを包含する。
板の上部シリコン層上に製造されるデバイスに有効なヒ
ートシンクを提供すること。 【解決手段】 本発明の方法は、ＳＯＩ基板上に形成さ
れる集積回路デバイスにヒートシンクを提供する方法で
あって、該デバイスは、ソース、ゲート、およびドレイ
ンを含む活性領域を含んでおり、該活性領域と該基板と
の間に熱伝導経路を形成する工程と、該熱伝導経路内に
導電材料を堆積する工程とを包含する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁体上シリコン
（ＳＯＩ）基板上にＣＭＯＳデバイスを形成すること、
特に、静電気放電現象後の熱を放散する目的で、集積回
路の活性領域とその基板との間の熱伝導経路の提供に関
する。
（ＳＯＩ）基板上にＣＭＯＳデバイスを形成すること、
特に、静電気放電現象後の熱を放散する目的で、集積回
路の活性領域とその基板との間の熱伝導経路の提供に関
する。
【０００２】
【従来の技術】ＳＯＩ集積回路上に用いられる現在の技
術の静電気放電（ＥＳＤ）保護デバイスは、変形ｎＭＯ
Ｓ、ｐｎｐｎ構造体、または基板ｎＭＯＳのいずれかで
ある。基板ｎＭＯＳプロセスは、多くの製造工程が必要
であり、不経済にする。上部シリコン表面上へ製造され
るすべての他の公知デバイスは、シリコン酸化物と完全
に絶縁している。シリコン酸化物の熱伝導は小さいため
に、そのようなデバイスすべてが、ＥＳＤ現象中の熱放
散問題を有する。
術の静電気放電（ＥＳＤ）保護デバイスは、変形ｎＭＯ
Ｓ、ｐｎｐｎ構造体、または基板ｎＭＯＳのいずれかで
ある。基板ｎＭＯＳプロセスは、多くの製造工程が必要
であり、不経済にする。上部シリコン表面上へ製造され
るすべての他の公知デバイスは、シリコン酸化物と完全
に絶縁している。シリコン酸化物の熱伝導は小さいため
に、そのようなデバイスすべてが、ＥＳＤ現象中の熱放
散問題を有する。
【０００３】
【発明が解決しようとする課題】ＳＯＩ基板上に形成さ
れる集積回路デバイスにヒートシンクを提供する方法で
あって、デバイスはソース、ゲート、およびドレインを
含む活性領域を含み、本方法は、活性領域と基板との間
の熱伝導経路を形成する工程と、熱伝導経路に導電材料
を堆積する工程と、を包含する。ＳＯＩ基板上に形成さ
れ、それと共に形成されるＥＳＤ保護デバイスを有する
集積回路構造体は、通常動作中基板と同じ電位である活
性領域と、ＥＳＤ現象中に活性領域から基板へ熱を放散
するために活性領域と基板との間に形成される相互接続
とを含む。
れる集積回路デバイスにヒートシンクを提供する方法で
あって、デバイスはソース、ゲート、およびドレインを
含む活性領域を含み、本方法は、活性領域と基板との間
の熱伝導経路を形成する工程と、熱伝導経路に導電材料
を堆積する工程と、を包含する。ＳＯＩ基板上に形成さ
れ、それと共に形成されるＥＳＤ保護デバイスを有する
集積回路構造体は、通常動作中基板と同じ電位である活
性領域と、ＥＳＤ現象中に活性領域から基板へ熱を放散
するために活性領域と基板との間に形成される相互接続
とを含む。
【０００４】本発明の課題は、ＳＯＩ基板の上部シリコ
ン層上に製造されるデバイスに有効なヒートシンクを提
供することである。
ン層上に製造されるデバイスに有効なヒートシンクを提
供することである。
【０００５】本発明の課題は、ＥＳＤ現象中の熱放散を
解決する方法を、ＳＯＩ基板の上部シリコン層上に製造
されるデバイスに提供することである。
解決する方法を、ＳＯＩ基板の上部シリコン層上に製造
されるデバイスに提供することである。
【０００６】
【課題を解決するための手段】本発明の方法は、ＳＯＩ
基板上に形成される集積回路デバイスにヒートシンクを
提供する方法であって、該デバイスは、ソース、ゲー
ト、およびドレインを含む活性領域を含み、該活性領域
と該基板との間に熱伝導経路を形成する工程と、該熱伝
導経路内に導電材料を堆積する工程とを包含する。
基板上に形成される集積回路デバイスにヒートシンクを
提供する方法であって、該デバイスは、ソース、ゲー
ト、およびドレインを含む活性領域を含み、該活性領域
と該基板との間に熱伝導経路を形成する工程と、該熱伝
導経路内に導電材料を堆積する工程とを包含する。
【０００７】本発明の方法は、前記形成工程が、ソース
から基板への熱伝導経路を形成する工程を包含してもよ
い。
から基板への熱伝導経路を形成する工程を包含してもよ
い。
【０００８】本発明の方法は、前記堆積工程が、ポリシ
リコン堆積工程を包含してもよい。
リコン堆積工程を包含してもよい。
【０００９】本発明の方法は、前記堆積工程が、金属堆
積工程を包含してもよい。
積工程を包含してもよい。
【００１０】本発明の方法は、前記形成工程が、上部シ
リコン層を所定の厚さに薄くする工程と、酸化物薄膜層
を堆積する工程と、窒化シリコン層を堆積する工程と、
該窒化シリコン層、該酸化物薄膜層、該上部シリコン
層、およびＳＯＩ層１２をエッチングして前記熱伝導経
路を形成する工程と、前記ポリシリコン層を堆積する工
程とを包含してもよい。
リコン層を所定の厚さに薄くする工程と、酸化物薄膜層
を堆積する工程と、窒化シリコン層を堆積する工程と、
該窒化シリコン層、該酸化物薄膜層、該上部シリコン
層、およびＳＯＩ層１２をエッチングして前記熱伝導経
路を形成する工程と、前記ポリシリコン層を堆積する工
程とを包含してもよい。
【００１１】本発明の方法は、ＳＯＩ基板上に形成され
る集積回路デバイスにヒートシンクを提供する方法であ
って、該デバイスは、ソース、ゲート、およびドレイン
を含む活性領域を含み、ソースから基板への相互接続ビ
アを形成する工程と、該ソースから基板への相互接続内
に導電材料を堆積する工程とを包含する。
る集積回路デバイスにヒートシンクを提供する方法であ
って、該デバイスは、ソース、ゲート、およびドレイン
を含む活性領域を含み、ソースから基板への相互接続ビ
アを形成する工程と、該ソースから基板への相互接続内
に導電材料を堆積する工程とを包含する。
【００１２】本発明の方法は、前記堆積工程が、ポリシ
リコン堆積工程を包含してもよい。
リコン堆積工程を包含してもよい。
【００１３】本発明の方法は、前記堆積工程は、金属堆
積工程を包含してもよい。
積工程を包含してもよい。
【００１４】本発明の方法は、前記形成工程が、上部シ
リコン層を所定の厚さに薄くする工程と、酸化物薄膜層
を堆積する工程と、窒化シリコン層を堆積する工程と、
該窒化シリコン層、該酸化物薄膜層、該上部シリコン
層、およびＳＯＩ層１２をエッチングして前記熱伝導経
路を形成する工程と、前記ポリシリコン層を堆積する工
程とを包含してもよい。
リコン層を所定の厚さに薄くする工程と、酸化物薄膜層
を堆積する工程と、窒化シリコン層を堆積する工程と、
該窒化シリコン層、該酸化物薄膜層、該上部シリコン
層、およびＳＯＩ層１２をエッチングして前記熱伝導経
路を形成する工程と、前記ポリシリコン層を堆積する工
程とを包含してもよい。
【００１５】本発明の集積回路構造体は、ＳＯＩ基板と
ともに形成されるＥＳＤ保護デバイスを有する該ＳＯＩ
基板上に形成される集積回路構造体であって、通常動作
中該ＳＯＩ基板と同じ電位である活性領域と、ＥＳＤ現
象中該活性領域から該ＳＯＩ基板へ熱を放散する目的
で、該活性領域と該基板との間に形成される相互接続
と、を備える。
ともに形成されるＥＳＤ保護デバイスを有する該ＳＯＩ
基板上に形成される集積回路構造体であって、通常動作
中該ＳＯＩ基板と同じ電位である活性領域と、ＥＳＤ現
象中該活性領域から該ＳＯＩ基板へ熱を放散する目的
で、該活性領域と該基板との間に形成される相互接続
と、を備える。
【００１６】本発明の集積回路構造体は、前記活性領域
がソースであってもよい。
がソースであってもよい。
【００１７】本発明の集積回路構造体は、前記相互接続
がポリシリコンで形成されてもよい。 本発明の集積回
路構造体は、前記相互接続が金属で形成されてもよい。
がポリシリコンで形成されてもよい。 本発明の集積回
路構造体は、前記相互接続が金属で形成されてもよい。
【００１８】本発明のこの要約および課題は、本発明の
本質を速やかに理解することができるように提供され
る。本発明のさらなる完全な理解は、図と関連させて本
発明の好適な実施の以下の詳細な説明を参照することに
より得られ得る。
本質を速やかに理解することができるように提供され
る。本発明のさらなる完全な理解は、図と関連させて本
発明の好適な実施の以下の詳細な説明を参照することに
より得られ得る。
【００１９】
【発明の実施の形態】シリコン酸化物の熱伝導率は、シ
リコンの熱伝導率より約２桁小さい。このことにより、
絶縁体上シリコン（ＳＯＩ）基板上に形成される静電気
放電（ＥＳＤ）保護デバイスの熱放散が、非常に小さく
なる。本発明は、ＳＯＩ基板のＥＳＤ保護デバイスのた
めの熱伝導経路、および本発明の方法に従って作られる
そのような熱伝導経路を有する構造体を製造する方法を
提供する。ＥＳＤ保護デバイスと地面との間の接続、す
なわちＶss端末が提供される、この端末は、ポリシリコ
ンまたは金属接続によりシリコン基板に対して、基板と
同じ電位である。
リコンの熱伝導率より約２桁小さい。このことにより、
絶縁体上シリコン（ＳＯＩ）基板上に形成される静電気
放電（ＥＳＤ）保護デバイスの熱放散が、非常に小さく
なる。本発明は、ＳＯＩ基板のＥＳＤ保護デバイスのた
めの熱伝導経路、および本発明の方法に従って作られる
そのような熱伝導経路を有する構造体を製造する方法を
提供する。ＥＳＤ保護デバイスと地面との間の接続、す
なわちＶss端末が提供される、この端末は、ポリシリコ
ンまたは金属接続によりシリコン基板に対して、基板と
同じ電位である。
【００２０】本発明の第１の実施形態は、製造の方法お
よび構造体の１例を提供し、そこにおいてＳＯＩＥＳＤ
保護デバイスを有するｎＭＯＳＴのソースが、ポリシリ
コン堆積により埋め込み酸化物（ＢＯＸ）層を通してシ
リコン基板に接続され、熱を分散する。このプロセスの
流れは、以下の通りである： ＣＶＤ窒化物 窒化物、上部シリコンおよびＢＯＸをエッチングする ＣＶＤポリ ＳＴＩをエッチングする ＣＶＤ酸化物 ＣＭＰ、窒化物層で停止する 現在の技術のプロセスが、この構造体を完成するために
続く。
よび構造体の１例を提供し、そこにおいてＳＯＩＥＳＤ
保護デバイスを有するｎＭＯＳＴのソースが、ポリシリ
コン堆積により埋め込み酸化物（ＢＯＸ）層を通してシ
リコン基板に接続され、熱を分散する。このプロセスの
流れは、以下の通りである： ＣＶＤ窒化物 窒化物、上部シリコンおよびＢＯＸをエッチングする ＣＶＤポリ ＳＴＩをエッチングする ＣＶＤ酸化物 ＣＭＰ、窒化物層で停止する 現在の技術のプロセスが、この構造体を完成するために
続く。
【００２１】より詳細に、第１の実施形態に対する製造
プロセスは、以下の通りであり、ここで図１を参照す
る。
プロセスは、以下の通りであり、ここで図１を参照す
る。
【００２２】シリコンウエハ上に酸化物層１２を有する
シリコンウエハ１０が、デバイス製造のために調製され
る。ＳＯＩウエハ１０の上部シリコン層１４が、熱酸化
により約３０ｎｍ〜７０ｎｍの所望の厚さに薄くされ
る。酸化物層１２は、ウェットエッチングされる。酸化
物薄膜層１６は、本明細書中では酸化物層Ｉと呼び、例
えばＣＶＤなどの現在の技術プロセスにより成長され
る。窒化シリコン層１８は、約５０ｎｍ〜２００ｎｍの
厚さになるように堆積される。構造体は、フォトレジス
トで覆われる。窒化シリコン層１８、酸化物層Ｉ、上部
シリコン層１４、および酸化物層１２がエッチングさ
れ、ソースから基板までの相互接続ビア２０を形成す
る。ポリシリコン２２の層は、本明細書中ではポリシリ
コン層Ｉと呼ばれ、約２０ｎｍ〜１００ｎｍの厚さにな
るように堆積される。ポリシリコン基板接触のために、
前の工程が続く。接触が金属で形成される場合におい
て、この工程は不要である。
シリコンウエハ１０が、デバイス製造のために調製され
る。ＳＯＩウエハ１０の上部シリコン層１４が、熱酸化
により約３０ｎｍ〜７０ｎｍの所望の厚さに薄くされ
る。酸化物層１２は、ウェットエッチングされる。酸化
物薄膜層１６は、本明細書中では酸化物層Ｉと呼び、例
えばＣＶＤなどの現在の技術プロセスにより成長され
る。窒化シリコン層１８は、約５０ｎｍ〜２００ｎｍの
厚さになるように堆積される。構造体は、フォトレジス
トで覆われる。窒化シリコン層１８、酸化物層Ｉ、上部
シリコン層１４、および酸化物層１２がエッチングさ
れ、ソースから基板までの相互接続ビア２０を形成す
る。ポリシリコン２２の層は、本明細書中ではポリシリ
コン層Ｉと呼ばれ、約２０ｎｍ〜１００ｎｍの厚さにな
るように堆積される。ポリシリコン基板接触のために、
前の工程が続く。接触が金属で形成される場合におい
て、この工程は不要である。
【００２３】次に図２を参照して、フォトレジストが適
用され、そして窒化シリコン層１８、酸化物層１６、お
よび上部シリコン層１４と共にポリシリコン層２２がエ
ッチングされ、デバイスアイソレーションが提供され
る。ポリシリコン層２２は、熱酸化され、結果として約
１ｎｍ〜１００ｎｍの厚さの酸化物になる。第２のシリ
コン酸化物層２４は、本明細書中では酸化物層ＩＩと呼
ばれ、約５０ｎｍ〜１００ｎｍの厚さになるように堆積
される。
用され、そして窒化シリコン層１８、酸化物層１６、お
よび上部シリコン層１４と共にポリシリコン層２２がエ
ッチングされ、デバイスアイソレーションが提供され
る。ポリシリコン層２２は、熱酸化され、結果として約
１ｎｍ〜１００ｎｍの厚さの酸化物になる。第２のシリ
コン酸化物層２４は、本明細書中では酸化物層ＩＩと呼
ばれ、約５０ｎｍ〜１００ｎｍの厚さになるように堆積
される。
【００２４】図３に示されるように、構造体は、シリコ
ン酸化物層ＩＩおよび窒化シリコン層１８の一部を取り
除くためにＣＭＰによりポリッシングされる。窒化物お
よび酸化物層Ｉは、ウェットエッチングされる。図２お
よび図３の工程は、現在の技術のシャロートレンチアイ
ソレーション（ＳＴＩ）プロセスのいずれにも取り替え
られ得る。残りのポリシリコン層２２は、ソースから基
板までのビア２０を充填し、ソースから基板までの相互
接続２２となる。相互接続２２は、熱伝導経路を基板１
０に提供する。
ン酸化物層ＩＩおよび窒化シリコン層１８の一部を取り
除くためにＣＭＰによりポリッシングされる。窒化物お
よび酸化物層Ｉは、ウェットエッチングされる。図２お
よび図３の工程は、現在の技術のシャロートレンチアイ
ソレーション（ＳＴＩ）プロセスのいずれにも取り替え
られ得る。残りのポリシリコン層２２は、ソースから基
板までのビア２０を充填し、ソースから基板までの相互
接続２２となる。相互接続２２は、熱伝導経路を基板１
０に提供する。
【００２５】最終的構造体が、図４に示される。デバイ
ス製造を仕上げるために現在の技術プロセスが続き、こ
れは次のことを含む。１・１０11 ｃｍ-2 〜１・１０12
ｃｍ -2の注入量で５ｋｅＶ〜１０ｋｅＶのエネルギレベ
ルでの砒素イオンの閾値電圧調整イオン注入、Ｎ＋ソー
ス２６およびＮ＋ドレイン２８を形成するための１・１
０15ｃｍ-2〜４・１０15ｃｍ-2の注入量で１０ｋｅＶ〜
４０ｋｅＶのエネルギレベルでの砒素イオンのソース／
ドレインイオン注入、ソース電極３２、ドレイン電極３
４、およびゲート金属電極３８を形成するためのゲート
酸化物２７成長、ゲート電極３６形成、拡散／活性化、
酸化物不活性化、および金属化。
ス製造を仕上げるために現在の技術プロセスが続き、こ
れは次のことを含む。１・１０11 ｃｍ-2 〜１・１０12
ｃｍ -2の注入量で５ｋｅＶ〜１０ｋｅＶのエネルギレベ
ルでの砒素イオンの閾値電圧調整イオン注入、Ｎ＋ソー
ス２６およびＮ＋ドレイン２８を形成するための１・１
０15ｃｍ-2〜４・１０15ｃｍ-2の注入量で１０ｋｅＶ〜
４０ｋｅＶのエネルギレベルでの砒素イオンのソース／
ドレインイオン注入、ソース電極３２、ドレイン電極３
４、およびゲート金属電極３８を形成するためのゲート
酸化物２７成長、ゲート電極３６形成、拡散／活性化、
酸化物不活性化、および金属化。
【００２６】構造体のポリシリコン層は、非ドープポリ
シリコン、Ｎ＋ドープポリシリコン、またはＰ＋ドープ
ポリシリコンであり得る。シリコン層は、少量ドープＮ
または少量ドープＰ型シリコンのいずれかであり得る。
ＥＳＤ保護ネットワークの電極は、ＶSS電力線に結びつ
けられ、金属線またはポリシリコン接触により基板と接
続されている。ｎＭＯＳＴのソースを基板と接続するこ
とは、デバイス動作に影響を及ぼさない、なぜならソー
スおよび基板は、通常動作中同電位であるからである。
ＥＳＤ現象により生成された熱は、基板へ向けられそし
て基板へ放散される。これにより、ＳＯＩ回路の低熱伝
導問題を最小限にする。
シリコン、Ｎ＋ドープポリシリコン、またはＰ＋ドープ
ポリシリコンであり得る。シリコン層は、少量ドープＮ
または少量ドープＰ型シリコンのいずれかであり得る。
ＥＳＤ保護ネットワークの電極は、ＶSS電力線に結びつ
けられ、金属線またはポリシリコン接触により基板と接
続されている。ｎＭＯＳＴのソースを基板と接続するこ
とは、デバイス動作に影響を及ぼさない、なぜならソー
スおよび基板は、通常動作中同電位であるからである。
ＥＳＤ現象により生成された熱は、基板へ向けられそし
て基板へ放散される。これにより、ＳＯＩ回路の低熱伝
導問題を最小限にする。
【００２７】本発明の第２の実施形態は、金属相互接続
により、ｎＭＯＳＴのソースを基板と接続することを含
む。プロセスの流れは、任意の現在の技術の方法を用い
てＳＯＩ基板を処理することから始まり、図１〜３に示
される構造体と類似した構造体を形成し、次に→接触フ
ォト、すなわち接触ホールをソースおよび近隣フィール
ド領域へ開ける→ＢＯＸを通すオーバーエッチングで酸
化物をエッチングする→標準的メタライゼーション技術
でソースと基板を接続する。
により、ｎＭＯＳＴのソースを基板と接続することを含
む。プロセスの流れは、任意の現在の技術の方法を用い
てＳＯＩ基板を処理することから始まり、図１〜３に示
される構造体と類似した構造体を形成し、次に→接触フ
ォト、すなわち接触ホールをソースおよび近隣フィール
ド領域へ開ける→ＢＯＸを通すオーバーエッチングで酸
化物をエッチングする→標準的メタライゼーション技術
でソースと基板を接続する。
【００２８】次に図５を参照して、本発明の第２の実施
形態の製造プロセスは、より詳細に説明される。本構造
体の製造プロセスは、第１の実施形態の製造プロセスと
同様に単純である。ウエハ４０上でフォトに接触する前
に現在の技術のプロセスが続き、このウエハ４０は酸化
物層４２およびシリコン層４４を有する。シリコン層の
適切なマスキングおよび１・１０15ｃｍ-2〜５・１０15
ｃｍ-2の注入量で１０ｋｅＶ〜４０ｋｅＶのエネルギレ
ベルでの砒素イオン注入によりｎＭＯＳＴ領域を形成す
る。このｎＭＯＳＴ領域は、その間にシリコンゲート５
０を有するｎＭＯＳＴソース４６およびｎＭＯＳＴドレ
イン４８を含む。１・１０15ｃｍ-2〜５・１０15ｃｍ-2
の注入量で５ｋｅＶ〜１５ｋｅＶのエネルギレベルでの
ホウ素イオンが、ｐＭＯＳＴ領域に注入され、その間に
シリコンゲート５６を有するｐＭＯＳＴソース５２およ
びｐＭＯＳＴドレイン５４を形成する。ゲート酸化物層
５８、６０およびゲート電極６２、６４が、ｎＭＯＳＴ
領域およびｐＭＯＳＴ領域にそれぞれ形成される。酸化
物層６６が、この構造体の上に堆積される。
形態の製造プロセスは、より詳細に説明される。本構造
体の製造プロセスは、第１の実施形態の製造プロセスと
同様に単純である。ウエハ４０上でフォトに接触する前
に現在の技術のプロセスが続き、このウエハ４０は酸化
物層４２およびシリコン層４４を有する。シリコン層の
適切なマスキングおよび１・１０15ｃｍ-2〜５・１０15
ｃｍ-2の注入量で１０ｋｅＶ〜４０ｋｅＶのエネルギレ
ベルでの砒素イオン注入によりｎＭＯＳＴ領域を形成す
る。このｎＭＯＳＴ領域は、その間にシリコンゲート５
０を有するｎＭＯＳＴソース４６およびｎＭＯＳＴドレ
イン４８を含む。１・１０15ｃｍ-2〜５・１０15ｃｍ-2
の注入量で５ｋｅＶ〜１５ｋｅＶのエネルギレベルでの
ホウ素イオンが、ｐＭＯＳＴ領域に注入され、その間に
シリコンゲート５６を有するｐＭＯＳＴソース５２およ
びｐＭＯＳＴドレイン５４を形成する。ゲート酸化物層
５８、６０およびゲート電極６２、６４が、ｎＭＯＳＴ
領域およびｐＭＯＳＴ領域にそれぞれ形成される。酸化
物層６６が、この構造体の上に堆積される。
【００２９】フォトレジストが適用され、図６に示され
るように接触ホールがエッチングされ、およびレジスト
が取り除かれる。金属が堆積されおよびエッチングされ
る。最終的構造体が図７に示され、これはｎＭＯＳＴソ
ース／基板接触電極６８、ｎＭＯＳＴゲート電極７０、
およびｎＭＯＳＴドレイン電極７２を含む。ｐＭＯＳＴ
は、ソース電極７４、ゲート電極７６、およびドレイン
電極７８を形成することにより完成される。
るように接触ホールがエッチングされ、およびレジスト
が取り除かれる。金属が堆積されおよびエッチングされ
る。最終的構造体が図７に示され、これはｎＭＯＳＴソ
ース／基板接触電極６８、ｎＭＯＳＴゲート電極７０、
およびｎＭＯＳＴドレイン電極７２を含む。ｐＭＯＳＴ
は、ソース電極７４、ゲート電極７６、およびドレイン
電極７８を形成することにより完成される。
【００３０】金属基板相互接続のために、接触ホールが
ｎＭＯＳＴソースに隣接する埋め込み酸化物を通して開
けられる。あるいはより大きなホール（これはｎＭＯＳ
Ｔソースおよび基板接触を含む）が、用いられてもよ
い。
ｎＭＯＳＴソースに隣接する埋め込み酸化物を通して開
けられる。あるいはより大きなホール（これはｎＭＯＳ
Ｔソースおよび基板接触を含む）が、用いられてもよ
い。
【００３１】両構造体は単一のＭＯＳトランジスタであ
るが、以上の例は、熱伝導経路が基板に提供され得る方
法、およびヒートシンクとして基板を用いる方法を示
す。本発明の方法および構造体は、ＥＳＤ電極のすべて
を接続することによりＳＯＩ基板の上部シリコン層上に
製造された任意のＥＳＤ保護構造体に適用され得る。こ
のＥＳＤ電極は、基板に対し通常動作中の基板と同電位
であり、熱放散経路を提供する。
るが、以上の例は、熱伝導経路が基板に提供され得る方
法、およびヒートシンクとして基板を用いる方法を示
す。本発明の方法および構造体は、ＥＳＤ電極のすべて
を接続することによりＳＯＩ基板の上部シリコン層上に
製造された任意のＥＳＤ保護構造体に適用され得る。こ
のＥＳＤ電極は、基板に対し通常動作中の基板と同電位
であり、熱放散経路を提供する。
【００３２】ＳＯＩ基板上に形成される集積回路デバイ
スにヒートシンクを提供する方法であって、デバイスは
ソース、ゲート、およびドレインを含む活性領域を含
み、本方法は、活性領域と基板との間の熱伝導経路を形
成する工程と、熱伝導経路に導電材料を堆積する工程と
を包含する。ＳＯＩ基板上に形成され、それと共に形成
されるＥＳＤ保護デバイスを有する集積回路構造体は、
通常動作中の基板と同じ電位である活性領域と、ＥＳＤ
現象中に活性領域から基板へ熱を放散するために活性領
域と基板との間に形成される相互接続と、を含む。
スにヒートシンクを提供する方法であって、デバイスは
ソース、ゲート、およびドレインを含む活性領域を含
み、本方法は、活性領域と基板との間の熱伝導経路を形
成する工程と、熱伝導経路に導電材料を堆積する工程と
を包含する。ＳＯＩ基板上に形成され、それと共に形成
されるＥＳＤ保護デバイスを有する集積回路構造体は、
通常動作中の基板と同じ電位である活性領域と、ＥＳＤ
現象中に活性領域から基板へ熱を放散するために活性領
域と基板との間に形成される相互接続と、を含む。
【００３３】このようにして、ヒートシンクを有する絶
縁体上シリコン静電気放電保護デバイスのための方法お
よびシステムが開示された。それらのさらなる改変およ
び変更は、特許請求の範囲に規定されたように本発明の
範囲内で行われ得ることが、理解される。
縁体上シリコン静電気放電保護デバイスのための方法お
よびシステムが開示された。それらのさらなる改変およ
び変更は、特許請求の範囲に規定されたように本発明の
範囲内で行われ得ることが、理解される。
【００３４】
【発明の効果】本発明の方法および構造によって、活性
Ｓｉおよび基板を高熱伝導率金属で接続されたヒートシ
ンクを有するＥＳＤ素子を提供することができる。それ
によりＥＳＤ現象の際の熱放散を解決し、デバイス動作
時の信頼性、特にＥＤＳ耐性を向上することが可能とな
る。
Ｓｉおよび基板を高熱伝導率金属で接続されたヒートシ
ンクを有するＥＳＤ素子を提供することができる。それ
によりＥＳＤ現象の際の熱放散を解決し、デバイス動作
時の信頼性、特にＥＤＳ耐性を向上することが可能とな
る。
【図１】本発明の第１の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図２】本発明の第１の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図３】本発明の第１の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図４】本発明の第１の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図５】本発明の第２の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図６】本発明の第２の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図７】本発明の第２の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
１０ シリコンウェハ １２ 酸化物層 １４ 上部シリコン層 １６ 酸化物薄膜層 １８ 窒化シリコン層 ２０ ビア ２２ ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 ３１１ Ｈ０１Ｌ 29/78 ６２３Ａ 27/088 ６２３Ｚ 27/092 ６２６Ｃ 29/786 Ｆターム(参考） 5F038 AV06 BH01 BH07 BH13 BH16 EZ06 EZ15 EZ20 5F048 AA02 AA07 AC01 AC03 AC04 BA02 BA16 BC11 BC16 BF03 BF16 BF17 BG14 CC04 CC08 CC13 CC18 CC19 5F110 AA22 AA23 BB04 CC02 DD05 DD13 DD30 EE38 FF02 GG02 GG32 GG34 GG52 HJ01 HJ04 HJ13 HJ23 HL02 NN62 NN65
Claims (13)
- 【請求項１】 ＳＯＩ基板上に形成される集積回路デバ
イスにヒートシンクを提供する方法であって、該デバイ
スは、ソース、ゲート、およびドレインを含む活性領域
を含み、 該活性領域と該基板との間に熱伝導経路を形成する工程
と、 該熱伝導経路内に導電材料を堆積する工程と、を包含す
る、方法。 - 【請求項２】 前記形成工程は、ソースから基板への熱
伝導経路を形成する工程を包含する、請求項１に記載の
方法。 - 【請求項３】 前記堆積工程は、ポリシリコン堆積工程
を包含する、請求項１に記載の方法。 - 【請求項４】 前記堆積工程は、金属堆積工程を包含す
る、請求項１に記載の方法。 - 【請求項５】 前記形成工程は、上部シリコン層を所定
の厚さに薄くする工程と、酸化物薄膜層を堆積する工程
と、窒化シリコン層を堆積する工程と、該窒化シリコン
層、該酸化物薄膜層、該上部シリコン層、およびＳＯＩ
層１２をエッチングして前記熱伝導経路を形成する工程
と、前記ポリシリコン層を堆積する工程と、を包含す
る、請求項１に記載の方法。 - 【請求項６】 ＳＯＩ基板上に形成される集積回路デバ
イスにヒートシンクを提供する方法であって、該デバイ
スは、ソース、ゲート、およびドレインを含む活性領域
を含んでおり、 ソースから基板への相互接続ビアを形成する工程と、 該ソースから基板への相互接続内に導電材料を堆積する
工程と、を包含する、方法。 - 【請求項７】 前記堆積工程は、ポリシリコン堆積工程
を包含する、請求項６に記載の方法。 - 【請求項８】 前記堆積工程は、金属堆積工程を包含す
る、請求項６に記載の方法。 - 【請求項９】 前記形成工程は、上部シリコン層を所定
の厚さに薄くする工程と、酸化物薄膜層を堆積する工程
と、窒化シリコン層を堆積する工程と、該窒化シリコン
層、該酸化物薄膜層、該上部シリコン層、およびＳＯＩ
層１２をエッチングして前記熱伝導経路を形成する工程
と、前記ポリシリコン層を堆積する工程とを包含する、
請求項６に記載の方法。 - 【請求項１０】 ＳＯＩ基板とともに形成されるＥＳＤ
保護デバイスを有する該ＳＯＩ基板上に形成される集積
回路構造体であって、 通常動作中該ＳＯＩ基板と同じ電位である活性領域と、 ＥＳＤ現象中該活性領域から該ＳＯＩ基板へ熱を放散す
る目的で、該活性領域と該基板との間に形成される相互
接続と、を備える、集積回路構造体。 - 【請求項１１】 前記活性領域は、ソースである、請求
項１０に記載の集積回路。 - 【請求項１２】 前記相互接続は、ポリシリコンで形成
される、請求項１１に記載の集積回路。 - 【請求項１３】 前記相互接続は、金属で形成される、
請求項１１に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US70319400A | 2000-10-31 | 2000-10-31 | |
| US09/703,194 | 2000-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002198493A true JP2002198493A (ja) | 2002-07-12 |
Family
ID=24824408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001324269A Withdrawn JP2002198493A (ja) | 2000-10-31 | 2001-10-22 | ヒートシンクを有する絶縁体上シリコン静電気放電保護デバイス |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2002198493A (ja) |
| KR (1) | KR100460405B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541644B2 (en) | 2003-05-23 | 2009-06-02 | Renesas Technology Corp. | Semiconductor device with effective heat-radiation |
| KR101044489B1 (ko) * | 2003-12-29 | 2011-06-27 | 엘지디스플레이 주식회사 | 대형 폭의 채널을 구비하는 폴리실리콘 액정표시소자 및그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870049A (ja) * | 1994-08-29 | 1996-03-12 | Nippondenso Co Ltd | 入力保護回路 |
| US5770875A (en) * | 1996-09-16 | 1998-06-23 | International Business Machines Corporation | Large value capacitor for SOI |
-
2001
- 2001-10-22 JP JP2001324269A patent/JP2002198493A/ja not_active Withdrawn
- 2001-10-29 KR KR10-2001-0066852A patent/KR100460405B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541644B2 (en) | 2003-05-23 | 2009-06-02 | Renesas Technology Corp. | Semiconductor device with effective heat-radiation |
| KR101044489B1 (ko) * | 2003-12-29 | 2011-06-27 | 엘지디스플레이 주식회사 | 대형 폭의 채널을 구비하는 폴리실리콘 액정표시소자 및그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020033552A (ko) | 2002-05-07 |
| KR100460405B1 (ko) | 2004-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050104 |