JP2002198493A - ヒートシンクを有する絶縁体上シリコン静電気放電保護デバイス - Google Patents
ヒートシンクを有する絶縁体上シリコン静電気放電保護デバイスInfo
- Publication number
- JP2002198493A JP2002198493A JP2001324269A JP2001324269A JP2002198493A JP 2002198493 A JP2002198493 A JP 2002198493A JP 2001324269 A JP2001324269 A JP 2001324269A JP 2001324269 A JP2001324269 A JP 2001324269A JP 2002198493 A JP2002198493 A JP 2002198493A
- Authority
- JP
- Japan
- Prior art keywords
- depositing
- layer
- substrate
- active region
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 31
- 239000010703 silicon Substances 0.000 title claims abstract description 31
- 239000012212 insulator Substances 0.000 title description 4
- 230000001681 protective effect Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000000034 method Methods 0.000 claims abstract description 48
- 238000000151 deposition Methods 0.000 claims abstract description 36
- 239000004020 conductor Substances 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 239000010409 thin film Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000017525 heat dissipation Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- -1 arsenic ions Chemical class 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 デバイスの信頼性を向上するためのSOI基
板の上部シリコン層上に製造されるデバイスに有効なヒ
ートシンクを提供すること。 【解決手段】 本発明の方法は、SOI基板上に形成さ
れる集積回路デバイスにヒートシンクを提供する方法で
あって、該デバイスは、ソース、ゲート、およびドレイ
ンを含む活性領域を含んでおり、該活性領域と該基板と
の間に熱伝導経路を形成する工程と、該熱伝導経路内に
導電材料を堆積する工程とを包含する。
板の上部シリコン層上に製造されるデバイスに有効なヒ
ートシンクを提供すること。 【解決手段】 本発明の方法は、SOI基板上に形成さ
れる集積回路デバイスにヒートシンクを提供する方法で
あって、該デバイスは、ソース、ゲート、およびドレイ
ンを含む活性領域を含んでおり、該活性領域と該基板と
の間に熱伝導経路を形成する工程と、該熱伝導経路内に
導電材料を堆積する工程とを包含する。
Description
【0001】
【発明の属する技術分野】本発明は、絶縁体上シリコン
(SOI)基板上にCMOSデバイスを形成すること、
特に、静電気放電現象後の熱を放散する目的で、集積回
路の活性領域とその基板との間の熱伝導経路の提供に関
する。
(SOI)基板上にCMOSデバイスを形成すること、
特に、静電気放電現象後の熱を放散する目的で、集積回
路の活性領域とその基板との間の熱伝導経路の提供に関
する。
【0002】
【従来の技術】SOI集積回路上に用いられる現在の技
術の静電気放電(ESD)保護デバイスは、変形nMO
S、pnpn構造体、または基板nMOSのいずれかで
ある。基板nMOSプロセスは、多くの製造工程が必要
であり、不経済にする。上部シリコン表面上へ製造され
るすべての他の公知デバイスは、シリコン酸化物と完全
に絶縁している。シリコン酸化物の熱伝導は小さいため
に、そのようなデバイスすべてが、ESD現象中の熱放
散問題を有する。
術の静電気放電(ESD)保護デバイスは、変形nMO
S、pnpn構造体、または基板nMOSのいずれかで
ある。基板nMOSプロセスは、多くの製造工程が必要
であり、不経済にする。上部シリコン表面上へ製造され
るすべての他の公知デバイスは、シリコン酸化物と完全
に絶縁している。シリコン酸化物の熱伝導は小さいため
に、そのようなデバイスすべてが、ESD現象中の熱放
散問題を有する。
【0003】
【発明が解決しようとする課題】SOI基板上に形成さ
れる集積回路デバイスにヒートシンクを提供する方法で
あって、デバイスはソース、ゲート、およびドレインを
含む活性領域を含み、本方法は、活性領域と基板との間
の熱伝導経路を形成する工程と、熱伝導経路に導電材料
を堆積する工程と、を包含する。SOI基板上に形成さ
れ、それと共に形成されるESD保護デバイスを有する
集積回路構造体は、通常動作中基板と同じ電位である活
性領域と、ESD現象中に活性領域から基板へ熱を放散
するために活性領域と基板との間に形成される相互接続
とを含む。
れる集積回路デバイスにヒートシンクを提供する方法で
あって、デバイスはソース、ゲート、およびドレインを
含む活性領域を含み、本方法は、活性領域と基板との間
の熱伝導経路を形成する工程と、熱伝導経路に導電材料
を堆積する工程と、を包含する。SOI基板上に形成さ
れ、それと共に形成されるESD保護デバイスを有する
集積回路構造体は、通常動作中基板と同じ電位である活
性領域と、ESD現象中に活性領域から基板へ熱を放散
するために活性領域と基板との間に形成される相互接続
とを含む。
【0004】本発明の課題は、SOI基板の上部シリコ
ン層上に製造されるデバイスに有効なヒートシンクを提
供することである。
ン層上に製造されるデバイスに有効なヒートシンクを提
供することである。
【0005】本発明の課題は、ESD現象中の熱放散を
解決する方法を、SOI基板の上部シリコン層上に製造
されるデバイスに提供することである。
解決する方法を、SOI基板の上部シリコン層上に製造
されるデバイスに提供することである。
【0006】
【課題を解決するための手段】本発明の方法は、SOI
基板上に形成される集積回路デバイスにヒートシンクを
提供する方法であって、該デバイスは、ソース、ゲー
ト、およびドレインを含む活性領域を含み、該活性領域
と該基板との間に熱伝導経路を形成する工程と、該熱伝
導経路内に導電材料を堆積する工程とを包含する。
基板上に形成される集積回路デバイスにヒートシンクを
提供する方法であって、該デバイスは、ソース、ゲー
ト、およびドレインを含む活性領域を含み、該活性領域
と該基板との間に熱伝導経路を形成する工程と、該熱伝
導経路内に導電材料を堆積する工程とを包含する。
【0007】本発明の方法は、前記形成工程が、ソース
から基板への熱伝導経路を形成する工程を包含してもよ
い。
から基板への熱伝導経路を形成する工程を包含してもよ
い。
【0008】本発明の方法は、前記堆積工程が、ポリシ
リコン堆積工程を包含してもよい。
リコン堆積工程を包含してもよい。
【0009】本発明の方法は、前記堆積工程が、金属堆
積工程を包含してもよい。
積工程を包含してもよい。
【0010】本発明の方法は、前記形成工程が、上部シ
リコン層を所定の厚さに薄くする工程と、酸化物薄膜層
を堆積する工程と、窒化シリコン層を堆積する工程と、
該窒化シリコン層、該酸化物薄膜層、該上部シリコン
層、およびSOI層12をエッチングして前記熱伝導経
路を形成する工程と、前記ポリシリコン層を堆積する工
程とを包含してもよい。
リコン層を所定の厚さに薄くする工程と、酸化物薄膜層
を堆積する工程と、窒化シリコン層を堆積する工程と、
該窒化シリコン層、該酸化物薄膜層、該上部シリコン
層、およびSOI層12をエッチングして前記熱伝導経
路を形成する工程と、前記ポリシリコン層を堆積する工
程とを包含してもよい。
【0011】本発明の方法は、SOI基板上に形成され
る集積回路デバイスにヒートシンクを提供する方法であ
って、該デバイスは、ソース、ゲート、およびドレイン
を含む活性領域を含み、ソースから基板への相互接続ビ
アを形成する工程と、該ソースから基板への相互接続内
に導電材料を堆積する工程とを包含する。
る集積回路デバイスにヒートシンクを提供する方法であ
って、該デバイスは、ソース、ゲート、およびドレイン
を含む活性領域を含み、ソースから基板への相互接続ビ
アを形成する工程と、該ソースから基板への相互接続内
に導電材料を堆積する工程とを包含する。
【0012】本発明の方法は、前記堆積工程が、ポリシ
リコン堆積工程を包含してもよい。
リコン堆積工程を包含してもよい。
【0013】本発明の方法は、前記堆積工程は、金属堆
積工程を包含してもよい。
積工程を包含してもよい。
【0014】本発明の方法は、前記形成工程が、上部シ
リコン層を所定の厚さに薄くする工程と、酸化物薄膜層
を堆積する工程と、窒化シリコン層を堆積する工程と、
該窒化シリコン層、該酸化物薄膜層、該上部シリコン
層、およびSOI層12をエッチングして前記熱伝導経
路を形成する工程と、前記ポリシリコン層を堆積する工
程とを包含してもよい。
リコン層を所定の厚さに薄くする工程と、酸化物薄膜層
を堆積する工程と、窒化シリコン層を堆積する工程と、
該窒化シリコン層、該酸化物薄膜層、該上部シリコン
層、およびSOI層12をエッチングして前記熱伝導経
路を形成する工程と、前記ポリシリコン層を堆積する工
程とを包含してもよい。
【0015】本発明の集積回路構造体は、SOI基板と
ともに形成されるESD保護デバイスを有する該SOI
基板上に形成される集積回路構造体であって、通常動作
中該SOI基板と同じ電位である活性領域と、ESD現
象中該活性領域から該SOI基板へ熱を放散する目的
で、該活性領域と該基板との間に形成される相互接続
と、を備える。
ともに形成されるESD保護デバイスを有する該SOI
基板上に形成される集積回路構造体であって、通常動作
中該SOI基板と同じ電位である活性領域と、ESD現
象中該活性領域から該SOI基板へ熱を放散する目的
で、該活性領域と該基板との間に形成される相互接続
と、を備える。
【0016】本発明の集積回路構造体は、前記活性領域
がソースであってもよい。
がソースであってもよい。
【0017】本発明の集積回路構造体は、前記相互接続
がポリシリコンで形成されてもよい。 本発明の集積回
路構造体は、前記相互接続が金属で形成されてもよい。
がポリシリコンで形成されてもよい。 本発明の集積回
路構造体は、前記相互接続が金属で形成されてもよい。
【0018】本発明のこの要約および課題は、本発明の
本質を速やかに理解することができるように提供され
る。本発明のさらなる完全な理解は、図と関連させて本
発明の好適な実施の以下の詳細な説明を参照することに
より得られ得る。
本質を速やかに理解することができるように提供され
る。本発明のさらなる完全な理解は、図と関連させて本
発明の好適な実施の以下の詳細な説明を参照することに
より得られ得る。
【0019】
【発明の実施の形態】シリコン酸化物の熱伝導率は、シ
リコンの熱伝導率より約2桁小さい。このことにより、
絶縁体上シリコン(SOI)基板上に形成される静電気
放電(ESD)保護デバイスの熱放散が、非常に小さく
なる。本発明は、SOI基板のESD保護デバイスのた
めの熱伝導経路、および本発明の方法に従って作られる
そのような熱伝導経路を有する構造体を製造する方法を
提供する。ESD保護デバイスと地面との間の接続、す
なわちVss端末が提供される、この端末は、ポリシリコ
ンまたは金属接続によりシリコン基板に対して、基板と
同じ電位である。
リコンの熱伝導率より約2桁小さい。このことにより、
絶縁体上シリコン(SOI)基板上に形成される静電気
放電(ESD)保護デバイスの熱放散が、非常に小さく
なる。本発明は、SOI基板のESD保護デバイスのた
めの熱伝導経路、および本発明の方法に従って作られる
そのような熱伝導経路を有する構造体を製造する方法を
提供する。ESD保護デバイスと地面との間の接続、す
なわちVss端末が提供される、この端末は、ポリシリコ
ンまたは金属接続によりシリコン基板に対して、基板と
同じ電位である。
【0020】本発明の第1の実施形態は、製造の方法お
よび構造体の1例を提供し、そこにおいてSOIESD
保護デバイスを有するnMOSTのソースが、ポリシリ
コン堆積により埋め込み酸化物(BOX)層を通してシ
リコン基板に接続され、熱を分散する。このプロセスの
流れは、以下の通りである: CVD窒化物 窒化物、上部シリコンおよびBOXをエッチングする CVDポリ STIをエッチングする CVD酸化物 CMP、窒化物層で停止する 現在の技術のプロセスが、この構造体を完成するために
続く。
よび構造体の1例を提供し、そこにおいてSOIESD
保護デバイスを有するnMOSTのソースが、ポリシリ
コン堆積により埋め込み酸化物(BOX)層を通してシ
リコン基板に接続され、熱を分散する。このプロセスの
流れは、以下の通りである: CVD窒化物 窒化物、上部シリコンおよびBOXをエッチングする CVDポリ STIをエッチングする CVD酸化物 CMP、窒化物層で停止する 現在の技術のプロセスが、この構造体を完成するために
続く。
【0021】より詳細に、第1の実施形態に対する製造
プロセスは、以下の通りであり、ここで図1を参照す
る。
プロセスは、以下の通りであり、ここで図1を参照す
る。
【0022】シリコンウエハ上に酸化物層12を有する
シリコンウエハ10が、デバイス製造のために調製され
る。SOIウエハ10の上部シリコン層14が、熱酸化
により約30nm〜70nmの所望の厚さに薄くされ
る。酸化物層12は、ウェットエッチングされる。酸化
物薄膜層16は、本明細書中では酸化物層Iと呼び、例
えばCVDなどの現在の技術プロセスにより成長され
る。窒化シリコン層18は、約50nm〜200nmの
厚さになるように堆積される。構造体は、フォトレジス
トで覆われる。窒化シリコン層18、酸化物層I、上部
シリコン層14、および酸化物層12がエッチングさ
れ、ソースから基板までの相互接続ビア20を形成す
る。ポリシリコン22の層は、本明細書中ではポリシリ
コン層Iと呼ばれ、約20nm〜100nmの厚さにな
るように堆積される。ポリシリコン基板接触のために、
前の工程が続く。接触が金属で形成される場合におい
て、この工程は不要である。
シリコンウエハ10が、デバイス製造のために調製され
る。SOIウエハ10の上部シリコン層14が、熱酸化
により約30nm〜70nmの所望の厚さに薄くされ
る。酸化物層12は、ウェットエッチングされる。酸化
物薄膜層16は、本明細書中では酸化物層Iと呼び、例
えばCVDなどの現在の技術プロセスにより成長され
る。窒化シリコン層18は、約50nm〜200nmの
厚さになるように堆積される。構造体は、フォトレジス
トで覆われる。窒化シリコン層18、酸化物層I、上部
シリコン層14、および酸化物層12がエッチングさ
れ、ソースから基板までの相互接続ビア20を形成す
る。ポリシリコン22の層は、本明細書中ではポリシリ
コン層Iと呼ばれ、約20nm〜100nmの厚さにな
るように堆積される。ポリシリコン基板接触のために、
前の工程が続く。接触が金属で形成される場合におい
て、この工程は不要である。
【0023】次に図2を参照して、フォトレジストが適
用され、そして窒化シリコン層18、酸化物層16、お
よび上部シリコン層14と共にポリシリコン層22がエ
ッチングされ、デバイスアイソレーションが提供され
る。ポリシリコン層22は、熱酸化され、結果として約
1nm〜100nmの厚さの酸化物になる。第2のシリ
コン酸化物層24は、本明細書中では酸化物層IIと呼
ばれ、約50nm〜100nmの厚さになるように堆積
される。
用され、そして窒化シリコン層18、酸化物層16、お
よび上部シリコン層14と共にポリシリコン層22がエ
ッチングされ、デバイスアイソレーションが提供され
る。ポリシリコン層22は、熱酸化され、結果として約
1nm〜100nmの厚さの酸化物になる。第2のシリ
コン酸化物層24は、本明細書中では酸化物層IIと呼
ばれ、約50nm〜100nmの厚さになるように堆積
される。
【0024】図3に示されるように、構造体は、シリコ
ン酸化物層IIおよび窒化シリコン層18の一部を取り
除くためにCMPによりポリッシングされる。窒化物お
よび酸化物層Iは、ウェットエッチングされる。図2お
よび図3の工程は、現在の技術のシャロートレンチアイ
ソレーション(STI)プロセスのいずれにも取り替え
られ得る。残りのポリシリコン層22は、ソースから基
板までのビア20を充填し、ソースから基板までの相互
接続22となる。相互接続22は、熱伝導経路を基板1
0に提供する。
ン酸化物層IIおよび窒化シリコン層18の一部を取り
除くためにCMPによりポリッシングされる。窒化物お
よび酸化物層Iは、ウェットエッチングされる。図2お
よび図3の工程は、現在の技術のシャロートレンチアイ
ソレーション(STI)プロセスのいずれにも取り替え
られ得る。残りのポリシリコン層22は、ソースから基
板までのビア20を充填し、ソースから基板までの相互
接続22となる。相互接続22は、熱伝導経路を基板1
0に提供する。
【0025】最終的構造体が、図4に示される。デバイ
ス製造を仕上げるために現在の技術プロセスが続き、こ
れは次のことを含む。1・1011 cm-2 〜1・1012
cm -2の注入量で5keV〜10keVのエネルギレベ
ルでの砒素イオンの閾値電圧調整イオン注入、N+ソー
ス26およびN+ドレイン28を形成するための1・1
015cm-2〜4・1015cm-2の注入量で10keV〜
40keVのエネルギレベルでの砒素イオンのソース/
ドレインイオン注入、ソース電極32、ドレイン電極3
4、およびゲート金属電極38を形成するためのゲート
酸化物27成長、ゲート電極36形成、拡散/活性化、
酸化物不活性化、および金属化。
ス製造を仕上げるために現在の技術プロセスが続き、こ
れは次のことを含む。1・1011 cm-2 〜1・1012
cm -2の注入量で5keV〜10keVのエネルギレベ
ルでの砒素イオンの閾値電圧調整イオン注入、N+ソー
ス26およびN+ドレイン28を形成するための1・1
015cm-2〜4・1015cm-2の注入量で10keV〜
40keVのエネルギレベルでの砒素イオンのソース/
ドレインイオン注入、ソース電極32、ドレイン電極3
4、およびゲート金属電極38を形成するためのゲート
酸化物27成長、ゲート電極36形成、拡散/活性化、
酸化物不活性化、および金属化。
【0026】構造体のポリシリコン層は、非ドープポリ
シリコン、N+ドープポリシリコン、またはP+ドープ
ポリシリコンであり得る。シリコン層は、少量ドープN
または少量ドープP型シリコンのいずれかであり得る。
ESD保護ネットワークの電極は、VSS電力線に結びつ
けられ、金属線またはポリシリコン接触により基板と接
続されている。nMOSTのソースを基板と接続するこ
とは、デバイス動作に影響を及ぼさない、なぜならソー
スおよび基板は、通常動作中同電位であるからである。
ESD現象により生成された熱は、基板へ向けられそし
て基板へ放散される。これにより、SOI回路の低熱伝
導問題を最小限にする。
シリコン、N+ドープポリシリコン、またはP+ドープ
ポリシリコンであり得る。シリコン層は、少量ドープN
または少量ドープP型シリコンのいずれかであり得る。
ESD保護ネットワークの電極は、VSS電力線に結びつ
けられ、金属線またはポリシリコン接触により基板と接
続されている。nMOSTのソースを基板と接続するこ
とは、デバイス動作に影響を及ぼさない、なぜならソー
スおよび基板は、通常動作中同電位であるからである。
ESD現象により生成された熱は、基板へ向けられそし
て基板へ放散される。これにより、SOI回路の低熱伝
導問題を最小限にする。
【0027】本発明の第2の実施形態は、金属相互接続
により、nMOSTのソースを基板と接続することを含
む。プロセスの流れは、任意の現在の技術の方法を用い
てSOI基板を処理することから始まり、図1〜3に示
される構造体と類似した構造体を形成し、次に→接触フ
ォト、すなわち接触ホールをソースおよび近隣フィール
ド領域へ開ける→BOXを通すオーバーエッチングで酸
化物をエッチングする→標準的メタライゼーション技術
でソースと基板を接続する。
により、nMOSTのソースを基板と接続することを含
む。プロセスの流れは、任意の現在の技術の方法を用い
てSOI基板を処理することから始まり、図1〜3に示
される構造体と類似した構造体を形成し、次に→接触フ
ォト、すなわち接触ホールをソースおよび近隣フィール
ド領域へ開ける→BOXを通すオーバーエッチングで酸
化物をエッチングする→標準的メタライゼーション技術
でソースと基板を接続する。
【0028】次に図5を参照して、本発明の第2の実施
形態の製造プロセスは、より詳細に説明される。本構造
体の製造プロセスは、第1の実施形態の製造プロセスと
同様に単純である。ウエハ40上でフォトに接触する前
に現在の技術のプロセスが続き、このウエハ40は酸化
物層42およびシリコン層44を有する。シリコン層の
適切なマスキングおよび1・1015cm-2〜5・1015
cm-2の注入量で10keV〜40keVのエネルギレ
ベルでの砒素イオン注入によりnMOST領域を形成す
る。このnMOST領域は、その間にシリコンゲート5
0を有するnMOSTソース46およびnMOSTドレ
イン48を含む。1・1015cm-2〜5・1015cm-2
の注入量で5keV〜15keVのエネルギレベルでの
ホウ素イオンが、pMOST領域に注入され、その間に
シリコンゲート56を有するpMOSTソース52およ
びpMOSTドレイン54を形成する。ゲート酸化物層
58、60およびゲート電極62、64が、nMOST
領域およびpMOST領域にそれぞれ形成される。酸化
物層66が、この構造体の上に堆積される。
形態の製造プロセスは、より詳細に説明される。本構造
体の製造プロセスは、第1の実施形態の製造プロセスと
同様に単純である。ウエハ40上でフォトに接触する前
に現在の技術のプロセスが続き、このウエハ40は酸化
物層42およびシリコン層44を有する。シリコン層の
適切なマスキングおよび1・1015cm-2〜5・1015
cm-2の注入量で10keV〜40keVのエネルギレ
ベルでの砒素イオン注入によりnMOST領域を形成す
る。このnMOST領域は、その間にシリコンゲート5
0を有するnMOSTソース46およびnMOSTドレ
イン48を含む。1・1015cm-2〜5・1015cm-2
の注入量で5keV〜15keVのエネルギレベルでの
ホウ素イオンが、pMOST領域に注入され、その間に
シリコンゲート56を有するpMOSTソース52およ
びpMOSTドレイン54を形成する。ゲート酸化物層
58、60およびゲート電極62、64が、nMOST
領域およびpMOST領域にそれぞれ形成される。酸化
物層66が、この構造体の上に堆積される。
【0029】フォトレジストが適用され、図6に示され
るように接触ホールがエッチングされ、およびレジスト
が取り除かれる。金属が堆積されおよびエッチングされ
る。最終的構造体が図7に示され、これはnMOSTソ
ース/基板接触電極68、nMOSTゲート電極70、
およびnMOSTドレイン電極72を含む。pMOST
は、ソース電極74、ゲート電極76、およびドレイン
電極78を形成することにより完成される。
るように接触ホールがエッチングされ、およびレジスト
が取り除かれる。金属が堆積されおよびエッチングされ
る。最終的構造体が図7に示され、これはnMOSTソ
ース/基板接触電極68、nMOSTゲート電極70、
およびnMOSTドレイン電極72を含む。pMOST
は、ソース電極74、ゲート電極76、およびドレイン
電極78を形成することにより完成される。
【0030】金属基板相互接続のために、接触ホールが
nMOSTソースに隣接する埋め込み酸化物を通して開
けられる。あるいはより大きなホール(これはnMOS
Tソースおよび基板接触を含む)が、用いられてもよ
い。
nMOSTソースに隣接する埋め込み酸化物を通して開
けられる。あるいはより大きなホール(これはnMOS
Tソースおよび基板接触を含む)が、用いられてもよ
い。
【0031】両構造体は単一のMOSトランジスタであ
るが、以上の例は、熱伝導経路が基板に提供され得る方
法、およびヒートシンクとして基板を用いる方法を示
す。本発明の方法および構造体は、ESD電極のすべて
を接続することによりSOI基板の上部シリコン層上に
製造された任意のESD保護構造体に適用され得る。こ
のESD電極は、基板に対し通常動作中の基板と同電位
であり、熱放散経路を提供する。
るが、以上の例は、熱伝導経路が基板に提供され得る方
法、およびヒートシンクとして基板を用いる方法を示
す。本発明の方法および構造体は、ESD電極のすべて
を接続することによりSOI基板の上部シリコン層上に
製造された任意のESD保護構造体に適用され得る。こ
のESD電極は、基板に対し通常動作中の基板と同電位
であり、熱放散経路を提供する。
【0032】SOI基板上に形成される集積回路デバイ
スにヒートシンクを提供する方法であって、デバイスは
ソース、ゲート、およびドレインを含む活性領域を含
み、本方法は、活性領域と基板との間の熱伝導経路を形
成する工程と、熱伝導経路に導電材料を堆積する工程と
を包含する。SOI基板上に形成され、それと共に形成
されるESD保護デバイスを有する集積回路構造体は、
通常動作中の基板と同じ電位である活性領域と、ESD
現象中に活性領域から基板へ熱を放散するために活性領
域と基板との間に形成される相互接続と、を含む。
スにヒートシンクを提供する方法であって、デバイスは
ソース、ゲート、およびドレインを含む活性領域を含
み、本方法は、活性領域と基板との間の熱伝導経路を形
成する工程と、熱伝導経路に導電材料を堆積する工程と
を包含する。SOI基板上に形成され、それと共に形成
されるESD保護デバイスを有する集積回路構造体は、
通常動作中の基板と同じ電位である活性領域と、ESD
現象中に活性領域から基板へ熱を放散するために活性領
域と基板との間に形成される相互接続と、を含む。
【0033】このようにして、ヒートシンクを有する絶
縁体上シリコン静電気放電保護デバイスのための方法お
よびシステムが開示された。それらのさらなる改変およ
び変更は、特許請求の範囲に規定されたように本発明の
範囲内で行われ得ることが、理解される。
縁体上シリコン静電気放電保護デバイスのための方法お
よびシステムが開示された。それらのさらなる改変およ
び変更は、特許請求の範囲に規定されたように本発明の
範囲内で行われ得ることが、理解される。
【0034】
【発明の効果】本発明の方法および構造によって、活性
Siおよび基板を高熱伝導率金属で接続されたヒートシ
ンクを有するESD素子を提供することができる。それ
によりESD現象の際の熱放散を解決し、デバイス動作
時の信頼性、特にEDS耐性を向上することが可能とな
る。
Siおよび基板を高熱伝導率金属で接続されたヒートシ
ンクを有するESD素子を提供することができる。それ
によりESD現象の際の熱放散を解決し、デバイス動作
時の信頼性、特にEDS耐性を向上することが可能とな
る。
【図1】本発明の第1の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図2】本発明の第1の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図3】本発明の第1の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図4】本発明の第1の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図5】本発明の第2の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図6】本発明の第2の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
【図7】本発明の第2の実施形態に従って実施されるデ
バイスを示す。
バイスを示す。
10 シリコンウェハ 12 酸化物層 14 上部シリコン層 16 酸化物薄膜層 18 窒化シリコン層 20 ビア 22 ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/06 311 H01L 29/78 623A 27/088 623Z 27/092 626C 29/786 Fターム(参考) 5F038 AV06 BH01 BH07 BH13 BH16 EZ06 EZ15 EZ20 5F048 AA02 AA07 AC01 AC03 AC04 BA02 BA16 BC11 BC16 BF03 BF16 BF17 BG14 CC04 CC08 CC13 CC18 CC19 5F110 AA22 AA23 BB04 CC02 DD05 DD13 DD30 EE38 FF02 GG02 GG32 GG34 GG52 HJ01 HJ04 HJ13 HJ23 HL02 NN62 NN65
Claims (13)
- 【請求項1】 SOI基板上に形成される集積回路デバ
イスにヒートシンクを提供する方法であって、該デバイ
スは、ソース、ゲート、およびドレインを含む活性領域
を含み、 該活性領域と該基板との間に熱伝導経路を形成する工程
と、 該熱伝導経路内に導電材料を堆積する工程と、を包含す
る、方法。 - 【請求項2】 前記形成工程は、ソースから基板への熱
伝導経路を形成する工程を包含する、請求項1に記載の
方法。 - 【請求項3】 前記堆積工程は、ポリシリコン堆積工程
を包含する、請求項1に記載の方法。 - 【請求項4】 前記堆積工程は、金属堆積工程を包含す
る、請求項1に記載の方法。 - 【請求項5】 前記形成工程は、上部シリコン層を所定
の厚さに薄くする工程と、酸化物薄膜層を堆積する工程
と、窒化シリコン層を堆積する工程と、該窒化シリコン
層、該酸化物薄膜層、該上部シリコン層、およびSOI
層12をエッチングして前記熱伝導経路を形成する工程
と、前記ポリシリコン層を堆積する工程と、を包含す
る、請求項1に記載の方法。 - 【請求項6】 SOI基板上に形成される集積回路デバ
イスにヒートシンクを提供する方法であって、該デバイ
スは、ソース、ゲート、およびドレインを含む活性領域
を含んでおり、 ソースから基板への相互接続ビアを形成する工程と、 該ソースから基板への相互接続内に導電材料を堆積する
工程と、を包含する、方法。 - 【請求項7】 前記堆積工程は、ポリシリコン堆積工程
を包含する、請求項6に記載の方法。 - 【請求項8】 前記堆積工程は、金属堆積工程を包含す
る、請求項6に記載の方法。 - 【請求項9】 前記形成工程は、上部シリコン層を所定
の厚さに薄くする工程と、酸化物薄膜層を堆積する工程
と、窒化シリコン層を堆積する工程と、該窒化シリコン
層、該酸化物薄膜層、該上部シリコン層、およびSOI
層12をエッチングして前記熱伝導経路を形成する工程
と、前記ポリシリコン層を堆積する工程とを包含する、
請求項6に記載の方法。 - 【請求項10】 SOI基板とともに形成されるESD
保護デバイスを有する該SOI基板上に形成される集積
回路構造体であって、 通常動作中該SOI基板と同じ電位である活性領域と、 ESD現象中該活性領域から該SOI基板へ熱を放散す
る目的で、該活性領域と該基板との間に形成される相互
接続と、を備える、集積回路構造体。 - 【請求項11】 前記活性領域は、ソースである、請求
項10に記載の集積回路。 - 【請求項12】 前記相互接続は、ポリシリコンで形成
される、請求項11に記載の集積回路。 - 【請求項13】 前記相互接続は、金属で形成される、
請求項11に記載の集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US70319400A | 2000-10-31 | 2000-10-31 | |
US09/703,194 | 2000-10-31 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002198493A true JP2002198493A (ja) | 2002-07-12 |
Family
ID=24824408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001324269A Withdrawn JP2002198493A (ja) | 2000-10-31 | 2001-10-22 | ヒートシンクを有する絶縁体上シリコン静電気放電保護デバイス |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2002198493A (ja) |
KR (1) | KR100460405B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7541644B2 (en) | 2003-05-23 | 2009-06-02 | Renesas Technology Corp. | Semiconductor device with effective heat-radiation |
KR101044489B1 (ko) * | 2003-12-29 | 2011-06-27 | 엘지디스플레이 주식회사 | 대형 폭의 채널을 구비하는 폴리실리콘 액정표시소자 및그 제조방법 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0870049A (ja) * | 1994-08-29 | 1996-03-12 | Nippondenso Co Ltd | 入力保護回路 |
US5770875A (en) * | 1996-09-16 | 1998-06-23 | International Business Machines Corporation | Large value capacitor for SOI |
-
2001
- 2001-10-22 JP JP2001324269A patent/JP2002198493A/ja not_active Withdrawn
- 2001-10-29 KR KR10-2001-0066852A patent/KR100460405B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7541644B2 (en) | 2003-05-23 | 2009-06-02 | Renesas Technology Corp. | Semiconductor device with effective heat-radiation |
KR101044489B1 (ko) * | 2003-12-29 | 2011-06-27 | 엘지디스플레이 주식회사 | 대형 폭의 채널을 구비하는 폴리실리콘 액정표시소자 및그 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20020033552A (ko) | 2002-05-07 |
KR100460405B1 (ko) | 2004-12-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6611024B2 (en) | Method of forming PID protection diode for SOI wafer | |
JP3965064B2 (ja) | ボディ・コンタクトを有する集積回路の形成方法 | |
US6180487B1 (en) | Selective thinning of barrier oxide through masked SIMOX implant | |
JP2002237575A (ja) | 半導体装置及びその製造方法 | |
JP2001284599A (ja) | 半導体装置、その製造方法およびダミー領域の配置方法 | |
US6664140B2 (en) | Methods for fabricating integrated circuit devices using antiparallel diodes to reduce damage during plasma processing | |
US6391750B1 (en) | Method of selectively controlling contact resistance by controlling impurity concentration and silicide thickness | |
JP2001308330A (ja) | 半導体集積回路装置 | |
JP2007519239A (ja) | 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化soi構造 | |
JP4375821B2 (ja) | 半導体装置及びその製造方法 | |
US5773326A (en) | Method of making an SOI integrated circuit with ESD protection | |
US20070080404A1 (en) | Semiconductor device | |
US6469350B1 (en) | Active well schemes for SOI technology | |
KR0178551B1 (ko) | 반도체 집적 회로 제조 방법 | |
JP2010177690A (ja) | 電気的にプログラムされたソース/ドレイン直列抵抗を有するmosトランジスタ | |
US4517731A (en) | Double polysilicon process for fabricating CMOS integrated circuits | |
JP3111948B2 (ja) | 半導体集積回路 | |
JP2002198493A (ja) | ヒートシンクを有する絶縁体上シリコン静電気放電保護デバイス | |
JPH04234162A (ja) | 高信頼性半導体装置 | |
JPH1154758A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH06291262A (ja) | 半導体装置の製造方法 | |
JP2003142694A (ja) | Soiデバイスの素子分離方法 | |
JP2001250950A (ja) | 半導体装置 | |
JP3114613B2 (ja) | 半導体装置およびその製造方法 | |
KR100424172B1 (ko) | 정전기 보호장치가 구비된 반도체 장치의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050104 |