JP2006019685A - 相変化記憶素子及びその製造方法 - Google Patents
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Abstract
【課題】 相変化膜の相変化に必要とする書込電流を低めることができる相変化記憶素子及びその製造方法を提供する。
【解決手段】 下部構造を有する半導体基板上に形成、基板所定部分を露出させる第１、第２コンタクトホールを有する第１絶縁膜、第１コンタクトホールを埋込む導電プラグ、第１絶縁膜上に形成、第２コンタクトホールを埋込むビットライン、第１絶縁膜上に形成した第２絶縁膜、第２絶縁膜上に順次形成した上部電極、相変化膜パターン及びハードマスク膜、第２絶縁膜上に形成、ハードマスク膜上部表面を露出させる第３絶縁膜、第３、第２絶縁膜内を貫通形成し導電プラグを露出させる第３コンタクトホール、ハードマスク膜上に形成、相変化膜パターンを露出させる第４コンタクトホール、第３、第４コンタクトホールを埋込む第１、第２下部電極コンタクト、第３絶縁膜上に形成、第１、第２下部電極コンタクトが各々連結された下部電極を有する。
【選択図】図９
【解決手段】 下部構造を有する半導体基板上に形成、基板所定部分を露出させる第１、第２コンタクトホールを有する第１絶縁膜、第１コンタクトホールを埋込む導電プラグ、第１絶縁膜上に形成、第２コンタクトホールを埋込むビットライン、第１絶縁膜上に形成した第２絶縁膜、第２絶縁膜上に順次形成した上部電極、相変化膜パターン及びハードマスク膜、第２絶縁膜上に形成、ハードマスク膜上部表面を露出させる第３絶縁膜、第３、第２絶縁膜内を貫通形成し導電プラグを露出させる第３コンタクトホール、ハードマスク膜上に形成、相変化膜パターンを露出させる第４コンタクトホール、第３、第４コンタクトホールを埋込む第１、第２下部電極コンタクト、第３絶縁膜上に形成、第１、第２下部電極コンタクトが各々連結された下部電極を有する。
【選択図】図９
Description
本発明は、半導体記憶素子に関し、より詳しくは、電子ビームを用いたフォトリソグラフィ工程を適用して下部電極コンタクトと相変化膜との間の接触面積を減少させることにより、相変化膜の相変化（ｐｈａｓｅ ｃｈａｎｇｅ）に必要とされる書込電流（ｗｒｉｔｉｎｇ ｃｕｒｒｅｎｔ）を低めることのできる相変化記憶素子及びその製造方法に関する。
半導体記憶素子は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）及びＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のように、時間が経過することにつれて、データをなくす揮発性で、かつ、データの入・出力が速いＲＡＭ製品と、一度データを入力すればその状態が維持できるけれど、データの入・出力が遅いＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）製品とに大別できる。このような典型的な記憶素子は格納された電荷の有無によって論理‘０’または論理‘１’を表す。
ここで、揮発性記憶素子のＤＲＡＭは、周期的なリフレッシュ（ｒｅｆｒｅｓｈ）動作が必要であるので、高い電荷格納能力が求められ、これによってキャパシタ（ｃａｐａｃｉｔｏｒ）電極の表面積を増加させるために多くの努力が試みられている。ところが、キャパシタ電極の表面積の増加は、ＤＲＡＭ素子の集積度の増加を困難にしている。
一方、不揮発性メモリ装置は、非常に大きい電荷保存能力を有するが、特に、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）のように、電気的に入・出力可能なフラッシュ記憶（ｆｌａｓｈ ｍｅｍｏｒｙ）素子に対する需要が増加している。
一方、不揮発性メモリ装置は、非常に大きい電荷保存能力を有するが、特に、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）のように、電気的に入・出力可能なフラッシュ記憶（ｆｌａｓｈ ｍｅｍｏｒｙ）素子に対する需要が増加している。
このようなフラッシュ記憶セルは、一般的にシリコン基板上に形成されたフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）を備える垂直積層型ゲート構造を有する。多層ゲート構造は、典型的には一つ以上のトンネル酸化膜または誘電膜と、フローティングゲートの上部または周辺に形成されたコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を有し、フラッシュ記憶セルのデータを書き込みまたは消去する原理はトンネル酸化膜を介して電荷をトンネルリング（ｔｕｎｎｅｌｉｎｇ）させる方法を使用する。その際、電源電圧に比べて高い動作電圧が要求される。このことより、フラッシュ記憶素子は書込及び消去動作に必要とする電圧を形成するために昇圧回路が要求される。
従って、不揮発性特性及びランダムアクセスが可能で、素子の集積度も増加させながら構造が簡単な新しい記憶素子を開発するための多くの努力があり、これによって現れた代表的なものとして相変化記憶素子（ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＰＲＡＭ）がある（例えば、特許文献１参照）。
相変化記憶素子は、相変化膜としてカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）膜を広く使用する。その際、カルコゲナイド膜はゲルマニウム（Ｇｅ）、スチビウム（アンチモン）（Ｓｂ）及びテルリウム（テルル）（Ｔｅ）を含有する化合物膜（以下、‘ＧＳＴ膜’と記す）として、ＧＳＴ膜は提供される電流によって発生する、ジュール熱（ｊｏｕｌｅ ｈｅａｔ）に従って非晶質（ａｍｏｒｐｈｏｕｓｅ）状態と結晶質（ｃｒｙｓｔａｌｌｉｎｅ）状態との間で相変化することで電気的にスイッチ（ｓｗｉｔｃｈ）される。
図１は、相変化記憶素子をプログラム及び消去させる方法を説明するためのグラフであって、横軸は時間を示し、縦軸は相変化膜に加えられる温度を示す。
図１に示すように、相変化膜を溶融温度（ｍｅｌｔｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｍ）より高い温度で短時間（第１動作区間；ｔ１）の間加熱した後に、速い速度で冷却させれば（ｑｕｅｎｃｈｉｎｇ）相変化膜は非晶質状態（ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）に変わる（曲線‘Ａ’参照）。これに対し、相変化膜を溶融温度（Ｔｍ）より低く、結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｃ）より高い温度で第１動作区間（ｔ１）より長時間（第２動作区間；ｔ２）の間加熱した後に冷却させれば、相変化膜は結晶状態（ｃｒｙｓｔａｌｌｉｎｅ ｓｔａｔｅ）に変わる（曲線‘Ｂ’参照）。
図１に示すように、相変化膜を溶融温度（ｍｅｌｔｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｍ）より高い温度で短時間（第１動作区間；ｔ１）の間加熱した後に、速い速度で冷却させれば（ｑｕｅｎｃｈｉｎｇ）相変化膜は非晶質状態（ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）に変わる（曲線‘Ａ’参照）。これに対し、相変化膜を溶融温度（Ｔｍ）より低く、結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｃ）より高い温度で第１動作区間（ｔ１）より長時間（第２動作区間；ｔ２）の間加熱した後に冷却させれば、相変化膜は結晶状態（ｃｒｙｓｔａｌｌｉｎｅ ｓｔａｔｅ）に変わる（曲線‘Ｂ’参照）。
ここで、非晶質状態を有する相変化膜の比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）は、結晶質状態を有する相変化膜の比抵抗より高い。従って、読み取りモードで相変化膜を介して流れる電流を感知することにより、相変化記憶セルに格納された情報が論理‘１’であるか、または、論理‘０’であるかを判別することができる。
上述のように、相変化膜の相変化のためにはジュール熱が必要である。通常的な相変化記憶素子において、相変化膜と接触する面積を通じて高い密度の電流を流せば、相変化膜の接触面の結晶状態が変わり、接触面が小さければ小さいほど相変化物質の状態を変化させるのに必要な電流密度は小さくてすむ。
図２は、従来の相変化記憶素子を説明するための断面図である。
図２に示すように、従来の相変化記憶素子は、下部電極（ｂｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ）１１が形成された半導体基板１０と、下部電極１１上に形成されて下部電極１１の所定の部分を露出させる第１コンタクトホール１３を有する第１絶縁膜１２と、第１コンタクトホール１３を埋め込む下部電極コンタクト（ｂｏｔｏｍ ｅｌｅｃｔｒｏｄｅ ｃｏｎｔａｃｔ）１４と、下部電極コンタクト１４を含んだ第１絶縁膜１２上に形成されて、下部電極コンタクト１４を露出させる第２コンタクトホール１６を有する第２絶縁膜１５と、第２コンタクトホール１６を埋め込む相変化膜１７と、相変化膜１７を含んだ第２絶縁膜１５上に形成された上部電極（ｔｏｐ ｅｌｅｃｔｒｏｄｅ）１８とを有する。
図２に示すように、従来の相変化記憶素子は、下部電極（ｂｏｔｔｏｍ ｅｌｅｃｔｒｏｄｅ）１１が形成された半導体基板１０と、下部電極１１上に形成されて下部電極１１の所定の部分を露出させる第１コンタクトホール１３を有する第１絶縁膜１２と、第１コンタクトホール１３を埋め込む下部電極コンタクト（ｂｏｔｏｍ ｅｌｅｃｔｒｏｄｅ ｃｏｎｔａｃｔ）１４と、下部電極コンタクト１４を含んだ第１絶縁膜１２上に形成されて、下部電極コンタクト１４を露出させる第２コンタクトホール１６を有する第２絶縁膜１５と、第２コンタクトホール１６を埋め込む相変化膜１７と、相変化膜１７を含んだ第２絶縁膜１５上に形成された上部電極（ｔｏｐ ｅｌｅｃｔｒｏｄｅ）１８とを有する。
このような従来の相変化記憶素子において、下部電極１１及び上部電極１８との間に電流が流れると、下部電極コンタクト１４と相変化膜１７との接触面１９を通じる電流強さ（すなわち、それによって発生する熱）によって接触面１９の相変化膜の結晶状態が変わる。この時、相変化膜１７の状態を変化させるために必要な熱は相変化膜１７と下部電極コンタクト１４の接触面１９に直接的な影響を受ける。従って、相変化膜１７と下部電極コンタクト１４との間の接触面積は可能な限り小さくなければならない。
ところが、このような従来の相変化記憶素子では、下部電極コンタクト１４を介して下部電極１１と相変化膜１７とが連結されているので、相変化膜１７と下部電極コンタクト１４との間の接触面積が全面的にコンタクトホールに対するフォトリソグラフィ工程の制限に直接的に支配され、接触面積を減少させることに困難性があった。これにより、相変化膜１７の相変化に必要とされる書き込み電流（ｗｉｔｉｎｇ ｃｕｒｒｅｎｔ）を低めることに困難性があるという問題があった。
そこで、本発明は上記従来の相変化記憶素子及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、電子ビーム（ｅ−ｂｅａｍ）を用いたフォトリソグラフィ工程を適用して下部電極コンタクトと相変化膜との間の接触面積を減少させることにより、相変化膜の相変化に必要とされる書込電流を低めることができる相変化記憶素子及びその製造方法を提供することにある。
上記目的を達成するためになされた本発明による相変化記憶素子は、その上面に所定の下部構造が備えられた半導体基板上に形成され、前記半導体基板の所定の部分を露出させる複数の第１コンタクトホールと該第１コンタクトホール間の半導体基板の一部を露出させる第２コンタクトホールとを有する第１絶縁膜と、前記第１コンタクトホールを埋め込む導電プラグと、前記第１絶縁膜上に形成されて前記第２コンタクトホールを埋め込むビットラインと、前記ビットラインを含んだ第１絶縁膜上に形成された第２絶縁膜と、前記第２絶縁膜上の所定の部分に順次形成された上部電極、相変化膜パターン及びハードマスク膜と、前記第２絶縁膜上に形成されて前記上部電極、相変化膜パターン及びハードマスク膜の両側を覆って前記ハードマスク膜の上部の表面を露出させる第３絶縁膜と、前記第３及び第２絶縁膜内を貫通して形成されて前記導電プラグを露出させる複数の第３コンタクトホールと、前記ハードマスク膜上の前記第３絶縁膜との隣接部位に形成され、前記相変化膜パターンの両側の表面を露出させる複数の第４コンタクトホールと、前記第３、第４コンタクトホールを埋め込む第１、第２下部電極コンタクトと、前記第３絶縁膜上に形成されて、前記第１、第２下部電極コンタクトが各々連結された複数の下部電極とを有することを特徴とする。
前記相変化膜パターンは、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つより形成することを特徴とする。
前記第３絶縁膜は、ＨＤＰ、ＵＳＧ、ＴＥＯＳ、ＳＯＧ、ＨＬＤ、ＢＰＳＧ及びＰＳＧ酸化膜で構成されたグループから選択されるいずれかの一つより形成することを特徴とする。
前記第４コンタクトホールは、１００ｎｍ以下の直径を有して形成されることを特徴とする。
前記第３絶縁膜は、ＨＤＰ、ＵＳＧ、ＴＥＯＳ、ＳＯＧ、ＨＬＤ、ＢＰＳＧ及びＰＳＧ酸化膜で構成されたグループから選択されるいずれかの一つより形成することを特徴とする。
前記第４コンタクトホールは、１００ｎｍ以下の直径を有して形成されることを特徴とする。
上記目的を達成するためになされた本発明による相変化記憶素子の製造方法は、その上面に所定の下部構造が備えられた半導体基板上に第１絶縁膜を形成してから、前記第１絶縁膜を選択的にエッチングして、前記半導体基板の所定の部分を露出させる複数の第１コンタクトホールを形成するステップと、前記第１コンタクトホールを導電膜で埋め込んで導電プラグを形成するステップと、前記第１絶縁膜を選択的にエッチングして前記導電プラグ間の半導体基板の一部を露出させる第２コンタクトホールを形成するステップと、前記第１絶縁膜上に前記第２コンタクトホールを埋め込むビットラインを形成するステップと、前記ビットラインを含んだ前記第１絶縁膜上に第２絶縁膜を形成するステップと、前記第２絶縁膜上に上部電極用導電膜、相変化膜及びハードマスク膜を順次形成した後、これらを選択的にエッチングして上部電極、相変化膜パターン及びハードマスク膜を形成するステップと、前記上部電極、相変化膜パターン及びハードマスク膜を形成するステップの結果物の上に第３絶縁膜を形成してから、ハードマスク膜の表面が露出するまで前記第３絶縁膜をＣＭＰ処理するステップと、前記第３、第２絶縁膜を選択的にエッチングして、前記導電プラグを露出させる複数の第３コンタクトホールを形成するステップと、前記ハードマスク膜を選択的にエッチングして前記相変化膜パターンの両側の表面を露出させる複数の第４コンタクトホールを形成するステップと、前記第３、第４コンタクトホールを埋め込む第１、第２の下部電極コンタクトを形成するステップと、前記第３絶縁膜上に前記第１、第２下部電極コンタクトが各々連結された複数の下部電極を形成するステップとを有することを特徴とする。
前記第１絶縁膜上に前記第２コンタクトホールを埋め込むビットラインを形成するステップは、前記第２コンタクトホールを含んだ前記第１絶縁膜上に前記第２コンタクトホールを埋め込むように金属膜を蒸着するステップと、前記金属膜をパターニングするステップとを有することを特徴とする。
前記第４コンタクトホールは、電子ビームを用いたフォトリソグラフィ工程を実施して、１００ｎｍ以下の直径を有するように形成することを特徴とする。
前記第４コンタクトホールは、電子ビームを用いたフォトリソグラフィ工程を実施して、１００ｎｍ以下の直径を有するように形成することを特徴とする。
本発明に係る相変化記憶素子によれば、下部電極の下部に２個の下部電極コンタクト、例えば、導電プラグと連結される第１下部電極コンタクトと、相変化膜パターンと連結され、１００ｎｍ以下の小径を有する第２下部電極コンタクトが全て連結されるようにすることによって、相変化膜パターンの相変化に必要とされる電流の流れを円滑にすることができ、特に、相変化膜パターンと連結される第２下部電極コンタクトは電子ビームを用いたフォトリソグラフィ工程により１００ｎｍ以下の小径を有するように形成されるので、相変化膜パターンと第２下部電極コンタクトとの間の接触面での相変化に必要とする書込電流を低めることができるという効果がある。
次に、本発明に係る相変化記憶素子及びその製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
図３は、本発明の実施の形態に係る相変化記憶素子を説明するための断面図である。
本発明の実施の形態に係る相変化記憶素子は、図３に示すように、その上面に所定の下部構造（図示していない）が備えられた半導体基板４０上に形成され、前記半導体基板４０の所定の部分を露出させる複数の第１コンタクトホール４２及び第１コンタクトホール４２間の半導体基板４０を一部露出させる第２コンタクトホール４４を有する第１絶縁膜４１と、第１コンタクトホール４２を埋め込む導電プラグ４３と、第１絶縁膜４１上に形成されて第２コンタクトホール４４を埋め込むビットライン４５と、ビットライン４５を含んだ第１絶縁膜４１上に形成された第２絶縁膜４６と、第２絶縁膜４６上の所定の部分に順次形成された上部電極４７、相変化膜パターン４８及びハードマスク（ｈａｒｄ ｍａｓｋ）膜４９と、第２絶縁膜４６上に形成されて上部電極４７、相変化膜パターン４８及びハードマスク膜４９の両側壁を覆って、ハードマスク膜４９の上部の表面を露出させる第３絶縁膜５０と、第３、第２絶縁膜５０、４６を貫通して形成されて導電プラグ４３を露出させる複数の第３コンタクトホール５１ａと、ハードマスク膜４９上の第３絶縁膜５０の隣接部位に形成されて、相変化膜パターン４８の両側の表面を露出させる複数の第４コンタクトホール５１ｂと、第３コンタクトホール５１ａを埋め込む第１下部電極コンタクト５２ａと、第４コンタクトホール５１ｂを埋め込む第２下部電極コンタクト５２ｂと、第３絶縁膜５０上に形成されて前記第１、第２の下部電極コンタクト５２ａ、５２ｂが各々連結された複数の下部電極５３とを有する。
本発明の実施の形態に係る相変化記憶素子は、図３に示すように、その上面に所定の下部構造（図示していない）が備えられた半導体基板４０上に形成され、前記半導体基板４０の所定の部分を露出させる複数の第１コンタクトホール４２及び第１コンタクトホール４２間の半導体基板４０を一部露出させる第２コンタクトホール４４を有する第１絶縁膜４１と、第１コンタクトホール４２を埋め込む導電プラグ４３と、第１絶縁膜４１上に形成されて第２コンタクトホール４４を埋め込むビットライン４５と、ビットライン４５を含んだ第１絶縁膜４１上に形成された第２絶縁膜４６と、第２絶縁膜４６上の所定の部分に順次形成された上部電極４７、相変化膜パターン４８及びハードマスク（ｈａｒｄ ｍａｓｋ）膜４９と、第２絶縁膜４６上に形成されて上部電極４７、相変化膜パターン４８及びハードマスク膜４９の両側壁を覆って、ハードマスク膜４９の上部の表面を露出させる第３絶縁膜５０と、第３、第２絶縁膜５０、４６を貫通して形成されて導電プラグ４３を露出させる複数の第３コンタクトホール５１ａと、ハードマスク膜４９上の第３絶縁膜５０の隣接部位に形成されて、相変化膜パターン４８の両側の表面を露出させる複数の第４コンタクトホール５１ｂと、第３コンタクトホール５１ａを埋め込む第１下部電極コンタクト５２ａと、第４コンタクトホール５１ｂを埋め込む第２下部電極コンタクト５２ｂと、第３絶縁膜５０上に形成されて前記第１、第２の下部電極コンタクト５２ａ、５２ｂが各々連結された複数の下部電極５３とを有する。
ここで、上部電極４７、第１、第２の下部電極コンタクト５２ａ、５２ｂ及び下部電極５３は全てポリシリコンベースの物質及び金属系物質の内のいずれかの一つの物質より形成するのが好ましく、相変化膜パターン４８はＧＳＴ膜より形成し、その際、ＧＳＴ膜としては、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つを用いるのが好ましい。また、第３絶縁膜５０はＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）、ＵＳＧ（Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、ＳＯＧ（Ｓｐｉｎ−ｏｎ Ｇｌａｓｓ）、ＨＬＤ（Ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｐｒｅｓｓｕｒｅ Ｌｏｗ Ｄｉｅｌｅｃｔｒｉｃ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、及びＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）酸化膜で構成されたグループから選択されるいずれかの一つより形成するのが好ましい。
そして、第４コンタクトホール５１ｂは１００ｎｍ以下の直径を有するように形成する。ここで、第２下部電極コンタクト５２ｂの下部に相変化膜パターン４８との接触面５４が形成され、下部電極５３と上部電極４７との間に電流が流れれば、接触面５４で相変化膜パターン４８の相変化が起きる。その際、接触面５４の直径は第４コンタクトホール５１ｂの直径と同じ大きさを有することになるので、１００ｎｍ以下の小さな大きさを有することになる。これにより、相変化膜パターン４８の相変化に必要とする書込電流もそれに従って小さくなることになる。
一方、下部電極５３の下部に２個の下部電極コンタクト、例えば、導電プラグ４３と連結される第１下部電極コンタクト５２ａと、相変化膜パターン４８とが連結され、１００ｎｍ以下の小径を有する第２下部電極コンタクト５２ｂが全て連結されているので、相変化に必要とされる電流の流れが円滑になる。
次に、図３に示した相変化記憶素子の製造方法について説明する。
図４乃至図９は、本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための断面図である。
本発明の実施の形態に係る相変化記憶素子の製造方法は、まず、図４に示すように、その上面に所定の下部構造（図示していない）が備えられた半導体基板４０上に第１絶縁膜４１を形成してから、第１絶縁膜４１を選択的にエッチングして半導体基板４０の所定の部分を露出させる複数の第１コンタクトホール４２を形成する。次に、第１コンタクトホール４２を導電膜で埋め込んで導電プラグ４３を形成する。
図４乃至図９は、本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための断面図である。
本発明の実施の形態に係る相変化記憶素子の製造方法は、まず、図４に示すように、その上面に所定の下部構造（図示していない）が備えられた半導体基板４０上に第１絶縁膜４１を形成してから、第１絶縁膜４１を選択的にエッチングして半導体基板４０の所定の部分を露出させる複数の第１コンタクトホール４２を形成する。次に、第１コンタクトホール４２を導電膜で埋め込んで導電プラグ４３を形成する。
次に、導電プラグ４３間の半導体基板４０の一部を露出させるように第１絶縁膜４１を選択的にエッチングして第２コンタクトホール４４を形成する。続いて、第２コンタクトホール４４を埋め込むように第１絶縁膜４１上に金属膜を蒸着した後、これをパターニングしてビットライン４５を形成する。
次に、図５に示すように、ビットライン４５を含んだ第１絶縁膜４１上に第２絶縁膜４６を形成した後、これを化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下、ＣＭＰ）処理をして平坦化させる。
次に、図６に示すように、平坦化が完了した第２絶縁膜４６上に上部電極用導電膜（図示していない）、相変化膜（図示していない）及びハードマスク膜（図示していない）を順次形成する。ここで、上部電極用導電膜としてはポリシリコンベースの物質及び金属系物質の内のいずれか一つの物質を用いる。また、相変化膜としてはＧＳＴ膜を用い、その際、ＧＳＴ膜としてはＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つを用いる。次に、ハードマスク膜、相変化膜及び上部電極用導電膜を選択的にエッチングして上部電極４７、相変化膜パターン４８及びハードマスク膜４９を各々形成する。
次に、図７に示すように、上記結果物の上面に第３絶縁膜５０を形成してから、ハードマスク膜４９の表面が露出するまで第３絶縁膜５０をＣＭＰ処理する。その際、第３絶縁膜５０としては、ＨＤＰ、ＵＳＧ、ＴＥＯＳ、ＳＯＧ、ＨＬＤ、ＢＰＳＧ及びＰＳＧ酸化膜で構成されたグループから選択されるいずれか一つを用いる。
次に、図８に示すように、第３絶縁膜５０及び第２絶縁膜４６を選択的にエッチングして、導電プラグ４３を露出させる複数の第３コンタクトホール５１ａを形成してから、ハードマスク膜４９の第３絶縁膜５０隣接部位を選択的にエッチングして相変化膜パターン４８の両側の表面を露出させる第４コンタクトホール５１ｂを形成する。ここで、第４コンタクトホール５１ｂは電子ビーム（ｅ−ｂｅａｍ）を用いたフォトリソグラフィ工程で実施して１００ｎｍ以下の直径を有するように形成する。
次に、図９に示すように、第３、第４コンタクトホール５１ａ、５１ｂを埋め込む第１、第２の下部電極コンタクト５２ａ、５２ｂを形成した後、第３絶縁膜５０上に第１、第２の下部電極コンタクト５２ａ、５２ｂの各々と連結される複数の下部電極５３を形成する。その際、第１、第２の下部電極コンタクト５２ａ、５２ｂ及び下部電極５３は全てポリシリコンベースの物質及び金属系物質の内のいずれか一つの物質より形成する。
そして、第２下部電極コンタクト５２ｂの下部に相変化膜パターン４８との接触面５４が形成され、下部電極５３と上部電極４７との間に電流が流れれば、接触面５４で相変化膜パターン４８の相変化が生じる。
ここで、接触面５４の直径は第４コンタクトホール５１ｂの直径と同じ大きさを有することになるので、１００ｎｍ以下の小径を有することになる。これによって、相変化膜パターン４８の相変化（ｐｈａｓｅ ｃｈａｎｇｅ）に必要とされる書込電流（Ｗｒｉｔｉｎｇ Ｃｕｒｒｅｎｔ）を減少することができる。
ここで、接触面５４の直径は第４コンタクトホール５１ｂの直径と同じ大きさを有することになるので、１００ｎｍ以下の小径を有することになる。これによって、相変化膜パターン４８の相変化（ｐｈａｓｅ ｃｈａｎｇｅ）に必要とされる書込電流（Ｗｒｉｔｉｎｇ Ｃｕｒｒｅｎｔ）を減少することができる。
また、下部電極５３の下部に２個の下部電極コンタクト、例えば、導電プラグ４３と連結される第１下部電極コンタクト５２ａと、相変化膜パターン４８と連結されて１００ｎｍ以下の小径を有する第２下部電極コンタクト５２ｂが全て連結されるように形成されるので、相変化膜パターン４８の相変化に必要とされる電流の流れが円滑になる。
尚、本発明は、上述の実施の形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
４０ 半導体基板
４１ 第１絶縁膜
４２ 第１コンタクトホール
４３ 導電プラグ
４４ 第２コンタクトホール
４５ ビットライン
４６ 第２絶縁膜
４７ 上部電極
４８ 相変化膜パターン
４９ ハードマスク膜
５０ 第３絶縁膜
５１ａ 第３コンタクトホール
５１ｂ 第４コンタクトホール
５２ａ 第１下部電極コンタクト
５２ｂ 第２下部電極コンタクト
５３ 下部電極
５４ 接触面
４１ 第１絶縁膜
４２ 第１コンタクトホール
４３ 導電プラグ
４４ 第２コンタクトホール
４５ ビットライン
４６ 第２絶縁膜
４７ 上部電極
４８ 相変化膜パターン
４９ ハードマスク膜
５０ 第３絶縁膜
５１ａ 第３コンタクトホール
５１ｂ 第４コンタクトホール
５２ａ 第１下部電極コンタクト
５２ｂ 第２下部電極コンタクト
５３ 下部電極
５４ 接触面
Claims (7)
- その上面に所定の下部構造が備えられた半導体基板上に形成され、前記半導体基板の所定の部分を露出させる複数の第１コンタクトホールと該第１コンタクトホール間の半導体基板の一部を露出させる第２コンタクトホールとを有する第１絶縁膜と、
前記第１コンタクトホールを埋め込む導電プラグと、
前記第１絶縁膜上に形成されて前記第２コンタクトホールを埋め込むビットラインと、
前記ビットラインを含んだ第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上の所定の部分に順次形成された上部電極、相変化膜パターン及びハードマスク膜と、
前記第２絶縁膜上に形成されて前記上部電極、相変化膜パターン及びハードマスク膜の両側を覆って前記ハードマスク膜の上部の表面を露出させる第３絶縁膜と、
前記第３及び第２絶縁膜内を貫通して形成されて前記導電プラグを露出させる複数の第３コンタクトホールと、
前記ハードマスク膜上の前記第３絶縁膜との隣接部位に形成され、前記相変化膜パターンの両側の表面を露出させる複数の第４コンタクトホールと、
前記第３、第４コンタクトホールを埋め込む第１、第２下部電極コンタクトと、
前記第３絶縁膜上に形成されて、前記第１、第２下部電極コンタクトが各々連結された複数の下部電極とを有することを特徴とする相変化記憶素子。 - 前記相変化膜パターンは、ＧｅＳｂ２Ｔｅ４膜及びＧｅ２Ｓｂ２Ｔｅ５膜の内のいずれか一つより形成することを特徴とする請求項１記載の相変化記憶素子。
- 前記第３絶縁膜は、ＨＤＰ、ＵＳＧ、ＴＥＯＳ、ＳＯＧ、ＨＬＤ、ＢＰＳＧ及びＰＳＧ酸化膜で構成されたグループから選択されるいずれかの一つより形成することを特徴とする請求項１記載の相変化記憶素子。
- 前記第４コンタクトホールは、１００ｎｍ以下の直径を有して形成されることを特徴とする請求項１記載の相変化記憶素子。
- その上面に所定の下部構造が備えられた半導体基板上に第１絶縁膜を形成してから、前記第１絶縁膜を選択的にエッチングして、前記半導体基板の所定の部分を露出させる複数の第１コンタクトホールを形成するステップと、
前記第１コンタクトホールを導電膜で埋め込んで導電プラグを形成するステップと、
前記第１絶縁膜を選択的にエッチングして前記導電プラグ間の半導体基板の一部を露出させる第２コンタクトホールを形成するステップと、
前記第１絶縁膜上に前記第２コンタクトホールを埋め込むビットラインを形成するステップと、
前記ビットラインを含んだ前記第１絶縁膜上に第２絶縁膜を形成するステップと、
前記第２絶縁膜上に上部電極用導電膜、相変化膜及びハードマスク膜を順次形成した後、これらを選択的にエッチングして上部電極、相変化膜パターン及びハードマスク膜を形成するステップと、
前記上部電極、相変化膜パターン及びハードマスク膜を形成するステップの結果物の上に第３絶縁膜を形成してから、ハードマスク膜の表面が露出するまで前記第３絶縁膜をＣＭＰ処理するステップと、
前記第３、第２絶縁膜を選択的にエッチングして、前記導電プラグを露出させる複数の第３コンタクトホールを形成するステップと、
前記ハードマスク膜を選択的にエッチングして前記相変化膜パターンの両側の表面を露出させる複数の第４コンタクトホールを形成するステップと、
前記第３、第４コンタクトホールを埋め込む第１、第２の下部電極コンタクトを形成するステップと、
前記第３絶縁膜上に前記第１、第２下部電極コンタクトが各々連結された複数の下部電極を形成するステップとを有することを特徴とする相変化記憶素子の製造方法。 - 前記第１絶縁膜上に前記第２コンタクトホールを埋め込むビットラインを形成するステップは、前記第２コンタクトホールを含んだ前記第１絶縁膜上に前記第２コンタクトホールを埋め込むように金属膜を蒸着するステップと、前記金属膜をパターニングするステップとを有することを特徴とする請求項５記載の相変化記憶素子の製造方法。
- 前記第４コンタクトホールは、電子ビームを用いたフォトリソグラフィ工程を実施して、１００ｎｍ以下の直径を有するように形成することを特徴とする請求項５記載の相変化記憶素子の製造方法。
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