JP2019054171A - 記憶装置 - Google Patents
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Abstract
【課題】メモリセルの破壊箇所を高抵抗にすることが可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第1の導電層と、第2の導電層と、第1の導電層と第2の導電層との間に設けられ、半導体、又は、第1の金属酸化物を含む第1の層と、第2の金属酸化物を含む第2の層とを有する抵抗変化層と、第1の導電層と抵抗変化層との間、及び、第2の導電層と抵抗変化層との間のいずれか一方の位置に設けられた相変化層と、を備える。【選択図】図1
Description
実施形態は、記憶装置に関する。
抵抗変化型メモリは、メモリセルの抵抗変化層に電圧を印加することで電流を流し、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“0”、低抵抗状態をデータ“1”と定義すると、メモリセルは“0”と“1”の1ビットデータを記憶することが可能となる。高抵抗状態と低抵抗状態の間を繰り返し遷移させると、特定のメモリセルが破壊されメモリ動作が不能となる信頼性不良が生ずる。
特定のメモリセルが破壊された際、破壊箇所は高抵抗になることが好ましい。仮に、破壊箇所が低抵抗になると、破壊箇所に流れるリーク電流が他のメモリセルの誤動作の要因となるからである。
実施形態の目的は、メモリセルの破壊箇所を高抵抗にすることが可能な記憶装置を提供することにある。
実施形態の記憶装置は、第1の導電層と、第2の導電層と、前記第1の導電層と前記第2の導電層との間に設けられ、半導体、又は、第1の金属酸化物を含む第1の層と、第2の金属酸化物を含む第2の層とを有する抵抗変化層と、前記第1の導電層と前記抵抗変化層との間、及び、前記第2の導電層と前記抵抗変化層との間のいずれか一方の位置に設けられた相変化層と、を備える。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
なお、本明細書中、便宜上「上部」、「下部」という用語を用いる。「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法(Secondary Ion Mass Spectroscopy:SIMS)、エネルギー分散型X線分光法(Energy Dispersive X−ray Spectroscopy:EDX)により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡(Transmission Electron Microscope:TEM)を用いることが可能である。また、記憶装置を構成する部材がアモルファスであるか否かは、透過型電子顕微鏡を用いた観察により、部材中に結晶粒(グレイン)が存在するか否かを確認することで判断が可能である。
以下、実施形態の記憶装置を、図面を参照して説明する。
(第1の実施形態)
第1の実施形態の記憶装置は、第1の導電層と、第2の導電層と、第1の導電層と第2の導電層との間に設けられ、半導体、又は、第1の金属酸化物を含む第1の層と、第2の金属酸化物を含む第2の層とを有する抵抗変化層と、第1の導電層と抵抗変化層との間に設けられた相変化層と、を備える。
第1の実施形態の記憶装置は、第1の導電層と、第2の導電層と、第1の導電層と第2の導電層との間に設けられ、半導体、又は、第1の金属酸化物を含む第1の層と、第2の金属酸化物を含む第2の層とを有する抵抗変化層と、第1の導電層と抵抗変化層との間に設けられた相変化層と、を備える。
図1は、第1の実施形態の記憶装置のメモリセルMCの模式断面図である。図2は、第1の実施形態の記憶装置のメモリセルアレイ100及び周辺回路のブロック図である。図1は、図2のメモリセルアレイ100中の、例えば点線の円で示される一個のメモリセルMCの断面を示す。
第1の実施形態の記憶装置のメモリセルアレイ100は、例えば、半導体基板101上に絶縁層を介して、複数のワード線104と、ワード線104と交差する複数のビット線106とを備える。ビット線106は、ワード線104の上層に設けられる。また、メモリセルアレイ100の周囲には、周辺回路として、第1の制御回路108、第2の制御回路110、センス回路112が設けられる。
ワード線104と、ビット線106が交差する領域に、複数のメモリセルMCが設けられる。第1の実施形態の記憶装置は、クロスポイント構造を備える抵抗変化型メモリである。メモリセルMCは二端子の抵抗変化素子である。
複数のワード線104は、それぞれ、第1の制御回路108に接続される。また、複数のビット線106は、それぞれ、第2の制御回路110に接続される。センス回路112は、第1の制御回路108及び第2の制御回路110に接続される。
第1の制御回路108及び第2の制御回路110は、例えば、所望のメモリセルMCを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線104と、ビット線106との間に流れる電流量として読み出される。センス回路112は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“0”、“1”を判定する。
第1の制御回路108、第2の制御回路110、及び、センス回路112は、例えば、半導体基板101上に形成される半導体デバイスを用いた電子回路で構成される。
メモリセルMCは、図1に示すように、下部電極10(第1の導電層)、上部電極20(第2の導電層)、抵抗変化層30、相変化層40を備える。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)を備える。下部電極10から上部電極20に向けて、順に、相変化層40、高抵抗層31、低抵抗層32が配置される。
下部電極10はワード線104に接続される。下部電極10は、例えば金属である。下部電極10は、例えば、例えば、窒化チタン(TiN)、又は、タングステン(W)である。下部電極10自体がワード線104であっても構わない。
上部電極20はビット線106に接続される。上部電極20は、例えば金属である。上部電極20は、例えば、例えば、窒化チタン(TiN)、又は、タングステン(W)である。上部電極20自体がビット線106であっても構わない。
抵抗変化層30は、下部電極10と上部電極20との間に設けられる。抵抗変化層30は、高抵抗層31(第1の層)と低抵抗層32(第2の層)を備える。
抵抗変化層30は、下部電極10から上部電極20に向けて、順に、高抵抗層31と低抵抗層32が配置される。なお、下部電極10から上部電極20に向けて、順に、低抵抗層32と高抵抗層31となるように配置しても構わない。
抵抗変化層30の厚さは、例えば、5nm以上25nm以下である。抵抗変化層30は、例えば、原子層堆積法(ALD法)で形成された膜である。
高抵抗層31は、半導体、又は、第1の金属酸化物を含む。高抵抗層31は、例えば、アモルファスの半導体、又は、アモルファスの金属酸化物である。
高抵抗層31は、例えば、半導体である。高抵抗層31は、例えば、シリコン、ゲルマニウム、又は、シリコンジャーマナイドである。高抵抗層31は、例えば、アモルファスシリコン、アモルファスゲルマニウム、アモルファスシリコンジャーマナイドである。
高抵抗層31は、例えば、第1の金属酸化物である。第1の金属酸化物は、例えば、アルミニウム(Al)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、及び、ニオブ(Nb)から成る群から選ばれる少なくとも一つの金属元素を含む。高抵抗層31は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化ニオブ、又は、これらの化合物である。
高抵抗層31の膜厚は、例えば、1nm以上10nm以下である。
低抵抗層32は、高抵抗層31と上部電極20との間に設けられる。
低抵抗層32は、第2の金属酸化物を含む。第2の金属酸化物は、例えば、チタン(Ti)、ニオブ(Nb)、タンタル(Ta)、及び、タングステン(W)から成る群から選ばれる少なくとも一つの金属元素を含む。低抵抗層32は、例えば、酸化チタン、酸化ニオブ、酸化タンタル、又は、酸化タングステンである。例えば、第2の金属酸化物は第1の金属酸化物と異なる。低抵抗層32は、高抵抗層31と電気抵抗が異なる同一種類の金属酸化物であっても構わない。例えば、高抵抗層31がアモルファスの酸化チタンであり、低抵抗層32が結晶化した酸化チタンであっても構わない。
低抵抗層32は、高抵抗層31よりも抵抗率が低い。低抵抗層32の少なくとも一部は結晶質である。低抵抗層32は、例えば、多結晶である。低抵抗層32の第2の金属酸化物は結晶化することにより抵抗率が低下する。低抵抗層32の金属酸化物の結晶化割合は、高抵抗層31の第1の金属酸化物の結晶化割合よりも高い。金属酸化物の結晶化割合は、例えば、TEMにより測定することが可能である。
低抵抗層32の膜厚は、例えば、3nm以上15nm以下である。
抵抗変化層30に電圧を印加し電流を流すことで、抵抗変化層30が高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。高抵抗状態から低抵抗状態への変化は、例えば、セット動作と称される。低抵抗状態から高抵抗状態への変化は、例えば、リセット動作と称される。高抵抗状態から低抵抗状態へ変化させる際に抵抗変化層30に印加される電圧はセット電圧、低抵抗状態から高抵抗状態へ変化させる際に抵抗変化層30に印加される電圧はリセット電圧と称される。
抵抗変化層30への電圧の印加により、低抵抗層32の中の酸素欠損量(酸素空孔量)が変化する。低抵抗層32の中の酸素欠損量の変化に伴い抵抗変化層30の導電性が変化する。低抵抗層32は、いわゆる、空孔変調伝導性酸化物(Vacancy Modulated Conductive Oxide)である。
例えば、高抵抗状態をデータ“0”、低抵抗状態をデータ“1”と定義する。メモリセルMCは“0”と“1”の1ビットデータを記憶することが可能となる。
相変化層40は、下部電極10(第1の導電層)と抵抗変化層30との間に設けられる。相変化層40は、下部電極10と高抵抗層31との間に設けられる。相変化層40は、多結晶である。相変化層40は、例えば、700℃以下の加熱と急冷によりアモルファス化し抵抗率が高くなるという特性を備える。相変化層40は加熱と急冷により低抵抗の多結晶相から高抵抗のアモルファス相に相変化する特性を備える。
相変化層40は、例えば、カルコゲン(第16族元素)を含む化合物である。相変化層40は、例えば、アンチモン(Sb)、及び、テルル(Te)を含む化合物である。相変化層40は、例えば、ゲルマニウム(Ge)、シリコン(Si)、スズ(Sn)、リン(P)、アンチモン(Sb)、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、チタン(Ti)、バナジウム(V)、クロム(Cr)、マンガン(Mn)、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、亜鉛(Zn)、イットリウム(Y)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ルテニウム(Ru)、カドミウム(Cd)、ハフニウム(Hf)及びタンタル(Ta)から成る群から選ばれる少なくとも一つの元素と、アンチモン(Sb)、及び、テルル(Te)を含む化合物である。相変化層40は、例えば、上記少なくとも一つの元素を含むSb−Te系化合物である。
相変化層40は、例えば、ゲルマニウム(Ge)、アンチモン(Sb)、及び、テルル(Te)を含む化合物である。相変化層40は、例えば、GeTe−Sb2Te3擬二元化合物である。相変化層40は、例えば、Ge2Sb2Te5、又は、Ge2SbTe2である。
相変化層40は、例えば、インジウム(In)、ゲルマニウム(Ge)、及び、テルル(Te)を含む化合物である。相変化層40は、例えば、In−Ge−Te系化合物である。
相変化層40は、例えば、シリコン(Si)、アンチモン(Sb)、及び、テルル(Te)を含む化合物である。相変化層40は、例えば、Si−Sb−Te系化合物である。
相変化層40は、例えば、原子層堆積法(ALD法)により成膜することが可能である。
次に、第1の実施形態の記憶装置の作用及び効果について説明する。
酸素欠損量の変化を用いて抵抗変化層30の導電性を変化させる抵抗変化型メモリでは、セット動作とリセット動作の繰り返しにより、特定のメモリセルが破壊されメモリ動作が不能となる信頼性不良が生ずる。特定のメモリセルが破壊された際、破壊箇所には高抵抗になることが好ましい。仮に、破壊箇所が低抵抗になると、破壊箇所に流れるリーク電流が他のメモリセルの誤動作の要因となるからである。
図3は、比較形態の記憶装置のメモリセルMCの模式断面図である。相変化層40を備えない点で第1の実施形態のメモリセルMCと異なっている。
図4は、比較形態の記憶装置の問題点の説明図である。図4は、破壊が生じ信頼性不良となった特定のメモリセルMCの模式断面図である。
破壊が生じたメモリセルMCでは、繰り返し印加された電圧により低抵抗なフィラメント30aが形成されると考えられる。破壊箇所が、フィラメント30aの存在により常時低抵抗となることでメモリセルMCが不良になると考えられる。フィラメント30aは、例えば、電極等から移動してきた金属、または、酸素欠損である。
例えば、破壊したメモリセルMCのフィラメント30aに大きなリーク電流が流れると、破壊したメモリセルMCと同一のワード線WL又はビット線BLに接続されるメモリセルMCに、誤書き込みや誤読み出し等の誤動作が生じるおそれがある。
図5は、第1の実施形態の記憶装置の作用及び効果の説明図である。図5は、破壊が生じ信頼性不良となった特定のメモリセルMCの模式断面図である。第1の実施形態の記憶装置では、下部電極10と高抵抗層31との間に、相変化層40が設けられる。
破壊が生じたメモリセルMCでは、比較形態の場合と同様、低抵抗なフィラメント30aが形成される。低抵抗なフィラメント30aが形成された瞬間には、フィラメント30aに大電流が流れ、大量のジュール熱が局所的に発生すると考えられる。破壊箇所の温度は700℃以上になる可能性がある。
高温になった相変化層40は融解し急冷することで多結晶相からアモルファス相40aに変化する。アモルファス相40aは高抵抗である。したがって、メモリセルMCの破壊箇所を高抵抗にすることが可能となる。よって、破壊したメモリセルMCに流れるリーク電流が抑制され、破壊したメモリセルMCと同一のワード線WL又はビット線BLに接続されるメモリセルMCの誤動作が抑制される。
破壊したメモリセルMCには、高抵抗のアモルファス相40aを迂回して高抵抗層31と相変化層40の多結晶相の部分を流れる電流パスも存在し得る。しかし、高抵抗層31の抵抗率は高いため大きなリーク電流がこの電流パスを通って流れることはない。
高抵抗層31は、成膜の容易性、膜の安定性、抵抗変化層30の抵抗値の適正化の観点から、アモルファスシリコンであることが好ましい。
低抵抗層32は、成膜の容易性、膜の安定性、抵抗変化層30の高抵抗状態と低抵抗状態の抵抗比を大きくする観点から、酸化チタンであることが好ましい。
第1の実施形態によれば、メモリセルMCの破壊箇所を高抵抗にすることが可能となる。よって、メモリセルMCの誤動作が抑制される。
(第2の実施形態)
第2の実施形態の記憶装置は、相変化層が第2の導電層と抵抗変化層との間に設けられる点で第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については記述を省略する。
第2の実施形態の記憶装置は、相変化層が第2の導電層と抵抗変化層との間に設けられる点で第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については記述を省略する。
図6は、第2の実施形態の記憶装置のメモリセルMCの模式断面図である。
メモリセルMCは、図6に示すように、下部電極10(第1の導電層)、上部電極20(第2の導電層)、抵抗変化層30、相変化層40を備える。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)を備える。下部電極10から上部電極20に向けて、順に、高抵抗層31、低抵抗層32、相変化層40が配置される。
相変化層40は、上部電極20(第2の導電層)と抵抗変化層30との間に設けられる。相変化層40は、上部電極20と低抵抗層32との間に設けられる。
相変化層40は、多結晶である。相変化層40は、例えば、700℃以下の加熱と急冷によりアモルファス化し抵抗率が高くなるという特性を備える。相変化層40は加熱と冷却により低抵抗の多結晶相から高抵抗のアモルファス相に相変化する特性を備える。
第2の実施形態によれば、第1の実施形態同様、メモリセルMCの破壊箇所を高抵抗にすることが可能となる。よって、メモリセルMCの誤動作が抑制される。
(第3の実施形態)
第3の実施形態の記憶装置は、第1の導電層と、第2の導電層と、第1の導電層と第2の導電層との間に設けられ、半導体、又は、第1の金属酸化物を含む第1の層と、第2の金属酸化物を含む第2の層とを有する抵抗変化層と、第1の導電層と抵抗変化層との間に設けられ、融点が700℃以下の金属層と、を備える。
第3の実施形態の記憶装置は、第1の導電層と、第2の導電層と、第1の導電層と第2の導電層との間に設けられ、半導体、又は、第1の金属酸化物を含む第1の層と、第2の金属酸化物を含む第2の層とを有する抵抗変化層と、第1の導電層と抵抗変化層との間に設けられ、融点が700℃以下の金属層と、を備える。
第3の実施形態の記憶装置は、相変化層に代えて、金属層を有する点以外は、第1の実施形態と同様である。以下、第1の実施形態と重複する内容については一部記述を省略する。
図7は、第3の実施形態の記憶装置のメモリセルMCの模式断面図である。
メモリセルMCは、図7に示すように、下部電極10(第1の導電層)、上部電極20(第2の導電層)、抵抗変化層30、金属層50を備える。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)を備える。下部電極10から上部電極20に向けて、順に、金属層50、高抵抗層31、低抵抗層32が配置される。
金属層50は、下部電極10(第1の導電層)と抵抗変化層30との間に設けられる。金属層50は、下部電極10と高抵抗層31との間に設けられる。金属層50は、融点が700℃以下である。
金属層50は、例えば、アルミニウム(Al)、亜鉛(Zn)、スズ(Sn)、マグネシウム(Mg)、又は、鉛(Pb)である。金属層50は、例えば、ALD法又は気相成長法(CVD法)により成膜することが可能である。
図8は、第3の実施形態の作用及び効果の説明図である。図8は、破壊が生じ信頼性不良となった特定のメモリセルMCの模式断面図である。
破壊が生じたメモリセルMCでは、低抵抗なフィラメント30aが形成されると考えられる。低抵抗なフィラメント30aが形成された瞬間には、フィラメント30aに大電流が流れ、大量のジュール熱が局所的に発生すると考えられる。破壊箇所の温度は700℃以上になる可能性がある。
高温になった金属層50は、融点に達すると融解し急冷されることでボイド(空洞)50aが形成される。これは、金属層50が融解により体積膨張し、凝固の際に体積が縮小するためである。例えば、金属層50がアルミニウムの場合、凝固により体積が約12%減少する。
ボイド50aは高抵抗である。したがって、メモリセルMCの破壊箇所を高抵抗にすることが可能となる。よって、破壊したメモリセルMCに流れるリーク電流が抑制され、破壊したメモリセルMCと同一のワード線WL又はビット線BLに接続されるメモリセルMCの誤動作が抑制される。
高抵抗のボイド50aを迂回して高抵抗層31と金属層50を流れる電流パスも存在し得る。しかし、高抵抗層31の抵抗率は高いため大きなリーク電流がこの電流パスを通って流れることはない。
第3の実施形態によれば、メモリセルMCの破壊箇所を高抵抗にすることが可能となる。よって、メモリセルMCの誤動作が抑制される。
(第4の実施形態)
第4の実施形態の記憶装置は、金属層が第2の導電層と抵抗変化層との間に設けられる点で第3の実施形態と異なっている。以下、第3の実施形態と重複する内容については一部記述を省略する。
第4の実施形態の記憶装置は、金属層が第2の導電層と抵抗変化層との間に設けられる点で第3の実施形態と異なっている。以下、第3の実施形態と重複する内容については一部記述を省略する。
図9は、第4の実施形態の記憶装置のメモリセルMCの模式断面図である。
メモリセルMCは、図9に示すように、下部電極10(第1の導電層)、上部電極20(第2の導電層)、抵抗変化層30、金属層50を備える。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)を備える。下部電極10から上部電極20に向けて、順に、高抵抗層31、低抵抗層32、金属層50が配置される。
金属層50は、上部電極20(第2の導電層)と抵抗変化層30との間に設けられる。金属層50は、上部電極20と低抵抗層32との間に設けられる。金属層50は、融点が700℃以下である。
第4の実施形態によれば、第3の実施形態同様、メモリセルMCの破壊箇所を高抵抗にすることが可能となる。よって、メモリセルMCの誤動作が抑制される。
(第5の実施形態)
第5の実施形態の記憶装置は、第1の導電層と、第2の導電層と、第1の導電層と第2の導電層との間に設けられ、半導体を含む第1の層と、金属酸化物を含む第2の層とを有する抵抗変化層と、第1の導電層と抵抗変化層との間、及び、第2の導電層と抵抗変化層との間のいずれか一方の位置に設けられ、第1の層に接し、チタン(Ti)、ニッケル(Ni)、コバルト(Co)、タンタル(Ta)、モリブデン(Mo)、プラチナ(Pt)、及び、タングステン(W)から成る群から選ばれる一つの金属である金属層と、を備える。
第5の実施形態の記憶装置は、第1の導電層と、第2の導電層と、第1の導電層と第2の導電層との間に設けられ、半導体を含む第1の層と、金属酸化物を含む第2の層とを有する抵抗変化層と、第1の導電層と抵抗変化層との間、及び、第2の導電層と抵抗変化層との間のいずれか一方の位置に設けられ、第1の層に接し、チタン(Ti)、ニッケル(Ni)、コバルト(Co)、タンタル(Ta)、モリブデン(Mo)、プラチナ(Pt)、及び、タングステン(W)から成る群から選ばれる一つの金属である金属層と、を備える。
第5の実施形態の記憶装置は、相変化層に代えて、金属層を有する点以外は、第1の実施形態と同様である。以下、第1の実施形態と重複する内容については記述を省略する。
図10は、第5の実施形態の記憶装置のメモリセルMCの模式断面図である。
メモリセルMCは、図10に示すように、下部電極10(第1の導電層)、上部電極20(第2の導電層)、抵抗変化層30、金属層60を備える。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)を備える。下部電極10から上部電極20に向けて、順に、金属層60、高抵抗層31、低抵抗層32が配置される。
金属層60は、下部電極10(第1の導電層)と抵抗変化層30との間に設けられる。金属層60は、下部電極10と高抵抗層31との間に設けられる。金属層60は、高抵抗層31(第1の層)に接する。
金属層60は、チタン(Ti)、ニッケル(Ni)、コバルト(Co)、タンタル(Ta)、モリブデン(Mo)、プラチナ(Pt)、ジルコニウム(Zr)、ハフニウム(Hf)、銅(Cu)、及び、タングステン(W)から成る群から選ばれる一つの金属である。上記金属は、700℃以下の温度で金属半導体化合物を形成する。金属層50は、例えば、ALD法又は気相成長法(CVD法)により成膜することが可能である。
図11は、第5の実施形態の作用及び効果の説明図である。図11は、破壊が生じ信頼性不良となった特定のメモリセルMCの模式断面図である。
破壊が生じたメモリセルMCでは、低抵抗なフィラメント30aが形成されると考えられる。低抵抗なフィラメント30aが形成された瞬間には、フィラメント30aに大電流が流れ、大量のジュール熱が局所的に発生すると考えられる。破壊箇所の温度は700℃以上になる可能性がある。
高温になった金属層60と高抵抗層31の半導体が反応し、金属半導体化合物62が形成される。金属半導体化合物62が形成されることで、ボイド(空洞)62aが形成される。これは、金属半導体化合物62の体積が、反応した金属層60と高抵抗層31の半導体の体積よりも小さいことによる。
例えば、金属層60がチタン(Ti)であり、高抵抗層31がアモルファスシリコンである場合、チタンシリサイド(TiSi2)が形成されることにより、体積が約26%減少する。
ボイド62aは高抵抗である。したがって、メモリセルMCの破壊箇所を高抵抗にすることが可能となる。よって、破壊したメモリセルMCに流れるリーク電流が抑制され、同一のワード線WL又はビット線BLに接続されるメモリセルMCの誤動作が抑制される。
第5の実施形態によれば、メモリセルMCの破壊箇所を高抵抗にすることが可能となる。よって、メモリセルMCの誤動作が抑制される。
(第6の実施形態)
第6の実施形態の記憶装置は、メモリセルアレイが三次元構造を備える点で、第1の実施形態と異なる。したがって、第1の実施形態と重複する内容については一部記述を省略する。
第6の実施形態の記憶装置は、メモリセルアレイが三次元構造を備える点で、第1の実施形態と異なる。したがって、第1の実施形態と重複する内容については一部記述を省略する。
図12は、第6の実施形態の記憶装置のブロック図である。図13は、第6の実施形態の記憶装置のメモリセルアレイの等価回路図である。第6の実施形態のメモリセルアレイは、メモリセルMCが立体的に配置された三次元構造を備える。第6の実施形態の記憶装置は、抵抗変化型メモリである。メモリセルMCは二端子の抵抗変化素子である。
図12に示すように、記憶装置は、メモリセルアレイ210、ワード線ドライバ回路212、ローデコーダ回路214、センスアンプ回路215、カラムデコーダ回路217、及び、制御回路221を備える。
また、図13に示すように、メモリセルアレイ210内には、複数のメモリセルMCが立体的に配置される。図13中、破線で囲まれた領域が1個のメモリセルMCに対応する。
メモリセルアレイ210は、例えば、複数のワード線WL(WL11、WL12、WL13、WL21、WL22、WL23)と複数のビット線BL(BL11、BL12、BL21、BL22)を備える。ワード線WLはx方向に伸長する。ビット線BLはz方向に伸長する。ワード線WLとビット線BLは垂直に交差する。ワード線WLとビット線BLとの交差部に、メモリセルMCが配置される。
複数のワード線WLは、ローデコーダ回路214に電気的に接続される。複数のビット線BLは、センスアンプ回路215に接続される。複数のビット線BLとセンスアンプ回路215との間には選択トランジスタST(ST11、ST21、ST12、ST22)とグローバルビット線GBL(GBL1、GBL2)が設けられる。
ローデコーダ回路214は、入力されたローアドレス信号に従ってワード線WLを選択する機能を備える。ワード線ドライバ回路212は、ローデコーダ回路214によって選択されたワード線WLに所定の電圧を印加する機能を備える。
カラムデコーダ回路217は、入力されたカラムアドレス信号に従ってビット線BLを選択する機能を備える。センスアンプ回路215は、カラムデコーダ回路217によって選択されたビット線BLに所定の電圧を印加する機能を備える。また、選択されたワード線WLと選択されたビット線BLとの間に流れる電流を検知して増幅する機能を備える。
制御回路221は、ワード線ドライバ回路212、ローデコーダ回路214、センスアンプ回路215、カラムデコーダ回路217、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路212、ローデコーダ回路214、センスアンプ回路215、カラムデコーダ回路217、制御回路221などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
図14は、第6の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。図14は、メモリセルアレイ210のyz断面図である。図14中、破線で囲まれた領域が、1個のメモリセルMCである。
メモリセルアレイ210は、ワード線WL11(第1の導電層)、ワード線WL12、ワード線WL21、ワード線WL22、ビット線BL11(第2の導電層)、抵抗変化層30、相変化層40、層間絶縁層70を備える。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)を備える。ワード線WL11からビット線BL11に向けて、順に、相変化層40、高抵抗層31、低抵抗層32が配置される。
相変化層40は、多結晶である。相変化層40は、例えば、700℃以下の加熱と急冷によりアモルファス化し抵抗率が高くなるという特性を備える。相変化層40は加熱と急冷により低抵抗の多結晶相から高抵抗のアモルファス相に相変化する特性を備える。
相変化層40は、例えば、カルコゲン(第16族元素)を含む化合物である。相変化層40は、例えば、ゲルマニウム(Ge)、アンチモン(Sb)、テルル(Te)を含む化合物である。相変化層40は、例えば、Ge2Sb2Te5である。
第6の実施形態によれば、三次元構造を備えることにより、第1の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
(第7の実施形態)
第7の実施形態の記憶装置は、ワード線WL11とビット線BL11との間の、相変化層40、高抵抗層31、低抵抗層32の配置順序が逆である点で、第6の実施形態と異なる。したがって、第6の実施形態と重複する内容については一部記述を省略する。
第7の実施形態の記憶装置は、ワード線WL11とビット線BL11との間の、相変化層40、高抵抗層31、低抵抗層32の配置順序が逆である点で、第6の実施形態と異なる。したがって、第6の実施形態と重複する内容については一部記述を省略する。
図15は、第7の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。図15は、メモリセルアレイ210のyz断面図である。図15中、破線で囲まれた領域が、1個のメモリセルMCである。
メモリセルアレイ210は、ワード線WL11(第1の導電層)、ワード線WL12、ワード線WL21、ワード線WL22、ビット線BL11(第2の導電層)、抵抗変化層30、相変化層40、層間絶縁層70を備える。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)を備える。ワード線WL11からビット線BL11に向けて、順に、低抵抗層32、高抵抗層31、相変化層40が配置される。
第7の実施形態によれば、第6の実施形態と同様の効果が得られる。
(第8の実施形態)
第8の実施形態の記憶装置は、メモリセルアレイが三次元構造を備える点で、第3の実施形態と異なる。したがって、第3の実施形態と重複する内容については一部記述を省略する。また、メモリセルアレイの三次元構造については第6の実施形態と同様である。したがって、第6の実施形態と重複する内容については一部記述を省略する。
第8の実施形態の記憶装置は、メモリセルアレイが三次元構造を備える点で、第3の実施形態と異なる。したがって、第3の実施形態と重複する内容については一部記述を省略する。また、メモリセルアレイの三次元構造については第6の実施形態と同様である。したがって、第6の実施形態と重複する内容については一部記述を省略する。
図16は、第8の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。図16は、メモリセルアレイ210のyz断面図である。図16中、破線で囲まれた領域が、1個のメモリセルMCである。
メモリセルアレイ210は、ワード線WL11(第1の導電層)、ワード線WL12、ワード線WL21、ワード線WL22、ビット線BL11(第2の導電層)、抵抗変化層30、金属層50、層間絶縁層70を備える。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)を備える。ワード線WL11からビット線BL11に向けて、順に、金属層50、高抵抗層31、低抵抗層32が配置される。
金属層50は、ワード線WL11と抵抗変化層30との間に設けられる。金属層50は、ワード線WL11と高抵抗層31との間に設けられる。金属層50は、融点が700℃以下である。
金属層50は、例えば、アルミニウム(Al)、亜鉛(Zn)、スズ(Sn)、又は、鉛(Pb)である。
第8の実施形態によれば、三次元構造を備えることにより、第3の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
(第9の実施形態)
第9の実施形態の記憶装置は、ワード線WL11とビット線BL11との間の、金属層50、高抵抗層31、低抵抗層32の配置順序が逆である点で、第8の実施形態と異なる。したがって、第8の実施形態と重複する内容については一部記述を省略する。
第9の実施形態の記憶装置は、ワード線WL11とビット線BL11との間の、金属層50、高抵抗層31、低抵抗層32の配置順序が逆である点で、第8の実施形態と異なる。したがって、第8の実施形態と重複する内容については一部記述を省略する。
図17は、第9の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。図17は、メモリセルアレイ210のyz断面図である。図17中、破線で囲まれた領域が、1個のメモリセルMCである。
メモリセルアレイ210は、ワード線WL11(第1の導電層)、ワード線WL12、ワード線WL21、ワード線WL22、ビット線BL11(第2の導電層)、抵抗変化層30、金属層50、層間絶縁層70を備える。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)を備える。ワード線WL11からビット線BL11に向けて、順に、低抵抗層32、高抵抗層31、金属層50が配置される。
第9の実施形態によれば、第8の実施形態と同様の効果が得られる。
(第10の実施形態)
第10の実施形態の記憶装置は、メモリセルアレイが三次元構造を備える点で、第5の実施形態と異なる。したがって、第5の実施形態と重複する内容については一部記述を省略する。また、メモリセルアレイの三次元構造については第6の実施形態と同様である。したがって、第6の実施形態と重複する内容については一部記述を省略する。
第10の実施形態の記憶装置は、メモリセルアレイが三次元構造を備える点で、第5の実施形態と異なる。したがって、第5の実施形態と重複する内容については一部記述を省略する。また、メモリセルアレイの三次元構造については第6の実施形態と同様である。したがって、第6の実施形態と重複する内容については一部記述を省略する。
図18は、第10の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。図18は、メモリセルアレイ210のyz断面図である。図18中、破線で囲まれた領域が、1個のメモリセルMCである。
メモリセルアレイ210は、ワード線WL11(第1の導電層)、ワード線WL12、ワード線WL21、ワード線WL22、ビット線BL11(第2の導電層)、抵抗変化層30、金属層60、層間絶縁層70を備える。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)を備える。ワード線WL11からビット線BL11に向けて、順に、金属層60、高抵抗層31、低抵抗層32が配置される。金属層60は、高抵抗層31に接する。
金属層60は、チタン(Ti)、ニッケル(Ni)、コバルト(Co)、タンタル(Ta)、モリブデン(Mo)、プラチナ(Pt)、及び、タングステン(W)から成る群から選ばれる一つの金属である。上記金属は、700℃以下の温度で金属半導体化合物を形成する。
第10の実施形態によれば、三次元構造を備えることにより、第5の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
(第11の実施形態)
第11の実施形態の記憶装置は、ワード線WL11とビット線BL11との間の、金属層60、高抵抗層31、低抵抗層32の配置順序が逆である点で、第10の実施形態と異なる。したがって、第10の実施形態と重複する内容については一部記述を省略する。
第11の実施形態の記憶装置は、ワード線WL11とビット線BL11との間の、金属層60、高抵抗層31、低抵抗層32の配置順序が逆である点で、第10の実施形態と異なる。したがって、第10の実施形態と重複する内容については一部記述を省略する。
図19は、第11の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。図19は、メモリセルアレイ210のyz断面図である。図19中、破線で囲まれた領域が、1個のメモリセルMCである。
メモリセルアレイ210は、ワード線WL11(第1の導電層)、ワード線WL12、ワード線WL21、ワード線WL22、ビット線BL11(第2の導電層)、抵抗変化層30、金属層60、層間絶縁層70を備える。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)を備える。ワード線WL11からビット線BL11に向けて、順に、低抵抗層32、高抵抗層31、金属層60が配置される。
第11の実施形態によれば、第10の実施形態と同様の効果が得られる。
第1ないし第11に実施形態では、相変化層40、金属層50、又は、金属層60が、第1の導電層と抵抗変化層30との間、及び、第2の導電層と抵抗変化層30との間のいずれか一方に位置する場合を例に説明した。しかし、相変化層40、金属層50、又は、金属層60が、第1の導電層と抵抗変化層30との間、及び、第2の導電層と抵抗変化層30との間の両方に位置する形態とすることも可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 下部電極(第1の導電層)
20 上部電極(第2の導電層)
30 抵抗変化層
31 高抵抗層(第1の層)
32 低抵抗層(第2の層)
40 相変化層
50 金属層
60 金属層
WL11 ワード線(第1の導電層)
BL11 ビット線(第2の導電層)
20 上部電極(第2の導電層)
30 抵抗変化層
31 高抵抗層(第1の層)
32 低抵抗層(第2の層)
40 相変化層
50 金属層
60 金属層
WL11 ワード線(第1の導電層)
BL11 ビット線(第2の導電層)
Claims (5)
- 第1の導電層と、
第2の導電層と、
前記第1の導電層と前記第2の導電層との間に設けられ、半導体、又は、第1の金属酸化物を含む第1の層と、第2の金属酸化物を含む第2の層とを有する抵抗変化層と、
前記第1の導電層と前記抵抗変化層との間、及び、前記第2の導電層と前記抵抗変化層との間のいずれか一方の位置に設けられた相変化層と、
を備える記憶装置。 - 前記相変化層は、ゲルマニウム(Ge)、テルル(Te)、アンチモン(Sb)を含む請求項1記載の記憶装置。
- 第1の導電層と、
第2の導電層と、
前記第1の導電層と前記第2の導電層との間に設けられ、半導体、又は、第1の金属酸化物を含む第1の層と、第2の金属酸化物を含む第2の層とを有する抵抗変化層と、
前記第1の導電層と前記抵抗変化層との間、及び、前記第2の導電層と前記抵抗変化層との間のいずれか一方の位置に設けられ、融点が700℃以下の金属層と、
を備える記憶装置。 - 前記金属層は、アルミニウム(Al)である請求項3記載の記憶装置。
- 第1の導電層と、
第2の導電層と、
前記第1の導電層と前記第2の導電層との間に設けられ、半導体を含む第1の層と、金属酸化物を含む第2の層とを有する抵抗変化層と、
前記第1の導電層と前記抵抗変化層との間、及び、前記第2の導電層と前記抵抗変化層との間のいずれか一方の位置に設けられ、前記第1の層に接し、チタン(Ti)、ニッケル(Ni)、コバルト(Co)、タンタル(Ta)、モリブデン(Mo)、プラチナ(Pt)、及び、タングステン(W)から成る群から選ばれる一つの金属である金属層と、
を備える記憶装置。
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