JP2012124374A - 記憶素子および記憶装置 - Google Patents

Abstract

【課題】良好なデータ保持特性を維持しつつ、安定したスイッチング特性を有する記憶素子および記憶装置を提供する。
【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０はイオン源層２１と、抵抗変化層２２と、抵抗変化層２２よりも高い導電率を示すバリア層２３とを有する。これにより、データ消去時における電流パスあるいは不純物準位を形成する金属イオンの移動効率が改善される。
【選択図】図１

Description

本発明は、イオン源層および抵抗変化層を含む記憶層の電気的特性の変化により情報を記憶する記憶素子および記憶装置に関する。

コンピュータ等の情報機器においては、ＲＡＭ（Random Access Memory）として動作が高速且つ高密度なＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは電子機器に用いられる一般的な論理回路ＬＳＩ（Large Scale Integration）や信号処理と比較して製造工程が複雑であるためコストが高い。また、頻繁にリフレッシュ動作、即ち書き込んだ情報を読み出し、増幅し直して再度書き込み直す動作を行う必要がある。更に、ＤＲＡＭは電源供給がなくなると記憶情報が失われる揮発性メモリであるため、長期記録の用途には向かないという欠点がある。

これに対して、電源を供給しなくても記憶を保持することが可能な、例えばＦｅＲＡＭ（Ferroelectric Random Access Memory)やＭＲＡＭ（Magnetic Random Access Memory）などの不揮発性メモリが用いられている。但し、これらの不揮発性メモリは書き込みおよび消去に大電圧が必要なこと、フローティングゲートに注入する電子の数が限られることから微細化の限界が指摘されている。

そこで、２つの電極間に金属（例えば、銅（Ｃｕ），銀（Ａｇ），亜鉛（Ｚｎ））とカルコゲナイド（例えば、硫黄（Ｓ），セレン（Ｓｅ），テルル（Ｔｅ））を含むイオン導電体層を挿入した記憶素子が、微細化の限界を超える次世代不揮発性メモリとして提案されている（例えば、特許文献１，非特許文献１参照）。この記憶素子は、２つのうちの一方の電極が、イオン導電体層中に含まれる金属を含有している。２つの電極間に電圧を印加すると、電極中に含まれる金属がイオン導電体層中にイオンとして拡散し、これによりイオン導電体層の抵抗値あるいはキャパシタンス等の電気特性が変化する。

具体的には、２つの電極に閾値電圧以上のバイアス電圧を印加することにより、イオン導電体層に含まれる金属がイオン化して負電極方向に移動し、負電極上に電着が生じる。この電着が、例えば樹枝状（デンドライト）に成長し、正電極に達することにより電流パスが形成されてイオン導電体層の抵抗値が低抵抗化する。これにより、記憶素子への情報の記録が行われる。また、２つの電極に上述のバイアス電圧と逆極性の電圧を印加することにより、樹枝状の電流パスを形成していた金属イオンがイオン導電体層中に溶解する。これにより、電流パスが消滅しイオン導電体層の抵抗値が回復、即ち高抵抗化する。即ち、記録した情報の消去動作が行われる。

特表２００２−５３６８４０号公報 特開２００５−１９７６３４号公報

日経エレクトロニクス ２００３年１月２０日号（第１０４頁）

しかしながら、上述のような構成の記憶素子では、温度上昇等によりカルコゲナイド元素が結晶化し、材料の特性に変化が生じる。具体的には、本来高い抵抗状態で記録を保持している部分が、高温環境下あるいは長期保存によって低抵抗状態に変化する。即ち、データの保持特性が低下するという問題があった。

そこで、データの保持特性を改善した記憶素子として、以下に示す記憶素子が提案されている。例えば特許文献２に記載の記憶素子では、一方の電極とイオン導電体層との間に、イオンの移動を制限するバリア層として希土類酸化膜が挿入されている。これにより、閾値電圧以上の記録電圧の印加により、Ｃｕ，ＡｇあるいはＺｎ等の金属元素を含む電極から上記金属元素のイオンが希土類酸化膜に拡散し、他方の電極側で電子と結合して析出、あるいは希土類酸化膜内部に拡散した状態で留まる。即ち、希土類酸化膜内にＣｕ，Ａｇ，Ｚｎを多量に含む電流パス（フィラメント）が形成される（フィラメント型）。あるいは、希土類酸化膜内にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成される（非フィラメント型）。これにより希土類膜の抵抗値が低くなる。また、逆極性の電圧を印加することにより、希土類酸化膜内に形成された電流パスあるいは不純物準位を構成するＣｕ，Ａｇ，Ｚｎが再びイオン化して希土類酸化膜内を移動して負電極側に戻り、希土類酸化膜の抵抗値が高くなる。この希土類酸化膜の抵抗変化による記憶素子では、微細化した場合においても高温環境下および長期保存においても優れたデータ特性を示す。

しかしながら、上記のようにバリア層として希土類酸化物あるいは固体電解質等を用いた場合には、データ保持特性が改善される一方、抵抗変化の繰り返し特性（スイッチング特性）が低下するという問題があった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、良好なデータ保持特性を維持しつつ、安定したスイッチング特性を有する記憶素子および記憶装置を提供することにある。

本発明の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、第２電極側に設けられたイオン源層と、イオン源層と前記第１電極との間に設けられた抵抗変化層と、抵抗変化層と第１電極との間に設けられ、抵抗変化層より高い導電率を有するバリア層とを備えたものである。

本発明の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、記憶素子として本発明の記憶素子を用いたものである。

本発明の記憶素子または記憶装置では、抵抗変化層と第１電極との間に設けられた抵抗変化層により、金属イオンの移動効率が改善される。これにより、データ消去時における電流パスあるいは不純物準位を形成する金属イオンの残存量が低減される。

本発明の記憶素子または記憶装置によれば、抵抗変化層と第１電極との間に抵抗変化層より高い導電率を有するバリア層を設けるようにしたので、データ消去時における電流パスあるいは不純物準位を形成する金属イオンのイオン源層側への移動効率が改善される。これにより、第１電極近傍における金属イオンの残存量が低減され、良好なデータ保持特性を維持しつつ、繰り返し抵抗変化スイッチング特性を改善することが可能となる。

本発明の一実施の形態に係る記憶素子の構成を表す断面図である。 図１の記憶素子を用いたメモリセルアレイの構成を表す断面図である。 同じくメモリセルアレイの平面図である。 実施例に係る記憶素子の駆動回路の構成図である。 印加する電圧の波形図である。 実施例に係る繰り返し回数と導電率の関係を表す特性図である。

以下、本発明の実施の形態について、以下の順に図面を参照しつつ説明する。
［実施の形態］
（１）記憶素子
（２）記憶装置
［実施例］

［実施の形態］
（記憶素子）
図１は、本発明の一実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）をこの順に有するものである。

下部電極１０は、例えば、後述（図２）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されたシリコン基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。下部電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層２１にＡｌが含まれている場合には、Ａｌよりもイオン化しにくい材料、例えばクロム（Ｃｒ），Ｗ，コバルト（Ｃｏ），Ｓｉ，金（Ａｕ），パラジウム（Ｐｄ），Ｍｏ，イリジウム（Ｉｒ），チタン（Ｔｉ）等の少なくとも１種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。

記憶層２０はイオン源層２１，抵抗変化層２２およびバリア層２３により構成されている。イオン源層２１は、抵抗変化層２２に拡散する可動イオン（陽イオンおよび陰イオン）となる元素を含む。陽イオン化可能な元素としては、例えばＣｕ，Ａｇ，ゲルマニウム（Ｇｅ）およびＺｎなどの金属元素を１種あるいは２種以上を含む。また、陰イオン化するイオン導電材料としては、酸素（Ｏ）またはＴｅ，ＳおよびＳｅ等のカルコゲン元素を少なくとも１種以上含む。イオン源層２１は上部電極３０側にあり、ここでは上部電極３０に接して設けられている。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。本実施の記憶素子１では、イオン源層２１の抵抗値は初期状態または消去状態の抵抗変化層２２よりも高くなっている。

陽イオン化可能な金属元素は、書き込み動作時にカソード電極上で還元されて金属状態の電流パス（フィラメント）を形成するため、上記カルコゲン元素が含まれるイオン源層２１中において金属状態で存在することが可能な化学的に安定な元素が好ましい。このような金属元素としては、上記金属元素のほかに、例えば周期律表上の４Ａ，５Ａ，６Ａ族の遷移金属、すなわちＴｉ，ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），Ｔａ，Ｃｒ，ＭｏおよびＷが挙げられる。これら元素のうちの１種あるいは２種以上を用いることができる。この他に、ＡｇおよびＳｉなどをイオン源層２１の添加元素として用いるようにしてもよい。

また、イオン源層２１に後述する抵抗変化層２２に含まれるＴｅと反応しやすい金属元素（Ｍ）を用いてＴｅ／イオン源層（金属元素Ｍを含む）という積層構造にしておくと、成膜後の加熱処理により、ＭＴｅ／イオン源層２１という構造に安定化する。Ｔｅと反応しやすい元素としては、例えばＡｌやマグネシウム（Ｍｇ）が挙げられる。

このようなイオン源層２１の具体的な材料としては、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ，さらにＧｅを添加したＣｕＺｒＴｅＡｌＧｅ，更に、添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。あるいは、Ａｌの他にＭｇを用いたＺｒＴｅＭｇとしてもよい。イオン化する金属元素としては、Ｚｒの代わりに、ＴｉやＴａなどの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばＴａＴｅＡｌＧｅなどとすることも可能である。更に、イオン導電材料としては、Ｔｅ以外に硫黄（Ｓ）やセレン（Ｓｅ）、あるいはヨウ素（Ｉ）を用いてもよく、具体的にはＺｒＳＡｌ，ＺｒＳｅＡｌ，ＺｅＩＡｌ，ＣｕＧｅＴｅＡｌ等を用いてもよい。また、必ずしもＡｌを含んでいる必要はなく、ＣｕＧｅＴｅＺｒ等を用いてもよい。

なお、イオン源層２１には、記憶層２０における高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、Ｓｉは、保持特性の向上も同時に期待できる添加元素であり、イオン源層２１にＺｒと共に添加することが好ましい。但し、Ｓｉ添加量が少な過ぎると膜剥がれ防止効果を期待できなくなるのに対し、多過ぎると良好なメモリ動作特性が得られない。このため、イオン源層２１中のＳｉの含有量は１０〜４５原子％程度の範囲内であることが好ましい。

抵抗変化層２２は下部電極１０側にあり、ここでは下部電極１０に接して設けられている。この抵抗変化層２２は電気伝導性のバリアとしての機能を有している。また、イオン源層２１と比較して抵抗値は低く、下部電極１０と上部電極３０との間に所定の電圧を印加した場合にその抵抗値は変化する。本実施の形態では、この抵抗変化層２２は、陰イオン成分として挙動するＴｅを主成分とする化合物から構成されている。このような化合物としては、例えばＡｌＴｅ，ＭｇＴｅまたはＺｎＴｅなどが挙げられる。このＴｅを含有する化合物の組成は、例えばＡｌＴｅでは後述する理由によりＡｌの含有量は２０原子％以上６０原子％以下であることが好ましい。また、抵抗変化層２２の初期抵抗値は１ＭΩ以上であることが好ましい。このことから低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。微細化した抵抗変化型メモリの抵抗状態を高速に読み出すためには、できる限り低抵抗状態の抵抗値を低くすることが好ましい。しかし、２０〜５０μＡ，２Ｖの条件で書き込んだ場合の抵抗値は４０〜１００ｋΩであるので、メモリの初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記抵抗値が適当と考えられる。なお、抵抗変化層２２の材料は上記Ｔｅを含む材料に限らず、従来用いられているＧａＯｘ，ＡｌＯｘなどの酸化物を用いてもよい。また、ここでは抵抗変化層２２を１層としたがこれに限らず、２層あるいはそれ以上積層してもよい。

バリア層２３は抵抗変化層２２と下部電極１０との間に設けられている。このバリア層２３は、抵抗変化層２２にかかる電界の分布を均一にする機能を有している。このバリア層２３は、抵抗変化層２２よりも高い導電率を有し、具体的には抵抗変化層２３に対して１０倍以上２００倍以下であることが好ましい。より好ましくは２０倍以上１００倍以下である。このバリア層２３に用いられる材料としては、例えばＴｉ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，ＭｏあるいはＺｒの酸化物または窒化物が挙げられる。また、膜厚は、例えば０．１ｎｍ以上２．０ｎｍ以下である。バリア層２３の導電率は酸化条件または窒化条件を変えることにより調整することができる。具体的には、例えばＴｉＮよりなる下部電極１０の上面に、例えばＴｉ，ＴｉＮ，ＺｒあるいはＺｒＮ膜を形成した後に、酸素プラズマによって酸化することにより、ＴｉＯｘ，ＴｉＯＮ，ＺｒＯｘあるいはＺｒＯＮよりなるバリア層２３が形成される。

上部電極３０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層２１と反応しない安定な材料が好ましい。

本実施の形態の記憶素子１では、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極３０を介して電圧パルスあるいは電流パルスを印加すると、記憶層２０の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。

まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これによりイオン源層２１に含まれる金属元素がイオン化して抵抗変化層２２に拡散し、下部電極１０側で電子と結合して析出する。その結果、下部電極１０と記憶層２０の界面に金属状態に還元された低抵抗の金属元素からなる低抵抗部、ここでは電流パス（フィラメント）が形成される。あるいは、イオン化した金属元素は、抵抗変化層２２中に留まり不純物準位を形成する。これにより抵抗変化層２２中に電流パスが形成されて記憶層２０の抵抗値が低くなり、初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）へ変化する。

その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭあるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要であるが、消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように記憶素子１に対して負電圧を印加する。これにより、記憶層２０内に形成されていた電流パスの金属元素がイオン化し、イオン源層２１に溶解、若しくはＴｅ等と結合してＣｕ₂Ｔｅ、ＣｕＴｅ等の化合物を形成する。これにより、金属元素による電流パスが消滅、または減少して抵抗値が高くなる。

その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。

例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。

記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層２２の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。抵抗変化層２２の抵抗値は、例えば、抵抗変化層２２の厚みや含まれる陰イオンの量などにより制御することが可能である。

本実施の形態では、抵抗変化層２２がＴｅを主成分とする化合物により形成されているため、その低抵抗化時にイオン源層２１から拡散した金属元素が抵抗変化層２２中で安定化して低抵抗状態を保持しやすくなる。また、Ｔｅは、電気陰性度の高い酸化物や共有結合であるシリコン化合物に比べて金属元素との結合力が弱く、抵抗変化層２２中に拡散した金属元素が消去電圧の印加によってイオン源層２１へ移動しやすいために消去特性が向上する。なお、電気陰性度はカルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、抵抗変化層２２中に酸素が少ないほど、かつ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高いと言える。

更に、本実施の形態では、上述したように、イオン源層２１がＺｒ，Ａｌ，Ｇｅなどを含有することが好ましい。以下、その理由について説明する。

イオン源層２１中にＺｒが含まれている場合には、上述した銅（Ｃｕ）などの金属元素と共に、Ｚｒがイオン化元素として働き、ＺｒとＣｕなどの上述した金属元素との混在した電流パスが形成される。Ｚｒは、書き込み動作時にカソード電極上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成すると考えられる。Ｚｒが還元された金属フィラメントは、Ｓ，ＳｅおよびＴｅのカルコゲン元素を含むイオン源層２１中において比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、Ｃｕなどの上述した金属元素単独の電流パスの場合よりも低抵抗状態を保持しやすい。例えばＣｕは書き込み動作によって金属フィラメントとして形成される。但し、金属状態のＣｕはカルコゲン元素を含むイオン源層２１中において溶解しやすく、書き込み電圧パルスが印加されていない状態（データ保持状態）では、再びイオン化し高抵抗状態へと遷移してしまう。そのため十分なデータ保持性能が得られない。一方、Ｚｒと適量のＣｕを組み合わせることは、非晶質化を促進すると共に、イオン源層２１の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。

また、消去時の高抵抗状態の保持に関しても、Ｚｒを含んでいる場合、例えばＺｒの電流パスが形成され、再びイオン源層２１中にイオンとして溶解している場合には、Ｚｒは少なくともＣｕよりもイオン移動度が低いので温度が上昇しても、あるいは長期間の放置でも動きづらい。そのためカソード極上で金属状態での析出が起こりにくく、室温よりも高温状態で保持した場合や長時間にわたり保持した場合でも高抵抗状態を維持する。

更に、イオン源層２１にＡｌが含まれている場合には、消去動作により上部電極が負の電位にバイアスされた場合、固体電解質的に振舞うイオン源層２１とアノード極の界面において安定な酸化膜を形成することにより高抵抗状態（消去状態）を安定化する。加えて、抵抗変化層の自己再生の観点から繰り返し回数の増加にも寄与する。なお、Ａｌの他に同様の働きを示すＧｅなどを含んでもよい。

このように、イオン源層２１にＺｒ，Ａｌ，Ｇｅなどが含まれている場合には、従来の記憶素子に比して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。なお、高抵抗から低抵抗へと変化させる際の書き込み電流を変更して析出する原子の量を調整することによっても中間的な状態を作り出すことが可能である。

ところで、このような電圧を印加する書き込み・消去動作特性と、抵抗値の保持特性と、繰り返し動作回数といったメモリ動作上の重要な諸特性は、Ｚｒ，ＣｕおよびＡｌ、更にはＧｅの添加量によって異なる。

例えば、Ｚｒはその含有量が多過ぎると、イオン源層２１の抵抗値が下がり過ぎてイオン源層２１に有効な電圧が印加できない、若しくはカルコゲナイド層中にＺｒを溶解することが困難となる。そのため、特に消去がしづらくなり、Ｚｒ添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、Ｚｒ添加量が少な過ぎると、前述のような広範囲の抵抗値の保持特性を向上させる効果が少なくなる。従って、イオン源層２１中のＺｒの含有量は７．５以上であることが好ましく、更に好ましくは２６原子％以下である。

また、Ｃｕは適量をイオン源層２１に添加した場合、非晶質化を促進するものの、多過ぎると金属状態のＣｕはカルコゲン元素を含むイオン源層２１中での安定性が十分でないことから書き込み保持特性が悪化したり、書き込み動作の高速性に悪影響が見られる。その一方で、ＺｒとＣｕの組み合わせは、非晶質を形成しやすく、イオン源層２１の微細構造を均一に保つという効果を有する。これにより、繰り返し動作によるイオン源層２１中の材料成分の不均一化を防ぐため、繰り返し回数が増加すると共に保持特性も向上する。上述した範囲内で十分にＺｒ量を含有している場合は、Ｃｕの電流パスがイオン源層２１中に再溶解したとしても、金属ジルコニウム（Ｚｒ）による電流パスが残存していると考えられるため書き込み保持特性への影響はみられない。また、おそらくは乖離してイオン化した状態の陽イオンと陰イオンの電荷量の当量関係が守られていればよいため、Ｃｕの好ましい添加量は、イオンの電荷の当量比が、
｛（Ｚｒ最大イオン価数×モル数または原子％）＋（Ｃｕイオン価数×モル数または原子％）｝／（カルコゲン元素のイオン価数×モル数または原子％) ＝０．５〜１．５
の範囲内であればよいと考えられる。

但し、記憶素子１の特性は実質的にはＺｒとＴｅの組成比に依存している。そのため、ＺｒとＴｅの組成比は、
Ｚｒ組成比（原子％）／Ｔｅ組成比（原子％）＝０．２〜０．７４
の範囲にあることが望ましい。これについては必ずしも明らかではないが、Ｚｒに比べてＣｕの乖離度が低いこと、イオン源層２１の抵抗値がＺｒとＴｅの組成比によって決まることから、上記の範囲にある場合に限り好適な抵抗値が得られるため、記憶素子１に印加したバイアス電圧が抵抗変化層２２の部分に有効に印加されることによると考えられる。

上記の範囲からずれる場合、例えば、当量比が大き過ぎる場合は、陽イオンと陰イオンの釣り合いが取れずに、存在する金属元素のうち、イオン化しない元素の量が増大する。そのために消去動作の際に書き込み動作で生じた電流パスが効率的に除去されにくいと考えられる。同様に、当量比が小さ過ぎて陰イオン元素が過剰に存在する場合には、書き込み動作で生じた金属状態の電流パスが金属状態で存在しづらくなるために、書き込み状態の保持性能が低下すると考えられる。

また、Ａｌの含有量が多過ぎると、Ａｌイオンの移動が生じやすくなり、Ａｌイオンの還元によって書き込み状態が作られてしまう。Ａｌはカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。一方、Ａｌ量が少な過ぎると、消去動作そのものや高抵抗領域の保持特性を向上させる効果が低くなり、繰り返し回数が減少する。従って、イオン源層２１中のＡｌの含有量は３０原子％以上であることが好ましく、更に好ましくは５０原子％以下である。

Ｇｅは必ずしも含まれていなくともよいが、Ｇｅ含有量が多過ぎる場合には書き込み保持特性が劣化することから、Ｇｅを添加する場合の含有量は１５原子％以下であることが好ましい。

以下、本実施の形態の記憶素子１０の製造方法について説明する。

まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＴｉＮよりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。続いて、バリア層２３、抵抗変化層２２、イオン源層２１および上電極３０までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は２０ｎｍ−３００ｎｍφである。合金膜は構成元素のターゲットを用いて同時成膜する。

上部電極３０まで成膜したのち、上部電極３０に接続する配線層（図示せず）を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。以上により図１に示した記憶素子１が完成する。

この記憶素子１では、上述のように上部電極３０および下部電極１０にそれぞれ正電位または負電位になるように電圧を印加することによって下部電極１０と抵抗変化層２２の界面に電流パスが形成される。これにより抵抗変化層２２の抵抗値が低くなり、書き込みが行われる。次に、上部電極３０および下部電極１０の各々に書き込み時とは逆極性の電圧を印加する。これにより抵抗変化層２２内に形成された電流パスの金属元素が再びイオン化してイオン源層２１に溶解することによって抵抗変化層２２の抵抗値が上昇し、消去が行われる。

従来の記憶素子では、上部電極および下部電極との間に消去電圧が印加されると抵抗変化層と下部電極との界面に電界が集中するため、電流パスを形成する金属元素の一部がイオン源層に移動せず、下部電極の近傍に残存する場合がある。この下部電極近傍に残存する金属元素が記憶素子の繰り返しスイッチング特性の劣化の原因となる。これに対して本実施の形態では、下部電極１０と抵抗変化層２２との間に抵抗変化層２２の導電率よりも高いバリア層２３を設けることにより、上部電極３０および下部電極１０との間に消去電圧を印加した場合の抵抗変化層２２にかかる電界は均一となる。これにより、消去時における電流パスを形成する金属元素のイオン源層２１への移動効率が改善される。即ち、下部電極１０近傍における金属イオンの残存量が低減され、抵抗変化層２２の抵抗値の低下が抑制される。

以上のように本実施の形態の記憶素子１では、下部電極１０と抵抗変化層２２との間に抵抗変化層２２より高い導電率を有するバリア層２３を設けるようにしたので、データ消去時における電流パスを形成する金属イオンのイオン源層側への移動効率が改善される。これにより、下部電極１０近傍における金属イオンの残存量が低減され、金属イオンの蓄積による抵抗変化層２２の低抵抗化を抑制することが可能となる。即ち、良好なデータ保持特性を維持しつつ、繰り返し抵抗変化スイッチング特性を向上することが可能となる。

また、イオン源層２１にＺｒ，Ａｌ，Ｇｅなどが含まれているので、データ保持特性に優れている。また、微細化していった場合に、トランジスタの電流駆動力が小さくなった場合においても、情報の保持が可能である。従って、この記憶素子１を用いて記憶装置を構成することにより高密度化および小型化を図ることができる。

［記憶装置］
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダあるいは書き込み・消去・読み出し回路等に接続すればよい。

図２および図３は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ）２の一例を表したものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイ２では、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。

各記憶素子１は、バリア層２３、抵抗変化層２２、イオン源層２１および上部電極３０の各層を共有している。すなわち、バリア層２３、抵抗変化層２２、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。

一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。

ＭＯＳトランジスタＴｒは、基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層（図示せず）が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。

このメモリセルアレイ２では、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。

図４は記憶素子１を含む駆動回路の構成を表すものである。すなわち、記憶素子１に対して選択トランジスタ（ＮＭＯＳトランジスタ）Ｔｒおよびスイッチ３が直列配置されている。記憶素子１の上部電極３０はソース線ＳＬを介して端子５に接続され、下部電極１０は選択トランジスタＴｒの一端に接続されている。選択トランジスタＴｒの他端はスイッチ３およびビット線ＢＬを介して端子６に接続されている。選択トランジスタＴｒのゲート部はワード線ＷＬを介して端子７に接続されている。上記端子５〜７はそれぞれ外部のパルス電圧源と接続されており、外部からパルス電圧を印加できるようになっている。また、スイッチ３に対しては電流計４が並列配置されており、スイッチ３が開状態のときに回路に流れる電流を測定できるようになっている。

記憶素子１には、例えば図５（Ａ）〜（Ｃ）に示したような波形のパルス電圧が印加されることにより、情報の書き込み，消去および読出しが行われる。まず、書き込み動作の場合には、上部電極３０側が例えば正電位、下部電極１０側が負電位になるように、記憶素子１に対して正電圧を印加する。これにより記憶層２０のイオン源層２１から導電性イオン、例えばＣｕイオンが伝導し、下部電極１０側で電子と結合して析出し、抵抗変化層２２中に金属状態に還元された低抵抗のＣｕ電流パスが形成されることによって抵抗値が低くなる。その後、正電圧を除去して、記憶素子１にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより情報の書き込みがなされる（図５（Ａ））。

消去過程においては、上部電極３０側が負電位、下部電極１０側が正電位になるように、記憶素子１に対して負電圧を印加する。これにより高抵抗層中に形成されていた電流パスのＣｕが酸化してイオン化し、記憶層２０に溶解もしくはＴｅと結合してＣｕ₂Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、Ｃｕによる電流パスが消滅、または減少して抵抗値が高くなる。その後、負電圧を除去して、記憶素子１にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより情報の消去がなされる（図５（Ｂ））。このような過程を繰り返すことにより記憶素子１に情報の書き込みと消去とを繰り返し行うことができる。ここで上記のように、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることが可能になる。

書き込まれた情報の読み出しは、スイッチ３を開状態とし、記憶素子１の抵抗値の状態が遷移する電圧の閾値よりも小さい電圧パルスを印加することにより電流計７を流れる電流値を検出することにより行う（図５（Ｃ））。

本実施の形態の記憶装置では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。

［実施例］
以下、本発明の具体的な実施例について説明する。

上記実施の形態と同様にして図１に示した記憶素子１を作製した。まず、絶縁膜として例えばＴＥＯＳ−ＳｉＯ₂で囲まれ、直径２５ｎｍの円柱状となっている下部電極１０上に、スパッタリング装置を用いて記憶層２０および上部電極３０を形成した。記憶層２０は、イオン源層２１として膜厚６０ｎｍのＣｕＧｅＴｅＡｌＺｒ層を、抵抗変化層２２として膜厚３ｎｍのＴｅ層を積層し、更にバリア層２３としてＴｉまたはＺｒの酸化物を０．２ｎｍ，０．３ｎｍまたは０．５ｎｍの厚みで積層した。ここで、抵抗変化層２２の導電率は１６７Ｓ／ｍとし、バリア層の導電率は、酸化（あるいは窒化）条件を変えることにより抵抗変化層２２の導電率に対してそれぞれ１倍〜２００倍となるように７種の記憶素子（実施例１〜７）を作製した。具体的には、実施例１〜７は、プラズマ酸化を用いて上記Ｔｉ膜またはＺｒ膜を１０ｔｏｒｒの酸素雰囲気圧下、酸化時間を６０秒または６００秒として酸化することにより、抵抗変化層２２に対するバリア層２３の導電率を１倍，２．５倍，８倍，１８倍，３０倍，１００倍，２００倍に調整した。これらの実施例１〜７についてバリア層２３の導電率に対する繰り返し動作可能回数を測定した。なお、測定には図４に示した回路を用い、書き込み時のゲート電圧は１．６Ｖ、パルス印加電圧３Ｖ、パルス幅１０ｎｓ、消去時のゲート電圧３．０Ｖ、パルス印加電圧２．０Ｖ、パルス幅１０ｎｓとした。

記録データの復調には、書き込み後の抵抗値と消去後の抵抗値との比がおよそ２倍以上であれば可能である。そこで、実施例１〜７に対してそれぞれ書き込み後の抵抗値と消去後の抵抗値との比が２倍より小さくなるまでの回数を測定した。

図６は、上記実施例１〜７において行ったバリア層２３の各導電率と対する繰り返し動作可能回数との関係を表したものである。図６から抵抗変化層２２の導電率に対してバリア層２３の各導電率を１０倍以上２００倍以下とすることにより、繰り返し動作回数が１０万回以上可能となることがわかる。更に、バリア層２３の各導電率を２０倍以上１００倍以下とすることで繰り返し動作回数を１００万回以上とすることができ、これにより、より安定した抵抗変化スイッチ特性を得ることが可能となる。

なお、最適な構造としては特にイオン源層２１にＺｒ等の遷移金属を用いることによってイオン源層のカルコゲナイド膜が安定化するので望ましい。また、Ａｌは可動イオンとしても機能するが、Ａｌ₄Ｔｅ₆を形成すると融点がＴｅよりも上昇するため、構造体として用いることもできる。更に、実施の形態等において陰イオンを形成するカルコゲナイド材料としてＴｅを用いたが、その他ＳあるいはＳｅを用いても構わない。但し、イオン源層２１に含まれる陽イオンよりも動きにくいものが好ましい。

また、上記のように抵抗変化層２２の印加電圧による抵抗変化の制御性は、反応律速と拡散律速の制御が重要となる。基本的には大きな電圧を印加すると反応速度が指数関数的に増大するのに対し、拡散速度は指数関数的には増大せず線形に近い。そのため、制御性を高めるためにはできる限り低い電圧でゆっくりと動作させることが望ましい。

以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変形することが可能である。

例えば、上記実施の形態および変形例では、記憶素子１およびメモリセルアレイ２の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。

更に、例えば、上記実施の形態および実施例において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１には、上記金属元素の他に、例えばＴｉ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗを添加してもよい。また、Ｃｕ，Ａｇまたは亜鉛Ｚｎ以外にも、ニッケル（Ｎｉ）などを添加してもよい。

また、上記実施の形態および実施例では可動イオンとして陽イオンを用いる記憶素子１を例に説明したが、これに限らず陰イオンを用いるＲｅＲＡＭにも適用することができる。

１…記憶素子、１０…下部電極、２０…記憶層、２１…イオン源層、２２…抵抗変化層、２３…バリア層、３０…上部電極、４１…半導体基板、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部

Claims (7)

1. 第１電極、記憶層および第２電極をこの順に有し、
   前記記憶層は、
   前記第２電極側に設けられたイオン源層と、
   前記イオン源層と前記第１電極との間に設けられた抵抗変化層と、
   前記抵抗変化層と前記第１電極との間に設けられ、前記抵抗変化層より高い導電率を有するバリア層と
   を備えた記憶素子。
2. 前記バリア層の導電率は、前記抵抗変化層の導電率に対して１０倍以上２００倍以下である、請求項１に記載の記憶素子。
3. 前記バリア層は、チタン（Ｔｉ），ハフニウム（Ｈｆ），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｔａ（タンタル），Ｃｒ（クロム），Ｍｏ（モリブデン）、またはジルコニウム（Ｚｒ）の酸化物あるいは窒化物を含む、請求項１または２に記載の記憶素子。
4. 前記イオン源層は、シリコン（Ｓｉ），ジルコニウム（Ｚｒ）およびアルミニウム（Ａｌ）のうちの少なくとも１種類と共に、銅（Ｃｕ），銀（Ａｇ），ゲルマニウム（Ｇｅ），亜鉛（Ｚｎ），ジルコニウム（Ｚｒ），チタン（Ｔｉ），ハフニウム（Ｈｆ），Ｖ（バナジウム），Ｎｂ（ニオブ），Ｔａ（タンタル），Ｃｒ（クロム），Ｍｏ（モリブデン）およびタングステン（Ｗ）のうちの少なくとも１種類の金属元素を含む、請求項１乃至３のうちのいずれか１項に記載の記憶素子。
5. 前記イオン源層は、シリコン（Ｓｉ），ジルコニウム（Ｚｒ）およびアルミニウム（Ａｌ）のうちの少なくとも１種類を含む、請求項１乃至４のうちのいずれか１項に記載の記憶素子。
6. 前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、請求項４に記載の記憶素子。
7. 第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
   前記記憶層は、
   前記第２電極側に設けられたイオン源層と、
   前記イオン源層と前記第１電極との間に設けられた抵抗変化層と、
   前記抵抗変化層と前記第１電極との間に設けられ、前記抵抗変化層より高い導電率を有するバリア層と
   を備えた記憶装置。

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