TW202113823A - 半導體記憶裝置 - Google Patents

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小村政則
塚本隆之
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Abstract

本實施形態提供一種能夠恰當地進行控制之半導體記憶裝置。 實施形態之半導體記憶裝置包括：第1～第3配線，其等於第1方向上延伸且於與第1方向交叉之第2方向上相鄰；第4～第6配線，其等於第2方向上延伸且於第1方向上相鄰；複數個記憶胞，其一端連接於第1～第3配線之任一者，另一端連接於第4～第6配線之任一者，且包含可變電阻膜及硫族元素膜；電壓輸出電路，其輸出第1電壓、大於第1電壓之第2電壓及第3電壓、大於第2電壓及第3電壓之第4電壓、大於第4電壓之第5電壓；以及電壓傳輸電路，其連接於第1～第6配線及電壓輸出電路；於對連接於第1及第4配線之記憶胞執行寫入動作之時序，向第1配線傳輸第1電壓，向第2配線傳輸第4電壓，向第3配線傳輸第2電壓，向第4配線傳輸第5電壓，向第5配線傳輸第3電壓，向第6配線傳輸第3電壓。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其包括：第1配線，其於第1方向上延伸；第2配線，其於第1方向上延伸，且於與第1方向交叉之第2方向上與第1配線相鄰；第3配線，其於第1方向上延伸，且於第2方向上與第2配線相鄰；第4配線，其於第2方向上延伸；第5配線，其於第2方向上延伸，且於第1方向上與第4配線相鄰；第6配線，其於第2方向上延伸，且於第1方向與第5配線相鄰；以及複數個記憶胞，其一端連接於第1～第3配線之任一者，另一端連接於第4～第6配線之任一者，且包含可變電阻膜及硫族元素膜。
本發明要解決之課題在於供給一種能夠恰當地控制之半導體記憶裝置。
一實施形態之半導體記憶裝置包括：第1配線，其於第1方向上延伸；第2配線，其於第1方向上延伸，且於與第1方向交叉之第2方向上與第1配線相鄰；第3配線，其於第1方向上延伸，且於第2方向上與第2配線相鄰；第4配線，其於第2方向上延伸；第5配線，其於第2方向上延伸，且於第1方向與第4配線相鄰；第6配線，其於第2方向上延伸，且於第1方向與第5配線相鄰；複數個記憶胞，其一端連接於第1～第3配線之任一者，另一端連接於第4～第6配線之任一者，且包含可變電阻膜及硫族元素膜；電壓輸出電路，其輸出第1電壓、大於第1電壓之第2電壓、大於第1電壓之第3電壓、大於第2電壓及第3電壓之第4電壓、及大於第4電壓之第5電壓；以及電壓傳輸電路，其連接於第1～第6配線、及電壓輸出電路。又，於對連接於第1配線及第4配線之記憶胞執行寫入動作時之特定時序，向第1配線傳輸第1電壓，向第2配線傳輸第4電壓，向第3配線傳輸第2電壓，向第4配線傳輸第5電壓，向第5配線傳輸第3電壓，向第6配線傳輸第3電壓。
一實施形態之半導體記憶裝置包括：第1配線，其於第1方向上延伸；第2配線，其於第1方向上延伸，且於與第1方向交叉之第2方向上與第1配線相鄰；第3配線，其於第1方向上延伸，且於第2方向上與第2配線相鄰；第4配線，其於第2方向上延伸；第5配線，其於第2方向上延伸，於第1方向上與第4配線相鄰；第6配線，其於第2方向上延伸，且於第1方向上與第5配線相鄰；複數個記憶胞，其一端連接於第1～第3配線之任一者，另一端連接於第4～第6配線之任一者，且包含可變電阻膜及硫族元素膜；電壓輸出電路，輸出第1電壓、小於第1電壓之第2電壓、小於第1電壓之第3電壓、小於第2電壓及第3電壓之第4電壓、及小於第4電壓之第5電壓；以及電壓傳輸電路，其連接於第1～第6配線、及電壓輸出電路。又，於對連接於第1配線及第4配線之記憶胞執行寫入動作時之特定時序，向第1配線傳輸第1電壓，向第2配線傳輸第4電壓，向第3配線傳輸第2電壓，向第4配線傳輸第5電壓，向第5配線傳輸第3電壓，向第6配線傳輸第3電壓。
其次，參照圖式來詳細地說明實施形態之半導體記憶裝置。再者，以下實施形態僅為一例，並不意圖限定本發明。
又，以下圖式係模式圖，為了便於說明，有時會省略一部分構成。
又，本說明書中，將與基板表面平行之特定方向稱為X方向，將與基板表面平行且與X方向垂直之方向稱為Y方向，將與基板表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。上述第1方向、第2方向及第3方向可以與X方向、Y方向及Z方向之任一者對應或者不對應。
又，本說明書中，「上」、「下」等表現係以基板為基準之用語。例如，當上述第1方向與基板表面交叉時，將沿著該第1方向離開基板之方向稱為上，將沿著第1方向接近基板之方向稱為下。又，於某個構成中提及下表面、下端時，係指該構成中基板側之面、端部，提及上表面、上端時，係指該構成中與基板為相反側之面、端部。又，將與第2方向或第3方向交叉之面稱為側面等。
又，本說明書中，提及第1構成與第2構成「電性連接」時，第1構成可直接連接第2構成，第1構成亦可經由配線、半導體部件或者電晶體等而連接於第2構成。例如，當3個電晶體串聯連接時，即使第2個電晶體處於OFF狀態，第1個電晶體亦與第3個電晶體「電性連接」。
又，本說明書中，提及第1構成與第2構成「電性絕緣」時，係指例如於第1構成與第2構成之間設置絕緣膜等，並未設置將第1構成與第2構成連接之接點、配線等之狀態。
又，本說明書中，提及電路等使兩個配線等「導通」時，係指例如該電路等包含電晶體等，該電晶體等設置於兩個配線之間之電流路徑上，且該電晶體等為ON狀態。
[第1實施形態]  [整體構成]  首先，參照圖1、圖2及圖3，來簡單地說明第1實施形態之半導體記憶裝置。圖1係表示該半導體記憶裝置之一部分構成之模式性方塊圖。圖2係表示該半導體裝置之一部分構成之模式性電路圖。圖3係表示該半導體記憶裝置之一部分構成之模式性立體圖。
如圖1所示，本實施形態之半導體記憶裝置包括記憶胞陣列MCA、以及控制記憶胞陣列MCA之周邊電路PC。
例如，如圖3所示，記憶胞陣列MCA包括於Z方向排列之下層記憶體墊LMM及上層記憶體墊UMM。
下層記憶體墊LMM包括：複數個下層位元線LBL，於X方向上排列且於Y方向上延伸；複數個字元線WL，於Y方向上排列且於X方向上延伸；及複數個記憶胞LMC，與下層位元線LBL及字元線WL對應地於X方向及Y方向上排列。
上層記憶體墊UMM包括：複數個上層位元線UBL，於X方向上排列且於Y方向上延伸；複數個字元線WL，於Y方向上排列且於X方向上延伸；及複數個記憶胞UMC，與上層位元線UBL及字元線WL對應地於X方向及Y方向上排列。
於圖3所示之例中，下層記憶體墊LMM及上層記憶體墊UMM共用字元線WL。再者，於以下說明中，有時僅將下層位元線LBL及上層位元線UBL稱為「位元線LBL、UBL」等。
於圖2之例中，記憶胞LMC之陰極EC 連接於下層位元線LBL。記憶胞UMC之陰極EC 連接於上層位元線UBL。又，記憶胞LMC、UMC之陽極EA 連接於字元線WL。記憶胞LMC、UMC包括可變電阻元件VR及非線性元件NO。
例如，如圖1所示，周邊電路PC包括：列解碼器12(電壓傳輸電路)，連接於字元線WL；行解碼器(電壓傳輸電路)13，連接於位元線LBL、UBL；以及上位塊解碼器14，分別向列解碼器12及行解碼器13供給列位址及行位址。又，周邊電路PC包括：電源電路(電壓輸出電路)15，其輸出供給至位元線LBL、UBL及字元線WL之電壓；以及控制電路16，控制上位塊解碼器14及電源電路15。
列解碼器12例如包括：複數個傳輸電晶體，其等連接於複數個字元線WL及複數個電壓供給線之間；以及解碼器電路，其連接於上述複數個傳輸電晶體之閘極電極。列解碼器12向選擇字元線WL傳輸高電壓側之電壓Vp，向非選擇字元線WL傳輸電壓VUX或電壓VNX。
行解碼器13例如包括：複數個傳輸電晶體，其等連接於複數個位元線LBL、UBL及複數個電壓供給線之間；以及解碼器電路，其連接於上述複數個傳輸電晶體之閘極電極。行解碼器13向選擇位元線LBL、UBL傳輸低電壓側之電壓Vn，向非選擇位元線LBL、UBL傳輸電壓VUB或電壓VNB。
電源電路15經由列解碼器12向選擇字元線WL供給電壓Vp，向相鄰字元線WL及非選擇字元線WL供給電壓VUX或電壓VNX。又，電源電路15經由行解碼器13向選擇位元線LBL、UBL供給低電壓側之電壓Vn，向相鄰位元線LBL、UBL及非選擇位元線LBL、UBL供給電壓VUB或電壓VNB。電源電路15例如包括複數個偏置電路151，上述複數個偏置電路151與輸出上述複數個電壓之複數個電壓供給線對應。偏置電路151例如包括調節器等降壓電路，依照來自控制電路16之控制信號，適當地使電源電壓降壓，從而調整輸出電壓。
[記憶胞陣列之構成]  其次，參照圖4～圖9，更詳細地說明本實施形態之半導體記憶裝置之構成。
圖4係表示本實施形態之半導體記憶裝置之構成之一部分之模式性俯視圖。本實施形態之半導體記憶裝置包括基板100。基板100上設置有記憶體區域MA及周邊區域(省略圖示)。記憶體區域MA中設置記憶胞陣列MCA。記憶胞陣列MCA於X方向及Y方向上呈矩陣狀於記憶體區域MA上排列複數個，圖4中，僅圖示了1個。周邊區域中設置周邊電路PC。
如圖4所示，設置記憶胞陣列MCA之區域中，設置連接於下層位元線LBL之位元線接點BLC(參照圖2)。其它區域中，設置連接於字元線WL之字元線接點WLC(參照圖2)。於另外之其它區域中，設置連接於上層位元線UBL之位元線接點BLC(參照圖2)。
圖5係沿著A-A´線切斷圖4所示之構造並自箭頭方向觀察得到之模式性剖視圖。圖6係沿著B-B´線切斷圖4所示之構造並自箭頭方向觀察得到之模式性剖視圖。圖7係與圖5及圖6之一部分對應之模式性剖視圖。
如圖5所示，本實施形態之半導體記憶裝置包括配線層200、設置於配線層200上之記憶體層300、以及設置於記憶體層300上之記憶體層400。
配線層200包括接點配線201及絕緣層204。
接點配線201(圖5)於Z方向上延伸，作為連接於下層位元線LBL之位元線接點BLC發揮功能。接點配線201例如包含氮化鈦(TiN)及鎢(W)之積層膜等。
絕緣層204例如包含氧化矽(SiO2 )等。
例如，如圖7所示，記憶體層300包括導電層301、障壁性導電層302、電極層303、硫族元素層304、電極層305、障壁性導電層306、硫族元素層307、障壁性導電層308、電極層309、障壁性導電層310、及導電層311。
例如，如圖7所示，導電層301設置於絕緣層204之上表面。導電層301於Y方向上延伸，作為下層位元線LBL之一部分發揮功能。導電層301例如包含鎢(W)等。
障壁性導電層302設置於導電層301之上表面。障壁性導電層302於Y方向上延伸，作為下層位元線LBL之一部分發揮功能。障壁性導電層302例如包含氮化鎢(WN)等。
電極層303設置於障壁性導電層302之上表面。電極層303作為記憶胞LMC之陰極EC 發揮功能。電極層303例如包含氮碳(CN)等。
硫族元素層304設置於電極層303之上表面。硫族元素層304作為非線性元件NO發揮功能。例如，當硫族元素層304被施加低於特定閾值之電壓時，硫族元素層304處於高電阻狀態。當施加於硫族元素層304之電壓達到特定閾值時，硫族元素層304變成低電阻狀態，硫族元素層304中流動之電流增大幾個數量級。當施加於硫族元素層304之電壓於一定時間後低於特定電壓，則硫族元素層304再次變成高電阻狀態。
硫族元素層304例如包含至少一種以上之硫族元素。硫族元素層304例如可包含硫屬化物，其係包含硫族元素之化合物。又，硫族元素層304可包含自B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb組成之群中選擇之至少一種元素。
再者，此處所謂之硫族元素係指屬於週期表之第16族之元素(氧(O)除外)。硫族元素例如包含硫(S)、硒(Se)、碲(Te)等。
電極層305設置於硫族元素層304之上表面。電極層305作為連接於可變電阻元件VR及非線性元件NO之電極發揮功能。電極層305例如包含碳(C)等。
障壁性導電層306設置於電極層305之上表面。障壁性導電層306例如包含氮化鎢(WN)等。
硫族元素層307設置於障壁性導電層306之上表面。硫族元素層307作為可變電阻元件VR發揮功能。硫族元素層307例如包括結晶區域及相變區域。相變區域相較結晶區域設置得更靠陰極側。相變區域因熔融溫度以上之加熱及快速冷卻而變成非晶狀態(重置狀態：高電阻狀態)。又，相變區域因低於熔融溫度且高於結晶化溫度之溫度之加熱、緩慢冷卻而變成結晶狀態(設置狀態：低電阻狀態)。
硫族元素層307例如包含至少一種以上之硫族元素。硫族元素層307例如可包含硫屬化物，其上包含硫族元素之化合物。硫族元素層307例如可包含GeSbTe、GeTe、SbTe、SiTe等。又，硫族元素層307可包含自鍺(Ge)、銻(Sb)及碲(Te)中選擇之至少一種元素。
障壁性導電層308設置於硫族元素層307之上表面。障壁性導電層308例如包含氮化鎢(WN)等。
電極層309設置於障壁性導電層308之上表面。電極層309作為記憶胞LMC之陽極EA 發揮功能。電極層309例如包含碳(C)等。
障壁性導電層310設置於電極層309之上表面。障壁性導電層310於X方向上延伸，且作為字元線WL之一部分發揮功能。障壁性導電層310例如包含氮化鎢(WN)等。
導電層311設置於障壁性導電層310之上表面。導電層311於X方向上延伸，且作為字元線WL之一部分發揮功能。導電層311例如包含鎢(W)等。
再者，例如，如圖5所示，於記憶體層300之X方向之側面，設置有障壁性絕緣層321、及設置於該等構成之間之絕緣層322。障壁性絕緣層321包含氮化矽(SiN)等。絕緣層322例如包含氧化矽(SiO2 )等。
又，例如，如圖6所示，於記憶體層300之構成之Y方向之側面，設置有障壁性絕緣層324、及設置於該等構成之間之絕緣層325。障壁性絕緣層324及絕緣層325於X方向上延伸。障壁性絕緣層324包含氮化矽(SiN)等。絕緣層325例如包含氧化矽(SiO2 )等。
例如，如圖7所示，記憶體層400包括導電層401、障壁性導電層402、電極層403、硫族元素層404、電極層405、障壁性導電層406、硫族元素層407、障壁性導電層408、電極層409、障壁性導電層410、導電層411。
例如，如圖7所示，導電層401設置於導電層311之上表面。導電層401於X方向上延伸，且作為字元線WL之一部分發揮功能。導電層401例如包含鎢(W)等。
障壁性導電層402設置於導電層401之上表面。障壁性導電層402於X方向上延伸，且作為字元線WL之一部分發揮功能。障壁性導電層402例如包含氮化鎢(WN)等。
電極層403設置於障壁性導電層402之上表面。電極層403作為記憶胞UMC之陽極EA 發揮功能。電極層403例如包含氮碳(CN)等。
硫族元素層404設置於電極層403之上表面。與硫族元素層304同樣地，硫族元素層404作為非線性元件NO發揮功能。硫族元素層404例如包含與硫族元素層304相同之材料。
電極層405設置於硫族元素層404之上表面。電極層405作為連接於可變電阻元件VR及非線性元件NO之電極發揮功能。電極層405例如包含碳(C)等。
障壁性導電層406設置於電極層405之上表面。障壁性導電層406例如包含氮化鎢(WN)等。
硫族元素層407設置於障壁性導電層406之上表面。與硫族元素層307同樣地，硫族元素層407作為可變電阻元件VR發揮功能。硫族元素層407例如包含與硫族元素層307相同之材料。
障壁性導電層408設置於硫族元素層407之上表面。障壁性導電層408例如包含氮化鎢(WN)等。
電極層409設置於障壁性導電層408之上表面。電極層409作為記憶胞UMC之陰極EC 發揮功能。電極層409例如包含碳(C)等。
障壁性導電層410設置於電極層409之上表面。障壁性導電層410於Y方向上延伸，且作為上層位元線UBL之一部分發揮功能。障壁性導電層410例如包含氮化鎢(WN)等。
導電層411設置於障壁性導電層410之上表面。導電層411於Y方向上延伸，且作為上層位元線UBL之一部分發揮功能。導電層411例如包含鎢(W)等。
再者，例如，如圖6所示，於記憶體層400之構成之Y方向之側面，設置有障壁性絕緣層421、及設置於該等構成之間之絕緣層422。障壁性絕緣層421包含氮化矽(SiN)等。絕緣層422例如包含氧化矽(SiO2 )等。
又，例如，如圖5所示，於記憶體層400之構成之X方向之側面，設置有障壁性絕緣層424、及設置於該等構成之間之絕緣層425。障壁性絕緣層424及絕緣層425於Y方向上延伸。障壁性絕緣層424包含氮化矽(SiN)等。絕緣層425例如包含氧化矽(SiO2 )等。
[絕緣層之構成]  圖8係沿著C-C´線切斷圖6所示之構造並自箭頭方向觀察得到之模式性剖視圖。圖9係沿著D-D´線切斷圖5所示之構造並自箭頭方向觀察得到之模式性剖視圖。
如圖8所示，於隔開特定間隔而於X方向上排列之各硫族元素層307(VR)之Y方向之側面，設置有於X方向上延伸之障壁性絕緣層324。於Y方向上相鄰之障壁性絕緣層324彼此之間，設置有於X方向上延伸之絕緣層325。結果，於下層記憶體墊LMM，隔開特定間隔而於X方向上排列且包含硫族元素層307(VR)之各記憶胞LMC中，於各記憶胞LMC之Y方向之側面，設置有於X方向上延伸之障壁性絕緣層324，於障壁性絕緣層324彼此之間設置有於X方向上延伸之絕緣層325。
如圖9所示，於隔開特定間隔而於Y方向上排列之各硫族元素層407(VR)之X方向之側面，設置有於Y方向上延伸之障壁性絕緣層424。於X方向上相鄰之障壁性絕緣層424彼此之間，設置有於Y方向上延伸之絕緣層425。結果，於上層記憶體墊UMM，隔開特定間隔而於Y方向上排列且包含硫族元素層407(VR)之各記憶胞UMC中，於各記憶胞UMC之X方向之側面，設置有於Y方向上延伸之障壁性絕緣層424，於障壁性絕緣層424彼此之間設置有於Y方向上延伸之絕緣層425。
[記憶胞之電流-電壓特性]  圖10係表示本實施形態之半導體記憶裝置之記憶胞LMC、UMC之電流-電壓特性之模式性曲線圖。橫軸表示相對於記憶胞LMC、UMC之陰極EC 之陽極EA 之電壓即胞電壓Vcell。縱軸以對數軸表示記憶胞LMC、UMC中流動之胞電流Icell。
於胞電流Icell小於特定電流值I1 之範圍內，相應於胞電流Icell之增大，胞電壓Vcell單調增大。於胞電流Icell達到電流值I1 之時間點，低電阻狀態之記憶胞LMC、UMC之胞電壓Vcell達到電壓V1 。又，高電阻狀態之記憶胞LMC、UMC之胞電壓Vcell達到電壓V2 。電壓V2 大於電壓V1 。
於胞電流Icell大於電流值I1 且小於電流值I2 之範圍內，相應於胞電流Icell之增大，胞電壓Vcell單調減少。該範圍內，高電阻狀態之記憶胞LMC、UMC之胞電壓Vcell大於低電阻狀態之記憶胞LMC、UMC之胞電壓Vcell。
於胞電流Icell大於電流值I2 且小於電流值I3 之範圍內，相應於胞電流Icell之增大，胞電壓Vcell暫時減少，然後增大。該範圍內，相應於胞電流Icell之增大，高電阻狀態之記憶胞LMC、UMC之胞電壓Vcell急劇減少，變成與低電阻狀態之記憶胞LMC、UMC之胞電壓Vcell相同程度。
於胞電流Icell大於電流值I3 之範圍內，相應於胞電流Icell之增大，胞電壓Vcell暫時減少，然後增大。
該狀態下使胞電流Icell快速減少至小於電流值I1 之大小時，硫族元素層307、407變成高電阻狀態。又，將胞電流Icell於一定以上之時間內維持為電流值I2 與電流值I3 中間之電流，然後使胞電流Icell減少至小於電流值I1 之大小時，硫族元素層307、407變成低電阻狀態。
執行讀出動作時，例如，將胞電壓Vcell作為大於電壓V1 且小於電壓V2 之讀出電壓Vread，並檢測該狀態下之胞電流Icell是否大於閾值。閾值電流例如可設為電流值I1 以上。
執行寫入動作時，例如，首先，將胞電壓Vcell調整為大於電壓V2 之寫入電壓Vwrite。然後，期望使記憶胞LMC、UMC變成高電阻狀態時，例如於特定時間內使胞電壓Vcell減少至0 V。另一方面，期望使記憶胞LMC、UMC變成低電阻狀態時，例如花費一定以上之時間使胞電壓Vcell變成0 V。
[寫入動作之控制]  其次，參照圖11～圖15，說明本實施形態之半導體記憶裝置中對選擇之記憶胞執行寫入動作時之控制動作。
圖11係與本實施形態之半導體記憶裝置之記憶胞陣列MCA中之下層記憶體墊LMM之一部分平面對應之模式圖。圖12係用於說明對下層記憶體墊LMM中之記憶胞LMC執行之寫入動作之模式性電壓波形圖。圖13係與本實施形態之半導體記憶裝置之記憶胞陣列MCA中之上層記憶體墊UMM之平面對應之模式圖。圖14係用於說明對上層記憶體墊UMM中之記憶胞UMC執行之寫入動作之模式性電壓波形圖。圖15係表示本實施形態之半導體記憶裝置之記憶胞LMC、UMC之寫入動作時之電壓-電流特性之模式性曲線圖。
[下層記憶體墊LMM之寫入動作]  首先，參照圖11及圖12，說明對下層記憶體墊LMM中之記憶胞LMC執行之寫入動作。再者，圖11及圖12中，對各字元線WL、各下層位元線LBL及各記憶胞LMC附加了「數字符號」，該等數字符號用於針對被選擇之記憶胞而明確各字元線WL、各下層位元線LBL及各記憶胞LMC之位置關係，並不表示特定之、固定之字元線WL、下層位元線LBL及記憶胞LMC。
對下層記憶體墊LMM中之記憶胞執行寫入動作時，基於控制電路16(參照圖1)之控制，電源電路15(參照圖1)輸出如下所示之電壓。
輸出寫入電壓Vw作為選擇字元線用之高電壓側之電壓Vp。輸出電壓Vw/2作為非選擇字元線用之電壓VUX。
輸出電壓0作為選擇位元線用之低電壓側之電壓Vn。輸出電壓Vw/2作為非選擇位元線用之電壓VUB。輸出非選擇位元線用之電壓VNB作為電壓(Vw/2)+α。再者，例如，α之值小於(Vw/2)之值。
如圖11所示對選擇記憶胞LMC33執行寫入動作時，列解碼器12(參照圖1)基於控制電路16(參照圖1)之控制及上位塊解碼器14(參照圖1)供給之列位址，以圖12所示之時序，向各字元線WL供給(傳輸)各電壓。又，行解碼器13(參照圖1)基於控制電路16(參照圖1)之控制及上位塊解碼器14(參照圖1)供給之行位址，以圖12所示之時序，向各位元線LBL供給(傳輸)各電壓。
於圖12所示之例中，時序t101～時序t102期間，向字元線WL1～WL5、位元線LBL1～LBL5及未圖示之上層位元線UBL均供給電壓Vw/2。
又，於圖12所示之例中，時序t102～時序t103期間，向於X方向上與選擇位元線LBL3相鄰之非選擇位元線LBL2、LBL4供給電壓(Vw/2)+α。向其它線供給之電壓與時序t101～時序t102期間之電壓相同。
又，於圖12所示之例中，時序t103～時序t104期間，向選擇字元線WL3供給電壓Vw，向選擇位元線LBL3供給電壓0。向其它線供給之電壓與時序t102～時序t103期間之電壓相同。
又，於圖12所示之例中，時序t104～時序t105期間，向選擇字元線WL3供給電壓Vw/2，向選擇位元線LBL3輸出電壓Vw/2。向其它線供給之電壓與時序t103～時序t104期間之電壓相同。
又，於圖12所示之例中，時序t105之後，向字元線WL1～WL5、位元線LBL1～LBL5及未圖示之上層位元線UBL均供給電壓0。
時序t103～時序t104期間，如上所述供給電壓時，即向選擇字元線WL3供給電壓Vw、向非選擇字元線WL1、WL2、WL4、WL5供給電壓(Vw/2)、向選擇位元線LBL3供給電壓0、向於X方向上與選擇位元線LBL3相鄰之非選擇位元線LBL2、LBL4供給電壓(Vw/2)+α、向非選擇位元線LB1、LB5供給電壓(Vw/2)時，將施加給各記憶胞LMC11～LMC55之電壓示於圖11。針對該等施加電壓，說明各記憶胞LMC之狀態時，如以下(1)～(3)所示。
(1)向選擇記憶胞LMC33施加電壓Vw。因此，選擇記憶胞LMC33中，硫族元素層304(非線性元件NO)流動大電流，硫族元素層307(可變電阻元件VR)之相變區域熔融或結晶化。因此，時序t104之後，藉由快速減少施加於選擇記憶胞LMC33之電壓、即快速減少硫族元素層307(可變電阻元件VR)之溫度，硫族元素層307(可變電阻元件VR)之相變區域變成非晶狀態(重置狀態：高電阻狀態)。又，時序t104之後，藉由減少硫族元素層307(可變電阻元件VR)之溫度，硫族元素層307(可變電阻元件VR)之相變區域變成結晶狀態(設置狀態：低電阻狀態)。
(2)非選擇記憶胞中，向非選擇記憶胞LMC32、LMC34以外之非選擇記憶胞，施加電壓Vw/2、電壓0或電壓-α。即，向非選擇記憶胞中除了記憶胞LMC32、LMC34以外之非選擇記憶胞，施加電壓Vw/2以下之電壓。因此，非選擇記憶胞中除了記憶胞LMC32、LMC34以外之非選擇記憶胞不會流動大電流。因此，非選擇記憶胞LMC32、LMC34以外之非選擇記憶胞之狀態不會發生變化。
(3)非選擇記憶胞中，向隔開特定間隔而於X方向上與選擇記憶胞LMC33相鄰之非選擇記憶胞LMC32、LMC34，施加較電壓Vw/2小之電壓(Vw/2)-α。如此，由於向非選擇記憶胞LMC32、LMC34施加較電壓Vw/2小之電壓(Vw/2)-α，因此非選擇記憶胞LMC32、LMC34中不會流動大電流。因此，非選擇記憶胞LMC32、LMC34之狀態不會發生變化。參照圖15，稍後敍述如此僅向非選擇記憶胞中之非選擇記憶胞LMC32、LMC34施加較電壓Vw/2小之電壓(Vw/2)-α之理由。
再者，圖11及圖12所示之方法僅為例示，具體方法可適當地進行調整。例如，亦能向選擇字元線WL3供給電壓Vw/2，向選擇位元線LBL3供給電壓-Vw/2，向非選擇字元線WL1、WL2、WL4、WL5及非選擇位元線LBL1、LBL5供給電壓0 V，向非選擇位元線LBL2、LBL4供給電壓α。
[上層記憶體墊UMM之寫入動作]  其次，參照圖13及圖14，說明對上層記憶體墊UMM中之記憶胞UMC執行之寫入動作。再者，圖13及圖14中，對各字元線WL、各上層位元線UBL及各記憶胞UMC附加了「數字符號」，該等數字符號用於針對選擇之記憶胞明確各字元線WL、各上層位元線UBL及各記憶胞UMC之位置關係，並不表示特定之、固定之字元線WL、上層位元線UBL、及記憶胞UMC。
對上層記憶體墊UMM中之記憶胞執行寫入動作時，基於控制電路16(參照圖1)之控制，電源電路15(參照圖1)輸出如下所示之電壓。
輸出寫入電壓Vw作為選擇字元線用之高電壓側之電壓Vp。輸出電壓Vw/2作為非選擇字元線用之電壓VUX。輸出電壓(Vw/2)-α作為非選擇字元線用之電壓VNX。再者，例如，α之值小於(Vw/2)之值。
輸出電壓0作為選擇位元線用之低電壓側之電壓Vn。輸出電壓Vw/2作為非選擇位元線用之電壓VUB。
對圖13所示之選擇記憶胞UMC33執行寫入動作時，列解碼器12(參照圖1)基於控制電路16(參照圖1)之控制及上位塊解碼器14(參照圖1)供給之列位址，以圖14所示之時序，向各字元線WL供給(傳輸)各電壓。又，行解碼器13(參照圖1)基於控制電路16(參照圖1)之控制及上位塊解碼器14(參照圖1)供給之行位址，以圖14所示之時序，向各位元線UBL供給(傳輸)各電壓。
於圖14所示之例中，時序t201～時序t202期間，向字元線WL1～WL5、位元線UBL1～UBL5及未圖示之下層位元線LBL均供給電壓Vw/2。
又，於圖14所示之例中，時序t202～時序t203期間，向於Y方向上與選擇字元線WL3相鄰之非選擇字元線WL2、WL4供給電壓(Vw/2)-α。向其它線供給之電壓與時序t201～時序t202期間之電壓相同。
又，於圖14所示之例中，時序t203～時序t204期間，向選擇字元線WL3供給電壓Vw，向選擇位元線UBL3供給電壓0。向其它線供給之電壓與時序t202～時序t203期間之電壓相同。
又，於圖14所示之例中，時序t204～時序t205期間，向選擇字元線WL3供給電壓Vw/2，向選擇位元線LBL3輸出電壓Vw/2。向其它線供給之電壓與時序t203～時序t204期間之電壓相同。
又，於圖14所示之例中，時序t205之後之期間，向字元線WL1～WL5、位元線UBL1～UBL5及未圖示之下層位元線LBL均供給電壓0。
時序t203～時序t204期間，如上述般供給電壓時、即向選擇字元線WL3供給電壓Vw、向於Y方向上與選擇字元線WL3相鄰之非選擇字元線WL2、WL4施加電壓(Vw/2)-α、向非選擇字元線WL1、WL5供給電壓(Vw/2)，向選擇位元線UBL3供給電壓0、向非選擇位元線UB1、UB2、UB4、UB5供給電壓(Vw/2)時，將施加於各記憶胞UMC11～UMC55之電壓示於圖13。針對該等施加電壓說明各記憶胞UMC之狀態時，如以下(4)～(6)所示。
(4)選擇記憶胞UMC33被施加電壓Vw。因此，選擇記憶胞UMC33中，硫族元素層404(非線性元件NO)流動大電流，族元素層407(可變電阻元件VR)之相變區域熔融或結晶化。因此，於時序t204之後，藉由快速減少施加於選擇記憶胞UMC33之電壓、即快速減少硫族元素層407(可變電阻元件VR)之溫度，硫族元素層407(可變電阻元件VR)之相變區域變成非晶狀態(重置狀態：高電阻狀態)。又，於時序t204之後，藉由減少硫族元素層407(可變電阻元件VR)之溫度，可硫族元素層407(可變電阻元件VR)之相變區域變成結晶狀態(設置狀態：低電阻狀態)。
(5)非選擇記憶胞中，向非選擇記憶胞UMC23、UMC43以外之非選擇記憶胞施加電壓Vw/2、電壓0或電壓-α。即，向非選擇記憶胞中除了記憶胞UMC23、UMC43以外之非選擇記憶胞，施加電壓Vw/2以下之電壓。因此，非選擇記憶胞中除了記憶胞UMC23、UMC43以外之非選擇記憶胞不會流動大電流。因此，非選擇記憶胞UMC23、UMC43以外之非選擇記憶胞之狀態不會發生變化。
(6)非選擇記憶胞中，向隔開特定間隔而於Y方向上與選擇記憶胞UMC33相鄰之非選擇記憶胞UMC23、UMC43，施加較電壓Vw/2小之電壓(Vw/2)-α。如此，向非選擇記憶胞UMC23、UMC43施加較電壓Vw/2小之電壓(Vw/2)-α，因此非選擇記憶胞UMC23、UMC43不會流動大電流。因此，非選擇記憶胞UMC23、UMC43之狀態不會發生變化。如此，非選擇記憶胞中，參照圖15稍後敍述僅對非選擇記憶胞UMC23、UMC43施加較電壓Vw/2小之電壓(Vw/2)-α之理由。
再者，圖13及圖14所示之方法僅為例示，具體方法可適當地進行調整。例如，亦能向選擇字元線WL3供給電壓Vw/2，向選擇位元線UBL3供給電壓-Vw/2，向非選擇字元線WL1、WL5及非選擇位元線UBL1、UBL2、UBL4、UBL5供給電壓0 V，向非選擇字元線WL2、WL4供給電壓-α。
[寫入動作時之記憶胞之動作等]  此處，參照圖15，來說明寫入動作時之記憶胞LMC、UMC之動作狀態、及寫入電壓Vw。圖15中，橫軸表示與記憶胞LMC、UMC之陰極EC 相對之陽極EA 之電壓即胞電壓Vcell。縱軸以對數軸表示記憶胞LMC、UMC中流動之胞電流Icell。實線表示記憶胞LMC、UMC之溫度小於特定溫度時之特性。虛線表示記憶胞LMC、UMC被加熱且其溫度達到特定溫度以上時之特性。
如圖15所示，將施加於記憶胞LMC、UMC之胞電壓Vcell設為寫入電壓Vw時，記憶胞LMC、UMC流動大電流，硫族元素層307、407(VR)中之相變區域熔融或結晶化。
記憶胞LMC、UMC於其溫度小於特定溫度時，如圖15之實線所示，電壓V2 (圖10)大於電壓Vw/2。因此，當施加電壓為Vw/2時，胞電流Icell不會達到電流值I1 (圖10)，記憶胞LMC、UMC不會流動大電流。因此，記憶胞LMC、UMC之狀態不會發生變化。
另一方面，記憶胞LMC、UMC之溫度達到特定溫度以上時，如圖15之虛線所示，電壓V2 (圖10)變得較電壓Vw/2小。因此，即使施加於記憶胞LMC、UMC之電壓為Vw/2，由於胞電流Icell達到了電流值I1 (圖10)，記憶胞LMC、UMC流動大電流。因此，記憶胞LMC、UMC之狀態發生變化。
然而，記憶胞LMC、UMC之溫度達到特定溫度以上，變成圖15之虛線所示之特性時，只要施加於記憶胞LMC、UMC之電壓為Vw/2-α，則記憶胞LMC、UMC不會流動大電流，其狀態不會發生變化。
此處，如下所示，說明當選擇記憶胞之溫度上升時，與選擇記憶胞相鄰之非選擇記憶胞之溫度變成特定溫度以上之一個原因。即，選擇記憶胞中流動電流，則該選擇記憶胞之溫度上升。選擇記憶胞之熱會傳遞至與該選擇記憶胞相鄰之記憶胞，並達到特定溫度以上。
更具體而言，分為下層記憶體墊LMM中之記憶胞LMC、與上層記憶體墊UMM中之記憶胞UMC之情形來進行說明。
下層記憶體墊LMM中之記憶胞LMC中，例如，如圖11所示，對選擇記憶胞LMC33執行寫入動作時其溫度上升，隔開特定間隔而於X方向上與選擇記憶胞LMC33相鄰之非選擇記憶胞LMC32、LMC34之溫度會上升，並達到特定溫度以上。
參照圖8來說明其理由。如圖8所示，於下層記憶體墊LMM中，隔開特定間隔而於X方向上排列之各記憶胞LMC(硫族元素層307(VR))中，各記憶胞LMC之Y方向之側面設置有向X方向延伸之障壁性絕緣層324及絕緣層325。因此，根據模擬驗證之結果，可知圖11之選擇記憶胞LMC33之熱會經由該等障壁性絕緣層324及絕緣層325而傳遞至非選擇記憶胞LMC32、LMC34，非選擇記憶胞LMC32、LMC34之溫度上升。
尤其係，根據模擬驗證之結果，可知障壁性絕緣層324接觸複數個記憶胞LMC之側面，而且其材料氮化矽(SiN)之導熱率高於絕緣層325之材料氧化矽(SiO2 )，因此，障壁性絕緣層324會傳遞較絕緣層325更多之熱。
如上所述，隔開特定間隔而於X方向上與選擇記憶胞LMC33相鄰之非選擇記憶胞LMC32、LMC34之溫度會上升，並達到特定溫度以上。因此，本實施形態中，藉由向非選擇記憶胞LMC32、LMC34施加較電壓Vw/2小之電壓(Vw/2)-α，來抑制非選擇記憶胞LMC32、LMC34之狀態變化。即，即使非選擇記憶胞LMC32、LMC34之溫度達到特定溫度以上，其特性變成圖15之虛線所示之特性，由於施加電壓為電壓(Vw/2)-α，因此非選擇記憶胞LMC32、LMC34不會流動大電流，其狀態不會發生變化。
上層記憶體墊UMM中之記憶胞UMC中，例如，如圖13所示，對選擇記憶胞UMC33執行寫入動作時其溫度上升，隔開特定間隔而於Y方向上與選擇記憶胞UMC33相鄰之非選擇記憶胞UMC23、UMC43之溫度會上升，並達到特定溫度以上。
參照圖9來說明其理由。如圖9所示，上層記憶體墊UMM中，於隔開特定間隔而於Y方向上排列之各記憶胞UMC(硫族元素層407(VR))中，各記憶胞UMC之X方向之側面設置有向Y方向延伸之障壁性絕緣層424及絕緣層425。因此，根據模擬驗證之結果，可知圖13之選擇記憶胞UMC33之熱會經由該等障壁性絕緣層424及絕緣層425而傳遞至非選擇記憶胞UMC23、UMC43，非選擇記憶胞UMC23、UMC43之溫度上升。
尤其係，根據模擬驗證之結果，可知障壁性絕緣層424接觸複數個記憶胞UMC之側面，而且其材料氮化矽(SiN)之導熱率高於絕緣層425之材料氧化矽(SiO2 )，因此障壁性絕緣層424會傳遞較絕緣層425更多之熱。
如上所述，隔開特定間隔而於Y方向上與選擇記憶胞UMC33相鄰之非選擇記憶胞UMC23、UMC43之溫度上升，並達到特定溫度以上。因此，本實施形態中，藉由向非選擇記憶胞UMC23、UMC43施加較電壓Vw/2小之電壓(Vw/2)-α，來抑制非選擇記憶胞UMC23、UMC43之狀態變化。即，即使非選擇記憶胞UMC23、UMC43之溫度達到特定溫度以上，其特性變成圖15之虛線所示之特性，由於施加電壓為電壓(Vw/2)-α，因此非選擇記憶胞UC23、UMC43不會流動大電流，其狀態不會發生變化。
[第2實施形態]  其次，參照圖16～圖18，來說明第2實施形態之半導體記憶裝置。再者，關於與第1實施形態相同構成及相同功能之部分省略說明，僅說明第2實施形態特有之部分。
圖16係與本實施形態之半導體記憶裝置之記憶胞陣列MCA中下層記憶體墊LMM之一部分平面對應之模式圖。圖17係與本實施形態之半導體記憶裝置之記憶胞陣列MCA中上層記憶體墊UMM之一部分平面對應之模式圖。再者，於圖16及圖17中，對各字元線WL、各位元線LBL、UBL及各記憶胞LMC、UMC附加了「數字符號」，該等數字符號用於針對被選擇之記憶胞來明確各字元線WL、各位元線LBL、UBL及各記憶胞LMC、UMC之位置關係，並不表示特定之、固定之字元線WL、位元線LBL、UBL及記憶胞LMC、UMC。
圖18係表示對本實施形態之半導體記憶裝置之記憶胞LMC、UMC執行寫入動作時之電壓-電流特性之模式性曲線圖。圖18中，橫軸表示記憶胞LMC、UMC之陰極EC -陽極EA 間之電壓差即胞電壓Vcell。縱軸以對數軸表示記憶胞LMC、UMC中流動之胞電流Icell。又，圖18中，實線表示記憶胞LMC、UMC之溫度小於特定溫度時之特性。虛線及一點鏈線表示記憶胞LMC、UMC被加熱且其溫度達到特定溫度以上時之特性。再者，相對於虛線之特性，一點鏈線之特性表示記憶胞LMC、UMC之溫度較低之狀態時之特性。
[下層記憶體墊LMM之寫入動作]  首先，說明對下層記憶體墊LMM中之記憶胞LMC執行寫入動作時之狀態。
於上述第1實施形態中，例如，如圖11所示，對下層記憶體墊LMM之記憶胞LMC33執行寫入動作之情形時，向與選擇記憶胞LMC33隔開特定間隔而於X方向上排列之非選擇記憶胞LMC32、LMC34施加之電壓設為小於電壓(Vw/2)之電壓(Vw/2)-α。
於第2實施形態中，進一步使施加於非選擇記憶胞LMC31、LMC35之電壓設為小於電壓(Vw/2)且大於電壓(Vw/2)-α之電壓(Vw/2)-β。再者，β＜α。
圖16中，表示於第2實施形態中，對選擇記憶胞LMC33執行寫入動作時，供給至各字元線WL0～WL6、各位元線LBL0～LBL6之電壓、及施加於各記憶胞LMC00～LMC66之電壓。恰好相當於圖12中時序t103～時序t104期間之電壓狀態。
如圖16所示，於第2實施形態中，向選擇字元線WL3供給電壓Vw，向非選擇字元線WL0、WL1、WL2、WL4、WL5、WL6供給電壓(Vw/2)，向選擇位元線LBL3供給電壓0，向於X方向上與選擇位元線LBL3相鄰之非選擇位元線LBL2、LBL4供給電壓(Vw/2)+α，向於X方向上與非選擇位元線LBL2、LBL4相鄰之非選擇位元線LB1、LB5供給電壓(Vw/2)+β，向非選擇位元線LB0、LB6供給電壓(Vw/2)。由此，施加於各記憶胞LMC00～LMC66之電壓變得如圖16所示。針對該等施加電壓說明各記憶胞LMC之狀態時，乃如以下(11)～(14)所示。
(11)向選擇記憶胞LMC33施加電壓Vw。因此，選擇記憶胞LMC33中，硫族元素層304(非線性元件NO)流動大電流，硫族元素層307(可變電阻元件VR)之相變區域熔融或結晶化。
(12)非選擇記憶胞中，向非選擇記憶胞LMC31、LMC32、LMC34、LMC35以外之非選擇記憶胞，施加電壓Vw/2、電壓0、電壓-α或電壓-β。即，向非選擇記憶胞中除了非選擇記憶胞LMC31、LMC32、LMC34、LMC35以外之非選擇記憶胞，施加電壓Vw/2以下之電壓。因此，非選擇記憶胞中除了記憶胞LMC31、LMC32、LMC34、LMC35以外之非選擇記憶胞不流動大電流。因此，非選擇記憶胞LMC31、LMC32、LMC34、LMC35以外之非選擇記憶胞之狀態不會發生變化。
(13)非選擇記憶胞中，向隔開特定間隔而於X方向上與選擇記憶胞LMC33相鄰之非選擇記憶胞LMC32、LMC34施加較電壓Vw/2小之電壓(Vw/2)-α。如此，向非選擇記憶胞LMC32、LMC34施加較電壓Vw/2小之電壓(Vw/2)-α，因此非選擇記憶胞LMC32、LMC34不流動大電流。因此，非選擇記憶胞LMC32、LMC34之狀態不會發生變化(參照圖18之虛線之特性)。
(14)非選擇記憶胞中，向隔開特定間隔而於X方向上與非選擇記憶胞LMC32、LMC34相鄰之非選擇記憶胞LMC31、LMC35，施加小於電壓(Vw/2)且大於電壓(Vw/2)-α之電壓(Vw/2)-β。因此，非選擇記憶胞LMC31、LMC35不流動大電流。因此，非選擇記憶胞LMC31、LMC35之狀態不會發生變化(參照圖18之一點鏈線之特性)。
即，選擇記憶胞LMC33通電而被加熱時，熱會經由於X方向延伸之障壁性絕緣層324及絕緣層325(參照圖8)傳遞至非選擇記憶胞LMC32、LMC34，進而傳遞至非選擇記憶胞LMC31、LMC35。此時，非選擇記憶胞LMC31、LMC35與選擇記憶胞LMC33之間之距離大於非選擇記憶胞LMC32、LMC34與選擇記憶胞LMC33之間之距離。因此，非選擇記憶胞LMC31、LMC35之溫度低於非選擇記憶胞LMC32、LMC34之溫度。
因此，非選擇記憶胞LMC31、LMC35之電壓-電流特性於圖18中為一點鏈線所示之特性。結果，藉由向非選擇記憶胞LMC31、LMC35施加小於電壓(Vw/2)且大於電壓(Vw/2)-α之電壓(Vw/2)-β，非選擇記憶胞LMC31、LMC35不流動大電流。因此，非選擇記憶胞LMC31、LMC35之狀態不會發生變化。
再者，圖16所示之方法僅為例示，具體方法可適當地進行調整。例如，亦能向選擇字元線WL3供給電壓Vw/2，向選擇位元線LBL3供給電壓-Vw/2，向非選擇字元線WL0～WL2、WL4～WL6及非選擇位元線LBL0、LBL6供給電壓0 V，向非選擇位元線LBL1、LBL5供給電壓β，向非選擇位元線LBL2、LBL4供給電壓α。
[上層記憶體墊UMM之寫入動作]  其次，說明對上層記憶體墊UMM中之記憶胞UMC執行寫入動作時之狀態。
上述第1實施形態中，例如，如圖13所示，對上層記憶體墊UMM之記憶胞UMC33執行寫入動作時，向與選擇記憶胞UMC33隔開特定間隔而於Y方向上排列之非選擇記憶胞UMC23、UMC43施加之電壓為較電壓(Vw/2)小之電壓(Vw/2)-α。
第2實施形態中，進而使施加於非選擇記憶胞UMC13、UMC53之電壓設為小於電壓(Vw/2)且大於電壓(Vw/2)-α之電壓(Vw/2)-β。再者，β＜α。
圖17中，表示於第2實施形態中對選擇記憶胞UMC33執行寫入動作時，供給至各字元線WL0～WL6、各位元線UBL0～UBL6之電壓、及施加於各記憶胞UMC00～UMC66之電壓。恰好相當於圖14中時序t203～時序t204期間之電壓狀態。
如圖17所示，第2實施形態中，向選擇字元線WL3供給電壓Vw，向於Y方向上與選擇字元線WL3相鄰之非選擇字元線WL2、WL4供給電壓(Vw/2)-α，向於Y方向上與非選擇字元線WL2、WL4相鄰之非選擇字元線WL1、WL5供給電壓(Vw/2)-β，向非選擇字元線WL0、WL6供給電壓(Vw/2)，向選擇位元線UBL3供給電壓0，向非選擇位元線UBL0、UBL1、UBL2、UBL4、UBL5、UBL6供給電壓(Vw/2)。由此，施加於各記憶胞UMC00～UMC66之電壓變得如圖17所示。針對該等施加電壓，說明各記憶胞UMC之狀態時，如以下(15)～(18)所示。
(15)向選擇記憶胞UMC33施加電壓Vw。因此，選擇記憶胞UMC33中，硫族元素層404(非線性元件NO)流動大電流，硫族元素層407(可變電阻元件VR)之相變區域熔融或結晶化。
(16)非選擇記憶胞中，向除了非選擇記憶胞UMC13、UMC23、UMC43、UMC53以外之非選擇記憶胞，施加電壓Vw/2、電壓0、電壓-α或電壓-β。即，向非選擇記憶胞中除了非選擇記憶胞UMC13、UMC23、UMC43、UMC53以外之非選擇記憶胞，施加電壓Vw/2以下之電壓。因此，非選擇記憶胞中除了非選擇記憶胞UMC13、UMC23、UMC43、UMC53以外之非選擇記憶胞不流動大電流。因此，非選擇記憶胞UMC13、UMC23、UMC43、UMC53以外之非選擇記憶胞之狀態不會發生變化。
(17)非選擇記憶胞中，向隔開特定間隔而於Y方向上與選擇記憶胞UMC33相鄰之非選擇記憶胞UMC23、UMC43，施加小於電壓Vw/2之電壓(Vw/2)-α。如此，向非選擇記憶胞UMC23、UMC43施加較電壓Vw/2小之電壓(Vw/2)-α，因此非選擇記憶胞UMC23、UMC43不流動大電流。因此，非選擇記憶胞UMC23、UMC43之狀態不會發生變化(參照圖18之虛線之特性)。
(18)非選擇記憶胞中，向隔開特定間隔而於Y方向上與非選擇記憶胞UMC23、UMC43相鄰之非選擇記憶胞UMC13、UMC53，施加小於電壓(Vw/2)且大於電壓(Vw/2)-α之電壓(Vw/2)-β。因此，非選擇記憶胞UMC13、UMC53不流動大電流。因此，非選擇記憶胞UMC13、UMC53之狀態不會發生變化(參照圖18之一點鏈線之特性)。
即，選擇記憶胞UMC33通電而被加熱時，熱經由於Y方向延伸之障壁性絕緣層424及絕緣層425(參照圖9)傳遞至非選擇記憶胞UMC23、UMC43，進而傳遞至非選擇記憶胞UMC13、UMC53。此時，非選擇記憶胞UMC13、UMC53與選擇記憶胞UMC33之間之距離大於非選擇記憶胞UMC23、UMC43與選擇記憶胞UMC33之間之距離。因此，非選擇記憶胞UMC13、UMC53之溫度低於非選擇記憶胞UMC23、UMC43之溫度。
因此，非選擇記憶胞UMC13、UMC53之電壓-電流特性於圖18中變成一點鏈線所示之特性。結果，藉由向非選擇記憶胞UMC13、UMC53施加小於電壓(Vw/2)且大於電壓(Vw/2)-α之電壓(Vw/2)-β，非選擇記憶胞UMC13、UMC53不流動大電流。因此，非選擇記憶胞UMC13、UMC53之狀態不會發生變化。
再者，圖17所示之方法僅為例示，具體方法可適當地進行調整。例如，亦能向選擇字元線WL3供給電壓Vw/2，向選擇位元線UBL3供給電壓-Vw/2，向非選擇字元線WL0、WL6及非選擇位元線UBL0～UBL2、UBL4～UBL6供給電壓0 V，向非選擇字元線WL1、WL5供給電壓-β，向非選擇字元線WL2、WL4供給電壓-α。
[製造方法]  其次，參照圖19～圖35，說明本實施形態之半導體記憶裝置之製造方法。圖19～圖22、及圖32～圖35係與圖5對應之模式性剖視圖。圖23～圖31係與圖6對應之模式性剖視圖。再者，為了便於說明，圖19～圖35中，有時將一部分構成省略。
製造本實施形態之半導體記憶裝置時，例如於半導體晶圓上形成周邊電路PC。接著，例如，形成用於將該周邊電路PC連接於記憶胞陣列MCA之配線層200(圖5)等。
其次，例如，如圖19所示，於絕緣層204之上表面形成積層體，該積層體包含：導電層301A，形成導電層301；障壁性導電層302A，形成障壁性導電層302；電極層303A，形成電極層303；硫族元素層304A，形成硫族元素層304；電極層305A，形成電極層305；障壁性導電層306A，形成障壁性導電層306；硫族元素層307A(可變電阻層)，形成硫族元素層307；障壁性導電層308A，形成障壁性導電層308；電極層309A，形成電極層309；以及氮化矽(SiN)等硬質遮罩層501。該工序例如藉由濺鍍等PVD(Physical Vapor Deposition)等進行。
其次，例如，如圖20所示，執行於X方向上分割上述積層體之工序。藉由該工序，硬質遮罩層501之一部分被除去而於X方向上被分割，形成線與間隙之圖案。
又，藉由該工序，沿著硬質遮罩層501上形成之圖案，於X方向上分割導電層301A、障壁性導電層302A、電極層303A、硫族元素層304A、電極層305A、障壁性導電層306A、硫族元素層307A、障壁性導電層308A、及電極層309A。再者，該工序例如藉由RIE等各向異性蝕刻等而進行。
其次，例如，如圖21所示，於絕緣層204之上表面、硬質遮罩層501之上表面、以及導電層301A、障壁性導電層302A、電極層303A、硫族元素層304A、電極層305A、障壁性導電層306A、硫族元素層307A、障壁性導電層308A、及電極層309A之X方向之側面，形成障壁性絕緣層321。又，形成絕緣層322。絕緣層322例如藉由以旋塗等手段於晶圓上塗佈聚矽氮烷等，並進行熱處理等而形成。
其次，例如，如圖22及圖23所示，將硬質遮罩層501之一部分除去而露出電極層309A之上表面。該工序例如藉由CMP(Chemical Mechanical Polishing)等進行。
其次，例如，如圖24所示，於電極層309A之上表面形成積層體，該積層體包含：障壁性導電層310A，形成障壁性導電層310；導電層311A，形成導電層311；以及氮化矽(SiN)等硬質遮罩層511。該工序例如藉由濺鍍等PVD等進行。
其次，例如，如圖25所示，進行於Y方向上分割上述積層體之工序。藉由該工序，硬質遮罩層511於Y方向上被分割，形成線與間隙之圖案。
又，藉由該工序，沿著硬質遮罩層511上形成之圖案，於Y方向上分割電極層303A、硫族元素層304A、電極層305A、障壁性導電層306A、硫族元素層307A、障壁性導電層308A、電極層309A、障壁性導電層310A、及導電層311A。再者，該工序例如藉由RIE等各向異性蝕刻等而進行。
其次，例如，如圖26所示，於障壁性導電層302A及絕緣層323之上表面、硬質遮罩層511之上表面、以及電極層303A、硫族元素層304A、電極層305A、障壁性導電層306A、硫族元素層307A、障壁性導電層308A、電極層309A、障壁性導電層310A、導電層311A、及硬質遮罩層511之Y方向之側面，形成障壁性絕緣層324。又，形成絕緣層325。絕緣層325例如藉由以旋塗等手段於晶圓上塗佈聚矽氮烷等，並進行熱處理等而形成。
根據圖26可知，障壁性絕緣層324及絕緣層325於X方向上延伸(參照圖8)。
其次，將絕緣層325之一部分除去而露出硬質遮罩層511之上表面。該工序例如藉由以硬質遮罩層511為終止層之CMP等平坦化處理而進行。
其次，例如，如圖27所示，將硬質遮罩層511之一部分而露出導電層311A之上表面。該工序例如藉由CMP或濕式蝕刻等而進行。
其次，例如，如圖28所示，於導電層311A及絕緣層325之上表面形成積層體，該積層體包含：導電層401A，其形成導電層401；障壁性導電層402A，其形成障壁性導電層402；電極層403A，其形成電極層403；硫族元素層404A，其形成硫族元素層404；電極層405A，其形成電極層405；障壁性導電層406A，其形成障壁性導電層406；硫族元素層407A(可變電阻層)，其形成硫族元素層407；障壁性導電層408A，其形成障壁性導電層408；電極層409A，其形成電極層409；以及氮化矽(SiN)等硬質遮罩層521。該工序例如藉由濺鍍等PVD等而進行。
其次，例如，如圖29所示，進行於Y方向上分割上述積層體之工序。藉由該工序，硬質遮罩層521於Y方向上被分割，形成線與間隙之圖案。
又，藉由該工序，沿著硬質遮罩層521上形成之圖案，於Y方向上分割導電層401A、障壁性導電層402A、電極層403A、硫族元素層404A、電極層405A、障壁性導電層406A、硫族元素層407A、障壁性導電層408A、及電極層409A。再者，該工序例如藉由RIE等各向異性蝕刻等而進行。
其次，例如，如圖30所示，於硬質遮罩層521之上表面、以及導電層401A、障壁性導電層402A、電極層403A、硫族元素層404A、電極層405A、障壁性導電層406A、硫族元素層407A、障壁性導電層408A、電極層409A、及硬質遮罩層521之Y方向之側面，形成障壁性絕緣層421。又，形成絕緣層422。絕緣層422例如藉由以旋塗等手段於晶圓上塗佈聚矽氮烷等，並進行熱處理等而形成。
其次，將絕緣層422之一部分除去而露出硬質遮罩層521之上表面。該工序例如藉由以硬質遮罩層521為終止層之CMP等平坦化處理而進行。
其次，例如，如圖31及圖32所示，將硬質遮罩層521之一部分除去而露出電極層409A之上表面。該工序例如藉由CMP或濕式蝕刻等而進行。
其次，例如，如圖33所示，於電極層409A及絕緣層422之上表面形成積層體，該積層體包含：障壁性導電層410A，其形成障壁性導電層410；導電層411A，其形成導電層411；以及氮化矽(SiN)等硬質遮罩層531。該工序例如藉由濺鍍等PVD等而進行。
其次，例如，如圖34所示，進行於X方向上分割上述積層體之工序。藉由該工序，硬質遮罩層531於X方向上被分割，形成線與間隙之圖案。
又，藉由該工序，沿著硬質遮罩層531上形成之圖案，於X方向及Y方向上分割電極層403A、硫族元素層404A、電極層405A、障壁性導電層406A、硫族元素層407A、障壁性導電層408A、電極層409A、障壁性導電層410A、及導電層411A。再者，該工序例如藉由RIE等各向異性蝕刻等而進行。
其次，例如，如圖35所示，於障壁性導電層402A之上表面、硬質遮罩層531之上表面、以及電極層403A、硫族元素層404A、電極層405A、障壁性導電層406A、硫族元素層407A、障壁性導電層408A、電極層409A、障壁性導電層410A、導電層411A、及硬質遮罩層531之Y方向之側面，形成障壁性絕緣層424。又，形成絕緣層425。絕緣層425例如藉由旋塗等手段於晶圓上塗佈聚矽氮烷等，並進行熱處理等而形成。
根據圖35亦可知，障壁性絕緣層424及絕緣層425於Y方向上延伸(參照圖9)。
[電壓α之設定]  上述電壓α之大小可藉由各種方法進行設定。例如，於圖11之例中，電壓α越大則施加於非選擇記憶胞LMC32、LMC34之電壓變得越小，從而可抑制該等非選擇記憶胞LMC32、LMC34之狀態變化。另一方面，若電壓α過大，則施加於與非選擇位元線LBL2、LBL4連接之其它非選擇記憶胞LMC12、LMC22、LMC42、LMC52、LMC14、LMC24、LMC44、LMC54之電壓變大，該等非選擇記憶胞之狀態有可能發生變化。因此，理想為將電壓α適當地調整為合適之大小。
作為此類方法，例如，將下層記憶體墊LMM內之記憶胞MC全部設為設置狀態或重置狀態。接著，選擇特定之下層位元線LBL，進行設置動作或重置動作。然後，以此進行讀出動作，並計數錯誤位元數。其次，一邊改變電壓α一邊重複進行上述動作。然後，取得錯誤位元數最小時之電壓α，並將其存儲到記憶胞陣列MCA內之ROM區域。針對上層記憶體墊UMM，亦能藉由同樣之方法取得電壓α。再者，於下層記憶體墊LMM與上層記憶體墊UMM之間，上述電壓α可為共通值，亦可為不同值。
[其它]  雖然對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提示者，並不意圖限定發明之範圍。該等新穎之實施形態能以其它各種形態實施，且於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍及主旨，且並包含於申請專利範圍所記載之發明及其均等範圍內。  [相關申請]
本案享有以日本專利申請2019-168268號(申請日：2019年9月17日)為基礎申請之優先權。本案藉由參照該基礎申請而包含基礎申請之全部內容。
12:列解碼器(電壓傳輸電路) 13:行解碼器(電壓傳輸電路) 14:上位塊解碼器 15:電源電路(電壓輸出電路) 16:控制電路 151:偏置電路 200:配線層 201:接點配線 204:絕緣層 300:配線層 301:導電層 301A:導電層 302:障壁性導電層 302A:障壁性導電層 303:電極層 303A:電極層 304:硫族元素層 304A:硫族元素層 305:電極層 305A:電極層 306:障壁性導電層 306A:障壁性導電層 307:硫族元素層 307A:硫族元素層 308:障壁性導電層 308A:障壁性導電層 309:電極層 309A:電極層 310:障壁性導電層 311:導電層 321:障壁性絕緣層 322:絕緣層 324:障壁性絕緣層 325:絕緣層 400:記憶體層 401:導電層 402:障壁性導電層 403:電極層 404:硫族元素層 405:電極層 406:障壁性導電層 407:硫族元素層 408:障壁性導電層 409:電極層 410:障壁性導電層 411:導電層 424:障壁性絕緣層 425:絕緣層 501:硬質遮罩層 511:硬質遮罩層 521:硬質遮罩層 531:硬質遮罩層 LBL,LBL0～LBL6:下層位元線 LMC,LMC00～LMC66,UMC,UMC00～UMC66:記憶胞 MCA:記憶胞陣列 NO:非線性元件 PC:周邊電路 UBL,UBL0～UBL6:上層位元線 VR:可變電阻元件 WL,WL0～WL6:字元線
圖1係表示第1實施形態之半導體記憶裝置之一部分構成之模式性方塊圖。  圖2係表示該半導體記憶裝置之一部分構成之模式性電路圖。  圖3係表示該半導體記憶裝置之一部分構成之模式性立體圖。  圖4係表示該半導體記憶裝置之一部分構成之模式性俯視圖。  圖5係表示該半導體記憶裝置之一部分構成之模式性剖視圖。  圖6係表示該半導體記憶裝置之一部分構成之模式性剖視圖。  圖7(a)、(b)係表示該半導體記憶裝置之一部分構成之模式性剖視圖。  圖8係表示該半導體記憶裝置之一部分構成之模式性剖視圖。  圖9係表示該半導體記憶裝置之一部分構成之模式性剖視圖。  圖10係表示記憶胞之電流-電壓特性之模式性曲線圖。  圖11係與該半導體記憶裝置之一部分平面對應之模式圖。  圖12係用於說明寫入動作之模式性電壓波形圖。  圖13係與該半導體記憶裝置之一部分平面對應之模式圖。  圖14係用於說明寫入動作之模式性電壓波形圖。  圖15係表示該半導體記憶裝置之記憶胞之寫入動作時之電壓-電流特性之模式性曲線圖。  圖16係與第2實施形態之半導體記憶裝置之一部分平面對應之模式圖。  圖17係與該半導體記憶裝置之一部分平面對應之模式圖。  圖18係表示該半導體記憶裝置之記憶胞之寫入動作時之電壓-電流特性之模式性曲線圖。  圖19係表示實施形態之半導體記憶裝置之製造方法之模式圖。  圖20係表示該製造方法之模式圖。  圖21係表示該製造方法之模式圖。  圖22係表示該製造方法之模式圖。  圖23係表示該製造方法之模式圖。  圖24係表示該製造方法之模式圖。  圖25係表示該製造方法之模式圖。  圖26係表示該製造方法之模式圖。  圖27係表示該製造方法之模式圖。  圖28係表示該製造方法之模式圖。  圖29係表示該製造方法之模式圖。  圖30係表示該製造方法之模式圖。  圖31係表示該製造方法之模式圖。  圖32係表示該製造方法之模式圖。  圖33係表示該製造方法之模式圖。  圖34係表示該製造方法之模式圖。  圖35係表示該製造方法之模式圖。
LBL1~LBL5:下層位元線
LMC11~LMC55:記憶胞
WL1~WL5:字元線

Claims (5)

  1. 一種半導體記憶裝置，其包括：第1配線，其於第1方向上延伸；第2配線，其於上述第1方向上延伸，且於與上述第1方向交叉之第2方向上與上述第1配線相鄰；第3配線，其於上述第1方向上延伸，且於上述第2方向上與上述第2配線相鄰；  第4配線，其於上述第2方向上延伸；第5配線，於上述第2方向上延伸，且於上述第1方向上與上述第4配線相鄰；第6配線，於上述第2方向上延伸，且於上述第1方向上與上述第5配線相鄰；  複數個記憶胞，其一端連接於第1～第3配線之任一者，其另一端連接於第4～第6配線之任一者，且包含可變電阻膜及硫族元素膜；  電壓輸出電路，其輸出第1電壓、大於上述第1電壓之第2電壓、大於上述第1電壓之第3電壓、大於上述第2電壓及上述第3電壓之第4電壓、以及大於上述第4電壓之第5電壓；以及  電壓傳輸電路，其連接於上述第1～第6配線、及上述電壓輸出電路；且  於對連接於上述第1配線及上述第4配線之記憶胞執行寫入動作之特定時序，  向上述第1配線傳輸上述第1電壓，  向上述第2配線傳輸上述第4電壓，  向上述第3配線傳輸上述第2電壓，  向上述第4配線傳輸上述第5電壓，  向上述第5配線傳輸上述第3電壓，  向上述第6配線傳輸上述第3電壓。
  2. 一種半導體記憶裝置，其包括：第1配線，其於第1方向上延伸；第2配線，其於上述第1方向上延伸，且於與上述第1方向交叉之第2方向上與上述第1配線相鄰；第3配線，其於上述第1方向上延伸，且於上述第2方向上與上述第2配線相鄰；  第4配線，其於上述第2方向上延伸；第5配線，其於上述第2方向上延伸，且於上述第1方向上與上述第4配線相鄰；第6配線，其於上述第2方向上延伸，且於上述第1方向上與上述第5配線相鄰；  複數個記憶胞，其一端連接於第1～第3配線之任一者，其另一端連接於第4～第6配線之任一者，且包含可變電阻膜及硫族元素膜；  電壓輸出電路，其輸出第1電壓、小於上述第1電壓之第2電壓、小於上述第1電壓之第3電壓、小於上述第2電壓及上述第3電壓之第4電壓、以及小於上述第4電壓之第5電壓；以及  電壓傳輸電路，其連接於上述第1～第6配線、及上述電壓輸出電路；且  於對與上述第1配線及上述第4配線連接之記憶胞執行寫入動作之特定時序，  向上述第1配線傳輸上述第1電壓，  向上述第2配線傳輸上述第4電壓，  向上述第3配線傳輸上述第2電壓，  向上述第4配線傳輸上述第5電壓，  向上述第5配線傳輸上述第3電壓，  向上述第6配線傳輸上述第3電壓。
  3. 如請求項1或2之半導體記憶裝置，其中，相較上述第1～第3配線，上述第4～第6配線離基板遠。
  4. 如請求項1或2之半導體記憶裝置，其中，上述第2電壓及上述第3電壓之大小為一致或基本上一致。
  5. 如請求項1或2之半導體記憶裝置，其中，上述複數個記憶胞包含：  第1～第3記憶胞，其等連接於上述第4配線；  第4～第6記憶胞，其等連接於上述第5配線；及  第7～第9記憶胞，其等連接於上述第6配線；且包括：  第1絕緣膜，其設置於上述第1～第3記憶胞之上述第1方向之側面，於上述第2方向上延伸；  第2絕緣膜，其設置於上述第4～第6記憶胞之上述第1方向之側面，於上述第2方向上延伸；及  第3絕緣膜，其設置於上述第7～第9記憶胞之上述第1方向之側面，於上述第2方向上延伸。
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