CN112530478B - 半导体存储装置 - Google Patents

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Abstract

本实施方式提供一种能够恰当地进行控制的半导体存储装置。实施方式的半导体存储装置包括：第1～第3配线，在第1方向上延伸且在与第1方向交叉的第2方向上相邻；第4～第6配线，在第2方向上延伸且在第1方向上相邻；多个存储单元，其一端连接于第1～第3配线的任一个，另一端连接于第4～第6配线的任一个，且包含可变电阻膜及硫族元素膜；电压输出电路，输出第1电压、大于第1电压的第2电压及第3电压、大于第2电压及第3电压的第4电压、大于第4电压的第5电压；以及电压传输电路，连接于第1～第6配线及电压输出电路；在对连接于第1及第4配线的存储单元执行写入动作的时序，向第1配线传输第1电压，向第2配线传输第4电压，向第3配线传输第2电压，向第4配线传输第5电压，向第5配线传输第3电压，向第6配线传输第3电压。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-168268号(申请日：2019年9月17日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，其包括：第1配线，在第1方向上延伸；第2配线，在第1方向上延伸，且在与第1方向交叉的第2方向上与第1配线相邻；第3配线，在第1方向上延伸，且在第2方向上与第2配线相邻；第4配线，在第2方向上延伸；第5配线，在第2方向上延伸，且在第1方向上与第4配线相邻；第6配线，在第2方向上延伸，且在第1方向与第5配线相邻；以及多个存储单元，一端连接于第1～第3配线的任一个，另一端连接于第4～第6配线的任一个，且包含可变电阻膜及硫族元素膜。
发明内容
本发明要解决的课题在于供给一种能够恰当地控制的半导体存储装置。
一实施方式的半导体存储装置包括：第1配线，在第1方向上延伸；第2配线，在第1方向上延伸，且在与第1方向交叉的第2方向上与第1配线相邻；第3配线，在第1方向上延伸，且在第2方向上与第2配线相邻；第4配线，在第2方向上延伸；第5配线，在第2方向上延伸，且在第1方向与第4配线相邻；第6配线，在第2方向上延伸，且在第1方向与第5配线相邻；多个存储单元，一端连接于第1～第3配线的任一个，另一端连接于第4～第6配线的任一个，且包含可变电阻膜及硫族元素膜；电压输出电路，输出第1电压、大于第1电压的第2电压、大于第1电压的第3电压、大于第2电压及第3电压的第4电压、及大于第4电压的第5电压；以及电压传输电路，连接于第1～第6配线、及电压输出电路。此外，在对连接于第1配线及第4配线的存储单元执行写入动作时的规定时序，向第1配线传输第1电压，向第2配线传输第4电压，向第3配线传输第2电压，向第4配线传输第5电压，向第5配线传输第3电压，向第6配线传输第3电压。
一实施方式的半导体存储装置包括：第1配线，在第1方向上延伸；第2配线，在第1方向上延伸，且在与第1方向交叉的第2方向上与第1配线相邻；第3配线，在第1方向上延伸，且在第2方向上与第2配线相邻；第4配线，在第2方向上延伸；第5配线，在第2方向上延伸，在第1方向上与第4配线相邻；第6配线，在第2方向上延伸，且在第1方向上与第5配线相邻；多个存储单元，一端连接于第1～第3配线的任一个，另一端连接于第4～第6配线的任一个，且包含可变电阻膜及硫族元素膜；电压输出电路，输出第1电压、小于第1电压的第2电压、小于第1电压的第3电压、小于第2电压及第3电压的第4电压、及小于第4电压的第5电压；以及电压传输电路，连接于第1～第6配线、及电压输出电路。此外，在对连接于第1配线及第4配线的存储单元执行写入动作时的规定时序，向第1配线传输第1电压，向第2配线传输第4电压，向第3配线传输第2电压，向第4配线传输第5电压，向第5配线传输第3电压，向第6配线传输第3电压。
附图说明
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性框图。
图2是表示该半导体存储装置的一部分构成的示意性电路图。
图3是表示该半导体存储装置的一部分构成的示意性立体图。
图4是表示该半导体存储装置的一部分构成的示意性俯视图。
图5是表示该半导体存储装置的一部分构成的示意性剖视图。
图6是表示该半导体存储装置的一部分构成的示意性剖视图。
图7(a)、(b)是表示该半导体存储装置的一部分构成的示意性剖视图。
图8是表示该半导体存储装置的一部分构成的示意性剖视图。
图9是表示该半导体存储装置的一部分构成的示意性剖视图。
图10是表示存储单元的电流-电压特性的示意性曲线图。
图11是与该半导体存储装置的一部分平面对应的示意图。
图12是用于说明写入动作的示意性电压波形图。
图13是与该半导体存储装置的一部分平面对应的示意图。
图14是用于说明写入动作的示意性电压波形图。
图15是表示该半导体存储装置的存储单元的写入动作时的电压-电流特性的示意性曲线图。
图16是与第2实施方式的半导体存储装置的一部分平面对应的示意图。
图17是与该半导体存储装置的一部分平面对应的示意图。
图18是表示该半导体存储装置的存储单元的写入动作时的电压-电流特性的示意性曲线图。
图19是表示实施方式的半导体存储装置的制造方法的示意图。
图20是表示该制造方法的示意图。
图21是表示该制造方法的示意图。
图22是表示该制造方法的示意图。
图23是表示该制造方法的示意图。
图24是表示该制造方法的示意图。
图25是表示该制造方法的示意图。
图26是表示该制造方法的示意图。
图27是表示该制造方法的示意图。
图28是表示该制造方法的示意图。
图29是表示该制造方法的示意图。
图30是表示该制造方法的示意图。
图31是表示该制造方法的示意图。
图32是表示该制造方法的示意图。
图33是表示该制造方法的示意图。
图34是表示该制造方法的示意图。
图35是表示该制造方法的示意图。
具体实施方式
接下来，参考附图来详细地说明实施方式的半导体存储装置。另外，以下实施方式只不过是一个例子，并不意图限定本发明。
此外，以下附图是示意图，为了便于说明，有时会省略一部分构成。
此外，本说明书中，将与基板表面平行的规定方向称为X方向，将与基板表面平行且与X方向垂直的方向称为Y方向，将与基板表面垂直的方向称为Z方向。
此外，本说明书中，有时将沿着规定面的方向称为第1方向，将沿着该规定面与第1方向交叉的方向称为第2方向，将与该规定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可以与X方向、Y方向及Z方向的任一个对应或者不对应。
此外，本说明书中，“上”、“下”等表现是以基板为基准的用语。例如，当所述第1方向与基板表面交叉时，将沿着该第1方向离开基板的方向称为上，将沿着第1方向接近基板的方向称为下。此外，在某个构成中提及下表面、下端时，是指该构成中基板侧的面、端部，提及上表面、上端时，是指该构成中与基板为相反侧的面、端部。此外，将与第2方向或第3方向交叉的面称为侧面等。
此外，本说明书中，提及第1构成与第2构成“电连接”时，第1构成可以直接连接第2构成，第1构成也可以经由配线、半导体部件或者晶体管等而连接于第2构成。例如，当3个晶体管串联连接时，即使第2个晶体管处于OFF状态，第1个晶体管也与第3个晶体管“电连接”。
此外，本说明书中，提及第1构成与第2构成“电绝缘”时，是指例如在第1构成与第2构成之间设置绝缘膜等，并未设置将第1构成与第2构成连接的接点、配线等的状态。
此外，本说明书中，提及电路等使两个配线等“导通”时，是指例如该电路等包含晶体管等，该晶体管等设置在两个配线之间的电流路径上，且该晶体管等为ON状态。
[第1实施方式]
[整体构成]
首先，参考图1、图2及图3，来简单地说明第1实施方式的半导体存储装置。图1是表示该半导体存储装置的一部分构成的示意性框图。图2是表示该半导体装置的一部分构成的示意性电路图。图3是表示该半导体存储装置的一部分构成的示意性立体图。
如图1所示，本实施方式的半导体存储装置包括存储单元阵列MCA、以及控制存储单元阵列MCA的周边电路PC。
例如，如图3所示，存储单元阵列MCA包括在Z方向排列的下层存储器垫LMM及上层存储器垫UMM。
下层存储器垫LMM包括：多个下层位线LBL，在X方向上排列且在Y方向上延伸；多个字线WL，在Y方向上排列且在X方向上延伸；及多个存储单元LMC，与下层位线LBL及字线WL对应地在X方向及Y方向上排列。
上层存储器垫UMM包括：多个上层位线UBL，在X方向上排列且在Y方向上延伸；多个字线WL，在Y方向上排列且在X方向上延伸；及多个存储单元UMC，与上层位线UBL及字线WL对应地在X方向及Y方向上排列。
在图3所示的例子中，下层存储器垫LMM及上层存储器垫UMM共用字线WL。另外，在以下说明中，有时仅将下层位线LBL及上层位线UBL称为“位线LBL、UBL”等。
在图2的例子中，存储单元LMC的阴极EC连接于下层位线LBL。存储单元UMC的阴极EC连接于上层位线UBL。此外，存储单元LMC、UMC的阳极EA连接于字线WL。存储单元LMC、UMC包括可变电阻元件VR及非线性元件NO。
例如，如图1所示，周边电路PC包括：行解码器12(电压传输电路)，连接于字线WL；列解码器(电压传输电路)13，连接于位线LBL、UBL；以及上位块解码器14，分别向行解码器12及列解码器13供给行地址及列地址。此外，周边电路PC包括：电源电路(电压输出电路)15，输出供给给位线LBL、UBL及字线WL的电压；以及控制电路16，控制上位块解码器14及电源电路15。
行解码器12例如包括：多个传输晶体管，连接在多个字线WL及多个电压供给线之间；以及解码器电路，连接于所述多个传输晶体管的栅极电极。行解码器12向选择字线WL传输高电压侧的电压Vp，向非选择字线WL传输电压VUX或电压VNX。
列解码器13例如包括：多个传输晶体管，连接在多个位线LBL、UBL及多个电压供给线之间；以及解码器电路，连接于所述多个传输晶体管的栅极电极。列解码器13向选择位线LBL、UBL传输低电压侧的电压Vn，向非选择位线LBL、UBL传输电压VUB或电压VNB。
电源电路15经由行解码器12向选择字线WL供给电压Vp，向相邻字线WL及非选择字线WL供给电压VUX或电压VNX。此外，电源电路15经由列解码器13向选择位线LBL、UBL供给低电压侧的电压Vn，向相邻位线LBL、UBL及非选择位线LBL、UBL供给电压VUB或电压VNB。电源电路15例如包括多个偏置电路151，所述多个偏置电路151与输出所述多个电压的多个电压供给线对应。偏置电路151例如包括调节器等降压电路，依照来自控制电路16的控制信号，适当地使电源电压降压，从而调整输出电压。
[存储单元阵列的构成]
接下来，参考图4～图9，更详细地说明本实施方式的半导体存储装置的构成。
图4是表示本实施方式的半导体存储装置的构成的一部分的示意性俯视图。本实施方式的半导体存储装置包括基板100。基板100上设置有存储器区域MA及周边区域(省略图示)。存储器区域MA中设置存储单元阵列MCA。存储单元阵列MCA在X方向及Y方向上呈矩阵状在存储器区域MA上排列多个，图4中，仅图示了1个。周边区域中设置周边电路PC。
如图4所示，设置存储单元阵列MCA的区域中，设置连接于下层位线LBL的位线接点BLC(参考图2)。其它区域中，设置连接于字线WL的字线接点WLC(参考图2)。在另外的其它区域中，设置连接于上层位线UBL的位线接点BLC(参考图2)。
图5是沿着A-A′线切割图4所示的结构并从箭头方向观察得到的示意性剖视图。图6是沿着B-B′线切割图4所示的结构并从箭头方向观察得到的示意性剖视图。图7是与图5及图6的一部分对应的示意性剖视图。
如图5所示，本实施方式的半导体存储装置包括配线层200、设置在配线层200上的存储器层300、以及设置在存储器层300上的存储器层400。
配线层200包括接点配线201及绝缘层204。
接点配线201(图5)在Z方向上延伸，作为连接于下层位线LBL的位线接点BLC发挥功能。接点配线201例如包含氮化钛(TiN)及钨(W)的积层膜等。
绝缘层204例如包含氧化硅(SiO2)等。
例如，如图7所示，存储器层300包括导电层301、导电阻挡层302、电极层303、硫族元素层304、电极层305、导电阻挡层306、硫族元素层307、导电阻挡层308、电极层309、导电阻挡层310、及导电层311。
例如，如图7所示，导电层301设置在绝缘层204的上表面。导电层301在Y方向上延伸，作为下层位线LBL的一部分发挥功能。导电层301例如包含钨(W)等。
导电阻挡层302设置在导电层301的上表面。导电阻挡层302在Y方向上延伸，作为下层位线LBL的一部分发挥功能。导电阻挡层302例如包含氮化钨(WN)等。
电极层303设置在导电阻挡层302的上表面。电极层303作为存储单元LMC的阴极EC发挥功能。电极层303例如包含氮碳(CN)等。
硫族元素层304设置在电极层303的上表面。硫族元素层304作为非线性元件NO发挥功能。例如，当硫族元素层304被施加低于规定阈值的电压时，硫族元素层304处于高电阻状态。当施加于硫族元素层304的电压达到规定阈值时，硫族元素层304变成低电阻状态，硫族元素层304中流动的电流增大几个数量级。当施加于硫族元素层304的电压在一定时间后低于规定电压，则硫族元素层304再次变成高电阻状态。
硫族元素层304例如包含至少一种以上的硫族元素。硫族元素层304例如可以包含硫属化物，其是包含硫族元素的化合物。此外，硫族元素层304可以包含从B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb组成的群中选择的至少一种元素。
另外，这里所谓的硫族元素是指属于周期表的第16族的元素(氧(O)除外)。硫族元素例如包含硫(S)、硒(Se)、碲(Te)等。
电极层305设置在硫族元素层304的上表面。电极层305作为连接于可变电阻元件VR及非线性元件NO的电极发挥功能。电极层305例如包含碳(C)等。
导电阻挡层306设置在电极层305的上表面。导电阻挡层306例如包含氮化钨(WN)等。
硫族元素层307设置在导电阻挡层306的上表面。硫族元素层307作为可变电阻元件VR发挥功能。硫族元素层307例如包括结晶区域及相变区域。相变区域相比结晶区域设置得更靠阴极侧。相变区域因熔融温度以上的加热及快速冷却而变成非晶状态(重设状态：高电阻状态)。此外，相变区域因低于熔融温度且高于结晶化温度的温度的加热、缓慢冷却而变成结晶状态(设置状态：低电阻状态)。
硫族元素层307例如包含至少一种以上的硫族元素。硫族元素层307例如可包含硫属化物，其上包含硫族元素的化合物。硫族元素层307例如可包含GeSbTe、GeTe、SbTe、SiTe等。此外，硫族元素层307可包含从锗(Ge)、锑(Sb)及碲(Te)中选择的至少一种元素。
导电阻挡层308设置在硫族元素层307的上表面。导电阻挡层308例如包含氮化钨(WN)等。
电极层309设置在导电阻挡层308的上表面。电极层309作为存储单元LMC的阳极EA发挥功能。电极层309例如包含碳(C)等。
导电阻挡层310设置在电极层309的上表面。导电阻挡层310在X方向上延伸，且作为字线WL的一部分发挥功能。导电阻挡层310例如包含氮化钨(WN)等。
导电层311设置在导电阻挡层310的上表面。导电层311在X方向上延伸，且作为字线WL的一部分发挥功能。导电层311例如包含钨(W)等。
另外，例如，如图5所示，在存储器层300的X方向的侧面，设置有障壁绝缘层321、及设置在这些构成之间的绝缘层322。障壁绝缘层321包含氮化硅(SiN)等。绝缘层322例如包含氧化硅(SiO2)等。
此外，例如，如图6所示，在存储器层300的构成的Y方向的侧面，设置有障壁绝缘层324、及设置在这些构成之间的绝缘层325。障壁绝缘层324及绝缘层325在X方向上延伸。障壁绝缘层324包含氮化硅(SiN)等。绝缘层325例如包含氧化硅(SiO2)等。
例如，如图7所示，存储器层400包括导电层401、导电阻挡层402、电极层403、硫族元素层404、电极层405、导电阻挡层406、硫族元素层407、导电阻挡层408、电极层409、导电阻挡层410、导电层411。
例如，如图7所示，导电层401设置在导电层311的上表面。导电层401在X方向上延伸，且作为字线WL的一部分发挥功能。导电层401例如包含钨(W)等。
导电阻挡层402设置在导电层401的上表面。导电阻挡层402在X方向上延伸，且作为字线WL的一部分发挥功能。导电阻挡层402例如包含氮化钨(WN)等。
电极层403设置在导电阻挡层402的上表面。电极层403作为存储单元UMC的阳极EA发挥功能。电极层403例如包含氮碳(CN)等。
硫族元素层404设置在电极层403的上表面。与硫族元素层304同样地，硫族元素层404作为非线性元件NO发挥功能。硫族元素层404例如包含与硫族元素层304相同的材料。
电极层405设置在硫族元素层404的上表面。电极层405作为连接于可变电阻元件VR及非线性元件NO的电极发挥功能。电极层405例如包含碳(C)等。
导电阻挡层406设置在电极层405的上表面。导电阻挡层406例如包含氮化钨(WN)等。
硫族元素层407设置在导电阻挡层406的上表面。与硫族元素层307同样地，硫族元素层407作为可变电阻元件VR发挥功能。硫族元素层407例如包含与硫族元素层307相同的材料。
导电阻挡层408设置在硫族元素层407的上表面。导电阻挡层408例如包含氮化钨(WN)等。
电极层409设置在导电阻挡层408的上表面。电极层409作为存储单元UMC的阴极EC发挥功能。电极层409例如包含碳(C)等。
导电阻挡层410设置在电极层409的上表面。导电阻挡层410在Y方向上延伸，且作为上层位线UBL的一部分发挥功能。导电阻挡层410例如包含氮化钨(WN)等。
导电层411设置在导电阻挡层410的上表面。导电层411在Y方向上延伸，且作为上层位线UBL的一部分发挥功能。导电层411例如包含钨(W)等。
另外，例如，如图6所示，在存储器层400的构成的Y方向的侧面，设置有障壁绝缘层421、及设置在这些构成之间的绝缘层422。障壁绝缘层421包含氮化硅(SiN)等。绝缘层422例如包含氧化硅(SiO2)等。
此外，例如，如图5所示，在存储器层400的构成的X方向的侧面，设置有障壁绝缘层424、及设置在这些构成之间的绝缘层425。障壁绝缘层424及绝缘层425在Y方向上延伸。障壁绝缘层424包含氮化硅(SiN)等。绝缘层425例如包含氧化硅(SiO2)等。
[绝缘层的构成]
图8是沿着C-C′线切割图6所示的结构并从箭头方向观察得到的示意性剖视图。图9是沿着D-D′线切割图5所示的结构并从箭头方向观察得到的示意性剖视图。
如图8所示，在隔开规定间隔而在X方向上排列的各硫族元素层307(VR)的Y方向的侧面，设置有在X方向上延伸的障壁绝缘层324。在Y方向上相邻的障壁绝缘层324彼此之间，设置有在X方向上延伸的绝缘层325。结果，在下层存储器垫LMM，隔开规定间隔而在X方向上排列且包含硫族元素层307(VR)的各存储单元LMC中，在各存储单元LMC的Y方向的侧面，设置有在X方向上延伸的障壁绝缘层324，在障壁绝缘层324彼此之间设置有在X方向上延伸的绝缘层325。
如图9所示，在隔开规定间隔而在Y方向上排列的各硫族元素层407(VR)的X方向的侧面，设置有在Y方向上延伸的障壁绝缘层424。在X方向上相邻的障壁绝缘层424彼此之间，设置有在Y方向上延伸的绝缘层425。结果，在上层存储器垫UMM，隔开规定间隔而在Y方向上排列且包含硫族元素层407(VR)的各存储单元UMC中，在各存储单元UMC的X方向的侧面，设置有在Y方向上延伸的障壁绝缘层424，在障壁绝缘层424彼此之间设置有在Y方向上延伸的绝缘层425。
[存储单元的电流-电压特性]
图10是表示本实施方式的半导体存储装置的存储单元LMC、UMC的电流-电压特性的示意性曲线图。横轴表示相对于存储单元LMC、UMC的阴极EC的阳极EA的电压即单元电压Vcell。纵轴以对数轴表示存储单元LMC、UMC中流动的单元电流Icell。
在单元电流Icell小于规定电流值I1的范围内，相应于单元电流Icell的增大，单元电压Vcell单调增大。在单元电流Icell达到电流值I1的时间点，低电阻状态的存储单元LMC、UMC的单元电压Vcell达到电压V1。此外，高电阻状态的存储单元LMC、UMC的单元电压Vcell达到电压V2。电压V2大于电压V1。
在单元电流Icell大于电流值I1且小于电流值I2的范围内，相应于单元电流Icell的增大，单元电压Vcell单调减少。该范围内，高电阻状态的存储单元LMC、UMC的单元电压Vcell大于低电阻状态的存储单元LMC、UMC的单元电压Vcell。
在单元电流Icell大于电流值I2且小于电流值I3的范围内，相应于单元电流Icell的增大，单元电压Vcell暂时减少，然后增大。该范围内，相应于单元电流Icell的增大，高电阻状态的存储单元LMC、UMC的单元电压Vcell急剧减少，变成与低电阻状态的存储单元LMC、UMC的单元电压Vcell相同程度。
在单元电流Icell大于电流值I3的范围内，相应于单元电流Icell的增大，单元电压Vcell暂时减少，然后增大。
该状态下使单元电流Icell快速减少至小于电流值I1的大小时，硫族元素层307、407变成高电阻状态。此外，将单元电流Icell在一定以上的时间内维持为电流值I2与电流值I3中间的电流，然后使单元电流Icell减少至小于电流值I1的大小时，硫族元素层307、407变成低电阻状态。
执行读出动作时，例如，将单元电压Vcell作为大于电压V1且小于电压V2的读出电压Vread，并检测该状态下的单元电流Icell是否大于阈值。阈值电流例如可设为电流值I1以上。
执行写入动作时，例如，首先，将单元电压Vcell调整为大于电压V2的写入电压Vwrite。然后，期望使存储单元LMC、UMC变成高电阻状态时，例如在规定时间内使单元电压Vcell减少至0V。另一方面，期望使存储单元LMC、UMC变成低电阻状态时，例如花费一定以上的时间使单元电压Vcell变成0V。
[写入动作的控制]
接下来，参考图11～图15，说明本实施方式的半导体存储装置中对选择的存储单元执行写入动作时的控制动作。
图11是与本实施方式的半导体存储装置的存储单元阵列MCA中的下层存储器垫LMM的一部分平面对应的示意图。图12是用于说明对下层存储器垫LMM中的存储单元LMC执行的写入动作的示意性电压波形图。图13是与本实施方式的半导体存储装置的存储单元阵列MCA中的上层存储器垫UMM的平面对应的示意图。图14是用于说明对上层存储器垫UMM中的存储单元UMC执行的写入动作的示意性电压波形图。图15是表示本实施方式的半导体存储装置的存储单元LMC、UMC的写入动作时的电压-电流特性的示意性曲线图。
[下层存储器垫LMM的写入动作]
首先，参考图11及图12，说明对下层存储器垫LMM中的存储单元LMC执行的写入动作。另外，图11及图12中，对各字线WL、各下层位线LBL及各存储单元LMC附加了“数字符号”，这些数字符号用于针对被选择的存储单元而明确各字线WL、各下层位线LBL及各存储单元LMC的位置关系，并不表示特定的、固定的字线WL、下层位线LBL及存储单元LMC。
对下层存储器垫LMM中的存储单元执行写入动作时，基于控制电路16(参考图1)的控制，电源电路15(参考图1)输出如下所示的电压。
输出写入电压Vw作为选择字线用的高电压侧的电压Vp。输出电压Vw/2作为非选择字线用的电压VUX。
输出电压0作为选择位线用的低电压侧的电压Vn。输出电压Vw/2作为非选择位线用的电压VUB。输出非选择位线用的电压VNB作为电压(Vw/2)+α。另外，例如，α的值小于(Vw/2)的值。
如图11所示对选择存储单元LMC33执行写入动作时，行解码器12(参考图1)基于控制电路16(参考图1)的控制及上位块解码器14(参考图1)供给的行地址，以图12所示的时序，向各字线WL供给(传输)各电压。此外，列解码器13(参考图1)基于控制电路16(参考图1)的控制及上位块解码器14(参考图1)供给的列地址，以图12所示的时序，向各位线LBL供给(传输)各电压。
在图12所示的例子中，时序t101～时序t102期间，向字线WL1～WL5、位线LBL1～LBL5及未图示的上层位线UBL均供给电压Vw/2。
此外，在图12所示的例子中，时序t102～时序t103期间，向在X方向上与选择位线LBL3相邻的非选择位线LBL2、LBL4供给电压(Vw/2)+α。向其它线供给的电压与时序t101～时序t102期间的电压相同。
此外，在图12所示的例子中，时序t103～时序t104期间，向选择字线WL3供给电压Vw，向选择位线LBL3供给电压0。向其它线供给的电压与时序t102～时序t103期间的电压相同。
此外，在图12所示的例子中，时序t104～时序t105期间，向选择字线WL3供给电压Vw/2，向选择位线LBL3输出电压Vw/2。向其它线供给的电压与时序t103～时序t104期间的电压相同。
此外，在图12所示的例子中，时序t105之后，向字线WL1～WL5、位线LBL1～LBL5及未图示的上层位线UBL均供给电压0。
时序t103～时序t104期间，如上所述供给电压时，即向选择字线WL3供给电压Vw、向非选择字线WL1、WL2、WL4、WL5供给电压(Vw/2)、向选择位线LBL3供给电压0、向在X方向上与选择位线LBL3相邻的非选择位线LBL2、LBL4供给电压(Vw/2)+α、向非选择位线LB1、LB5供给电压(Vw/2)时，将施加给各存储单元LMC11～LMC55的电压示于图11。针对这些施加电压，说明各存储单元LMC的状态时，如以下(1)～(3)所示。
(1)向选择存储单元LMC33施加电压Vw。因此，选择存储单元LMC33中，硫族元素层304(非线性元件NO)流动大电流，硫族元素层307(可变电阻元件VR)的相变区域熔融或结晶化。因此，时序t104之后，通过快速减少施加于选择存储单元LMC33的电压、即快速减少硫族元素层307(可变电阻元件VR)的温度，硫族元素层307(可变电阻元件VR)的相变区域变成非晶状态(重设状态：高电阻状态)。此外，时序t104之后，通过减少硫族元素层307(可变电阻元件VR)的温度，硫族元素层307(可变电阻元件VR)的相变区域变成结晶状态(设置状态：低电阻状态)。
(2)非选择存储单元中，向非选择存储单元LMC32、LMC34以外的非选择存储单元，施加电压Vw/2、电压0或电压-α。即，向非选择存储单元中除了存储单元LMC32、LMC34以外的非选择存储单元，施加电压Vw/2以下的电压。因此，非选择存储单元中除了存储单元LMC32、LMC34以外的非选择存储单元不会流动大电流。因此，非选择存储单元LMC32、LMC34以外的非选择存储单元的状态不会发生变化。
(3)非选择存储单元中，向隔开规定间隔而在X方向上与选择存储单元LMC33相邻的非选择存储单元LMC32、LMC34，施加比电压Vw/2小的电压(Vw/2)-α。像这样，由于向非选择存储单元LMC32、LMC34施加比电压Vw/2小的电压(Vw/2)-α，因此非选择存储单元LMC32、LMC34中不会流动大电流。因此，非选择存储单元LMC32、LMC34的状态不会发生变化。参考图15，稍后叙述像这样仅向非选择存储单元中的非选择存储单元LMC32、LMC34施加比电压Vw/2小的电压(Vw/2)-α的理由。
另外，图11及图12所示的方法只不过是例示，具体方法可适当地进行调整。例如，也能向选择字线WL3供给电压Vw/2，向选择位线LBL3供给电压-Vw/2，向非选择字线WL1、WL2、WL4、WL5及非选择位线LBL1、LBL5供给电压0V，向非选择位线LBL2、LBL4供给电压α。
[上层存储器垫UMM的写入动作]
接下来，参考图13及图14，说明对上层存储器垫UMM中的存储单元UMC执行的写入动作。另外，图13及图14中，对各字线WL、各上层位线UBL及各存储单元UMC附加了“数字符号”，这些数字符号用于针对选择的存储单元明确各字线WL、各上层位线UBL及各存储单元UMC的位置关系，并不表示特定的、固定的字线WL、上层位线UBL、及存储单元UMC。
对上层存储器垫UMM中的存储单元执行写入动作时，基于控制电路16(参考图1)的控制，电源电路15(参考图1)输出如下所示的电压。
输出写入电压Vw作为选择字线用的高电压侧的电压Vp。输出电压Vw/2作为非选择字线用的电压VUX。输出电压(Vw/2)-α作为非选择字线用的电压VNX。另外，例如，α的值小于(Vw/2)的值。
输出电压0作为选择位线用的低电压侧的电压Vn。输出电压Vw/2作为非选择位线用的电压VUB。
对图13所示的选择存储单元UMC33执行写入动作时，行解码器12(参考图1)基于控制电路16(参考图1)的控制及上位块解码器14(参考图1)供给的行地址，以图14所示的时序，向各字线WL供给(传输)各电压。此外，列解码器13(参考图1)基于控制电路16(参考图1)的控制及上位块解码器14(参考图1)供给的列地址，以图14所示的时序，向各位线UBL供给(传输)各电压。
在图14所示的例子中，时序t201～时序t202期间，向字线WL1～WL5、位线UBL1～UBL5及未图示的下层位线LBL均供给电压Vw/2。
此外，在图14所示的例子中，时序t202～时序t203期间，向在Y方向上与选择字线WL3相邻的非选择字线WL2、WL4供给电压(Vw/2)-α。向其它线供给的电压与时序t201～时序t202期间的电压相同。
此外，在图14所示的例子中，时序t203～时序t204期间，向选择字线WL3供给电压Vwを，向选择位线UBL3供给电压0。向其它线供给的电压与时序t202～时序t203期间的电压相同。
此外，在图14所示的例子中，时序t204～时序t205期间，向选择字线WL3供给电压Vw/2，向选择位线LBL3输出电压Vw/2。向其它线供给的电压与时序t203～时序t204期间的电压相同。
此外，在图14所示的例子中，时序t205之后的期间，向字线WL1～WL5、位线UBL1～UBL5及未图示的下层位线LBL均供给电压0。
时序t203～时序t204期间，像所述那样供给电压时、即向选择字线WL3供给电压Vw、向在Y方向上与选择字线WL3相邻的非选择字线WL2、WL4施加电压(Vw/2)-α、向非选择字线WL1、WL5供给电压(Vw/2)，向选择位线UBL3供给电压0、向非选择位线UB1、UB2、UB4、UB5供给电压(Vw/2)时，将施加于各存储单元UMC11～UMC55的电压示于图13。针对这些施加电压说明各存储单元UMC的状态时，如以下(4)～(6)所示。
(4)选择存储单元UMC33被施加电压Vw。因此，选择存储单元UMC33中，硫族元素层404(非线性元件NO)流动大电流，族元素层407(可变电阻元件VR)的相变区域熔融或结晶化。因此，在时序t204之后，通过快速减少施加于选择存储单元UMC33的电压、即快速减少硫族元素层407(可变电阻元件VR)的温度，硫族元素层407(可变电阻元件VR)的相变区域变成非晶状态(重设状态：高电阻状态)。此外，在时序t204之后，通过减少硫族元素层407(可变电阻元件VR)的温度，可以硫族元素层407(可变电阻元件VR)的相变区域变成结晶状态(设置状态：低电阻状态)。
(5)非选择存储单元中，向非选择存储单元UMC23、UMC43以外的非选择存储单元施加电压Vw/2、电压0或电压-α。即，向非选择存储单元中除了存储单元UMC23、UMC43以外的非选择存储单元，施加电压Vw/2以下的电压。因此，非选择存储单元中除了存储单元UMC23、UMC43以外的非选择存储单元不会流动大电流。因此，非选择存储单元UMC23、UMC43以外的非选择存储单元的状态不会发生变化。
(6)非选择存储单元中，向隔开规定间隔而在Y方向上与选择存储单元UMC33相邻的非选择存储单元UMC23、UMC43，施加比电压Vw/2小的电压(Vw/2)-α。像这样，向非选择存储单元UMC23、UMC43施加比电压Vw/2小的电压(Vw/2)-α，因此非选择存储单元UMC23、UMC43不会流动大电流。因此，非选择存储单元UMC23、UMC43的状态不会发生变化。像这样，非选择存储单元中，参考图15稍后叙述仅对非选择存储单元UMC23、UMC43施加比电压Vw/2小的电压(Vw/2)-α的理由。
另外，图13及图14所示的方法只不过是例示，具体方法可适当地进行调整。例如，也能向选择字线WL3供给电压Vw/2，向选择位线UBL3供给电压-Vw/2，向非选择字线WL1、WL5及非选择位线UBL1、UBL2、UBL4、UBL5供给电压0V，向非选择字线WL2、WL4供给电压-α。
[写入动作时的存储单元的动作等]
此处，参考图15，来说明写入动作时的存储单元LMC、UMC的动作状态、及写入电压Vw。图15中，横轴表示与存储单元LMC、UMC的阴极EC相对的阳极EA的电压即单元电压Vcell。纵轴以对数轴表示存储单元LMC、UMC中流动的单元电流Icell。实线表示存储单元LMC、UMC的温度小于规定温度时的特性。虚线表示存储单元LMC、UMC被加热且其温度达到规定温度以上时的特性。
如图15所示，将施加于存储单元LMC、UMC的单元电压Vcell设为写入电压Vw时，存储单元LMC、UMC流动大电流，硫族元素层307、407(VR)中的相变区域熔融或结晶化。
存储单元LMC、UMC在其温度小于规定温度时，如图15的实线所示，电压V2(图10)大于电压Vw/2。因此，当施加电压为Vw/2时，单元电流Icell不会达到电流值I1(图10)，存储单元LMC、UMC不会流动大电流。因此，存储单元LMC、UMC的状态不会发生变化。
另一方面，存储单元LMC、UMC的温度达到规定温度以上时，如图15的虚线所示，电压V2(图10)变得比电压Vw/2小。因此，即使施加于存储单元LMC、UMC的电压为Vw/2，由于单元电流Icell达到了电流值I1(图10)，存储单元LMC、UMC流动大电流。因此，存储单元LMC、UMC的状态发生变化。
但是，存储单元LMC、UMC的温度达到规定温度以上，变成图15的虚线所示的特性时，只要施加于存储单元LMC、UMC的电压为Vw/2-α，则存储单元LMC、UMC不会流动大电流，其状态不会发生变化。
此处，如下所示，说明当选择存储单元的温度上升时，与选择存储单元相邻的非选择存储单元的温度变成规定温度以上的一个原因。即，选择存储单元中流动电流，则该选择存储单元的温度上升。选择存储单元的热会传递至与该选择存储单元相邻的存储单元，并达到规定温度以上。
更具体来说，分为下层存储器垫LMM中的存储单元LMC、与上层存储器垫UMM中的存储单元UMC的情况来进行说明。
下层存储器垫LMM中的存储单元LMC中，例如，如图11所示，对选择存储单元LMC33执行写入动作时其温度上升，隔开规定间隔而在X方向上与选择存储单元LMC33相邻的非选择存储单元LMC32、LMC34的温度会上升，并达到规定温度以上。
参考图8来说明其理由。如图8所示，在下层存储器垫LMM中，隔开规定间隔而在X方向上排列的各存储单元LMC(硫族元素层307(VR))中，各存储单元LMC的Y方向的侧面设置有向X方向延伸的障壁绝缘层324及绝缘层325。因此，根据模拟验证的结果，可知图11的选择存储单元LMC33的热会通过这些障壁绝缘层324及绝缘层325而传递至非选择存储单元LMC32、LMC34，非选择存储单元LMC32、LMC34的温度上升。
尤其是，根据模拟验证的结果，可知障壁绝缘层324接触多个存储单元LMC的侧面，而且其材料氮化硅(SiN)的导热率高于绝缘层325的材料氧化硅(SiO2)，因此，障壁绝缘层324会传递比绝缘层325更多的热。
如上所述，隔开规定间隔而在X方向上与选择存储单元LMC33相邻的非选择存储单元LMC32、LMC34的温度会上升，并达到规定温度以上。因此，本实施方式中，通过向非选择存储单元LMC32、LMC34施加比电压Vw/2小的电压(Vw/2)-α，来抑制非选择存储单元LMC32、LMC34的状态变化。即，即使非选择存储单元LMC32、LMC34的温度达到规定温度以上，其特性变成图15的虚线所示的特性，由于施加电压为电压(Vw/2)-α，因此非选择存储单元LMC32、LMC34不会流动大电流，其状态不会发生变化。
上层存储器垫UMM中的存储单元UMC中，例如，如图13所示，对选择存储单元UMC33执行写入动作时其温度上升，隔开规定间隔而在Y方向上与选择存储单元UMC33相邻的非选择存储单元UMC23、UMC43的温度会上升，并达到规定温度以上。
参考图9来说明其理由。如图9所示，上层存储器垫UMM中，在隔开规定间隔而在Y方向上排列的各存储单元UMC(硫族元素层407(VR))中，各存储单元UMC的X方向的侧面设置有向Y方向延伸的障壁绝缘层424及绝缘层425。因此，根据模拟验证的结果，可知图13的选择存储单元UMC33的热会通过这些障壁绝缘层424及绝缘层425而传递至非选择存储单元UMC23、UMC43，非选择存储单元UMC23、UMC43的温度上升。
尤其是，根据模拟验证的结果，可知障壁绝缘层424接触多个存储单元UMC的侧面，而且其材料氮化硅(SiN)的导热率高于绝缘层425的材料氧化硅(SiO2)，因此障壁绝缘层424会传递比绝缘层425更多的热。
如上所述，隔开规定间隔而在Y方向上与选择存储单元UMC33相邻的非选择存储单元UMC23、UMC43的温度上升，并达到规定温度以上。因此，本实施方式中，通过向非选择存储单元UMC23、UMC43施加比电压Vw/2小的电压(Vw/2)-α，来抑制非选择存储单元UMC23、UMC43的状态变化。即，即使非选择存储单元UMC23、UMC43的温度达到规定温度以上，其特性变成图15的虚线所示的特性，由于施加电压为电压(Vw/2)-α，因此非选择存储单元UC23、UMC43不会流动大电流，其状态不会发生变化。
[第2实施方式]
接下来，参考图16～图18，来说明第2实施方式的半导体存储装置。另外，关于与第1实施方式相同构成及相同功能的部分省略说明，仅说明第2实施方式特有的部分。
图16是与本实施方式的半导体存储装置的存储单元阵列MCA中下层存储器垫LMM的一部分平面对应的示意图。图17是与本实施方式的半导体存储装置的存储单元阵列MCA中上层存储器垫UMM的一部分平面对应的示意图。另外，在图16及图17中，对各字线WL、各位线LBL、UBL及各存储单元LMC、UMC附加了“数字符号”，这些数字符号用于针对被选择的存储单元来明确各字线WL、各位线LBL、UBL及各存储单元LMC、UMC的位置关系，并不表示特定的、固定的字线WL、位线LBL、UBL及存储单元LMC、UMC。
图18是表示对本实施方式的半导体存储装置的存储单元LMC、UMC执行写入动作时的电压-电流特性的示意性曲线图。图18中，横轴表示存储单元LMC、UMC的阴极EC-阳极EA间的电压差即单元电压Vcell。纵轴以对数轴表示存储单元LMC、UMC中流动的单元电流Icell。此外，图18中，实线表示存储单元LMC、UMC的温度小于规定温度时的特性。虚线及一点链线表示存储单元LMC、UMC被加热且其温度达到规定温度以上时的特性。另外，相对于就虚线的特性，一点链线的特性表示存储单元LMC、UMC的温度较低的状态时的特性。
[下层存储器垫LMM的写入动作]
首先，说明对下层存储器垫LMM中的存储单元LMC执行写入动作时的状态。
在所述第1实施方式中，例如，如图11所示，对下层存储器垫LMM的存储单元LMC33执行写入动作的去看戏，向与选择存储单元LMC33隔开规定间隔而在X方向上排列的非选择存储单元LMC32、LMC34施加的电压为小于电压(Vw/2)的电压(Vw/2)-α。
在第2实施方式中，进一步使施加于非选择存储单元LMC31、LMC35的电压为小于电压(Vw/2)且大于电压(Vw/2)-α的电压(Vw/2)-β。另外，β＜α。
图16中，表示在第2实施方式中，对选择存储单元LMC33执行写入动作时，供给至各字线WL0～WL6、各位线LBL0～LBL6的电压、及施加于各存储单元LMC00～LMC66的电压。恰好相当于图12中时序t103～时序t104期间的电压状态。
如图16所示，在第2实施方式中，向选择字线WL3供给电压Vw，向非选择字线WL0、WL1、WL2、WL4、WL5、WL6供给电压(Vw/2)，向选择位线LBL3供给电压0，向在X方向上与选择位线LBL3相邻的非选择位线LBL2、LBL4供给电压(Vw/2)+α，向在X方向上与非选择位线LBL2、LBL4相邻的非选择位线LB1、LB5供给电压(Vw/2)+β，向非选择位线LB0、LB6供给电压(Vw/2)。由此，施加于各存储单元LMC00～LMC66的电压变得如图16所示。针对这些施加电压说明各存储单元LMC的状态时，如以下(11)～(14)所示。
(11)向选择存储单元LMC33施加电压Vw。因此，选择存储单元LMC33中，硫族元素层304(非线性元件NO)流动大电流，硫族元素层307(可变电阻元件VR)的相变区域熔融或结晶化。
(12)非选择存储单元中，向非选择存储单元LMC31、LMC32、LMC34、LMC35以外的非选择存储单元，施加电压Vw/2、电压0、电压-α或电压-β。即，向非选择存储单元中除了非选择存储单元LMC31、LMC32、LMC34、LMC35以外的非选择存储单元，施加电压Vw/2以下的电压。因此，非选择存储单元中除了存储单元LMC31、LMC32、LMC34、LMC35以外的非选择存储单元不流动大电流。因此，非选择存储单元LMC31、LMC32、LMC34、LMC35以外的非选择存储单元的状态不会发生变化。
(13)非选择存储单元中，向隔开规定间隔而在X方向上与选择存储单元LMC33相邻的非选择存储单元LMC32、LMC34施加比电压Vw/2小的电压(Vw/2)-α。像这样，向非选择存储单元LMC32、LMC34施加比电压Vw/2小的电压(Vw/2)-α，因此非选择存储单元LMC32、LMC34不流动大电流。因此，非选择存储单元LMC32、LMC34的状态不会发生变化(参考图18的虚线的特性)。
(14)非选择存储单元中，向隔开规定间隔而在X方向上与非选择存储单元LMC32、LMC34相邻的非选择存储单元LMC31、LMC35，施加小于电压(Vw/2)且大于电压(Vw/2)-α的电压(Vw/2)-β。因此，非选择存储单元LMC31、LMC35不流动大电流。因此，非选择存储单元LMC31、LMC35的状态不会发生变化(参考图18的一点链线的特性)。
即，选择存储单元LMC33通电而被加热时，热会通过在X方向延伸的障壁绝缘层324及绝缘层325(参考图8)传递至非选择存储单元LMC32、LMC34，进而传递至非选择存储单元LMC31、LMC35。此时，非选择存储单元LMC31、LMC35与选择存储单元LMC33之间的距离大于非选择存储单元LMC32、LMC34与选择存储单元LMC33之间的距离。因此，非选择存储单元LMC31、LMC35的温度低于非选择存储单元LMC32、LMC34的温度。
因此，非选择存储单元LMC31、LMC35的电压-电流特性在图18中为一点链线所示的特性。结果，通过向非选择存储单元LMC31、LMC35施加小于电压(Vw/2)且大于电压(Vw/2)-α的电压(Vw/2)-β，非选择存储单元LMC31、LMC35不流动大电流。因此，非选择存储单元LMC31、LMC35的状态不会发生变化。
另外，图16所示的方法只不过是例示，具体方法可适当地进行调整。例如，也能向选择字线WL3供给电压Vw/2，向选择位线LBL3供给电压-Vw/2，向非选择字线WL0～WL2、WL4～WL6及非选择位线LBL0、LBL6供给电压0V，向非选择位线LBL1、LBL5供给电压β，向非选择位线LBL2、LBL4供给电压α。
[上层存储器垫UMM的写入动作]
接下来，说明对上层存储器垫UMM中的存储单元UMC执行写入动作时的状态。
所述第1实施方式中，例如，如图13所示，对上层存储器垫UMM的存储单元UMC33执行写入动作时，向与选择存储单元UMC33隔开规定间隔而在Y方向上排列的非选择存储单元UMC23、UMC43施加的电压为比电压(Vw/2)小的电压(Vw/2)-α。
第2实施方式中，进而使施加于非选择存储单元UMC13、UMC53的电压设为小于电压(Vw/2)且大于电压(Vw/2)-α的电压(Vw/2)-β。另外，β＜α。
图17中，表示在第2实施方式中对选择存储单元UMC33执行写入动作时，供给至各字线WL0～WL6、各位线UBL0～UBL6的电压、及施加于各存储单元UMC00～UMC66的电压。恰好相当于图14中时序t203～时序t204期间的电压状态。
如图17所示，第2实施方式中，向选择字线WL3供给电压Vw，向在Y方向上与选择字线WL3相邻的非选择字线WL2、WL4供给电压(Vw/2)-α，向在Y方向上与非选择字线WL2、WL4相邻的非选择字线WL1、WL5供给电压(Vw/2)-β，向非选择字线WL0、WL6供给电压(Vw/2)，向选择位线UBL3供给电压0，向非选择位线UBL0、UBL1、UBL2、UBL4、UBL5、UBL6供给电压(Vw/2)。由此，施加于各存储单元UMC00～UMC66的电压变得如图17所示。针对这些施加电压，说明各存储单元UMC的状态时，如以下(15)～(18)所示。
(15)向选择存储单元UMC33施加电压Vw。因此，选择存储单元UMC33中，硫族元素层404(非线性元件NO)流动大电流，硫族元素层407(可变电阻元件VR)的相变区域熔融或结晶化。
(16)非选择存储单元中，向除了非选择存储单元UMC13、UMC23、UMC43、UMC53以外的非选择存储单元，施加电压Vw/2、电压0、电压-α或电压-β。即，向非选择存储单元中除了非选择存储单元UMC13、UMC23、UMC43、UMC53以外的非选择存储单元，施加电压Vw/2以下的电压。因此，非选择存储单元中除了非选择存储单元UMC13、UMC23、UMC43、UMC53以外的非选择存储单元不流动大电流。因此，非选择存储单元UMC13、UMC23、UMC43、UMC53以外的非选择存储单元的状态不会发生变化。
(17)非选择存储单元中，向隔开规定间隔而在Y方向上与选择存储单元UMC33相邻的非选择存储单元UMC23、UMC43，施加小于电压Vw/2的电压(Vw/2)-α。像这样，向非选择存储单元UMC23、UMC43施加比电压Vw/2小的电压(Vw/2)-α，因此非选择存储单元UMC23、UMC43不流动大电流。因此，非选择存储单元UMC23、UMC43的状态不会发生变化(参考图18的虚线的特性)。
(18)非选择存储单元中，向隔开规定间隔而在Y方向上与非选择存储单元UMC23、UMC43相邻的非选择存储单元UMC13、UMC53，施加小于电压(Vw/2)且大于电压(Vw/2)-α的电压(Vw/2)-β。因此，非选择存储单元UMC13、UMC53不流动大电流。因此，非选择存储单元UMC13、UMC53的状态不会发生变化(参考图18的一点链线的特性)。
即，选择存储单元UMC33通电而被加热时，热通过在Y方向延伸的障壁绝缘层424及绝缘层425(参考图9)传递至非选择存储单元UMC23、UMC43，进而传递至非选择存储单元UMC13、UMC53。此时，非选择存储单元UMC13、UMC53与选择存储单元UMC33之间的距离大于非选择存储单元UMC23、UMC43与选择存储单元UMC33之间的距离。因此，非选择存储单元UMC13、UMC53的温度低于非选择存储单元UMC23、UMC43的温度。
因此，非选择存储单元UMC13、UMC53的电压-电流特性在图18中变成一点链线所示的特性。结果，通过向非选择存储单元UMC13、UMC53施加小于电压(Vw/2)且大于电压(Vw/2)-α的电压(Vw/2)-β，非选择存储单元UMC13、UMC53不流动大电流。因此，非选择存储单元UMC13、UMC53的状态不会发生变化。
另外，图17所示的方法只不过是例示，具体方法可以适当地进行调整。例如，也能向选择字线WL3供给电压Vw/2，向选择位线UBL3供给电压-Vw/2，向非选择字线WL0、WL6及非选择位线UBL0～UBL2、UBL4～UBL6供给电压0V，向非选择字线WL1、WL5供给电压-β，向非选择字线WL2、WL4供给电压-α。
[制造方法]
接下来，参考图19～图35，说明本实施方式的半导体存储装置的制造方法。图19～图22、及图32～图35是与图5对应的示意性剖视图。图23～图31是与图6对应的示意性剖视图。另外，为了便于说明，图19～图35中，有时将一部分构成省略。
制造本实施方式的半导体存储装置时，例如在半导体晶片上形成周边电路PC。接着，例如，形成用于将该周边电路PC连接于存储单元阵列MCA的配线层200(图5)等。
接下来，例如，如图19所示，在绝缘层204的上表面形成积层体，该积层体包含：导电层301A，形成导电层301；导电阻挡层302A，形成导电阻挡层302；电极层303A，形成电极层303；硫族元素层304A，形成硫族元素层304；电极层305A，形成电极层305；导电阻挡层306A，形成导电阻挡层306；硫族元素层307A(可变电阻层)，形成硫族元素层307；导电阻挡层308A，形成导电阻挡层308；电极层309A，形成电极层309；以及氮化硅(SiN)等硬质遮罩层501。该工序例如通过溅镀等PVD(Physical Vapor Deposition)等进行。
接下来，例如，如图20所示，执行在X方向上分割所述积层体的工序。通过该工序，硬质遮罩层501的一部分被除去而在X方向上被分割，形成线与间隙的图案。
此外，通过该工序，沿着硬质遮罩层501上形成的图案，在X方向上分割导电层301A、导电阻挡层302A、电极层303A、硫族元素层304A、电极层305A、导电阻挡层306A、硫族元素层307A、导电阻挡层308A、及电极层309A。另外，该工序例如通过RIE等各向异性蚀刻等而进行。
接下来，例如，如图21所示，在绝缘层204的上表面、硬质遮罩层501的上表面、以及导电层301A、导电阻挡层302A、电极层303A、硫族元素层304A、电极层305A、导电阻挡层306A、硫族元素层307A、导电阻挡层308A、及电极层309A的X方向的侧面，形成障壁绝缘层321。此外，形成绝缘层322。绝缘层322例如通过以旋涂等手段在晶片上涂布聚硅氮烷等，并进行热处理等而形成。
接下来，例如，如图22及图23所示，将硬质遮罩层501的一部分除去而露出电极层309A的上表面。该工序例如通过CMP(Chemical Mechanical Polishing)等进行。
接下来，例如，如图24所示，在电极层309A的上表面形成积层体，该积层体包含：导电阻挡层310A，形成导电阻挡层310；导电层311A，形成导电层311；以及氮化硅(SiN)等硬质遮罩层511。该工序例如通过溅镀等PVD等进行。
接下来，例如，如图25所示，进行在Y方向上分割所述积层体的工序。通过该工序，硬质遮罩层511在Y方向上被分割，形成线与间隙的图案。
此外，通过该工序，沿着硬质遮罩层511上形成的图案，在Y方向上分割电极层303A、硫族元素层304A、电极层305A、导电阻挡层306A、硫族元素层307A、导电阻挡层308A、电极层309A、导电阻挡层310A、及导电层311A。另外，该工序例如通过RIE等各向异性蚀刻等而进行。
接下来，例如，如图26所示，在导电阻挡层302A及绝缘层323的上表面、硬质遮罩层511的上表面、以及电极层303A、硫族元素层304A、电极层305A、导电阻挡层306A、硫族元素层307A、导电阻挡层308A、电极层309A、导电阻挡层310A、导电层311A、及硬质遮罩层511的Y方向的侧面，形成障壁绝缘层324。此外，形成绝缘层325。绝缘层325例如通过以旋涂等手段在晶片上涂布聚硅氮烷等，并进行热处理等而形成。
根据图26可知，障壁绝缘层324及绝缘层325在X方向上延伸(参考图8)。
接下来，将绝缘层325的一部分除去而露出硬质遮罩层511的上表面。该工序例如通过以硬质遮罩层511为终止层的CMP等平坦化处理而进行。
接下来，例如，如图27所示，将硬质遮罩层511的一部分而露出导电层311A的上表面。该工序例如通过CMP或湿式蚀刻等而进行。
接下来，例如，如图28所示，在导电层311A及绝缘层325的上表面形成积层体，该积层体包含：导电层401A，形成导电层401；导电阻挡层402A，形成导电阻挡层402；电极层403A，形成电极层403；硫族元素层404A，形成硫族元素层404；电极层405A，形成电极层405；导电阻挡层406A，形成导电阻挡层406；硫族元素层407A(可变电阻层)，形成硫族元素层407；导电阻挡层408A，形成导电阻挡层408；电极层409A，形成电极层409；以及氮化硅(SiN)等硬质遮罩层521。该工序例如通过溅镀等PVD等而进行。
接下来，例如，如图29所示，进行在Y方向上分割所述积层体的工序。通过该工序，硬质遮罩层521在Y方向上被分割，形成线与间隙的图案。
此外，通过该工序，沿着硬质遮罩层521上形成的图案，在Y方向上分割导电层401A、导电阻挡层402A、电极层403A、硫族元素层404A、电极层405A、导电阻挡层406A、硫族元素层407A、导电阻挡层408A、及电极层409A。另外，该工序例如通过RIE等各向异性蚀刻等而进行。
接下来，例如，如图30所示，在硬质遮罩层521的上表面、以及导电层401A、导电阻挡层402A、电极层403A、硫族元素层404A、电极层405A、导电阻挡层406A、硫族元素层407A、导电阻挡层408A、电极层409A、及硬质遮罩层521的Y方向的侧面，形成障壁绝缘层421。此外，形成绝缘层422。绝缘层422例如通过以旋涂等手段在晶片上涂布聚硅氮烷等，并进行热处理等而形成。
接下来，将绝缘层422的一部分除去而露出硬质遮罩层521的上表面。该工序例如通过以硬质遮罩层521为终止层的CMP等平坦化处理而进行。
接下来，例如，如图31及图32所示，将硬质遮罩层521的一部分除去而露出电极层409A的上表面。该工序例如通过CMP或湿式蚀刻等而进行。
接下来，例如，如图33所示，在电极层409A及绝缘层422的上表面形成积层体，该积层体包含：导电阻挡层410A，形成导电阻挡层410；导电层411A，形成导电层411；以及氮化硅(SiN)等硬质遮罩层531。该工序例如通过溅镀等PVD等而进行。
接下来，例如，如图34所示，进行在X方向上分割所述积层体的工序。通过该工序，硬质遮罩层531在X方向上被分割，形成线与间隙的图案。
此外，通过该工序，沿着硬质遮罩层531上形成的图案，在X方向及Y方向上分割电极层403A、硫族元素层404A、电极层405A、导电阻挡层406A、硫族元素层407A、导电阻挡层408A、电极层409A、导电阻挡层410A、及导电层411A。另外，该工序例如通过RIE等各向异性蚀刻等而进行。
接下来，例如，如图35所示，在导电阻挡层402A的上表面、硬质遮罩层531的上表面、以及电极层403A、硫族元素层404A、电极层405A、导电阻挡层406A、硫族元素层407A、导电阻挡层408A、电极层409A、导电阻挡层410A、导电层411A、及硬质遮罩层531的Y方向的侧面，形成障壁绝缘层424。此外，形成绝缘层425。绝缘层425例如通过旋涂等手段在晶片上涂布聚硅氮烷等，并进行热处理等而形成。
根据图35也可知，障壁绝缘层424及绝缘层425在Y方向上延伸(参考图9)。
[电压α的设定]
所述电压α的大小可通过各种方法进行设定。例如，在图11的例子中，电压α越大则施加于非选择存储单元LMC32、LMC34的电压变得越小，从而可抑制这些非选择存储单元LMC32、LMC34的状态变化。另一方面，若电压α过大，则施加于与非选择位线LBL2、LBL4连接的其它非选择存储单元LMC12、LMC22、LMC42、LMC52、LMC14、LMC24、LMC44、LMC54的电压变大，这些非选择存储单元的状态有可能发生变化。因此，理想的是将电压α适当地调整为合适的大小。
作为这样的方法，例如，将下层存储器垫LMM内的存储单元MC全部设为设置状态或重设状态。接着，选择规定的下层位线LBL，进行设置动作或重设动作。然后，以此进行读出动作，并计数错误比特数。接下来，一边改变电压α一边重复进行所述动作。然后，取得错误比特数最小时的电压α，并将其存储到存储单元阵列MCA内的ROM区域。针对上层存储器垫UMM，也能通过同样的方法取得电压α。另外，在下层存储器垫LMM与上层存储器垫UMM之间，所述电压α可为共用值，也可为不同值。
[其它]
虽然对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种形态实施，且在不脱离发明主旨的范围内可进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围及主旨，且并包含在权利要求所记载的发明及其均等范围内。
符号的说明
WL、WL0～WL6:字线
LBL、LBL0～LBL6:下层位线
UBL、UBL0～UBL6:上层位线
LMC、LMC00～LMC66、UMC、UMC00～UMC66:存储单元
VR:可变电阻元件
NO:非线性元件
12:行解码器(电压传输电路)
13:列解码器(电压传输电路)
15:电源电路(电压输出电路)

Claims (5)

1.一种半导体存储装置，包括：第1配线，在第1方向上延伸；第2配线，在所述第1方向上延伸，且在与所述第1方向交叉的第2方向上与所述第1配线相邻；第3配线，在所述第1方向上延伸，且在所述第2方向上与所述第2配线相邻；
第4配线，在所述第2方向上延伸；第5配线，在所述第2方向上延伸，且在所述第1方向上与所述第4配线相邻；第6配线，在所述第2方向上延伸，且在所述第1方向上与所述第5配线相邻；
多个存储单元，其一端连接于第1～第3配线的任一个，其另一端连接于第4～第6配线的任一个，且包含可变电阻膜及硫族元素膜；
电压输出电路，输出第1电压、大于所述第1电压的第2电压、大于所述第1电压的第3电压、大于所述第2电压及所述第3电压的第4电压、以及大于所述第4电压的第5电压；以及
电压传输电路，连接于所述第1～第6配线、及所述电压输出电路；且
在对连接于所述第1配线及所述第4配线的存储单元执行写入动作的规定时序，
向所述第1配线传输所述第1电压，
向所述第2配线传输所述第4电压，
向所述第3配线传输所述第2电压，
向所述第4配线传输所述第5电压，
向所述第5配线传输所述第3电压，
向所述第6配线传输所述第3电压。
2.一种半导体存储装置，包括：第1配线，在第1方向上延伸；第2配线，在所述第1方向上延伸，且在与所述第1方向交叉的第2方向上与所述第1配线相邻；第3配线，在所述第1方向上延伸，且在所述第2方向上与所述第2配线相邻；
第4配线，在所述第2方向上延伸；第5配线，在所述第2方向上延伸，且在所述第1方向上与所述第4配线相邻；第6配线，在所述第2方向上延伸，且在所述第1方向上与所述第5配线相邻；
多个存储单元，其一端连接于第1～第3配线的任一个，其另一端连接于第4～第6配线的任一个，且包含可变电阻膜及硫族元素膜；
电压输出电路，输出第1电压、小于所述第1电压的第2电压、小于所述第1电压的第3电压、小于所述第2电压及所述第3电压的第4电压、以及小于所述第4电压的第5电压；以及
电压传输电路，连接于所述第1～第6配线、及所述电压输出电路；且
在对与所述第1配线及所述第4配线连接的存储单元执行写入动作的规定时序，
向所述第1配线传输所述第1电压，
向所述第2配线传输所述第4电压，
向所述第3配线传输所述第2电压，
向所述第4配线传输所述第5电压，
向所述第5配线传输所述第3电压，
向所述第6配线传输所述第3电压。
3.根据权利要求1或2所述的半导体存储装置，其中，相比所述第1～第3配线，所述第4～第6配线离基板远。
4.根据权利要求1或2所述的半导体存储装置，其中，所述第2电压及所述第3电压的大小为一致或基本上一致。
5.根据权利要求1或2所述的半导体存储装置，其中，所述多个存储单元包含：
第1～第3存储单元，连接于所述第4配线；
第4～第6存储单元，连接于所述第5配线；及
第7～第9存储单元，连接于所述第6配线；且包括：
第1绝缘膜，设置在所述第1～第3存储单元的所述第1方向的侧面，在所述第2方向上延伸；
第2绝缘膜，设置在所述第4～第6存储单元的所述第1方向的侧面，在所述第2方向上延伸；及
第3绝缘膜，设置在所述第7～第9存储单元的所述第1方向的侧面，在所述第2方向上延伸。
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