KR20070111896A - ＧｅＢｉＴｅ막을 상변화 물질막으로 채택하는 상변화 기억 셀, 이를 구비하는 상변화 기억소자, 이를 구비하는 전자 장치 및 그 제조방법 - Google Patents
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Abstract
상변화 기억 셀이 제공된다. 상기 상변화 기억 셀은 반도체 기판 상에 형성된 층간절연막 및 상기 층간절연막 내에 제공된 제1 전극 및 제2 전극을 구비한다. 상기 제1 및 제2 전극들 사이에 상변화 물질 패턴이 제공된다. 상기 상변화 물질 패턴은 언도우프트 GeBiTe막, 불순물을 함유하는 도우프트 GeBiTe막 또는 불순물을 함유하는 GeTe막에 해당한다. 상기 언도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (A1(Ge21.43, Bi16.67, Te61.9), A2(Ge44.51, Bi0.35, Te55.14), A3(Ge59.33, Bi0.5, Te40.17) 및 A4(Ge38.71, Bi16.13, Te45.16))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖고, 상기 도우프트 GeBiTe막은 상기 삼각형의 조성 다이아그램 상의 좌표들에 의해 표현되는 4개의 점들 (D1(Ge10, Bi20, Te70), D2(Ge30, Bi0, Te70), D3(Ge70, Bi0, Te30) 및 D4(Ge50, Bi20, Te30))에 의해 둘러싸여진 범위 내의 조성비를 가지면서 불순물을 함유한다. 또한, 상기 도우프트 GeTe막은 상기 점들(D2, D3) 사이의 직선 상의 좌표들에 상응하는 조성비를 가지면서 불순물을 함유한다.
Description
도 1은 본 발명의 실시예에 따른 상변화 기억 셀들을 채택하는 상변화 기억소자의 개략적인 블록 다이아그램이다.
도 2는 도 1에 보여진 셀 어레이 영역의 일 부분을 도시한 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 4a는 본 발명의 실시예들에 따른 상변화 기억 셀들에 채택되는 상변화 물질막의 조성범위(composition range)를 도시한 삼각형의 조성 다이아그램(triangular composition diagram)이다.
도 4b는 본 발명의 다른 실시예들에 따른 상변화 기억 셀들에 채택되는 상변화 물질막의 조성범위를 도시한 삼각형의 조성 다이아그램이다.
도 5는 도 1에 보여진 셀 어레이 영역의 다른 예(another exemplary)를 도시한 등가회로도이다.
도 6은 도 5에 보여진 셀 어레이 영역의 단위 셀을 도시한 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 8은 본 발명의 실시예에 따른 상변화 기억소자를 구비하는 전자 시스템(electronic system)의 개략적인 블록 다이아그램이다.
도 9는 종래기술 및 본 발명에 따라 제작된 상변화 기억 셀들의 리셋 전류 특성을 도시한 그래프이다.
도 10은 종래기술 및 본 발명에 따라 제작된 상변화 기억 셀들의 리셋전류 및 리셋펄스 폭(reset pulse width) 사이의 관련성(relationship)을 도시한 그래프이다.
도 11은 본 발명에 따라 제작된 상변화 기억 셀들의 내구성 테스트 결과들(endurance test results)을 도시한 그래프이다.
본 발명은 비휘발성 기억소자들에 관한 것으로, 특히 GeBiTe막을 상변화 물질막으로 채택하는 상변화 기억 셀, 이를 구비하는 상변화 기억소자, 이를 구비하는 전자 시스템 및 그 제조방법에 관한 것이다.
비휘발성 기억소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 이에 따라, 상기 비휘발성 기억소자들은 컴퓨터, 이동통신 단말기(mobile communication system) 및 메모리 카드 등에 널리 채택되고 있다.
상기 비휘발성 기억소자들로서 플래쉬 메모리소자가 널리 사용되고 있다. 상기 플래쉬 메모리소자는 적층 게이트 구조(stacked gate structure)를 갖는 메모리 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 영역 상에 차례로 적층된 터널산화막, 부유게이트, 게이트층간 절연막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 상기 플래쉬 메모리 셀의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질(film quality)이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
상기 플래쉬 메모리 소자 대신에 새로운 비휘발성 기억소자들, 예컨대 상변화 기억소자가 최근에 제안된 바 있다. 상기 상변화 기억소자의 단위 셀은 스위칭 소자 및 상기 스위칭 소자에 직렬 연결된(serially connected) 데이터 저장요소(data storage element)를 포함한다. 상기 데이터 저장요소는 상/하부 전극들(top/bottom electrodes) 및 이들 사이의 상변화 물질막을 구비하고, 상기 하부전극은 상기 스위칭 소자에 전기적으로 연결된다.
일반적으로, 상기 하부전극은 히터로서 작용한다. 상기 스위칭 소자 및 상기 하부전극을 통하여 쓰기 전류가 흐르는 경우에, 상기 상변화 물질막 및 상기 하부전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질막을 비정질 상태(amorphous state; 리셋 상태) 또는 결정질 상태(crystalline state; 셋 상태)로 변환시킨다. 상기 비정질 상태를 갖는 상변화 물질막은 상기 결정질 상태를 갖는 상변화 물질막보다 높은 저항을 보인다. 따라서, 상기 상변화 물질막은 상기 상변화 기억소자의 상기 데이터 저장요소(data storage element)에 널리 채택되고 있다.
상기 스위칭 소자는 상기 쓰기 전류를 제공하기에 충분한 전류 구동능력(current drivability)를 갖도록 설계되어야 한다. 그러나, 상기 전류 구동능력을 향상시키기 위해서는 상기 스위칭 소자에 의해 차지되는(occupied) 면적이 증가되어야 한다. 상기 스위칭 소자의 면적이 증가하면, 상기 상변화 기억소자의 집적도(integration density)를 개선시키기가 어렵다.
상기 상변화 물질막으로서 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막(alloy layer; 이하 "GeSbTe막"이라 한다)가 널리 사용되고 있다. 상기 GeSbTe막을 결정화시키기 위해서는 수백 나노 초(several hundreds of nano seconds)의 긴 시간을 갖는 셋 펄스 신호가 요구된다. 따라서, 상기 GeSbTe막을 채택하는 상변화 기억소자의 쓰기 속도(프로그램 속도)을 개선시키는 데 한계가 있을 수 있다. 또한, 상기 GeSbTe막을 비정질 상태(리셋 상태)로 변환시키기 위해서는 약 0.8 내지 1 mA의 높은 쓰기 전류(리셋 전류)를 갖는 리셋 펄스 신호가 요구된다. 따라서, 상기 GeSbTe막을 상변화 기억소자의 상변화 물질막으로 채택하는 경우에, 상기 상변화 기억소자의 쓰기(프로그램) 모드에서 전력소모를 감소시키는 데 한계가 있을 수 있다.
상기 GeSbTe막은 실리콘 원자들 또는 질소 원자들과 같은 불순물들로 도우핑될 수 있다. 이 경우에, 상기 GeSbTe막은 상기 불순물들에 기인하여 작고 균일한 그레인들을 가질 수 있다. 이에 따라, 상기 GeSbTe막을 비정질 상태로 변환시키는 데 요구되는 에너지가 감소하여 상기 GST막의 리셋 전류를 더욱 감소시킬 수 있다. 그러나, 상기 GeSbTe막 내의 불순물들은 상기 GeSbTe막의 결정화를 방해한다. 결과적으로, 상기 GeSbTe막이 불순물들로 도우핑되면, 상기 도우프트 GeSbTe막의 리셋 전류는 감소하는 반면에 상기 GeSbTe막의 셋 펄스 폭은 오히려 증가한다.
최근에, 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 합금막(이하, "GeBiTe막"이라 한다)이 디지털 영상 디스크(digital video disk; DVD)와 같은 광학적 정보 기록 매체(optical information recording medium)의 상변화 물질막으로 널리 사용되고 있다.
상기 GeBiTe막을 상변화 물질막으로 채택하는 광학적 정보 기록 매체가 미국특허공개 번호(U.S. patent publication No.) 2005/0227035 A1에 "정보 기록 매체(information recording medium)"라는 제목으로 푸치오카 등(Fuchioka et al.)에 의해 개시된 바 있다. 푸치오카 등에 따르면, 상기 정보 기록 매체는 차례로 적층된 제1 및 제2 경계층들(first/second boundary layers)과 아울러서 이들 사이에 개재된 기록층(recording layer)를 포함하고, 상기 기록층은 GeBiTe막과 같은 상변화 물질막으로 이루어진다. 상기 정보 기록 매체 내에 원하는 정보(desired data)를 기입하기 위해서는 상기 기록층(즉, GeBiTe막)의 소정영역 상에 레이저 빔과 같은 빛을 조사한다. 그 결과, 상기 레이저 빔이 조사된 영역의 GeBiTe막은 상기 레이저 빔의 세기에 따라서 결정질 상태 또는 비정질 상태로 변환된다. 즉, 푸치오카 등은 원하는 데이터를 광학적으로 기록하기 위한 정보 기록 매체를 제공한다. 푸치오카 등에 따른 상기 정보 기록 매체의 GeBiTe막은 비스무쓰(Bi), 게르마늄(Ge) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그 램(triangular composition diagram) 상에서 다음의 4개의 점들(H1, H2, H3, H4)에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는다.
H1(Bi3, Ge46.2, Te50.8)
H2(Bi5, Ge46, Te49)
H3(Bi13, Ge38, Te49)
H4(Bi10, Ge38, Te52)
상기 GeBiTe막을 상변화 물질막으로 채택하는 또 다른 정보 기록 매체가 미국특허번호 제6,858,277 B1에 "정보 기록 매체 및 그 제조방법(information recording medium and method for manufacturing the same)"이라는 제목으로 야마다 등(Yamada et al.)에 의해 개시된 바 있다. 야마다 등에 따르면, 원하는 데이터를 전기적으로 또는 광학적으로 프로그램하기에 적합한 정보 기록 매체가 제공된다. 상기 정보 기록 매체는 기판 상에 형성된 제1 전극, 상기 제1 전극 상에 형성된 절연막, 상기 절연막 내에 형성되어 상기 제1 전극과 접촉하는 기록층 및 상기 절연막 상에 제공되고 상기 기록층과 접촉하는 제2 전극을 포함한다. 상기 기록층을 구성하는 특정 물질들은 많은 격자결함들(lattice defects)을 포함하고, 상기 격자결함들을 포함하는 결정상(crystalline phase)은 GeTe-M2Te3(여기서, "M"은 Sb, Bi 또는 Al이다)에 의해 표현될 수 있는 물질들 내의 준안정상(metastable phase) 으로서 간주할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적인 프로그램 속도를 개선시키기에 적합한 조성비를 갖는 언도우프트 GeBiTe막, 도우프트 GeBiTe막 또는 도우프트 GeTe막을 상변화 물질막으로 채택하는 상변화 기억 셀을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 리셋 전류를 감소시키기에 적합한 조성비를 갖는 언도우프트 GeBiTe막, 도우프트 GeBiTe막 또는 도우프트 GeTe막을 상변화 물질막으로 채택하는 상변화 기억 셀을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 전기적인 프로그램 속도 및 리셋 전류의 감소에 적합한 언도우프트 GeBiTe막, 도우프트 GeBiTe막 또는 도우프트 GeTe막을 상변화 물질막으로 채택하는 상변화 기억소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 전기적인 프로그램 속도 및 리셋 전류의 감소에 적합한 언도우프트 GeBiTe막, 도우프트 GeBiTe막 또는 도우프트 GeTe막을 구비하는 상변화 기억 셀을 채택하는 전자 시스템을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 언도우프트 GeBiTe막, 도우프트 GeBiTe막 또는 도우프트 GeTe막을 사용하여 전기적인 프로그램 속도 및 리셋 전류를 감소시킬 수 있는 상변화 기억 셀의 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, GeBiTe막 또는 도우프트 GeTe막을 상변화 물질 막으로 채택하는 상변화 기억 셀이 제공된다. 상기 상변화 기억 셀은 반도체 기판 상에 형성된 층간절연막 및 상기 층간절연막 내에 제공된 제1 전극 및 제2 전극을 포함한다. 상기 제1 및 제2 전극들 사이에 상변화 물질 패턴이 제공된다. 상기 상변화 물질 패턴은 언도우프트 GeBiTe막, 불순물을 함유하는 도우프트 GeBiTe막 또는 불순물을 함유하는 GeTe막을 구비한다. 상기 언도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (A1(Ge21.43, Bi16.67, Te61.9), A2(Ge44.51, Bi0.35, Te55.14), A3(Ge59.33, Bi0.5, Te40.17) 및 A4(Ge38.71, Bi16.13, Te45.16))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖고, 상기 도우프트 GeBiTe막은 상기 삼각형의 조성 다이아그램 상의 좌표들에 의해 표현되는 4개의 점들 (D1(Ge10, Bi20, Te70), D2(Ge30, Bi0, Te70), D3(Ge70, Bi0, Te30) 및 D4(Ge50, Bi20, Te30))에 의해 둘러싸여진 범위 내의 조성비를 가지면서 불순물을 함유한다. 또한, 상기 도우프트 GeTe막은 상기 점들(D2, D3) 사이의 직선 상의 좌표들에 상응하는 조성비를 가지면서 불순물을 함유한다. 상기 층간절연막 상에 비트라인이 배치된다. 상기 비트라인은 상기 제2 전극에 전기적으로 접속된다.
본 발명의 몇몇 실시예들에서, 상기 상변화 기억 셀은 상기 반도체 기판 상에 형성된 셀 스위칭 소자를 더 포함할 수 있다. 상기 셀 스위칭 소자는 상기 제1 전극에 전기적으로 접속된다. 상기 셀 스위칭 소자는 상기 반도체 기판 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부에 배치된 워드라인을 구비하는 억세스 모스 트랜지스터일 수 있다. 상기 제1 전극은 상기 소오스/드레인 영역들중 어느 하나에 전기적으로 접속된다.
이와는 달리, 상기 셀 스위칭 소자는 셀 다이오드일 수 있다. 상기 셀 다이오드는 상기 층간절연막 내에 차례로 적층된 n형 반도체 및 p형 반도체를 구비하는 수직 셀 다이오드일 수 있고, 상기 p형 반도체는 상기 제1 전극에 전기적으로 접속될 수 있다. 이 경우에, 상기 상변화 기억 셀은 상기 셀 다이오드의 상기 n형 반도체에 전기적으로 접속된 워드라인을 더 포함할 수 있다.
다른 실시예들에서, 상기 제1 전극은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)일 수 있다.
또 다른 실시예들에서, 상기 제2 전극은 타이타늄 질화막(TiN)일 수 있다.
또 다른 실시예들에서, 상기 언도우프트 GeBiTe막 또는 상기 도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (B1(Ge30.77, Bi15.38, Te53.85), B2(Ge48.7, Bi1.0, Te50.3), B3(Ge59.3, Bi0.5, Te40.2) 및 B4(Ge38.7, Bi16.1, Te45.2))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 가질 수 있다.
또 다른 실시예들에서, 상기 언도우프트 GeBiTe막 또는 상기 도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들 에 의해 표현되는 6개의 점들 (C1(Ge33.33, Bi13.34, Te53.33), C2(Ge48.7, Bi1.0, Te50.3), C3(Ge54.43, Bi0.47, Te45.1), C4(Ge59.3, Bi0.5, Te40.2), C5(Ge47.1, Bi9.8, Te43.1) 및 C6(Ge44, Bi9, Te47))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 가질 수 있다.
또 다른 실시예들에서, 상기 불순물은 질소(N), 탄소(C), 셀레니움(Se), 인듐(In), 산소(O), 갈리움(Ga), 실리콘(Si), 주석(Sn), 납(Pb), 인(P), 비소(As), 스티비움(Sb), 산소(O) 및 황(S)으로 이루어진 일 군중 적어도 하나의 원소(element)를 포함할 수 있다. 상기 불순물의 함량(content)은 0.01 atomic % 내지 20 atomic %의 범위 내일 수 있다.
본 발명의 다른 양태에 따르면, GeBiTe막 또는 도우프트 GeTe막을 상변화 물질막으로 채택하는 상변화 기억 소자가 제공된다. 상기 상변화 기억 소자는 셀 어레이 영역 및 주변회로 영역을 갖는 반도체 기판 및 상기 반도체 기판 상에 형성된 층간절연막을 포함한다. 상기 셀 어레이 영역 내의 상기 층간절연막 내에 제1 전극 및 제2 전극이 제공된다. 상기 제1 및 제2 전극들 사이에 상변화 물질 패턴이 제공된다. 상기 상변화 물질 패턴은 언도우프트 GeBiTe막, 불순물을 함유하는 도우프트 GeBiTe막 또는 불순물을 함유하는 GeTe막을 구비한다. 상기 언도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (A1(Ge21.43, Bi16.67, Te61.9), A2(Ge44.51, Bi0.35, Te55.14), A3(Ge59.33, Bi0.5, Te40.17) 및 A4(Ge38.71, Bi16.13, Te45.16))에 의 해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖고, 상기 도우프트 GeBiTe막은 상기 삼각형의 조성 다이아그램 상의 좌표들에 의해 표현되는 4개의 점들 (D1(Ge10, Bi20, Te70), D2(Ge30, Bi0, Te70), D3(Ge70, Bi0, Te30) 및 D4(Ge50, Bi20, Te30))에 의해 둘러싸여진 범위 내의 조성비를 가지면서 불순물을 함유한다. 또한, 상기 도우프트 GeTe막은 상기 점들(D2, D3) 사이의 직선 상의 좌표들에 상응하는 조성비를 가지면서 불순물을 함유한다. 상기 층간절연막 상에 비트라인이 배치된다. 상기 비트라인은 상기 제2 전극에 전기적으로 접속된다.
본 발명의 또 다른 양태에 따르면, 언도우프트 GeBiTe막, 도우프트 GeBiTe막 또는 도우프트 GeTe막을 구비하는 상변화 기억 셀을 채택하는 전자 시스템이 제공된다. 상기 전자 시스템은 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치 및 상기 프로세서와 데이터 통신을 수행하는 상변화 기억소자를 포함한다. 상기 상변화 기억소자는 셀 어레이 영역 및 주변회로 영역을 갖는 반도체 기판 및 상기 반도체 기판 상에 형성된 층간절연막을 포함한다. 상기 셀 어레이 영역 내의 상기 층간절연막 내에 제1 전극 및 제2 전극이 제공된다. 상기 제1 및 제2 전극들 사이에 상변화 물질 패턴이 제공된다. 상기 상변화 물질 패턴은 언도우프트 GeBiTe막, 불순물을 함유하는 도우프트 GeBiTe막 또는 불순물을 함유하는 GeTe막을 구비한다. 상기 언도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (A1(Ge21.43, Bi16.67, Te61.9), A2(Ge44.51, Bi0.35, Te55.14), A3(Ge59.33, Bi0.5, Te40.17) 및 A4(Ge38.71, Bi16.13, Te45.16))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖고, 상기 도우프트 GeBiTe막은 상기 삼각형의 조성 다이아그램 상의 좌표들에 의해 표현되는 4개의 점들 (D1(Ge10, Bi20, Te70), D2(Ge30, Bi0, Te70), D3(Ge70, Bi0, Te30) 및 D4(Ge50, Bi20, Te30))에 의해 둘러싸여진 범위 내의 조성비를 가지면서 불순물을 함유한다. 또한, 상기 도우프트 GeTe막은 상기 점들(D2, D3) 사이의 직선 상의 좌표들에 상응하는 조성비를 가지면서 불순물을 함유한다. 상기 층간절연막 상에 비트라인이 배치된다. 상기 비트라인은 상기 제2 전극에 전기적으로 접속된다.
본 발명의 또 다른 양태에 따르면, 전기적인 프로그램 속도 및 리셋 전류를 감소시킬 수 있는 상변화 기억 셀의 제조방법이 제공된다. 상기 방법은 반도체 기판 상에 하부 층간절연막을 형성하는 것과, 상기 하부 층간절연막 내에 제1 전극을 형성하는 것을 포함한다. 상기 하부 층간절연막 상에 상기 제1 전극과 접촉하는 상변화 물질 패턴 및 상기 상변화 물질 패턴 상에 적층된 제2 전극을 형성한다. 상기 상변화 물질 패턴은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (A1(Ge21.43, Bi16.67, Te61.9), A2(Ge44.51, Bi0.35, Te55.14), A3(Ge59.33, Bi0.5, Te40.17) 및 A4(Ge38.71, Bi16.13, Te45.16))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는 언도우프트 GeBiTe막, 상기 삼각형의 조성 다이아그램 상의 좌표들에 의해 표현되는 4개의 점들 (D1(Ge10, Bi20, Te70), D2(Ge30, Bi0, Te70), D3(Ge70, Bi0, Te30) 및 D4(Ge50, Bi20, Te30))에 의해 둘러싸여진 범위 내의 조성비를 가지면서 불순물을 함유하는 도우프트 GeBiTe막, 또는 상기 점들(D2, D3) 사이의 직선 상의 좌표들에 상응하는 조성비를 가지면서 불순물을 함유하는 도우프트 GeTe막으로 형성한다. 상기 상변화 물질 패턴 및 상기 제2 전극을 갖는 기판 상에 상부 층간절연막을 형성한다. 상기 상부 층간절연막을 패터닝하여 상기 제2 전극을 노출시키는 비트라인 콘택홀을 형성한다. 상기 상부 층간절연막 상에 상기 비트라인 콘택홀을 통하여 상기 제2 전극에 전기적으로 접속된 비트라인을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 상변화 기억 셀들을 채택하는 상변화 기억소자를 도시한 개략적인 블록 다이아그램이다.
도 1을 참조하면, 상기 상변화 기억소자는 셀 어레이 영역(CA) 및 주변회로 영역(PCA)을 구비한다. 상기 셀 어레이 영역(CA), 즉 메모리 셀 영역은 복수개의 워드라인들(WL), 복수개의 비트라인들(BL) 및 복수개의 상변화 기억 셀들(100)을 구비한다. 상기 비트라인들(BL)은 상기 워드라인들(WL)과 교차하도록 배치될 수 있 고, 상기 상변화 기억 셀들(100)은 각각 상기 워드라인들(WL) 및 상기 비트라인들(BL)의 교차점들에 배치된다. 또한, 상기 주변회로 영역(PCA)은 상기 상변화 기억 셀들(100)을 구동시키는 제1 및 제2 집적회로들(PCA1, PCA2)를 구비한다. 상기 제1 집적회로(PCA1)는 상기 워드라인들(WL)중 어느 하나를 선택하는 행 디코더(row decoder)를 포함할 수 있고, 상기 제2 집적회로(PCA2)는 상기 비트라인들(BL)중 어느 하나를 선택하는 열 디코더(column decoder)를 포함할 수 있다.
상기 상변화 기억 셀들(100)의 각각은 상기 비트라인들(BL)중 어느 하나에 전기적으로 접속된 상변화 저항체(phase change resistor; RP) 및 상기 상변화 저항체(RP)에 전기적으로 접속된 스위칭 소자를 포함한다. 상기 상변화 저항체(RP)는 제1 및 제2 단자들(terminals)과 아울러서 상기 제1 및 제2 단자들 사이에 개재된 상변화 물질막을 포함할 수 있고, 상기 스위칭 소자는 게이트 전극, 소오스 영역 및 드레인 영역을 갖는 억세스 모스 트랜지스터(TA)일 수 있다. 이 경우에, 상기 상변화 저항체(RP)의 상기 제1 단자는 상기 억세스 모스 트랜지스터(TA)의 드레인 영역에 전기적으로 접속되고, 상기 상변화 저항체(RP)의 상기 제2 단자는 상기 비트라인(BL)에 전기적으로 접속된다. 또한, 상기 억세스 모스 트랜지스터(TA)의 상기 게이트 전극은 상기 워드라인들(WL)중 어느 하나에 전기적으로 접속되고, 상기 억세스 모스 트랜지스터(TA)의 상기 소오스 영역은 공통 소오스 라인(CSL)에 전기적으로 접속된다.
상기 상변화 기억 셀들(100)중 어느 하나의 셀(CL) 내에 선택적으로 데이터를 저장시키기 위해서는 상기 선택된 셀(CL)의 억세스 모스 트랜지스터(TA)를 턴온 시키고 상기 선택된 셀(CL)에 접속된 비트라인(BL)을 통하여 쓰기 전류(writing current; Iw)를 가한다(force). 이 경우에, 상기 상변화 저항체(RP)의 전기적인 저항은 상기 쓰기 전류(writing current; Iw)의 양(amount)에 따라서 변화될 수 있다. 예를 들면, 상기 상변화 물질이 상기 쓰기 전류(Iw)에 의해 그것의 결정화 온도(crystallization temperature) 및 용융점(melting point) 사이의 온도로 가열되고 상기 가열된 상변화 물질이 냉각되는 경우에, 상기 상변화 물질은 결정질 상태(crystalline state)로 변한다(transformed). 이에 반하여, 상기 상변화 물질이 상기 쓰기 전류(Iw)에 의해 상기 용융점보다 높은 온도로 가열되고 상기 용융된 상변화 물질이 급냉되는(abruptly quenched) 경우에, 상기 상변화 물질은 비정질 상태(amorphous state)로 변한다. 상기 결정질 상태를 갖는 상변화 물질의 비저항은 상기 비정질 상태를 갖는 상변화 물질의 비저항보다 낮다. 이에 따라, 읽기 모드에서 상기 상변화 물질을 통하여 흐르는 전류를 감지함으로써(detecting) 상기 상변화 저항체(RP) 내에 저장된 정보가 논리 "1"인지 또는 논리 "0"인지를 판별할 수 있다.
도 2는 도 1의 셀 어레이 영역(CA)의 일 부분을 도시한 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 2 및 도 3을 참조하면, 반도체 기판(11)의 소정영역에 소자분리막(13)이 제공되어 셀 활성영역(13a)을 한정한다. 상기 셀 활성영역(13a)에 한 쌍의 스위칭 소자들이 제공된다. 상기 한 쌍의 스위칭 소자들은 한 쌍의 억세스 모스 트랜지스터들 또는 한 쌍의 바이폴라 트랜지스터들일 수 있다. 상기 한 쌍의 억세스 모스 트랜지스터들은 상기 셀 활성영역(13a)의 양 단들 내에 각각 형성된 제1 및 제2 드레인 영역들(19d', 19d"), 상기 셀 활성영역(13a)의 중심부 내에 형성된 공통 소오스 영역(19s) 및 상기 셀 활성영역(13a)의 상부를 가로지르는 한 쌍의 워드라인들(17; 도 1의 WL)을 포함한다. 상기 한 쌍의 워드라인들(17)중의 하나는 상기 제1 드레인 영역(19d') 및 상기 공통 소오스 영역(19s) 사이의 채널 영역의 상부에 배치되고, 상기 한 쌍의 워드라인들(17)중의 다른 하나는 상기 제2 드레인 영역(19d") 및 상기 공통 소오스 영역(19s) 사이의 채널 영역의 상부에 배치된다. 상기 워드라인들(17)은 게이트 절연막(15)에 의해 상기 채널 영역들로부터 전기적으로 절연된다.
상기 한 쌍의 억세스 모스 트랜지스터들을 갖는 기판 상에 제1 하부 층간절연막(21)이 제공된다. 상기 제1 하부 층간절연막(21) 상에 공통 소오스 라인(25s; 도 1의 CSL), 제1 드레인 패드(25d') 및 제2 드레인 패드(25d")가 배치된다. 상기 공통 소오스 라인(25s)은 상기 워드라인들(17)에 평행하도록 배치될 수 있다. 상기 공통 소오스 라인(25s)은 상기 제1 하부 층간절연막(21)을 관통하는 공통 소오스 라인 콘택홀(21s)을 통하여 상기 공통 소오스 영역(19s)에 전기적으로 접속될 수 있고, 상기 제1 및 제2 드레인 패드들(25d', 25d")은 각각 상기 제1 하부 층간절연막(21)을 관통하는 제1 및 제2 드레인 콘택홀들(21d', 21d")을 통하여 상기 제1 및 제2 드레인 영역들(19d', 19d")에 전기적으로 접속될 수 있다.
다른 실시예에서, 상기 공통 소오스 라인 콘택홀(21s), 상기 제1 드레인 콘택홀(21d') 및 상기 제2 드레인 콘택홀(21d")은 각각 공통 소오스 라인 콘택 플러 그(23s), 제1 드레인 콘택 플러그(23d') 및 제2 드레인 콘택 플러그(23d")로 채워질 수 있다. 이 경우에, 상기 공통 소오스 라인(25s), 상기 제1 드레인 패드(25d') 및 상기 제2 드레인 패드(25d")는 각각 상기 공통 소오스 라인 콘택 플러그(23s), 상기 제1 드레인 콘택 플러그(23d') 및 제2 드레인 콘택 플러그(23d")를 통하여 상기 공통 소오스 영역(19s), 상기 제1 드레인 영역(19d') 및 상기 제2 드레인 영역(19d")에 전기적으로 접속될 수 있다.
상기 공통 소오스 라인(25s), 상기 제1 드레인 패드(25d') 및 상기 제2 드레인 패드(25d")를 갖는 기판 상에 제2 하부 층간절연막(27)이 제공된다. 상기 제1 드레인 패드(25d') 및 제2 드레인 패드(25d")는 각각 상기 제2 하부 층간절연막(27)을 관통하는 제1 및 제2 상변화 저항체 콘택 홀들(27d', 27d")에 의해 노출될 수 있다. 상기 제1 및 제2 상변화 저항체 콘택 홀들(27d', 27d") 내에 각각 제1 및 제2 하부전극들(29d', 29d")이 제공될 수 있다. 상기 제1 및 제2 하부전극들(29d', 29d")은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)일 수 있다. 상기 제1 하부 층간절연막(21) 및 상기 제2 하부 층간절연막(27)은 하부 층간절연막(28)을 구성한다.
상기 제2 하부 층간절연막(27) 상에 제1 및 제2 상변화 물질 패턴들(31', 31")이 제공된다. 상기 제1 및 제2 상변화 물질 패턴들(31', 31")은 각각 상기 제1 및 제2 하부전극들(29d', 29d")에 접촉하도록 배치된다. 또한, 상기 제1 및 제2 상변화 물질 패턴들(31', 31") 상에 각각 제1 및 제2 상부전극들(33', 33")이 제공될 수 있다. 상기 제1 및 제2 상부전극들(33', 33")은 타이타늄 질화막(TiN)일 수 있 다. 상기 제1 하부전극(29d'), 상기 제1 상변화 물질 패턴(31') 및 상기 제1 상부전극(33')은 하나의 상변화 저항체(RP)를 구성하고, 상기 제2 하부전극(29d"), 상기 제2 상변화 물질 패턴(31") 및 상기 제2 상부전극(33")은 또 다른 하나의 상변화 저항체(RP)를 구성한다. 상기 제1 및 제2 하부전극들(29d', 29d")은 상기 상변화 저항체들(RP)의 제1 전극들에 해당하고, 상기 제1 및 제2 상부전극들(33', 33")은 상기 상변화 저항체들(RP)의 제2 전극들에 해당한다.
상기 제1 전극들(29d', 29d")의 상부면들은 실질적으로 상기 제2 하부 층간절연막(27)의 상부면과 동일한 레벨을 가질 수 있다. 이 경우에, 상기 상변화 저항체들(RP)은 도 3에 도시된 바와 같이 "T"형의 상변화 저항체들(T-shaped phase change resistors)에 해당할 수 있다. 이와는 달리, 제1 전극들(29d', 29d")의 상부면들은 상기 제2 하부 층간절연막(27)의 상부면보다 낮을 수 있다. 이 경우에, 상기 상변화 저항체들(RP)은 국한된 상변화 저항체들(confined phase change resistors)에 해당할 수 있다.
상기 상변화 물질 패턴들(31', 31")은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 합금막(즉, GeBiTe막)일 수 있다. 좀 더 구체적으로, 상기 상변화 물질 패턴들(31', 31")은 도 4a에 도시된 바와 같이 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상에서 특정 범위 내의 조성비를 갖는 GeBiTe막일 수 있다.
도 4a를 참조하면, 본 발명에 따른 상기 상변화 물질 패턴들(31', 31")은 게 르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 다음의 4개의 점들(A1, A2, A3 및 A4)에 의해 둘러싸여진 범위 내의 조성비를 갖는 GeBiTe막일 수 있다.
A1(Ge21.43, Bi16.67, Te61.9)
A2(Ge44.51, Bi0.35, Te55.14)
A3(Ge59.33, Bi0.5, Te40.17)
A4(Ge38.71, Bi16.13, Te45.16)
상술한 조성비를 갖는 GeBiTe막으로 이루어진 상기 상변화 물질 패턴(31' 또는 31")은 상기 상변화 물질 패턴(31' 또는 31")의 결정 구조(crystalline structure)를 변화시키는 데 요구되는 전기적인 신호의 특성 측면에서 종래의 GeSbTe막에 비하여 몇몇 장점들을 보인다. 예를 들면, 상술한 조성비를 갖는 GeBiTe막으로 이루어진 상기 상변화 물질 패턴(31' 또는 31")을 결정 상태(crystalline state)로 변환시키기 위하여 요구되는 셋 펄스의 폭은 종래의 GeSbTe막을 결정 상태로 변환시키기 위하여 요구되는 셋 펄스의 폭보다 작다. 일반적으로, GeSbTe막 또는 GeBiTe막과 같은 상변화 물질막을 결정 상태로 변환시키기 위하여 요구되는 시간(즉, 셋 펄스 폭)은 상기 상변화 물질을 비정질 상태로 변환시키기 위하여 요구되는 시간(즉, 리셋 펄스 폭)보다 크다. 따라서, 본 발명은 종래의 GeSbTe막을 상변화 물질막으로 채택하는 상변화 기억 셀 보다 빠른 프로그램 시간을 보이는 개선된 상변화 기억 셀을 제공할 수 있다.
이에 더하여, 상술한 조성비를 갖는 GeBiTe막으로 이루어진 상기 상변화 물질 패턴(31' 또는 31")을 비정질 상태(amorphous state)로 변환시키기 위하여 요구되는 리셋 펄스의 크기(magnitude), 즉 리셋 전류는 종래의 GeSbTe막을 비정질 상태로 변환시키기 위하여 요구되는 리셋 전류보다 작다. 일반적으로, GeSbTe막 또는 GeBiTe막과 같은 상변화 물질막을 비정질 상태로 변환시키기 위하여 요구되는 전류(즉, 리셋 전류)는 상기 상변화 물질막을 결정 상태로 변환시키기 위하여 요구되는 전류(즉, 셋 전류)보다 크다. 따라서, 본 발명은 쓰기 모드(즉, 프로그램 모드)에 있어서 종래의 GeSbTe막을 상변화 물질막으로 채택하는 상변화 기억 셀에 비하여 작은 전력 소모를 보이는 개선된 상변화 기억 셀을 제공할 수 있다.
바람직하게는, 상기 상변화 물질 패턴들(31', 31")은 도 4a의 다이아그램에 도시된 바와 같이 다음의 4개의 점들(B1, B2, B3 및 B4)에 의해 둘러싸여진 범위 내의 조성비를 갖는 GeBiTe막일 수 있다.
B1(Ge30.77, Bi15.38, Te53.85)
B2(Ge48.7, Bi1.0, Te50.3)
B3(Ge59.3, Bi0.5, Te40.2)
B4(Ge38.7, Bi16.1, Te45.2)
더욱 바람직하게는, 상기 상변화 물질 패턴들(31', 31")은 도 4a의 다이아그램에 도시된 바와 같이 다음의 6개의 점들(C1, C2, C3, C4, C5 및 C6)에 의해 둘러 싸여진 범위 내의 조성비를 갖는 GeBiTe막일 수 있다.
C1(Ge33.33, Bi13.34, Te53.33)
C2(Ge48.7, Bi1.0, Te50.3)
C3(Ge54.43, Bi0.47, Te45.1)
C4(Ge59.3, Bi0.5, Te40.2)
C5(Ge47.1, Bi9.8, Te43.1)
C6(Ge44, Bi9, Te47)
본 발명의 다른 실시예에서, 상기 상변화 물질 패턴(31' 또는 31")은 불순물(impurity)을 함유하는 도우프트 GeBiTe막 또는 도우프트 GeTe막일 수 있다. 상기 불순물은 질소(N), 탄소(C), 셀레니움(Se), 인듐(In), 산소(O), 갈리움(Ga), 실리콘(Si), 주석(Sn), 납(Pb), 인(P), 비소(As), 스티비움(Sb), 산소(O) 및 황(S)으로 이루어진 일 군중 적어도 하나의 원소(element)일 수 있다. 이 경우에, 상기 불순물의 함량(content)은 0.01 atomic % 내지 20 atomic %의 범위 내일 수 있다. 상기 도우프트 GeBiTe막 또는 도우프트 GeTe막은 도 4b에 도시된 바와 같이 도 4a에 보여진 언도우프트 GeBiTe막보다 넓은 범위의 조성비를 가질 수 있다.
도 4b를 참조하면, 상기 도우프트 GeBiTe막 또는 상기 도우프트 GeTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 다음의 4개의 점들(D1, D2, D3 및 D4)에 의해 둘러싸여진 범위 내의 조성비를 가질 수 있다.
D1(Ge10, Bi20, Te70)
D2(Ge30, Bi0, Te70)
D3(Ge70, Bi0, Te30)
D4(Ge50, Bi20, Te30)
여기서, 상기 점들(D2, D3) 사이의 직선 상의 좌표들에 의해 표현되는 조성비들을 갖는 상변화 물질막들은 상기 도우프트 GeTe막들을 의미한다. 즉, 상기 도우프트 GeTe막은 비스무쓰(Bi)를 함유하지 않는다.
상기 도우프트 GeBiTe막은 언도우프트 GeBiTe막에 비하여 작고 균일한 그레인들을 갖는다. 그 결과, 상기 도우프트 GeBiTe막은 리셋 전류 및 셋 펄스 폭의 모두에 있어서 언도우프트 GeBiTe막보다 개선된 특성을 보일 수 있다. 이에 반하여, 종래의 GeSbTe막이 질소 또는 실리콘과 같은 불순물로 도우핑되는 경우에, 상기 도우프트 GeSbTe막의 리셋 전류는 감소할지라도 상기 도우프트 GeSbTe막의 셋 펄스 폭은 오히려 증가하는 경향을 보인다.
도 2 및 도 3을 다시 참조하면, 상기 상변화 저항체들(RP)을 갖는 기판 상에 상부 층간절연막(35)이 제공된다. 상기 상부 층간절연막(35) 상에 비트라인(37; 도 1의 BL)이 배치되고, 상기 비트라인(37)은 상기 상부 층간절연막(35)을 관통하는 비트라인 콘택홀들을 통하여 상기 제1 및 제2 상부전극들(33', 33")에 전기적으로 접속된다. 상기 비트라인(37)은 상기 워드라인들(17)의 상부를 가로지르도록 배치 될 수 있다.
이제, 도 2 및 도 3에 보여진 상변화 기억 셀들을 형성하는 방법을 설명하기로 한다.
도 2 및 도 3을 다시 참조하면, 반도체 기판(11)의 소정영역에 소자분리막(13)을 형성하여 셀 활성영역(13a)을 한정한다. 상기 셀 활성영역(13a) 상에 게이트 절연막(15)을 형성하고, 상기 게이트 절연막(15)을 갖는 기판 상에 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 셀 활성영역(13a)을 가로지르는 한 쌍의 게이트 전극들, 즉 한 쌍의 워드라인들(17)을 형성한다. 상기 워드라인들(17)을 이온주입 마스크로 사용하여 상기 셀 활성영역(13a) 내로 불순물 이온들을 주입하여 제1 및 제2 드레인 영역들(19d', 19d")과 아울러서 공통 소오스 영역(19s)을 형성한다. 상기 공통 소오스 영역(19s)은 상기 워드라인들(WL) 사이의 셀 활성영역(13a) 내에 형성되고, 상기 제1 및 제2 드레인 영역들(19d', 19d")은 각각 상기 셀 활성영역(13a)의 양 단들 내에 형성된다. 결과적으로, 상기 셀 활성영역(13a)에 한 쌍의 억세스 모스 트랜지스터들(도 1의 TA)이 형성된다.
상기 억세스 모스 트랜지스터들을 갖는 기판 상에 제1 하부 층간절연막(21)을 형성한다. 상기 제1 하부 층간절연막(21)을 패터닝하여 상기 제1 드레인 영역(19d'), 상기 제2 드레인 영역(19d") 및 상기 공통 소오스 영역(19s)을 각각 노출시키는 제1 드레인 콘택홀(21d'), 제2 드레인 콘택홀(21d") 및 공통 소오스 라인 콘택홀(21s)을 형성한다. 상기 제1 드레인 콘택홀(21d'), 제2 드레인 콘택홀(21d") 및 공통 소오스 라인 콘택홀(21s) 내에 각각 제1 드레인 콘택 플러그(23d'), 제2 드레인 콘택 플러그(23d") 및 공통 소오스 라인 콘택 플러그(23s)를 형성할 수 있다. 상기 콘택 플러그들(23d', 23d", 23s)은 텅스텐막 또는 도우프트 폴리실리콘막과 같은 도전막으로 형성할 수 있다.
상기 콘택 플러그들(23d', 23d", 23s)을 갖는 기판 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 공통 소오스 라인(25s), 제1 드레인 패드(25d') 및 제2 드레인 패드(25d")를 형성한다. 상기 공통 소오스 라인(25s), 제1 드레인 패드(25d') 및 제2 드레인 패드(25d")를 갖는 기판 상에 제2 하부 층간절연막(27)을 형성한다. 상기 제1 및 제2 하부 층간절연막들(21, 27)은 하부 층간절연막(28)을 구성한다.
상기 제2 하부 층간절연막(27)을 패터닝하여 상기 제1 및 제2 드레인 패드들(25d', 25d")을 각각 노출시키는 제1 및 제2 상변화 저항체 콘택 홀들(27d', 27d")을 형성한다. 상기 제1 및 제2 상변화 저항체 콘택홀들(27d', 27d") 내에 각각 제1 및 제2 하부전극들(29d', 29d")을 형성한다. 상기 제1 및 제2 하부전극들(29d', 29d")은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)으로 형성할 수 있다. 상기 제1 및 제2 하부전극들(29d', 29d")은 상기 제2 하부 층간절연막(27)의 상부면과 동일하거나 낮은 상부면들을 갖도록 형성될 수 있다.
상기 제1 및 제2 하부전극들(29d', 29d") 및 상기 제2 하부 층간절연막(27) 상에 상변화 물질막 및 상부전극막을 차례로 형성한다. 상기 상부전극막은 타이타늄 질화막(TiN)으로 형성할 수 있고, 상기 상변화 물질막은 도 4a에 도시된 조성비를 갖는 언도우프트 GeBiTe막 또는 도 4b에 도시된 조성비를 갖는 도우프트 GeBiTe 막으로 형성할 수 있다. 상기 언도우프트 GeBiTe막 또는 도우프트 GeBiTe막은 물리적 기상증착(physical vapor deposition; PVD) 기술, 화학적 기상증착(chemical vapor deposition; CVD) 기술 또는 원자층 증착(atomic layer deposition; ALD) 기술을 사용하여 형성할 수 있다.
상기 도우프트 GeBiTe막의 불순물이 질소인 경우에, 상기 도우프트 GeBiTe막은 질소 반응성 스퍼터링(nitrogen reactive sputtering) 기술을 사용하여 형성할 수 있다. 이와 마찬가지로, 상기 도우프트 GeBiTe막의 불순물이 산소인 경우에, 상기 도우프트 GeBiTe막은 산소 반응성 스퍼터링 기술을 사용하여 형성할 수 있다.
상기 상부전극막 및 상기 상변화 물질막을 패터닝하여 상기 제1 및 제2 하부전극들(29d', 29d")을 각각 덮는 제1 및 제2 상변화 물질 패턴들(31', 31")과 아울러서 상기 제1 및 제2 상변화 물질 패턴들(31', 341") 상에 각각 적층된 제1 및 제2 상부전극들(33', 33")을 형성한다.
계속해서, 상기 제1 및 제2 상부전극들(33', 33")을 갖는 기판 상에 상부 층간절연막(35)을 형성하고, 상기 상부 층간절연막(35)을 패터닝하여 상기 제1 및 제2 상부전극들(33', 33")을 노출시키는 비트라인 콘택홀들(35h)을 형성한다. 이어서, 상기 비트라인 콘택홀들(35h)을 갖는 기판 상에 금속막과 같은 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 비트라인 콘택홀들(35h)을 덮는 비트라인(37)을 형성한다.
도 4a 및 도 4b를 참조하여 설명된 언도우프트 GeBiTe막 또는 도우프트 GeBiTe막은 여러 가지의 구조들을 갖는 상변화 기억 셀들에 적용될 수 있다. 예를 들면, 상기 언도우프트 GeBiTe막 또는 상기 도우프트 GeBiTe막은 도 5에 보여진 셀 다이오드를 구비하는 상변화 기억 셀에 채택될 수 있다.
도 5는 도 1의 억세스 모스 트랜지스터들(TA) 대신에 셀 다이오드들(D)을 구비하는 상변화 기억 셀들로 구성된 셀 어레이 영역(CA')을 도시한 등가회로도이다.
도 5를 참조하면, 상기 셀 어레이 영역(CA')은 복수개의 비트라인들(BL) 및 상기 복수개의 비트라인들(BL)을 가로지르는 복수개의 워드라인들(WL)을 포함한다. 상기 비트라인들(BL) 및 워드라인들(WL)의 교차점들에 각각 복수개의 상변화 기억 셀들(100')이 배치된다.
상기 상변화 기억 셀들(100)의 각각은 상기 비트라인들(BL)중 어느 하나에 전기적으로 접속된 상변화 저항체(RP') 및 상기 상변화 저항체(RP')에 전기적으로 접속된 셀 다이오드(D)를 포함한다. 상기 상변화 저항체(RP')는 제1 및 제2 단자들(terminals)과 아울러서 상기 제1 및 제2 단자들 사이에 개재된 상변화 물질막을 구비하고, 상기 셀 다이오드(D)는 p형 반도체 및 n형 반도체를 구비한다. 이 경우에, 상기 상변화 저항체(RP')의 상기 제1 단자는 상기 셀 다이오드(D)의 p형 반도체에 전기적으로 접속되고, 상기 상변화 저항체(RP')의 상기 제2 단자는 상기 비트라인(BL)에 전기적으로 접속된다. 또한, 상기 셀 다이오드(D)의 n형 반도체는 상기 워드라인들(WL)중 어느 하나에 전기적으로 접속된다.
도 6은 도 5의 단위 셀을 도시한 평면도이고, 도 7은 도 6의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 6 및 도 7을 참조하면, 제1 도전형의 반도체 기판(51)의 소정영역에 소자 분리막(53)이 제공되어 라인형의 활성영역을 한정한다. 상기 활성영역은 상기 제1 도전형과 다른 제2 도전형의 불순물로 도우핑되어 워드라인(WL) 역할을 할 수 있다. 이와는 달리, 상기 워드라인(WL)은 상기 반도체 기판(51) 상에 적층된 도전성 배선일 수 있다. 상기 도전성 배선은 금속배선 또는 에피택시얼 반도체 패턴일 수 있다.
상기 워드라인(WL) 및 상기 소자분리막(53) 상에 하부 층간절연막(55)이 제공된다. 상기 워드라인(WL)의 소정영역은 상기 하부 층간절연막(55)을 관통하는 셀 다이오드 홀(55h)에 의해 노출될 수 있다. 상기 셀 다이오드 홀(55h) 내에 셀 다이오드(D)가 제공된다. 상기 셀 다이오드(D)는 차례로 적층된 n형 반도체(57n) 및 p형 반도체(57p)를 구비한다. 즉, 상기 셀 다이오드(D)는 수직 셀 다이오드에 해당한다. 상기 셀 다이오드(D)의 상부면은 상기 하부 층간절연막(55)의 상부면보다 낮을 수 있다. 이 경우에, 상기 셀 다이오드(D) 상의 상기 셀 다이오드 홀(55h) 내에 하부전극(63)이 제공된다. 상기 하부전극(63)은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)일 수 있다. 상기 하부전극(63) 및 상기 p형 반도체(57p) 사이에 셀 다이오드 전극(59)이 제공될 수 있다. 상기 셀 다이오드 전극(59)은 코발트 실리사이드막과 같은 금속 실리사이드막일 수 있다. 상기 하부전극(63)의 측벽은 상기 셀 다이오드 홀(55h)의 측벽 상에 형성된 절연성 스페이서(61)에 의해 둘러싸여질 수 있다.
상기 하부전극(63) 상에 차례로 적층된 상변화 물질 패턴(65) 및 상부전극(67)이 제공된다. 상기 상변화 물질 패턴(65)은 도 3, 도 4a 및 도 4b를 참조하 여 설명된 상변화 물질 패턴들(31', 31")과 동일한 물질막일 수 있고, 상기 상부전극(67) 역시 도 3의 상부전극들(33', 33")과 동일한 물질막일 수 있다. 상기 하부전극(63), 상기 상변화 물질 패턴(65) 및 상기 상부전극(67)은 상변화 저항체(RP')를 구성한다. 상기 하부전극(63)의 상부면은 도 7에 도시된 바와 같이 상기 하부 층간절연막(55)의 상부면보다 낮을 수 있다. 이 경우에, 상기 상변화 저항체(RP')는 국한된(confined) 상변화 저항체에 해당할 수 있다. 이와는 달리, 상기 하부전극(63)의 상부면은 상기 하부 층간절연막(55)의 상부면과 동일한 레벨을 가질 수 있다. 이 경우에, 상기 상변화 저항체(RP')는 "T"형의(T-shaped) 상변화 저항체에 해당할 수 있다.
상기 상변화 저항체(RP')를 갖는 기판 상에 상부 층간절연막(69)이 제공된다. 상기 상부 층간절연막(69) 상에 비트라인(71)이 배치되고, 상기 비트라인(71)은 상기 상부 층간절연막(69)을 관통하는 비트라인 콘택홀(69h)을 통하여 상기 상부전극(67)에 전기적으로 접속된다. 상기 비트라인(71)은 상기 워드라인(WL)의 상부를 가로지르도록 배치될 수 있다.
이제, 도 6 및 도 7에 보여진 상변화 기억 셀을 형성하는 방법을 설명하기로 한다.
도 6 및 도 7을 다시 참조하면, 제1 도전형의 반도체 기판(51)의 소정영역에 소자분리막(53)을 형성하여 라인형의 활성영역을 한정한다. 상기 반도체 기판(51)은 실리콘 기판일 수 있다. 상기 활성영역 내로 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 상기 제2 도전형의 워드라인(WL)을 형성한다. 상기 제1 및 제2 도전형은 각각 p형 및 n형일 수 있다. 본 발명의 다른 실시예에서, 상기 워드라인(WL)은 상기 반도체 기판(51) 상에 적층된 에피택시얼층 또는 도전막으로 형성할 수도 있다.
상기 워드라인(WL)을 갖는 기판 상에 하부 층간절연막(55)을 형성한다. 상기 하부 층간절연막(55)을 패터닝하여 상기 워드라인(WL)의 소정영역을 노출시키는 셀 다이오드 홀(55h)을 형성한다. 상기 셀 다이오드 홀(55h) 내에 차례로 적층된 n형 반도체(57n) 및 p형 반도체(57p)를 형성한다. 상기 n형 반도체(57n) 및 p형 반도체(57p)는 상기 워드라인(WL)을 씨드층으로 채택하는 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 사용하여 형성할 수 있다. 상기 n형 반도체(57n) 및 p형 반도체(57p)는 셀 다이오드(D), 즉 수직 셀 다이오드를 구성한다. 이어서, 상기 p형 반도체(57p) 표면에 선택적으로 셀 다이오드 전극(59)을 형성할 수 있다. 상기 셀 다이오드 전극(59)은 잘 알려진 샐리사이드(slef-aligned silicide; salicide) 기술을 사용하여 코발트 실리사이드막과 같은 금속 실리사이드막으로 형성할 수 있다. 상기 셀 다이오드 전극(59)의 표면은 상기 하부 층간절연막(55)의 상부면보다 낮을 수 있다.
상기 셀 다이오드 전극(59) 상의 상기 셀 다이오드 홀(55h)의 측벽 상에 절연성 스페이서(61)를 형성할 수 있다. 이어서, 상기 절연성 스페이서(61)에 의해 둘러싸여진 셀 다이오드 홀(55h) 내에 하부전극(63)을 형성한다. 상기 하부전극(63)은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)으로 형성할 수 있다. 또한 상기 하부전극(63)은 도 7에 도시된 바와 같이 리세스되어 상기 하 부 층간절연막(55)의 상부면보다 낮은 표면을 갖도록 형성될 수 있다. 이와는 달리, 상기 하부전극(63)은 상기 하부 층간절연막(55)의 상부면과 동일한 레벨에 위치하는 표면을 갖도록 형성될 수 있다.
상기 하부전극(63)을 갖는 기판 상에 상변화 물질막 및 상부전극막을 차례로 형성한다. 상기 상부전극막은 타이타늄 질화막(TiN)으로 형성할 수 있고, 상기 상변화 물질막은 도 3, 도 4a 및 도 4b를 참조하여 설명된 것과 동일한 방법을 사용하여 형성할 수 있다. 상기 상부전극막 및 상변화 물질막을 패터닝하여 상기 하부전극(63) 상에 차례로 적층된 상변화 물질 패턴(65) 및 상부전극(67)을 형성한다. 상기 하부전극(63), 상변화 물질 패턴(65) 및 상부전극(67)은 상변화 저항체(RP')를 구성한다.
상기 상변화 저항체(RP')를 갖는 기판 상에 도 2 및 도 3을 참조하여 설명된 것과 동일한 방법을 사용하여 상부 층간절연막(69), 비트라인 콘택홀(69h) 및 비트라인(71)을 형성한다.
도 8은 본 발명의 실시예들에 따른 상변화 기억 셀들을 채택하는 전자 시스템(electronic system; 600)의 개략적인 블록 다이아그램(schematic block diagram)이다.
도 8을 참조하면, 상기 전자 시스템(600)은 데이터 저장 매체(data storage media) 역할을 하는 적어도 하나의 상변화 기억소자(602) 및 상기 상변화 기억소자(602)에 접속된 프로세서(604)를 포함한다. 여기서, 상기 상변화 기억소자(602)는 도 1 내지 도 7을 참조하여 설명된 상변화 기억 셀들을 포함할 수 있다. 상기 전자 시스템(600)은 휴대용 노트북 컴퓨터(portable notebook computer), 디지털 비데오 카메라 또는 휴대용 전화기(cellular phone)에 해당할 수 있다. 이 경우에, 상기 프로세서(604) 및 상기 상변화 기억소자(602)는 보드(board) 상에 설치되고 상기 프로세서(604)의 실행을 위한 코드 및 데이터를 저장시키기 위한 프로그램 메모리로서 사용된다.
상기 전자 시스템(600)은 입/출력 장치(606)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 전자 시스템과 데이터를 교환할 수 있다. 상기 입/출력 장치(606)는 컴퓨터의 주변 버스라인(bus line), 고속 디지털 전송 라인, 또는 무선 송/수신용 안테나로 데이터를 제공할 수 있다. 상기 프로세서(604) 및 상기 상변화 기억소자(602) 사이의 데이터 통신과 아울러서 상기 프로세서(604) 및 상기 입/출력 장치(606) 사이의 데이터 통신은 통상의 컴퓨터 버스 구조체들(bus architectures)을 사용하여 이루어질 수 있다.
<실험예들; examples>
도 9는 종래 기술 및 본 발명의 실시예들에 따라 제작된 상변화 기억 셀들의 리셋 전류를 도시한 그래프이다. 도 9에 있어서, 가로축은 종래기술 및 본 발명을 구별하기 위한 스플릿 그룹들(NGST, NGBT)을 나타내고, 세로축은 리셋 전류(Ireset)를 나타낸다. 여기서, 스플릿 그룹(NGST)는 질소로 도우핑된 GeSbTe막(N2-doped GeSbTe layer)을 상변화 물질막으로 채택하는 종래의 상변화 기억 셀들을 나타내고, 스플릿 그룹(NGBT)는 본 발명의 실시예에 따라 제작된 질소로 도우핑 된 GeBiTe막을 상변화 물질막으로 채택하는 상변화 기억 셀들을 나타낸다.
도 9의 측정결과들을 보이는 모든 상변화 기억 셀들은 "T"형 상변화 저항체의 구조를 갖도록 제작되었다. 또한, 종래의 상변화 기억 셀들에 인가되는 리셋 펄스 및 셋 펄스의 폭들은 500㎱(nano seconds)이었고, 본 발명에 따른 상변화 기억 셀들에 인가되는 리셋 펄스 및 셋 펄스의 폭들은 10㎱이었다.
도 9의 측정결과들을 보여주는 상변화 기억 셀들은 다음의 [표 1]에 기재된 공정 조건들을 사용하여 제작되었다.
도 9를 참조하면, 종래의 상변화 기억 셀들을 리셋시키기 위해서는 약 1.1 ㎃ 내지 1.2 ㎃의 높은 리셋 전류(Ireset)가 요구되었고, 본 발명에 따른 상변화 기억 셀들을 리셋시키기 위해서는 약 0.38 ㎃의 낮은 리셋 전류(Ireset)가 요구되었다. 이에 따라, 본 발명에 따른 상변화 기억 셀들을 프로그램시키는 데 요구되는 전력소모는 종래의 상변화 기억 셀들을 프로그램시키는 데 요구되는 전력소모에 비하여 현저히 낮은 것으로 이해될 수 있다.
도 10은 종래기술 및 본 발명에 따라 제작된 상변화 기억 셀들의 리셋전류 및 리셋펄스 폭(reset pulse width) 사이의 관련성(relationship)을 도시한 그래프이다. 도 10에 있어서, 가로축은 리셋 펄스의 폭(W)를 나타내고, 세로축은 리셋 전류(Ireset)를 나타낸다. 도 10의 측정결과들을 보이는 상변화 기억 셀들은 [표 1]에 기재된 것과 동일한 공정 조건들을 사용하여 제작되었다. 또한, 도 10의 리셋 전류들중 어느 하나의 리셋 전류를 측정하기 위해서는 서로 동일한 폭을 갖는 셋 펄스 및 리셋 펄스가 연속적으로 인가되었다.
도 10을 참조하면, 종래의 상변화 기억 셀들의 리셋 전류(Ireset)는 리셋 펄스의 폭(W)이 500㎱부터 10㎱까지 감소했을 때 약 1.1㎃부터 약 1.75㎃까지 증가하였다. 이에 반하여, 본 발명에 따른 상변화 기억 셀들은 리셋 펄스의 폭(W)이 100㎱부터 1㎱까지 감소했음에도 불구하고 약 0.3㎃ 내지 0.4㎃의 균일한 리셋 전류(Ireset)를 보였다. 이에 따라, 본 발명에 따르면, 상변화 기억 셀들의 전력 소모는 물론 쓰기 속도(프로그램 속도)를 현저히 개선시킬 수 있다.
도 11은 본 발명에 따라 제작된 상변화 기억 셀들의 내구성 테스트 결과들(endurance test results)을 도시한 그래프이다. 도 11에 있어서, 가로축은 상기 상변화 기억 셀들의 프로그램 사이클들의 회수(number of program cycles; N), 즉 쓰기 사이클들(writing cycles)의 회수를 나타내고, 세로축은 단위 셀당 상변화 저항체의 저항(R)을 나타낸다. 여기서, 상기 상변화 기억 셀들은 [표 1]의 본 발명에 해당하는 공정 조건들을 사용하여 제작되었다.
상기 각 프로그램 사이클들은(the respective program cycles)은 상기 상변화 기억 셀들의 상변화 저항체들에 1회의 리셋 펄스(a single reset pulse) 및 1회의 셋 펄스를 순차적으로 인가함으로써 수행되었다. 상기 리셋 펄스 및 상기 셋 펄스의 각각은 10㎱ 동안 인가되었다. 또한, 상기 리셋 펄스는 상기 상변화 저항체의 상변화 물질 패턴(즉, N-doped GeBiTe막)을 비정질 상태(amorphous state)로 변화시키기(convert) 위하여 약 0.38㎃의 리셋 전류를 갖도록 생성되었고(generated), 상기 셋 펄스는 상기 상변화 저항체의 상기 상변화 물질 패턴을 결정 상태(crystalline state)로 변화시키기 위하여 약 0.2㎃의 셋 전류를 갖도록 생성되었다.
도 11로부터 알 수 있듯이, 본 발명에 따른 상변화 기억 셀들은 109 사이클의 쓰기 동작들(프로그램 동작들)이 진행되었음에도 불구하고 약 3×103 Ω 내지 8×103 Ω의 균일한 셋 저항(RSET) 및 약 3×105 Ω 내지 8×105 Ω의 균일한 리셋 저항(RRESET)을 보였다. 특히, 본 발명에 따르면, 상기 프로그램 사이클들의 회수(N)가 증가하였음에도 불구하고, 상기 셋 저항(RSET)의 증가 및 상기 리셋 저항(RRESET)의 감소가 관찰되지 않았다. 다시 말해서, 본 발명에 따른 상변화 기억 셀들의 내구성(endurance)은 프로그램 사이클들의 회수(N)의 증가에 따라 저하되지 않았다.
이에 더하여, 본 발명에 따른 상변화 기억 셀들은 도 11에 보여진 바와 같이 제1 프로그램 사이클부터 안정한 셋 저항(RSET) 및 안정한 리셋 저항(RRESET)을 보였다. 즉, GeSbTe막을 상변화 물질막으로 채택하는 종래의 상변화 기억 셀들의 대부분은 전기적인 메인 프로그램 동작 전에 파이어링 테스트(firing test)를 필수적으로 요구하고 있는 반면에, 본 발명에 따른 상변화 기억 셀들은 어떠한 파이어링 테스트(firing test) 없이도 성공적인 프로그램 동작을 보인다. 이는 종래의 상변화 기억 셀에 채택되는 GeSbTe막이 준안정상(metastable phase)를 갖는 반면에 본 발명에 따른 상변화 기억 셀에 채택되는 GeBiTe막은 상기 준안정상을 갖지 않기 때문인 것으로 이해될 수 있다.
이하에서는, 도 4a의 4개의 점들(A1, A2, A3, A4) 및 이들에 의해 둘러싸여진 영역 내의 여러 가지의 조성비들을 갖는 언도우프트 GeBiTe막들에 대한 상변화 특성의 평가결과들을 설명하기로 한다. 여기서, 상기 언도우프트 GeBiTe막들은 기판 상에 스퍼터링 기술을 사용하여 형성하였다. 상기 언도우프트 GeBiTe막들의 상변화(phase change)는 전기적인 신호의 사용없이 상기 언도우프트 GeBiTe막을 그것의 결정화 온도(crystallization temperature) 및 용융점(melting point) 사이의 온도 또는 상기 용융점 보다 높은 온도에서 가열함으로써 이루어졌다. 이 경우에, 상기 언도우프트 GeBiTe막의 전체가 결정 상태(crystalline state) 또는 비정질 상태(amorphous state)로 완전히(completely) 변화되었다.
상기 점들(A1, A2, A3, A4)의 조성비들을 갖는 언도우프트 GeBiTe막들은 [표 2]에 기재된 바와 같은 상변화 특성을 보였다.
| 시료번호(점들) | GeBiTe막의 조성 | 저항비(Rratio) | 상변화 셀 적용가능성 |
| 1(A1) | Ge21.43Bi16.67Te61.9 | >104 | ○ |
| 2(A2) | Ge44.51Bi0.35Te55.14 | >104 | ○ |
| 3(A3) | Ge59.33Bi0.5Te40.17 | >104 | ○ |
| 4(A4) | Ge38.71Bi16.13Te45.16 | >104 | ○ |
[표 2]에 있어서, 저항비(Rratio)는 결정 상태를 갖는 언도우프트 GeBiTe막의 저항에 대한 비정질 상태를 갖는 언도우프트 GeBiTe막의 저항의 비율을 나타낸다. 이 경우에, 상기 언도우프트 GeBiTe막의 전체가 결정 상태 또는 비정질 상태를 가지므로, 상기 저항비(Rratio)는 상변화 물질 패턴의 일 부분만이 결정 상태 또는 비정질 상태로 변하는 실제의 상변화 메모리 셀의 저항비보다 클 수 있다. 또한, [표 2]의 상변화 셀 적용 가능성은 언도우프트 GeBiTe막을 상변화 물질막으로 사용하여 제작된 실제의 상변화 메모리 셀들이 도 10 및 도 11을 참조하여 설명된 바와 같이 0.5 mA 보다 낮은 리셋 전류(Ireset) 및 10 ns 이하의 리셋 펄스 폭(W; 또는 셋 펄스 폭)을 보이는지 또는 아닌지를 판단한 결과를 의미한다.
[표 2]로부터 알 수 있듯이, 도 4a의 점들(A1, A2, A3, A4)에 상응하는 조성비들을 갖는 언도우프트 GeBiTe막들은 모두 104 보다 높은 저항비를 보였고, 상변화 메모리 셀의 상변화 물질막으로 적용가능성을 보였다.
이에 더하여, 상기 점들(A1, A2, A3, A4)에 의해 둘러싸여진 영역 내의 여러 가지의 조성비들을 갖는 언도우프트 GeBiTe막들의 상변화 특성들 또한 추가로 평가되었다.
도 4a의 점들(B1, B2) 사이의 직선 상의 좌표들에 의해 표현되는 조성비들을 갖는 상변화 물질막들은 [표 3]에 기재된 바와 같은 상변화 특성들을 보였다.
| 시료번호(점들) | GeBiTe막의 조성 | 저항비(Rratio) | 상변화 셀 적용가능성 |
| 1(B2) | Ge48.7Bi1.0Te50.3 | >107 | ○ |
| 2 | Ge48.48Bi1.22Te50.3 | >107 | ○ |
| 3 | Ge48.28Bi1.38Te50.34 | >107 | ○ |
| 4 | Ge48.0Bi1.6Te50.4 | >107 | ○ |
| 5 | Ge47.62Bi1.9Te50.48 | >107 | ○ |
| 6 | Ge47.06Bi2.35Te50.59 | >107 | ○ |
| 7 | Ge46.15Bi3.08Te50.77 | >107 | ○ |
| 8 | Ge44.44Bi4.45Te51.11 | >107 | ○ |
| 9 | Ge42.86Bi5.71Te51.43 | >107 | ○ |
| 10 | Ge41.94Bi6.45Te51.61 | >106 | ○ |
| 11 | Ge41.38Bi6.9Te51.72 | >106 | ○ |
| 12 | Ge40.74Bi7.41Te51.85 | >106 | ○ |
| 13 | Ge40.0Bi8.0Te52.0 | >106 | ○ |
| 14 | Ge39.13Bi8.7Te52.17 | >106 | ○ |
| 15 | Ge38.1Bi9.52Te52.38 | >106 | ○ |
| 16 | Ge36.84Bi10.53Te52.63 | >105 | ○ |
| 17 | Ge35.29Bi11.77Te52.94 | >105 | ○ |
| 18 | Ge33.33Bi13.34Te53.33 | >105 | ○ |
| 19(B1) | Ge30.77Bi15.38Te53.85 | >105 | ○ |
| 20 | Ge27.27Bi18.18Te54.55 | 1 | × |
[표 3]으로부터 알 수 있듯이, 도 4a의 점들(B1, B2) 사이의 직선 상의 좌표들에 상응하는 조성비들을 갖는 모든 언도우프트 GeBiTe막들은 105 보다 높은 저항비(Rratio)를 보였고, 상변화 메모리 셀의 상변화 물질막으로 적용가능하였다. 이에 반하여, [표 3]의 시료번호 20에 해당하는 언도우프트 GeBiTe막은 도 4a의 점들(A1, A2, A3, A4)에 의해 둘러싸여진 범위를 벗어나는 조성비를 갖는 물질막으로서 상변화 메모리 셀의 상변화 물질막으로 부적합한 상변화 특성을 보였다.
또한, 도 4a의 점들(B3, B4) 사이의 직선 상의 좌표들에 의해 표현되는 조성비들을 갖는 상변화 물질막들은 [표 4]에 기재된 바와 같은 상변화 특성들을 보였다.
| 시료번호(점들) | GeBiTe막의 조성 | 저항비(Rratio) | 상변화 셀 적용가능성 |
| 1(B4) | Ge38.7Bi16.1Te45.2 | >105 | ○ |
| 2 | Ge49.2Bi8.2Te42.6 | >105 | ○ |
| 3 | Ge50.7Bi7.0Te42.3 | >105 | ○ |
| 4 | Ge51.8Bi6.2Te42.0 | >105 | ○ |
| 5 | Ge52.7Bi5.5Te41.8 | >105 | ○ |
| 6(B3) | Ge59.3Bi0.5Te40.2 | >105 | ○ |
[표 4]로부터 알 수 있듯이, 도 4a의 점들(B3, B4) 사이의 직선 상의 좌표들에 상응하는 조성비들을 갖는 모든 언도우프트 GeBiTe막들은 105 보다 높은 저항비(Rratio)를 보였고, 상변화 메모리 셀의 상변화 물질막으로 적용가능하였다.
더 나아가서, 도 4a의 점들(C3, C6) 사이의 직선 상의 좌표들에 상응하는 조성비들을 갖는 상변화 물질막들은 [표 5]에 기재된 바와 같은 상변화 특성들을 보였다.
| 시료번호(점들) | GeBiTe막의 조성 | 저항비(Rratio) | 상변화 셀 적용가능성 |
| 1 | Ge41.3Bi11.3Te47.4 | 약 101 | △ |
| 2(C6) | Ge44.0Bi9.0Te47.0 | >104 | ○ |
| 3 | Ge45.83Bi7.5Te46.67 | >104 | ○ |
| 4 | Ge47.14Bi6.43Te46.43 | >105 | ○ |
| 5 | Ge48.13Bi5.63Te46.24 | >105 | ○ |
| 6 | Ge48.89Bi5.0Te46.11 | >105 | ○ |
| 7 | Ge49.5Bi4.5Te46.0 | >105 | ○ |
| 8 | Ge50.0Bi4.09Te45.91 | >105 | ○ |
| 9 | Ge52.38Bi2.14Te45.48 | >105 | ○ |
| 10 | Ge53.23Bi1.45Te45.32 | >105 | ○ |
| 11 | Ge53.66Bi1.1Te45.24 | >105 | ○ |
| 12 | Ge53.92Bi0.88Te45.2 | >105 | ○ |
| 13 | Ge54.1Bi0.74Te45.16 | >105 | ○ |
| 14 | Ge54.23Bi0.63Te45.14 | >105 | ○ |
| 15 | Ge54.32Bi0.56Te45.12 | >105 | ○ |
| 16 | Ge54.4Bi0.49Te45.11 | >105 | ○ |
| 17(C3) | Ge54.43Bi0.47Te45.1 | >105 | ○ |
[표 5]으로부터 알 수 있듯이, 도 4a의 점들(C3, C6) 사이의 직선 상의 좌표들에 상응하는 조성비들을 갖는 모든 언도우프트 GeBiTe막들(시료들 2 내지 17)은 104 보다 높은 저항비를 보였고, 상변화 메모리 셀의 상변화 물질막으로 적용가능하였다. 이에 반하여, [표 5]의 시료 1에 해당하는 언도우프트 GeBiTe막은 도 4a의 점들(C1, C2, C3, C4, C5, C6)에 의해 둘러싸여진 범위를 벗어나는 조성비를 갖는 물질막으로서 상변화 메모리 셀의 상변화 물질막으로 사용하기에 다소 낮은 10의 저항비(Rratio)를 보였다.
상술한 바와 같이 본 발명에 따르면, 언도우프트 GeBiTe막, 도우프트 GeBiTe막 또는 도우프트 GeTe막을 상변화 기억 셀의 상변화 물질막으로 채택함으로써 상 변화 기억 셀의 프로그램 속도는 물론 리셋 전류를 현저히 감소시킬 수 있다. 이에 따라, 고성능 상변화 기억 소자를 구현할 수 있다. 또한, 상기 리셋 전류의 감소는 상기 상변화 기억 셀의 스위칭 소자로 사용되는 억세스 모스 트랜지스터의 채널 폭의 감소로 이어질 수 있다. 그 결과, 상변화 기억소자의 집적도를 현저히 증가시킬 수 있다.
Claims (43)
- 반도체 기판 상에 형성된 층간절연막;상기 층간절연막 내에 제공된 제1 전극 및 제2 전극;상기 제1 및 제2 전극들 사이에 제공되되, 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (A1(Ge21.43, Bi16.67, Te61.9), A2(Ge44.51, Bi0.35, Te55.14), A3(Ge59.33, Bi0.5, Te40.17) 및 A4(Ge38.71, Bi16.13, Te45.16))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는 언도우프트 GeBiTe막, 상기 삼각형의 조성 다이아그램 상의 좌표들에 의해 표현되는 4개의 점들 (D1(Ge10, Bi20, Te70), D2(Ge30, Bi0, Te70), D3(Ge70, Bi0, Te30) 및 D4(Ge50, Bi20, Te30))에 의해 둘러싸여진 범위 내의 조성비를 가지면서 불순물을 함유하는 도우프트 GeBiTe막, 또는 상기 점들(D2, D3) 사이의 직선 상의 좌표들에 상응하는 조성비를 가지면서 불순물을 함유하는 도우프트 GeTe막인 상변화 물질 패턴; 및상기 층간절연막 상에 배치되고 상기 제2 전극에 전기적으로 접속된 비트라인을 포함하는 상변화 기억 셀.
- 제 1 항에 있어서,상기 반도체 기판 상에 형성되고 상기 제1 전극에 전기적으로 접속된 셀 스 위칭 소자를 더 포함하는 것을 특징으로 하는 상변화 기억 셀.
- 제 2 항에 있어서,상기 셀 스위칭 소자는 상기 반도체 기판 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부에 배치된 워드라인을 구비하는 억세스 모스 트랜지스터이되, 상기 제1 전극은 상기 소오스/드레인 영역들중 어느 하나에 전기적으로 접속된 것을 특징으로 하는 상변화 기억 셀.
- 제 2 항에 있어서,상기 셀 스위칭 소자는 셀 다이오드인 것을 특징으로 하는 상변화 기억 셀.
- 제 4 항에 있어서,상기 셀 다이오드는 상기 층간절연막 내에 차례로 적층된 n형 반도체 및 p형 반도체를 구비하는 수직 셀 다이오드이고, 상기 p형 반도체는 상기 제1 전극에 전기적으로 접속된 것을 특징으로 하는 상변화 기억 셀.
- 제 5 항에 있어서,상기 셀 다이오드의 상기 n형 반도체에 전기적으로 접속된 워드라인을 더 포함하는 것을 특징으로 하는 상변화 기억 셀.
- 제 1 항에 있어서,상기 제1 전극은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)인 것을 특징으로 하는 상변화 기억 셀.
- 제 1 항에 있어서,상기 제2 전극은 타이타늄 질화막(TiN)인 것을 특징으로 하는 상변화 기억 셀.
- 제 1 항에 있어서,상기 언도우프트 GeBiTe막 또는 상기 도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (B1(Ge30.77, Bi15.38, Te53.85), B2(Ge48.7, Bi1.0, Te50.3), B3(Ge59.3, Bi0.5, Te40.2) 및 B4(Ge38.7, Bi16.1, Te45.2))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는 것을 특징으로 하는 상변화 기억 셀.
- 제 1 항에 있어서,상기 언도우프트 GeBiTe막 또는 상기 도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이 아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 6개의 점들 (C1(Ge33.33, Bi13.34, Te53.33), C2(Ge48.7, Bi1.0, Te50.3), C3(Ge54.43, Bi0.47, Te45.1), C4(Ge59.3, Bi0.5, Te40.2), C5(Ge47.1, Bi9.8, Te43.1) 및 C6(Ge44, Bi9, Te47))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는 것을 특징으로 하는 상변화 기억 셀.
- 제 1 항에 있어서,상기 불순물은 질소(N), 탄소(C), 셀레니움(Se), 인듐(In), 산소(O), 갈리움(Ga), 실리콘(Si), 주석(Sn), 납(Pb), 인(P), 비소(As), 스티비움(Sb), 산소(O) 및 황(S)으로 이루어진 일 군중 적어도 하나의 원소(element)를 포함하는 것을 특징으로 하는 상변화 기억 셀.
- 제 11 항에 있어서,상기 불순물의 함량(content)은 0.01 atomic % 내지 20 atomic %의 범위 내인 것을 특징으로 하는 상변화 기억 셀.
- 셀 어레이 영역 및 주변회로 영역을 갖는 반도체 기판;상기 반도체 기판 상에 형성된 층간절연막;상기 셀 어레이 영역 내의 상기 층간절연막 내에 제공된 제1 전극 및 제2 전극;상기 제1 및 제2 전극들 사이에 제공되되, 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (A1(Ge21.43, Bi16.67, Te61.9), A2(Ge44.51, Bi0.35, Te55.14), A3(Ge59.33, Bi0.5, Te40.17) 및 A4(Ge38.71, Bi16.13, Te45.16))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는 언도우프트 GeBiTe막, 상기 삼각형의 조성 다이아그램 상의 좌표들에 의해 표현되는 4개의 점들 (D1(Ge10, Bi20, Te70), D2(Ge30, Bi0, Te70), D3(Ge70, Bi0, Te30) 및 D4(Ge50, Bi20, Te30))에 의해 둘러싸여진 범위 내의 조성비를 가지면서 불순물을 함유하는 도우프트 GeBiTe막, 또는 상기 점들(D2, D3) 사이의 직선 상의 좌표들에 상응하는 조성비를 가지면서 불순물을 함유하는 도우프트 GeTe막인 상변화 물질 패턴; 및상기 층간절연막 상에 배치되고 상기 제2 전극에 전기적으로 접속된 비트라인을 포함하는 상변화 기억 소자.
- 제 13 항에 있어서,상기 셀 어레이 영역 내의 상기 반도체 기판 상에 형성되고 상기 제1 전극에 전기적으로 접속된 셀 스위칭 소자를 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 14 항에 있어서,상기 셀 스위칭 소자는 상기 반도체 기판 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부에 배치된 워드라인을 구비하는 억세스 모스 트랜지스터이되, 상기 제1 전극은 상기 소오스/드레인 영역들중 어느 하나에 전기적으로 접속된 것을 특징으로 하는 상변화 기억 소자.
- 제 14 항에 있어서,상기 셀 스위칭 소자는 셀 다이오드인 것을 특징으로 하는 상변화 기억 소자.
- 제 16 항에 있어서,상기 셀 다이오드는 상기 층간절연막 내에 차례로 적층된 n형 반도체 및 p형 반도체를 구비하는 수직 셀 다이오드이고, 상기 p형 반도체는 상기 제1 전극에 전기적으로 접속된 것을 특징으로 하는 상변화 기억 소자.
- 제 17 항에 있어서,상기 셀 다이오드의 상기 n형 반도체에 전기적으로 접속된 워드라인을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 13 항에 있어서,상기 제1 전극은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)인 것을 특징으로 하는 상변화 기억 소자.
- 제 13 항에 있어서,상기 제2 전극은 타이타늄 질화막(TiN)인 것을 특징으로 하는 상변화 기억 소자.
- 제 13 항에 있어서,상기 언도우프트 GeBiTe막 또는 상기 도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (B1(Ge30.77, Bi15.38, Te53.85), B2(Ge48.7, Bi1.0, Te50.3), B3(Ge59.3, Bi0.5, Te40.2) 및 B4(Ge38.7, Bi16.1, Te45.2))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는 것을 특징으로 하는 상변화 기억 소자.
- 제 13 항에 있어서,상기 언도우프트 GeBiTe막 또는 상기 도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 6개의 점들 (C1(Ge33.33, Bi13.34, Te53.33), C2(Ge48.7, Bi1.0, Te50.3), C3(Ge54.43, Bi0.47, Te45.1), C4(Ge59.3, Bi0.5, Te40.2), C5(Ge47.1, Bi9.8, Te43.1) 및 C6(Ge44, Bi9, Te47))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는 것을 특징으로 하는 상변화 기억 소자.
- 제 13 항에 있어서,상기 불순물은 질소(N), 탄소(C), 셀레니움(Se), 인듐(In), 산소(O), 갈리움(Ga), 실리콘(Si), 주석(Sn), 납(Pb), 인(P), 비소(As), 스티비움(Sb), 산소(O) 및 황(S)으로 이루어진 일 군중 적어도 하나의 원소(element)를 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 23 항에 있어서,상기 불순물의 함량(content)은 0.01 atomic % 내지 20 atomic %의 범위 내인 것을 특징으로 하는 상변화 기억 소자.
- 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치 및 상기 프로세서와 데이터 통신을 수행하는 상변화 기억소자를 갖는 전자 시스템에 있어서, 상기 상변화 기억소자는셀 어레이 영역 및 주변회로 영역을 갖는 반도체 기판;상기 반도체 기판 상에 형성된 층간절연막;상기 셀 어레이 영역 내의 상기 층간절연막 내에 제공된 제1 전극 및 제2 전 극;상기 제1 및 제2 전극들 사이에 제공되되, 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (A1(Ge21.43, Bi16.67, Te61.9), A2(Ge44.51, Bi0.35, Te55.14), A3(Ge59.33, Bi0.5, Te40.17) 및 A4(Ge38.71, Bi16.13, Te45.16))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는 언도우프트 GeBiTe막, 상기 삼각형의 조성 다이아그램 상의 좌표들에 의해 표현되는 4개의 점들 (D1(Ge10, Bi20, Te70), D2(Ge30, Bi0, Te70), D3(Ge70, Bi0, Te30) 및 D4(Ge50, Bi20, Te30))에 의해 둘러싸여진 범위 내의 조성비를 가지면서 불순물을 함유하는 도우프트 GeBiTe막, 또는 상기 점들(D2, D3) 사이의 직선 상의 좌표들에 상응하는 조성비를 가지면서 불순물을 함유하는 도우프트 GeTe막인 상변화 물질 패턴; 및상기 층간절연막 상에 배치되고 상기 제2 전극에 전기적으로 접속된 비트라인을 포함하는 전자 시스템.
- 제 25 항에 있어서,상기 셀 어레이 영역 내의 상기 반도체 기판 상에 형성되고 상기 제1 전극에 전기적으로 접속된 셀 스위칭 소자를 더 포함하는 것을 특징으로 하는 전자 시스템.
- 제 26 항에 있어서,상기 셀 스위칭 소자는 상기 반도체 기판 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부에 배치된 워드라인을 구비하는 억세스 모스 트랜지스터이되, 상기 제1 전극은 상기 소오스/드레인 영역들중 어느 하나에 전기적으로 접속된 것을 특징으로 하는 전자 시스템.
- 제 26 항에 있어서,상기 셀 스위칭 소자는 셀 다이오드인 것을 특징으로 하는 전자 시스템.
- 제 28 항에 있어서,상기 셀 다이오드는 상기 층간절연막 내에 차례로 적층된 n형 반도체 및 p형 반도체를 구비하는 수직 셀 다이오드이고, 상기 p형 반도체는 상기 제1 전극에 전기적으로 접속된 것을 특징으로 하는 전자 시스템.
- 제 29 항에 있어서,상기 셀 다이오드의 상기 n형 반도체에 전기적으로 접속된 워드라인을 더 포함하는 것을 특징으로 하는 전자 시스템.
- 제 25 항에 있어서,상기 제1 전극은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)인 것을 특징으로 하는 전자 시스템.
- 제 25 항에 있어서,상기 제2 전극은 타이타늄 질화막(TiN)인 것을 특징으로 하는 전자 시스템.
- 제 25 항에 있어서,상기 언도우프트 GeBiTe막 또는 상기 도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (B1(Ge30.77, Bi15.38, Te53.85), B2(Ge48.7, Bi1.0, Te50.3), B3(Ge59.3, Bi0.5, Te40.2) 및 B4(Ge38.7, Bi16.1, Te45.2))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는 것을 특징으로 하는 전자 시스템.
- 제 25 항에 있어서,상기 언도우프트 GeBiTe막 또는 상기 도우프트 GeBiTe막은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 6개의 점들 (C1(Ge33.33, Bi13.34, Te53.33), C2(Ge48.7, Bi1.0, Te50.3), C3(Ge54.43, Bi0.47, Te45.1), C4(Ge59.3, Bi0.5, Te40.2), C5(Ge47.1, Bi9.8, Te43.1) 및 C6(Ge44, Bi9, Te47))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는 것을 특징으로 하는 전자 시스템.
- 제 25 항에 있어서,상기 불순물은 질소(N), 탄소(C), 셀레니움(Se), 인듐(In), 산소(O), 갈리움(Ga), 실리콘(Si), 주석(Sn), 납(Pb), 인(P), 비소(As), 스티비움(Sb), 산소(O) 및 황(S)으로 이루어진 일 군중 적어도 하나의 원소(element)를 포함하는 것을 특징으로 하는 전자 시스템.
- 제 35 항에 있어서,상기 불순물의 함량(content)은 0.01 atomic % 내지 20 atomic %의 범위 내인 것을 특징으로 하는 전자 시스템.
- 반도체 기판 상에 하부 층간절연막을 형성하고,상기 하부 층간절연막 내에 제1 전극을 형성하고,상기 하부 층간절연막 상에 상기 제1 전극과 접촉하는 상변화 물질 패턴 및 상기 상변화 물질 패턴 상에 적층된 제2 전극을 형성하되, 상기 상변화 물질 패턴은 게르마늄(Ge), 비스무쓰(Bi) 및 텔루리움(Te)의 꼭지점들(vertices)을 구비하는 삼각형의 조성 다이아그램(triangular composition diagram) 상의 좌표들에 의해 표현되는 4개의 점들 (A1(Ge21.43, Bi16.67, Te61.9), A2(Ge44.51, Bi0.35, Te55.14), A3(Ge59.33, Bi0.5, Te40.17) 및 A4(Ge38.71, Bi16.13, Te45.16))에 의해 둘러싸여진 범위 내의 조성비(composition ratio)를 갖는 언도우프트 GeBiTe막, 상기 삼각형의 조성 다이아그램 상의 좌표들에 의해 표현되는 4개의 점들 (D1(Ge10, Bi20, Te70), D2(Ge30, Bi0, Te70), D3(Ge70, Bi0, Te30) 및 D4(Ge50, Bi20, Te30))에 의해 둘러싸여진 범위 내의 조성비를 가지면서 불순물을 함유하는 도우프트 GeBiTe막, 또는 상기 점들(D2, D3) 사이의 직선 상의 좌표들에 상응하는 조성비를 가지면서 불순물을 함유하는 도우프트 GeTe막으로 형성되고,상기 상변화 물질 패턴 및 상기 제2 전극을 갖는 기판 상에 상부 층간절연막을 형성하고,상기 상부 층간절연막을 패터닝하여 상기 제2 전극을 노출시키는 비트라인 콘택홀을 형성하고,상기 상부 층간절연막 상에 상기 비트라인 콘택홀을 통하여 상기 제2 전극에 전기적으로 접속된 비트라인을 형성하는 것을 포함하는 상변화 기억 셀의 제조방법.
- 제 37 항에 있어서,상기 하부 층간절연막을 형성하기 전에 상기 반도체 기판 상에 억세스 모스 트랜지스터를 형성하는 것을 더 포함하되, 상기 제1 전극은 상기 억세스 모스 트랜지스터의 소오스 영역 및 드레인 영역중 어느 하나에 전기적으로 접속된 것을 특징으로 하는 상변화 기억 셀의 제조방법.
- 제 37 항에 있어서,상기 하부 층간절연막을 형성하기 전에 상기 반도체 기판 내에 또는 상에 워드라인을 형성하는 것과,상기 제1 전극을 형성하기 전에 상기 하부 층간절연막 내에 차례로 적층된 n형 반도체 및 p형 반도체를 구비하는 셀 다이오드를 형성하는 것을 더 포함하되,상기 셀 다이오드의 상기 n형 반도체는 상기 워드라인에 전기적으로 접속되고 상기 제1 전극은 상기 셀 다이오드의 상기 p형 반도체 상에 형성되는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
- 제 37 항에 있어서,상기 제1 전극은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)으로 형성하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
- 제 37 항에 있어서,상기 상변화 물질 패턴은 물리적 기상 증착(physical vapor deposition; PVD) 기술, 화학적 기상 증착(chemical vapor deposition; CVD) 기술 또는 원자층 증착(atomic layer deposition; ALD) 기술을 사용하여 형성하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
- 제 37 항에 있어서,상기 불순물은 질소(N), 탄소(C), 셀레니움(Se), 인듐(In), 산소(O), 갈리움(Ga), 실리콘(Si), 주석(Sn), 납(Pb), 인(P), 비소(As), 스티비움(Sb), 산소(O) 및 황(S)으로 이루어진 일 군중 적어도 하나의 원소(element)를 포함하되, 상기 불순물의 함량은 0.01 atomic % 내지 20 atomic %의 범위 내인 것을 특징으로 하는 상변화 기억 셀의 제조방법.
- 제 37 항에 있어서,상기 제2 전극은 타이타늄 질화막(TiN)으로 형성하는 것을 특징으로 하는 상변화 기억 셀의 제조방법.
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