TWI422026B - Method for manufacturing nonvolatile memory device - Google Patents

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TWI422026B
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Hiroshi Moriya
Yoshitaka Sasago
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Description

非揮發性記憶裝置之製造方法
本發明，係有關於非揮發性記憶裝置及其製造方法，特別是有關於可適用在能夠進行電性抹寫之相變化記憶體以及其之製造中而為有效的技術。
近年來，作為次世代非揮發性半導體記憶體，係提案有：使用有如同硫族元素(chalcogenide)一般之相變化材料的相變化記憶體(Phase-change Random Access Memory：PRAM)。此相變化記憶體，係身為非揮發性，並係被預想為其之寫入、讀出動作會與DRAM(Dynamic Random Access Memory)同等程度而為高速，並且，胞面積亦可縮小為和快閃記憶體同等程度，因此，作為次世代之非揮發性記憶體，係被視為最有力的候補。
被使用在相變化記憶體中之相變化材料，係已在DVD(Digital Versatile Disc)等之光碟媒體中而被作使用，但是，在DVD的情況時，係對於相變化材料在非晶質狀態與結晶狀態下的光之反射率有所相異的特性作了利用。
另一方面，在相變化記憶體的情況中，係為利用相變化材料在非晶質狀態與結晶狀態下的電阻會有數個數量級的差異之特性，而藉由在相變化材料膜中流動電流來進行電性抹寫的記憶體元件。相變化記憶體之基本的記憶體胞之構造，係為將記憶元件(相變化材料膜)和選擇元件作了組合的構造。相變化記憶體，係藉由從選擇元件來施加電流，而在記憶元件中產生焦耳熱，並藉由此焦耳熱，來將記憶元件設為結晶狀態或者是非晶質狀態，藉由此，來將資訊作記憶、保持。相變化記憶體之切換、亦即是相變化材料之從非晶質狀態而變化為結晶狀態或者是其之相反的變化，係利用有在對於相變化材料膜施加脈衝電壓時所產生的焦耳熱。亦即是，在從非晶質狀態而變化為結晶狀態的相變化中，係施加會使其成為結晶化溫度以上融點以下之電壓，而，在從結晶狀態而變化為非晶質狀態的相變化中，係施加使其成為融點以上之短脈衝的電壓，而使其急速冷卻。
一般而言，記憶元件之電阻值，係會藉由相變化而有2個數量級乃至3個數量級的變化。因此，相變化記憶體，由於經由結晶或者是非晶質所讀出的訊號係會大幅度的相異，因此，感測動作係為容易。
作為有關於此和電性資訊記憶有所關連的相變化記憶體之週知文獻，例如，係存在有專利文獻1(日本特開2003-100085號公報)。在專利文獻1中，係揭示有一種技術，其係藉由在將資訊記錄在記憶胞中之前而對於前述記憶胞之記錄狀態作讀取，來提供一種作為記憶裝置而能夠確實且容易地動作之相變化記憶體。
又，在專利文獻2(日本特開2003-303941號公報)中，係揭示有一種技術，其係藉由將僅需要對於位元線以及字元線作規定之2個的陣列關連遮罩之作了自我整列的記憶胞，設為在位元線與字元線間之交叉點處而垂直地配置形成之交點型，而實現記憶體胞之細微化。具備有交點型之記憶體胞構造的相變化記憶體，係能夠以低成本來製造之。
又，在專利文獻3(日本特開2001-127263號公報)中，係揭示有一種技術，其係藉由將由具有在室溫下而為安定的2個相(高溫相與低溫相)之相變化薄膜，和串聯連接此相變化薄膜p。n接合所成之開關元件而成的記憶體胞作複數之設置，並構成非揮發性記憶體，而能夠實現一種高積體且能夠進行高密度記錄之非揮發性記憶體。又，在專利文獻3中，係提案有一種：藉由在電極與相變化材料膜之間設置導電性絕熱膜，而將在相變化材料膜中所產生之熱的擴散抑制在最小限度之方法。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2003-100085號公報
[專利文獻2]日本特開2003-303941號公報
[專利文獻3]日本特開2001-127263號公報
如同前述一般，為了將相變化記憶體作抹寫，係需要從二極體來對於相變化材料膜流動電流，並使相變化材料膜發熱，而將相變化材料膜之溫度上升至相變化材料之結晶化溫度或者是融點以上之溫度。因此，在相變化中，係需要較大的電壓，而有著會使消耗電力變大的問題。
在專利文獻1以及專利文獻2所揭示之技術中，係將相鄰接之記憶體胞彼此之間藉由絕緣膜而作了填充，而熱會從作了加熱的相變化材料膜來通過絕緣膜而散逸，因此，係有著在相變化材料膜之溫度上升中會成為需要大的消耗電力之問題。
相對於此，在專利文獻3所揭示之技術中，係提案有一種：藉由在電極與相變化材料膜之間設置導電性絕熱膜，而將在相變化材料膜中所產生之熱的擴散抑制在最小限度之方法。但是，在專利文獻3中所記載之導電性絕熱膜，其之熱阻抗係並不夠大，而無法期待有消耗電力之降低的效果。
本發明之目的，係在於提供一種：具備有使寫入、消除時之消耗電力作了降低的相變化記憶體之非揮發性記憶裝置。
本發明之前述目的乃至其他目的、以及新穎之特徵，係可藉由本說明書之記述以及所添附之圖面而成為明瞭。
在本案所揭示之發明中，若是對於代表性之物的概要作簡單說明，則係如同下述一般。
由本案之其中一發明所致的非揮發性記憶裝置，係具備有：沿著半導體基板之主面的第1方向而延伸之複數的第1金屬配線、和沿著與前述第1方向相正交之第2方向而延伸之複數的第2金屬配線、和在前述複數的第1金屬配線與前述複數的第2金屬配線之各交點處而包含有身為藉由電流來作驅動之記憶元件的相變化材料膜以及身為選擇元件的二極體之記憶體胞。
前述非揮發性記憶裝置之前述各記憶體胞，係具備有：被形成在前述第1金屬配線上之前述二極體；和被形成在前述二極體上之第1金屬電極；和被形成在前述第1金屬電極上之前述相變化材料膜；和位於前述相變化材料膜上並且被形成在前述第2金屬配線之下方的第2金屬電極。
由本案之其中一發明所致之非揮發性記憶裝置，係為在相鄰接之前述第1金屬電極彼此之間或者是在相鄰接之前述第2金屬電極彼此之間的至少一者處而被形成有空隙者。
在本案所揭示之發明中，若是對於經由代表性之物所能夠得到的效果作簡單說明，則係如同下述一般。
在相變化記憶體中，係能夠將記憶資訊之抹寫以及讀出時的消耗電力降低。
在以下之實施形態中，為了方便，在必要時，係分割為複數之區段或者是實施形態來作說明，但是，除了特別有所明示的情況之外，該些係並非為相互無關者，而是其中一方為和另外一方之一部份或者是全部之變形例有著詳細內容或者是補足說明等之關係。
又，在以下之實施形態中，當對於要素之數量等(包含個數、數值、量、範圍等)有所言及的情況時，除了特別作了明示或者是在原理上明顯的係被限定為特定之數量的情況等之外，係並未被限定於該特定之數量，而亦可為該特定之數以上或者是以下之數量。
進而，在以下之實施形態中，對於其構成要素(亦包含要素步驟等)，除了特別作了明示或者是在原理上明顯的可以想見係為必要的情況等之外，當然的，係並非為絕對需要者。又，在實施形態等之中，針對構成要素，當言及「由A所成」、「藉由A所成」時，除了特別明示有僅為該要素的情況等之外，當然的，係並非為將其之外的要素作排除之意。
同樣的，在以下之實施形態中，當對於構成要素等之形狀、位置關係等有所言及時，除了特別作了明示或者是在原理上明顯的可以想見係並非為此的情況等之外，係亦包含有實質性地近似或者是類似於該形狀等者。此事，針對上述數值以及範圍，係亦為相同。
又，當對於材料等而有所言及時，除了對於並非為該物之內容有所明記，或者是在原理上或者是狀況上而不會為該物的情況之外，作了特定之材料，係僅為主要之材料，而並非為將副次的要素、添加物或者是添加要素等作排除者。例如，關於矽構件，除了特別作了明示的情況之外，係並非僅為純粹之矽的情況，而為亦包含有添加雜質、以矽作為主要之要素的2元、3元等之合金(例如SiGe)等者。
又，在以下之用以對於實施形態作說明的全圖中，對於具備有相同之功能者，原則上係附加相同之符號，並省略其之重複說明。
(實施形態1)
在本實施形態中，係針對具備有將作了自我整列的複數之記憶體胞垂直地配置形成在位元線與字元線間之交點處的交點型之記憶體矩陣，並作為選擇元件而具備有二極體，且作為記憶元件而具備有相變化記憶體之非揮發性記憶裝置作說明。
首先，於圖1中，對於在本實施形態中之相變化記憶體的平面佈線之一部份作展示，並在圖2～圖5中對於重要部分剖面圖作展示。圖2、圖3、圖4以及圖5，係分別為沿著圖1中之A-A線、B-B線、C-C線以及D-D線的剖面圖。
本實施形態之非揮發性記憶裝置，係如同圖1之平面圖中所示一般，於在平面上而作正交之複數的第1金屬配線2與複數的第2金屬配線7之間之交點23處，而具備有記憶體矩陣，該記憶體矩陣，係為經由具有記憶元件與選擇元件之交點型的記憶體胞所構成者。另外，於圖1中，係為了使記憶體矩陣之構成成為容易理解，而僅對於第1金屬配線2以及第2金屬配線7作展示。第1金屬配線2，係在沿著圖1中所示之第1方向的方向上，以條狀而作複數並排，第2金屬配線7，係如同圖1中所示一般，在沿著與第1方向垂直相交之第2方向的方向上，以條狀而作複數並排。
本實施形態中之非揮發性記憶裝置，係如圖2～圖5中所示一般，具備有半導體基板1。在半導體基板1上，係在沿著圖1中之第1方向的方向上，而被形成有以條狀來作複數之延伸存在所形成的第1金屬配線2。在第1金屬配線2上，係在沿著第1方向之方向上，被斷續地形成有複數之p型半導體膜3a，在p型半導體膜3a上，係被形成有n型半導體膜3b。p型半導體膜3a以及n型半導體膜3b，係構成具備有pn接合之二極體3，在二極體3上，係被形成有下部電極膜4。在下部電極膜4上，係被形成有相變化材料膜5。在相變化材料膜5上，係被形成有上部電極膜6。在上部電極膜6上，係以條狀而被形成有第2金屬配線7，如圖1中所示一般，延伸存在於第1方向上之第1金屬配線2、和延伸存在於第2方向上之第2金屬配線7，係於在平面上而相互正交的方向上，而分別被形成有複數。在複數之第1金屬配線以及複數之金屬配線7之各個的交點處所形成之各記憶體胞，係藉由p型半導體膜3a、n型半導體膜3b、下部電極膜4、相變化材料膜5以及上部電極膜6所構成之。
本實施形態中之非揮發性記憶裝置，係為具備有被形成在相正交之複數的第1金屬配線2以及複數的第2金屬配線7之交點處的由二極體3、下部電極膜4、相變化材料膜5以及上部電極膜6所成之複數的記憶體胞之交點型的記憶體矩陣。又，本實施形態中之非揮發性記憶裝置，係為藉由使電流在記憶體胞內之相變化材料膜5中流動，來使相變化材料膜5變化為結晶狀態或者是非晶質狀態，並利用相變化材料膜5在結晶狀態與非晶質狀態下而電阻值係為相異一事，來將資訊作記錄的相變化記憶體。記憶體胞，係具備有相對於第1金屬配線2以及第2金屬配線7而被垂直地作形成之柱狀的形狀，在平面形狀上，係並列為矩陣狀，並藉由被形成於記憶體胞彼此之間處的層間絕緣膜9、10、11、12，來進行各記憶體胞之間的電性分離。
於此，如圖2以及圖3中所示一般，層間絕緣膜9、10，係將相鄰接之相變化材料膜5彼此間作填埋，但是，至少在相鄰接之下部電極膜4彼此之間，係設置有空隙13、14。亦即是，層間絕緣膜9、10，係在並未被形成有記憶體胞之區域處，而將半導體基板1之上面作覆蓋，並將各記憶體胞之p型半導體膜3a、n型半導體膜3b、下部電極膜4以及相變化材料膜5之側壁作覆蓋，但是，在相鄰接之p型半導體膜3a、n型半導體膜3b以及下部電極膜4彼此之間，係並未被作填充，而在層間絕緣膜9、10內形成有空隙。
藉由此，相較於在下部電極膜4彼此之間並不存在有空隙13、14而被層間絕緣膜9、10所填充的情況，相鄰接之下部電極膜4彼此間的熱阻抗係增加。又，在層間絕緣膜11、12之至少複數的上部電極膜6彼此之間，係被設置有空隙15、16，相較於並不存在有空隙15、16而被層間絕緣膜11、12所填充的情況，相鄰接之上部電極膜6彼此間的熱阻抗係增加。
此係因為，相較於層間絕緣膜9、10、11以及12，係以空隙13、14、15以及16的熱傳導率為較低之故。另外，空隙13、14、15以及16，由於係在經由CVD(Chemical Vapor Deposition)法而形成層間絕緣膜的工程中，裝置內之氣體氛圍被層間絕緣膜9、10、11、12所封入而形成的區域，因此，空隙13、14、15以及16中之氣壓，係成為具備有與進行將層間絕緣膜9、10、11以及12作堆積之工程中的CVD裝置內同等之氣壓。
又，在本實施形態中，與層間絕緣膜9、10相同的，在層間絕緣膜11、12內亦係被形成有空隙15、16。層間絕緣膜11，係將層間絕緣膜10之上面作覆蓋，並將上部電極膜6之側壁作覆蓋。又，層間絕緣膜12，係將層間絕緣膜10之上面作覆蓋，並將上部電極膜6之側壁以及上面作覆蓋。但是，與層間絕緣膜9、10相同的，層間絕緣膜11、12，係並未被填充在上部電極膜6彼此之間，而於內部具備有空隙15、16。
第1金屬配線2以及第2金屬配線7，例如係由Al(鋁)、Cu(銅)或者是W(鎢)所成。p型半導體膜3a以及n型半導體膜3b，係分別由多晶矽膜所成，並分別被導入有相異導電型之雜質。例如，p型半導體膜3a，係由包含有B(硼)之多晶矽膜所成，n型半導體膜3b，係由包含有P(磷)之多晶矽膜所成。
上部電極膜6以及下部電極膜4，例如係由W(鎢)等之高融點金屬材料所成。藉由在上部電極膜6以及下部電極膜4之構件中使用高融點金屬材料，由於就算是在進行相變化記憶體之寫入以及消去時而在記憶體胞中流動電流並使其發熱，上部電極膜6以及下部電極膜4之材料亦不會劣化，因此，非揮發性記憶裝置之信賴性係提升。又，上部電極膜6以及下部電極膜4之材料，若是為TiN等之熱傳導率為低的材料，則由於係能夠降低相變化記憶體之驅動電壓，故為理想。
相變化材料膜5，例如係由Ge2 Sb2 Te5 (鍺-銻-碲：GST)所成。又，層間絕緣膜9～12之材料，例如係設為TEOS(矽酸乙酯)。
圖4以及圖5，係分別為圖1中之C-C線以及D-D線處之重要部分剖面圖。於圖4中，係並未對於記憶體胞以及第1金屬配線2作展示，在半導體基板1上，係斷續性地被形成有層間絕緣膜10，在半導體基板1上以及層間絕緣膜10上，係挾持著空隙14地而被形成有層間絕緣膜9、10。層間絕緣膜10，係在沿著半導體基板1之主面的方向上而被斷續性地形成，層間絕緣膜9，係在沿著半導體基板1之主面的方向上，以將相鄰之層間絕緣膜10彼此之間作填埋的方式而被形成，層間絕緣膜9以及層間絕緣膜10之上面的高度，係被形成為均一高度。在層間絕緣膜9以及層間絕緣膜10之上，係挾持著空隙16地，與層間絕緣膜10相同的而使層間絕緣膜11在沿著半導體基板1之主面的方向上而斷續性地被形成。在層間絕緣膜11上，係被形成有複數之第2金屬配線7，以將被形成為條狀之層間絕緣膜11以及第2金屬配線7彼此之間作填埋的方式，而被形成有層間絕緣膜12。層間絕緣膜12之上面的高度，係被形成為較第2金屬配線7更高，層間絕緣膜12，係以將第2金屬配線7作覆蓋的方式而被形成。
又，於圖5中，係並未對於記憶體胞以及第2金屬配線7作展示，在半導體基板1上，係斷續性地被形成有第1金屬配線2，在第1金屬配線2彼此之間，係被形成有層間絕緣膜10。在半導體基板1、層間絕緣膜10以及第1金屬配線2上，係挾持著空隙13地而被形成有層間絕緣膜9。層間絕緣膜9，係在沿著半導體基板1之主面的方向上而被斷續性地形成，層間絕緣膜9之上面的高度，係被形成為均一高度。在層間絕緣膜9上，係挾持著空隙15地而被形成有層間絕緣膜12。
接著，針對本實施形態之相變化記憶體的基本動作作說明。
當進行相變化記憶體之抹寫的情況時，於圖2中，電流係從第1金屬配線2起，而依序流動於p型半導體膜3a、n型半導體膜3b、下部電極膜4、相變化材料膜5、上部電極膜6和第2金屬配線7中。在此些之系統中，焦耳熱主要是產生於電阻高的部分，亦即是產生於上部電極膜6與相變化材料膜5之間的界面、相變化材料膜5與下部電極膜4之間的界面、二極體3與下部電極膜4之間的界面、或者是二極體3與第1金屬配線2之間的界面處。所產生之熱，係擴散至周圍的材料中。例如，在相變化材料膜5處所產生的熱，係朝向存在於相變化材料膜5之周圍的第1金屬配線2、下部電極膜4、上部電極膜6、第2金屬配線7以及層間絕緣膜而擴散。
相變化型非揮發性記憶體，係利用記憶體胞內之相變化材料膜5在結晶狀態與非晶質狀態下而電阻值成為相異一事，來將資訊作記錄。例如，藉由將電阻值為小之結晶狀態設為OFF狀態，並將電阻值為大之非晶質狀態設為ON狀態，而成為能夠進行2值之切換的記憶體胞。記憶體胞之從ON至OFF以及從OFF至ON的切換，係藉由將脈衝電壓施加在字元線與位元線處而進行之。
從OFF至ON之抹寫、亦即是相變化材料膜5之從結晶狀態而至非晶質狀態的相變化，係藉由將會使相變化材料膜5被加熱至融點Tm以上之電壓施加在字元線(第1金屬配線2)與位元線(第2金屬配線7)處，而進行之。此時，藉由將脈衝寬幅縮短，記憶體胞內之相變化材料膜5係被作急速冷卻，並成為非晶質狀態。
另一方面，從ON至OFF之消去、亦即是相變化材料膜5之從非晶質狀態而至結晶狀態的相變化，係藉由將會使相變化材料成為結晶化溫度Tc以上融點Tm以下之溫度的電壓施加在字元線(第1金屬配線2)與位元線(第2金屬配線7)處，而進行之。例如，當將相變化材料膜5設為了Ge2 Sb2 Te5 的情況時，融點Tm係為約600℃(絕對溫度為約870度)，結晶化溫度Tc係為約160℃(絕對溫度係為約430度)。亦即是，相較於結晶化溫度Tc，融點Tm係在絕對溫度下而為約2倍左右的大小，因此，一般而言，在使相變化材料熔融時所需要的電流(以下，稱為抹寫電流)，相較於結晶化時所需要之電流，係為更大。
在本實施形態之相變化記憶體中，係在並列之複數的下部電極膜4彼此之間的層間絕緣膜9、10內，設置有空隙13、14，並在並列之複數的上部電極膜6彼此之間的層間絕緣膜11、12內，設置有空隙15、16。因此，能夠對於在結晶化或者是非晶質化時之在相變化材料膜5處所產生的熱，而抑制其之通過層間絕緣膜9、10、11以及12並傳導至相鄰接之下部電極膜4之間或者是相鄰接之上部電極膜6之間的事態，故而能夠以良好效率來將相變化材料膜5作加熱。因此，相較於並不存在有空隙13、14、15、16而在各下部電極膜4之間以及各上部電極膜6之間被填充有層間絕緣膜的情況，係能夠以更小的抹寫電流，來得到所期望之溫度(融點Tm或者是結晶化溫度Tc)。亦即是，在本實施形態之使用有相變化記憶體的非揮發性記憶裝置中，係能夠將記憶資訊之抹寫或者是讀取時的消耗電力降低。
另外，就算是當下部電極膜4彼此之間係完全地被層間絕緣膜9、10所填充而並未被形成有空隙13、14，而僅在上部電極膜6彼此之間的層間絕緣膜11、12內被設置有空隙15、16的情況時，相較於在專利文獻以及專利文獻2中所揭示的先前技術一般之完全未形成有空隙13、14、15以及16的情況，亦能夠以更少的消耗電力來進行記憶資訊之抹寫以及讀取。此事，當上部電極膜6彼此之間係完全地被層間絕緣膜11、12所填充而並未被形成有空隙15、16，而僅在下部電極膜4彼此之間的層間絕緣膜9、10內被設置有空隙13、14的情況時，亦為相同，而具備有將消耗電力降低的效果。但是，由於係以空隙13、14、15以及16均被作形成的情況下，而能夠更有效率地將相變化材料膜5作加熱，因此，係以如同圖2中所示一般而均將空隙13、14、15以及16形成為理想。
圖6，係為對於為了對在本發明之相變化記憶體中的空隙之降低抹寫電流的效果作調查所進行了的熱傳導解析結果之其中一例作展示的圖表。為了作比較，係將不存在有空隙的情況時之解析結果亦一併作展示。圖6，係為對於構成相變化材料膜之Ge2 Sb2 Te5 (GST)的溫度之施加電流依存性作展示的解析例。圖表之縱軸，係對於相變化材料膜(GST)之溫度作展示，圖表之橫軸，係對於在相變化材料膜中所流動的電流之大小作展示。於此，係將圖2中之第1金屬配線2、第2金屬配線7、下部電極膜4以及上部電極膜6的構件設為W。下部電極膜4以及上部電極膜6，係設為厚度0.005μm、面積0.001μm2 。另外，於此所使用之相變化材料，係為Ge2 Sb2 Te5 (GST)，GST之融點，係為600℃。
如圖6中所示一般，當在層間絕緣膜9～12內並不存在有空隙13～16的情況時，為了使相變化材料膜5之溫度超過融點之600℃，係需要140μA以上之電流。另一方面，在本發明之相變化記憶體中，係藉由110μA而使相變化材料膜5之溫度到達了融點之600℃。亦即是，可以得知，在本發明之相變化記憶體中，經由在上部電極膜6彼此之間以及下部電極膜4彼此之間的層間絕緣膜9～12中設置空隙13～16，相較於不存在有空隙的情況，係能夠將抹寫電流降低。
於此，針對在本實施形態中之記憶體矩陣的動作方式，使用圖7來作說明。圖7，係為本實施形態之記憶體矩陣的等價電路圖。記憶體胞MCij(i=1、2、3、…、m)(j=1、2、3、…、n)，係被配置在被作了複數根之平行配置的字元線WLi(i=1、2、3、…、m)和以與字元線WLi相交叉的方式而被作了複數根的並行配置之位元線BLj(j=1、2、3、…、n)的兩者間之交點處。於此，選擇元件SE與相變化電阻元件VR，係成為被作串聯連接的構造。又，在圖7中，圖2中所示之二極體3係相當於選擇元件SE，圖2中所示之相變化材料膜5係相當於相變化電阻元件VR。
相變化記憶體之記錄，係如同下述一般而進行。例如，當對於記憶體胞MC11作抹寫的情況時，係對於第1條字元線WL1施加電壓Vh，並對於其他之字元線WLi施加電壓V1，且對於第1條位元線BL1施加電壓V1，而對於其他之位元線BLj施加電壓Vh，來使電流流動於記憶體胞MC11之記憶元件中，並進行資訊之記憶。於此，係為Vh＞V1。在抹寫時，為了設為不會在非選擇之記憶體胞處而進行誤寫入，係成為需要具備有整流作用之選擇元件SE。又，當然，電壓Vh亦必須要成為選擇元件SE之崩潰電壓(breakdown voltage)以下。記錄資訊之讀出，係如同下述一般而進行。例如，當將記憶體胞MC11之資訊讀出的情況時，係對於第1條字元線WL1施加電壓Vm，並對於其他之字元線WLi施加電壓V1，且對於第1條位元線BL1施加電壓V1，而根據流動於BL1中之電流的大小來將資訊讀出。
另外，在本實施形態中，係將第1金屬配線2設為字元線，並將第2金屬配線7設為位元線，但是，亦可將第1金屬配線2設為位元線，並將第2金屬配線7設為字元線。
接著，使用圖8～圖48，針對本實施形態之相變化記憶體的製造方法作說明。圖8，係為在與身為圖1中所示之A-A線處的剖面圖之圖2相同位置處的剖面圖。另外，在圖9～圖44中、係為對於作說明的每一工程中之在與圖1中所示之A-A線、B-B線、C-C線以及D-D處的剖面圖相同位置處之各4個的剖面圖分別作展示者。亦即是，圖8、圖9、圖13、圖17、圖21、圖25、圖29、圖33、圖37以及圖41，係為在與身為圖1中所示之A-A線處的剖面圖之圖2相同位置處的剖面圖。圖10、圖14、圖18、圖22、圖26、圖30、圖34、圖38以及圖42，係為在與身為圖1中所示之B-B線處的剖面圖之圖3相同位置處的剖面圖。圖11、圖15、圖19、圖23、圖27、圖31、圖35、圖39以及圖43，係為在與身為圖1中所示之C-C線處的剖面圖之圖4相同位置處的剖面圖。圖12、圖16、圖20、圖24、圖28、圖32、圖36、圖40以及圖44，係為在與身為圖1中所示之D-D線處的剖面圖之圖5相同位置處的剖面圖。圖45、圖46、圖47以及圖48，係分別為沿著圖1中之A-A線、B-B線、C-C線以及D-D線的剖面圖。
首先，如圖8中所示一般，在半導體基板1上，依序形成第1金屬膜2a、p型半導體膜3a、n型半導體膜3b、第2金屬膜4a、相變化材料膜5。
第1金屬膜2a，例如係由W(鎢)所成，並可藉由CVD法等來形成之。當p型半導體膜3a係為將硼(B)作為雜質而作包含之多結晶矽的情況時，由於係為將p型半導體膜3a與第1金屬膜2a作直接接合的構造，因此，係以將第1金屬膜2a之材料設為W(鎢)，並將p型半導體膜3a與第1金屬膜2a之間的接觸電阻降低為理想。第1金屬膜2a之膜厚，例如係期望為10nm以上100nm以下。若是第1金屬膜2a之膜厚過薄，則配線電阻係變高，而若是過厚，則對於加工形狀之控制係成為困難。
p型半導體膜3a之材料，係為將B(硼)、Ga(鎵)或者是In(銦)之其中一者作為雜質而作包含的多結晶矽，n型半導體膜3b之材料，係為將P(磷)或者是As(砷)作為雜質而作包含的多結晶矽。p型半導體膜3a以及n型半導體膜3b，例如係可分別藉由CVD法來形成之。p型半導體膜3a以及n型半導體膜3b之合計膜厚，例如係期望為30nm以上250nm以下。另外，在本實施例中，雖係對於作為選擇元件而使用PN型二極體的情況作展示，但是，亦可使用PIN二極體。當使用PIN二極體的情況時，係在上述p型半導體膜3a與n型半導體膜3b之間，設置真性多結晶層。藉由在此PN層之間形成並未混入有雜質之I層(真性多結晶層)，係成為能夠因應於順方向電流而將內部電阻作廣幅度的變化。又，亦可使用P+/N-/N+二極體，於該情況，係能夠得到與PIN二極體同等程度之性能。
p型半導體膜3a、n型半導體膜3b，亦可並不起初便作為多結晶矽來成膜，而先在作為非晶質矽而作了成膜後，再藉由雷射退火來結晶化並成膜之。藉由此，係能夠降低製程中之熱負載。又，在p型半導體膜3a與第1金屬膜2a之間，係亦可為了將接觸電阻降低，而使用矽化技術來形成鎢矽化物或者是鈦矽化物等。同樣的，亦可在n型半導體膜3b與第2金屬膜4a之間，而形成鎢矽化物等。
相變化材料膜5a，例如係由Ge2 Sb2 Te5 所成，並可藉由濺鍍法等來形成之。作為其他之相變化材料膜5a，係可使用包含有硫系元素(S、Se、Te)中之至少一個元素的材料，並藉由對於組成作選擇，而能夠得到與Ge2 Sb2 Te5 同等程度之性能。相變化材料膜5a之膜厚，例如係期望為5nm以上300nm以下。
接著，如圖9～圖12中所示一般，使用光微影技術以及乾蝕刻技術，而沿著第1方向來將相變化材料膜5a、第2金屬膜4a、n型半導體膜3b、p型半導體膜3a以及第1金屬膜2a依序加工為條狀，並形成從相變化材料膜5a之上面起而一直到達半導體基板1處之複數的溝20。藉由此，而形成由第1金屬膜2a所成之第1金屬配線2。藉由上述溝20，相變化材料膜5a、第2金屬膜4a、n型半導體膜3b、p型半導體膜3a以及第1金屬膜2之層積圖案，係成為字元線之圖案，並與相鄰接之圖案相平行地來沿著第1方向而形成為條狀。又，第1金屬配線2，係以能夠進行相變化記憶體之讀出以及寫入的方式，而被與包含有週邊電路(未圖示)之半導體基板1作電性連接。
接著，如圖13～圖16中所示一般，在半導體基板1上形成層間絕緣膜10。層間絕緣膜10，例如係由TEOS所成，並可藉由CVD法等來形成。此時，在被形成為條狀之p型半導體膜3a、n型半導體膜3b、第2金屬膜4a以及相變化材料膜5a彼此之間的一部份處，係被形成有層間絕緣膜10，但是，係藉由使用填埋性為差之條件，而在相鄰接之第2金屬膜4a彼此之間設置將層間絕緣膜10作挾持之空隙14。接著，使用CMP(Chemical Mechanical Polishing)技術，來對於層間絕緣膜10之上面作研磨，並使相變化材料膜5a之表面露出。
另外，於此之所謂填埋性為差的條件，係指在藉由CVD法等而形成層間絕緣膜10時，使用將層間絕緣膜10作等向性成膜的條件。藉由使用等向性為強之CVD法來形成層間絕緣膜10，在相鄰接之第2金屬膜4a彼此之間被層間絕緣膜10所填充之前，相鄰接之第2金屬膜4a彼此之間的上方之相變化材料膜5a彼此之間，係會被層間絕緣膜10所填埋，空隙14係被關入至層間絕緣膜10中而被形成。藉由此，層間絕緣膜10，係成為在層間絕緣膜10之內部而具備有空隙14之構造。
又，當欲將形成於空隙14之下部的層間絕緣膜10之厚度增厚的情況時，只要於最初使用填埋性為佳(等向性為弱)之成膜條件，而在露出之半導體基板1上將層間絕緣膜10作某種程度之堆積，之後，再使用前述之填埋性為差的條件，而在相鄰接之p型半導體膜3a、n型半導體膜3b、第2金屬膜4a以及相變化材料膜5a彼此之間的一部份處形成層間絕緣膜10即可。
接著，如圖17～圖20中所示一般，使用光微影技術以及乾蝕刻技術，而沿著第2方向來將層間絕緣膜10、相變化材料膜5a、第2金屬膜4a、n型半導體膜3b、p型半導體膜3a依序作加工，並形成使第1金屬配線2之上面露出的複數之溝21。藉由此，相變化材料膜5a、第2金屬膜4a、n型半導體膜3b、p型半導體膜3a之層積圖案，係成為柱狀，並形成由相變化材料膜5a所成之相變化材料膜5和由第2金屬膜4a所成之下部電極膜4。又，係形成由n型半導體膜3b、p型半導體膜3a所成之層積構造的二極體3。
接著，如圖21～圖24中所示一般，在半導體基板1上形成層間絕緣膜9。層間絕緣膜9，例如係由TEOS所成，並可藉由CVD法等來形成。此時，在被形成為條狀之由二極體3、下部電極膜4以及相變化材料膜5所成之層積圖案彼此之間的一部份，係被層間絕緣膜9所填埋，但是，藉由使用前述之填埋性為差的條件，而在相鄰接之下部電極膜4彼此之間挾持著層間絕緣膜地而設置空隙13。之後，使用CMP技術，來對於層間絕緣膜9之表面作研磨，並使相變化材料膜5之上面露出。
於此，相變化材料膜5之側壁，係被層間絕緣膜10以及層間絕緣膜9所覆蓋，而並未露出，且並未與空隙14以及空隙13相接。
接著，如圖25～圖28中所示一般，在相變化材料膜5上以及層間絕緣膜9、10上，形成與相變化材料膜5作電性連接之第3金屬膜6a。第3金屬膜6a，例如係由W(鎢)所成，並可藉由CVD法等來形成之。
接著，如圖29～圖32中所示一般，使用光微影技術以及乾蝕刻技術，而沿著第1方向來將第3金屬膜6a加工為條狀，而形成使層間絕緣膜9、10之各別的上面作露出的複數之溝22。
接著，如圖33～圖36中所示一般，在半導體基板1之全面上形成層間絕緣膜11。層間絕緣膜11，例如係由TEOS所成，並可藉由CVD法等來形成。此時，藉由使用前述之填埋性為差的條件，而在相鄰接之第3金屬膜6a彼此之間設置空隙16。接著，使用CMP技術，來對於層間絕緣膜11之表面作研磨，並使第3金屬膜6a之上面露出。
接著，如圖37～圖40中所示一般，在第3金屬膜6a上以及層間絕緣膜11上，形成與第3金屬膜6a作電性連接之第4金屬膜7a。第4金屬膜7a，例如係由W(鎢)所成，並可藉由CVD法等而形成之。
接著，如圖41～圖44中所示一般，使用光微影技術以及乾蝕刻技術，而沿著第2方向來將第4金屬膜7a、第3金屬膜6a依序作加工。藉由此，而形成由第4金屬膜7a所成之第2金屬配線7，並形成由第3金屬膜6a所成之柱狀的上部電極膜6。上部電極膜6，係以能夠進行相變化記憶體之讀出以及寫入的方式，而被與包含有週邊電路(未圖示)之半導體基板1作電性連接。藉由此工程，而形成被形成為柱狀之具備有二極體3、下部電極膜4、相變化材料膜5以及上部電極膜6之記憶體胞，此記憶體胞，係被形成為以複數而作了矩陣狀並排的記憶體矩陣。
接著，如圖45～圖48中所示一般，在半導體基板1之全面上形成層間絕緣膜12，之後，藉由CMP技術來對於層間絕緣膜12之上面作研磨，並使表面成為平坦。層間絕緣膜12，例如係由TEOS所成，並可藉由CVD法等來形成。此時，藉由使用前述之填埋性為差的條件，而在相鄰接之上部電極膜6之間設置空隙15。藉由此，而完成具備有本實施形態之相變化記憶體的非揮發性記憶裝置。
如同前述一般，於本實施形態中，在交點型之相變化記憶體中，藉由在相鄰接之上部電極膜6彼此之間以及在相鄰接之下部電極膜4彼此之間，形成較層間絕緣膜9～12而熱傳導率更低之空隙13～16，來防止在記憶體胞內所產生之熱的消散，而成為能夠以較先前技術更低之電流來將相變化材料膜5有效率地作加熱。藉由此，能夠將相變化記憶體之寫入、消去時的消耗電力降低。
(實施形態2)
接著，使用圖49，針對在相變化記憶膜5之上部而設置有電極膜25的情況時之非揮發性記憶裝置作說明。圖49，係為本實施形態中之相變化記憶體的重要部分剖面圖，而為對於在與身為沿著圖1之A-A線處的剖面圖之圖2相同位置處的剖面圖作展示者。
本實施形態之相變化記憶體和前述實施形態1中所示之相變化記憶體之間最大的差異，係在於：在相變化材料膜5與上部電極膜6之間，係設置有薄的電極膜25。
電極膜25，係在前述實施形態之圖8所示的工程中，在成膜了相變化材料膜5a之後，於相變化材料膜5a上成膜金屬膜而形成者。電極膜25，例如係由W(鎢)所成，並可藉由CVD法等來形成。
在本實施形態之製造工程中，係於前述實施形態1之使用圖9～圖12以及圖17～圖20所說明了的各個蝕刻工程中，在將相變化材料膜5a加工為條狀之前，先將相變化材料膜5a上之W(鎢)膜蝕刻為與在各工程中所加工形成之圖案延伸存在於相同方向上的條狀，並在相變化材料膜5上形成電極膜25。
又，在前述實施形態1之使用圖13～圖16以及圖21～圖24所說明了的由CMP技術所致之各研磨工程中，係並不使相變化材料膜5a或者是相變化材料膜5之上面露出，而是在使電極膜25之上面作了露出的時間點處，而停止研磨，並藉由此來在相變化材料膜5上殘留電極膜25。
在本實施形態中，除了與前述實施形態1相同的效果之外，藉由在上部電極膜6以及相變化材料膜5之間形成電極膜25，能夠對於由於在製造工程中而使相變化材料膜5a或者是相變化材料膜5之表面作了露出一事所導致之相變化材料膜5a或者是相變化材料膜5的昇華作防止，又，亦能夠將上部電極膜6以及相變化材料膜5之間的密著性提升。
(實施形態3)
接著，使用圖50，針對在本實施形態中而使相變化記憶膜5之寬幅變窄了的情況時之非揮發性記憶裝置作說明。圖50，係為本實施形態中之相變化記憶體的重要部分剖面圖，而為對於在與身為沿著圖1之A-A線處的剖面圖之圖2相同位置處的剖面圖作展示者。另外，於此之各部位的寬幅，係為沿著半導體基板1之主面的方向上之圖1中所示的第1方向以及第2方向上之寬幅。
本實施形態之相變化記憶體和前述實施形態1中所示之相變化記憶體之間最大的差異，係在於相變化材料膜5之寬幅的長度。在前述實施形態1所示之相變化記憶體中，相變化材料膜5之寬幅，係為與下部電極膜4以及上部電極膜6之寬幅相同，但是，在本實施形態之相變化記憶體中，相變化材料膜5之寬幅，相較於下部電極膜4以及上部電極膜6之寬幅，係為更小。
在本實施形態中，藉由將相變化材料膜5之寬幅縮小，能夠將沿著半導體基板1之主面的面上之相變化材料膜5之剖面的剖面積，設為較沿著半導體基板1之主面的面上之二極體3、下部電極膜4以及上部電極膜6的任一者之剖面的剖面積更小，而能夠將抹寫時之相變化材料膜5的電流密度增加，因此，係能夠將相變化材料膜5內之發熱密度增加。藉由此，相變化材料膜5係被以良好效率加熱，相較於在沿著半導體基板1之主面的面上之相變化材料膜5與下部電極膜4或者是上部電極膜6之剖面積為相同的情況，係成為能夠以更低的電流來進行抹寫，並能夠相較於前述實施形態1中所示之非揮發性記憶裝置而更進一步地將消耗電力降低。
作為將相變化材料膜5之在第2方向上的寬幅設為較下部電極膜4以及上部電極膜6之寬幅而更小的方法，例如，係有著下述之方法：亦即是，在前述實施形態1所示之圖9～圖12的工程中之乾蝕刻工程之後、圖13～圖16之工程之前，對於相變化材料膜5a藉由等向性乾蝕刻法來作加工，並對於相變化材料膜5a之側面進行側方蝕刻。
又，作為將相變化材料膜5之在第1方向上的寬幅設為較下部電極膜4以及上部電極膜6之寬幅而更小的方法，例如，係有著下述之方法：亦即是，在前述實施形態1所示之圖17～圖20的工程中之乾蝕刻工程之後、圖21～圖24之工程之前，對於相變化材料膜5藉由等向性乾蝕刻法來作加工，並對於相變化材料膜5之側面進行側方蝕刻。
以上，係根據實施形態，而對於本發明者所進行之發明作了具體性之說明，但是，本發明係並不被限定於前述實施形態，在不脫離其要旨的範圍內，當然的，係可進行各種之變更。
例如，在將前述實施形態1～3中所作了展示的記憶體矩陣作複數層之層積來使用的非揮發性記憶裝置中，亦可適用本發明。
[產業上之利用可能性]
本發明之非揮發性記憶裝置之製造方法，係可廣泛利用在利用有相變化記憶體之非揮發性記憶體中。
1．．．半導體基板
2．．．第1金屬配線
2a．．．第1金屬膜
3．．．二極體
3a．．．p型半導體膜
3b．．．n型半導體膜
4．．．下部電極膜
4a．．．第2金屬膜
5．．．相變化材料膜
5a．．．相變化材料膜
6．．．上部電極膜
6a．．．第3金屬膜
7．．．第2金屬配線
7a．．．第4金屬膜
9、10、11、12．．．層間絕緣膜
13、14、15、16．．．空隙
20、21、22．．．溝
23．．．交點
25．．．電極膜
WL1、WL2、WLi、WLm．．．字元線
BL1、BL2、BLj、BLn．．．位元線
SE．．．選擇元件
VR．．．相變化電阻元件
[圖1]身為本發明之一的實施形態1之非揮發性記憶裝置的記憶體矩陣之重要部分平面圖。
[圖2]圖1之記憶體矩陣的A-A線處之重要部分剖面圖。
[圖3]圖1之記憶體矩陣的B-B線處之重要部分剖面圖。
[圖4]圖1之記憶體矩陣的C-C線處之重要部分剖面圖。
[圖5]圖1之記憶體矩陣的D-D線處之重要部分剖面圖。
[圖6]對於相變化材料之融點與電流間的關係作展示之圖表。
[圖7]身為本發明的實施形態1之非揮發性記憶裝置的記憶體矩陣之等價電路圖。
[圖8]對於身為本發明的實施形態1之非揮發性記憶裝置的製造工程作說明之重要部分剖面圖。
[圖9]接續於圖8而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖10]接續於圖8而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖11]接續於圖8而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖12]接續於圖8而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖13]接續於圖9而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖14]接續於圖10而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖15]接續於圖11而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖16]接續於圖12而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖17]接續於圖13而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖18]接續於圖14而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖19]接續於圖15而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖20]接續於圖16而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖21]接續於圖17而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖22]接續於圖18而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖23]接續於圖19而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖24]接續於圖20而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖25]接續於圖21而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖26]接續於圖22而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖27]接續於圖23而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖28]接續於圖24而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖29]接續於圖25而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖30]接續於圖26而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖31]接續於圖27而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖32]接續於圖28而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖33]接續於圖29而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖34]接續於圖30而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖35]接續於圖31而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖36]接續於圖32而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖37]接續於圖33而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖38]接續於圖34而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖39]接續於圖35而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖40]接續於圖36而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖41]接續於圖37而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖42]接續於圖38而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖43]接續於圖39而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖44]接續於圖40而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖45]接續於圖41而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖46]接續於圖42而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖47]接續於圖43而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖48]接續於圖44而對於非揮發性記憶裝置之製造方法作說明的重要部分剖面圖。
[圖49]身為本發明的實施形態2之非揮發性記憶裝置的記憶體矩陣之重要部分剖面圖。
[圖50]身為本發明的實施形態3之非揮發性記憶裝置的記憶體矩陣之重要部分剖面圖。
1．．．半導體基板
2．．．第1金屬配線
3．．．二極體
3a．．．p型半導體膜
3b．．．n型半導體膜
4．．．下部電極膜
5．．．相變化材料膜
6．．．上部電極膜
7．．．第2金屬配線
9、12．．．層間絕緣膜
13、15．．．空隙

Claims (5)

  1. 一種非揮發性記憶裝置之製造方法，該非揮發性記憶裝置，係為在半導體基板之主面上，具備有藉由包含有二極體與相變化材料膜之電阻元件所構成之相變化記憶體之非揮發性記憶裝置，該非揮發性記憶裝置之製造方法，其特徵為，具備有：(a)在前述半導體基板上，依序形成第1金屬膜、和包含有第1導電型之雜質的第1多晶矽膜、和包含有第2導電型之雜質的第2多晶矽膜、和第2金屬膜、以及前述相變化材料膜之工程；和(b)在前述(a)工程之後，沿著前述半導體基板之主面的第1方向，而將前述相變化材料膜、前述第2金屬膜、前述第2多晶矽膜、前述第1多晶矽膜以及前述第1金屬膜依序蝕刻為條狀之工程；和(c)在前述(b)工程之後，在位於前述半導體基板上之相鄰接的前述相變化材料膜彼此之間，形成第1層間絕緣膜之工程；和(d)在前述(c)工程之後，沿著與前述第1方向相正交之第2方向，而將前述第1層間絕緣膜、前述相變化材料膜、前述第2金屬膜、前述第2多晶矽膜、前述第1多晶矽膜以及前述第1金屬膜蝕刻為條狀之工程；和(e)在前述(d)工程之後，在位於前述半導體基板上之相鄰接的前述相變化材料膜彼此之間，形成第2層間 絕緣膜之工程；和(f)在前述(e)工程之後，在前述第1層間絕緣膜上、前述第2層間絕緣膜上以及前述相變化材料膜上，形成被與前述相變化材料膜作了電性連接的第3金屬膜之工程；和(g)在前述(f)工程之後，沿著前述第1方向而將前述第3金屬膜蝕刻為條狀之工程；和(h)在前述(g)工程之後，在相鄰接之前述第3金屬膜彼此之間，形成第3層間絕緣膜之工程；和(i)在前述(h)工程之後，在前述第3金屬膜以及前述第3層間絕緣膜上，形成被與前述第3金屬膜作了電性連接的第4金屬膜之工程；和(j)在前述(i)工程之後，沿著前述第2方向，而對於前述第3層間絕緣膜、前述第4金屬膜以及前述第3金屬膜作蝕刻，並將前述第3層間絕緣膜、前述第4金屬膜以及前述第3金屬膜蝕刻為條狀之工程；和(k)在前述(j)工程之後，在相鄰接之前述第4金屬膜之間，形成第4層間絕緣膜之工程，在相鄰接之前述第2金屬膜彼此之間或者是在相鄰接之前述第3金屬膜彼此之間的至少其中一方處，係被形成有空隙。
  2. 如申請專利範圍第1項所記載之非揮發性記憶裝置之製造方法，其中，前述空隙，係被形成於前述第1層間絕緣膜、前述第2層間絕緣膜、前述第3層間絕緣膜或 者是前述第4層間絕緣膜內。
  3. 如申請專利範圍第1項所記載之非揮發性記憶裝置之製造方法，其中，在前述(b)工程之後前述(c)工程之前、或者是在前述(d)工程之後前述(e)工程之前，其兩者中之至少其中一者處，係具備有將前述相變化材料膜之側壁的一部份作蝕刻之工程，將在沿著前述半導體基板之主面的面上之前述相變化材料膜的剖面積，設為較在沿著前述半導體基板之主面的面上之前述第1金屬膜的剖面積更小。
  4. 如申請專利範圍第1項所記載之非揮發性記憶裝置之製造方法，其中，在前述(a)工程中，係在前述半導體基板上，依序形成前述第1金屬膜、前述第1多晶矽膜、前述第2多晶矽膜、前述第2金屬膜、前述相變化材料膜以及第5金屬膜，在前述(b)工程中，係沿著前述半導體基板之主面的前述第1方向，而將前述第5金屬膜、前述相變化材料膜、前述第2金屬膜、前述第2多晶矽膜、前述第1多晶矽膜以及前述第1金屬膜依序蝕刻為條狀，在前述(d)工程中，係沿著前述第2方向，而將前述第1層間絕緣膜、前述第5金屬膜、前述相變化材料膜、前述第2金屬膜、前述第2多晶矽膜、前述第1多晶矽膜以及前述第1金屬膜蝕刻為條狀， 在前述(f)工程中，係在前述第1層間絕緣膜上、前述第2層間絕緣膜上以及前述第5金屬膜上，形成被與前述相變化材料膜作了電性連接的前述第3金屬膜。
  5. 如申請專利範圍第1項所記載之非揮發性記憶裝置之製造方法，其中，在前述(c)工程、前述(e)工程、前述(h)工程或者是前述(k)工程中，係藉由具有等方性之CVD法，來形成前述第1層間絕緣膜、前述第2層間絕緣膜、前述第3層間絕緣膜或者是前述第4層間絕緣膜。
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