KR20200140993A - 배리어층을 갖는 rram - Google Patents

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Abstract

본 출원의 다양한 실시예들은, 배리어층을 포함하여 RRAM 셀(RRAM: Resistive Random Access Memory)의 동작 동안 금속 양이온들의 움직임을 제한하는 RRAM 셀을 제공하려 한다. 일부 실시예들에서, RRAM 셀은, 하부 전극, 상부 전극, 스위칭층 및 활성 금속층을 더 포함한다. 스위칭층, 배리어층 및 활성 금속층은 하부 및 상부 전극들 사이에 적층되고, 배리어층은 스위칭층 및 활성 금속층 사이에 위치한다. 배리어층은 도전성이며, 활성 금속층의 격자 상수보다 작은 격자 상수를 가진다.

Description

배리어층을 갖는 RRAM{RRAM WITH A BARRIER LAYER}
본 발명은 배리어층을 갖는 RRAM에 관한 것이다.
오늘날 많은 전자 장치들은 비휘발성 메모리를 포함한다. 비휘발성 메모리는 전력이 없는 경우 데이터를 저장할 수 있는 전자 메모리이다. 차세대 비휘발성 메모리의 일부 유력한 후보들은 저항성 랜덤 액세스 메모리(RRAM: Resistive Random Access Memory)를 포함하고 있다. RRAM는 비교적 간단한 구조물을 가지며, 상보성 금속 산화물 반도체(CMOS: Complementary Metal Oxide Semiconductor) 논리 제조 공정들과 호환 가능하다.
일부 실시예들에서, 본 출원은, 기판; 및 상기 기판 위에 위치하는 RRAM 셀을 포함하고, 상기 RRAM 셀은 하부 전극 및 상부 전극을 포함하고, 상기 하부 전극과 상기 상부 전극 사이에 적층된 스위칭층, 배리어층 및 활성 금속층을 더 포함하며, 상기 배리어층은 도전성이고, 상기 스위칭층과 상기 활성 금속층 사이에 위치하고, 상기 배리어층은 상기 활성 금속층의 격자 상수보다 작은 격자 상수를 갖는 집적 칩을 제공한다. 일부 실시예들에서, 상기 활성 금속층은 알루미늄을 포함하고, 상기 배리어층은 탄탈럼을 포함한다. 일부 실시예들에서, 상기 배리어층은 상기 활성 금속층보다 큰 밀도를 가진다. 일부 실시예들에서, 상기 활성 금속층은 다수 엘리먼트(majority element)를 포함하고, 상기 집적 칩은, 상기 스위칭층 내의 도전성 필라멘트를 포함하며, 상기 도전성 필라멘트는 필수적으로 상기 다수 엘리먼트로 구성된다. 일부 실시예들에서, 상기 도전성 필라멘트는 상기 하부 전극으로부터 윗쪽으로 연장되고, 상기 배리어층 아래에 이격된 위치에서 종결된다. 일부 실시예들에서, 상기 배리어층 및 상기 활성 금속층은 각각 배리어 폭 및 활성 금속 폭을 가지며, 상기 배리어 폭은 상기 활성 금속 폭보다 크다. 일부 실시예들에서, 상기 집적 칩은 와이어; 및 상기 와이어 위에 위치하는 비아 유전체층을 더 포함하고, 상기 배리어층은 상기 비아 유전체층의 최상면 위에 위치하고, 상기 와이어에서 만입부를 가지며, 상기 만입부는 상기 비아 유전체층의 최상면 아래 위치까지 연장된다. 일부 실시예들에서, 상기 하부 및 상부 전극들 및 상기 배리어층 각각은 U자형 프로파일을 가진다.
일부 실시예들에서, 본 출원은, 하부 전극; 상기 하부 전극 위에 위치하는 유전체층; 상기 유전체층 위에 위치하고, 탄탈럼을 포함하는 배리어층; 상기 배리어층 위에 위치하는 알루미늄층; 및 상기 알루미늄층 위에 위치하는 상부 전극을 포함하고, 상기 하부 및 상부 전극들, 상기 유전체층, 상기 배리어층 및 상기 알루미늄층은 메모리 셀을 규정하는 집적 칩을 제공한다. 일부 실시예들에서, 상기 배리어층은 필수적으로 탄탈럼으로 구성된다. 일부 실시예들에서, 상기 집적 칩은 상기 유전체층 내에 알루미늄 필라멘트를 더 포함하고, 상기 알루미늄 필라멘트는, 상기 하부 전극으로부터 상기 배리어층까지 윗쪽으로 연장된다. 일부 실시예들에서, 상기 배리어층은, 탄탈럼층; 및 상기 탄탈럼층 위에 위치하는 탄탈럼 질화물층을 포함한다. 일부 실시예들에서, 상기 집적 칩은 상기 하부 전극의 아래에 위치하는 와이어; 및 상기 와이어와 상기 메모리 셀 사이의 비아 유전체층을 더 포함하고, 상기 하부 전극은, 상기 비아 유전체층 위에 위치하며 상기 비아 유전체층을 통해 상기 와이어까지 돌출하는 T자형 프로파일을 가진다. 일부 실시예들에서, 상기 하부 전극은, 도전성 바디; 및 상기 도전성 바디의 밑면을 감싸는 도전성 라이너를 포함하고, 상기 도전성 라이너의 최상면은 상기 비아 유전체층의 최상면에 비해 리세스된다.
일부 실시예들에서, 본 출원은, 도전성 와이어 위에, 상기 도전성 와이어와 전기적으로 결합되는 하부 전극층을 퇴적하는 단계; 상기 하부 전극층 위에 유전체층을 퇴적하는 단계; 상기 유전체층 위에 도전성 배리어층을 퇴적하는 단계; 상기 도전성 배리어층 위에 금속층을 퇴적하는 단계 - 상기 금속층은 상기 도전성 배리어층보다 작은 밀도를 가짐 -; 상기 금속층 위에 상부 전극층을 퇴적하는 단계 - 상기 상부 전극층은 상기 금속층보다 산소와의 낮은 반응성을 갖는 단계; 및 상기 하부 및 상부 전극층들, 상기 유전체층, 상기 도전성 배리어층 및 상기 금속층을 패터닝하여 메모리 셀을 형성하는 단계를 포함하는 방법을 제공한다. 일부 실시예들에서, 상기 방법은 상기 메모리 셀 양단에 형성 전압을 인가하는 단계를 더 포함하고, 상기 형성 전압의 인가로 인해, 금속 양이온들이 상기 도전성 배리어층을 통해, 상기 금속층에서 상기 유전체층으로 이동하며, 상기 도전성 배리어층은, 상기 형성 전압이 인가되는 동안, 상기 금속 양이온들이 상기 도전성 배리어층 통해 이동하는 레이트를 느리게 한다. 일부 실시예들에서, 상기 패터닝 단계는, 상기 상부 전극층 위에 마스크를 형성하는 단계; 및 상기 마스크가 적소에 위치된 상태에서 상기 상부 전극층 및 상기 금속층 내로 에칭을 수행하는 단계를 포함한다. 일부 실시예들에서, 상기 에칭은 상기 도전성 배리어층에서 멈추고, 상기 패터닝 단계는, 상기 마스크의 측벽들 상에 측벽 스페이서 구조물을 형성하는 단계; 및 상기 마스크 및 상기 측벽 스페이서 구조물이 적소에 위치된 상태에서 상기 도전성 배리어층, 상기 유전체층 및 상기 하부 전극층 내로 제2 에칭을 수행하는 단계를 더 포함한다. 일부 실시예들에서, 상기 도전성 와이어를 덮는 제2 유전체층을 퇴적하는 단계; 및 상기 제2 유전체층을 패터닝하여, 상기 도전성 와이어 위에 위치하고 상기 도전성 와이어를 노출시키는 개구부를 형성하는 단계를 더 포함하고, 상기 하부 및 상부 전극층들, 상기 유전체층, 상기 도전성 배리어층 및 상기 금속층이 퇴적되어 상기 제2 유전체층을 덮고 상기 개구부를 라이닝하고, 상기 하부 및 상부 전극층들, 상기 유전체층, 상기 도전성 배리어층 및 상기 금속층을 패터닝하는 단계는 상기 하부 및 상부 전극층들 및 상기 도전성 배리어층에 평탄화하는 단계를 포함한다. 일부 실시예들에서, 상기 도전성 와이어를 덮는 제2 유전체층을 퇴적하는 단계; 상기 제2 유전체층을 패터닝하여, 상기 도전성 와이어 위에 위치하고 상기 도전성 와이어를 노출시키는 개구부를 형성하는 단계; 상기 제2 유전체층을 덮고 상기 개구부를 채우는 제2 하부 전극층을 퇴적하는 단계; 및 상기 제2 하부 전극층에 평탄화를 수행하는 단계를 더 포함하고, 상기 하부 전극층은 평탄화 후에 상기 제2 하부 전극층 및 상기 제2 유전체층 위에 퇴적된다.
본 개시의 양태들은 첨부 도면들과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처들(features)이 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수들은 설명의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 배리어층을 포함하는 저항성 랜덤 액세스 메모리(RRAM: Resistive Random Access Memory) 셀의 일부 실시예들의 단면도를 도시한다.
도 2a 및 도 2b는 도 1의 RRAM 셀의 일부 실시예들의 단면도들로서, 각각 금속 필라멘트를 용해시키고 금속 필라멘트를 형성하는 것을 도시한다.
도 3은 배리어층이 다층 막인 도 1의 RRAM 셀의 일부 실시예들의 단면도를 도시한다.
도 4a 내지 도 4f는, 도 1의 RRAM 셀의 다양한 실시예들의 단면도들로서, RRAM 셀은 집적 회로 칩의 상호연결 구조물 내에 있는 것을 도시한다.
도 5a 및 도 5b는, RRAM 셀들의 일부 실시예들의 단면도들로서, RRAM 셀들이 개별 배리어층을 포함하고, 개별적인 원 트랜지스터 원 저항기(1T1R: one-transistor one-resistor) 셀과 통합되는 것을 도시한다.
도 6은 도 5a 및 도 5b의 집적 회로 칩의 일부 실시예들의 평면 레이아웃을 도시한다.
도 7 내지 도 17은 개별 배리어층을 포함하고 1T1R셀들과 통합되는 RRAM 셀들을 형성하는 방법의 일부 실시예들의 단면도들을 도시한다.
도 18은 도 7 내지 도 17의 방법의 일부 실시예들의 블록도를 도시한다.
도 19 내지 도 23은 도 7 내지 도 17의 방법의 일부 대안적 실시예들의 일련의 단면도들로서, 도 4f의 RRAM 셀 실시예들에 대하여 수행되는 방법을 도시한다.
도 24는 도 19 내지 도 23의 방법의 일부 실시예들의 블록도를 도시한다.
본 개시는 본 개시의 다양한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화시키기 위하여 구성 요소들 및 장치들의 특정 예들이 이하에 설명된다. 물론, 이들은 단지 예시일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 아래의 설명에서 제2 피처 상의 또는 그 위의 제1 피처의 형성은, 제1 및 제2 피처들이 직접 컨택하여 형성되는 실시예들을 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 컨택하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 나타내지 않는다.
또한, "밑에", "아래에", "하부의", "위에", "상부의" 등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향들을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어는 따라서 마찬가지로 해석될 수 있다.
일부 실시예들에서, 저항성 랜덤 액세스 메모리(RRAM: Resistive Random Access Memory) 셀은 하부 전극, 하부 전극 위에 위치하는 스위칭층, 스위칭층 위에 위치하는 활성 금속층 및 활성 금속층 위에 위치하는 상부 전극층을 포함한다. RRAM 셀을 형성하는 동안, 양극성(positive polarity)의 형성 전압이 상부 전극으로부터 하부 전극으로 인가된다. 형성 전압은 활성 금속층 내에서 금속의 산화를 유도하여 금속 양이온들을 발생시킨다. 또한, 형성 전압으로 인한 전기장은 금속 양이온들을 하부 전극 쪽으로 이동하게 한다. 하부 전극에서부터 시작하여 금속 양이온들이 환원되어, 하부 전극으로부터 상부 전극으로 연장되는 금속 필라멘트가 점차 성장한다. RRAM 셀이 동작하는 동안, 음극성(neagtive polarity)의 리셋 전압 및 양극성의 세트 전압이 상부 전극으로부터 하부 전극에 인가되어, 각각, 스위칭층을, 고저항 상태(HRS: High Resistance State)로 리셋하고, 저저항 상태(LRS: Low Resistance State)로 세트한다. 리셋 전압은 전술한 형성 공정을 역전시켜 금속 필라멘트를 부분적으로 용해시키는 반면, 세트 전압은 전술한 형성 공정에 따라 금속 필라멘트를 재형성한다.
활성 금속층이 알루미늄이거나 알루미늄을 포함하는 적어도 일부의 실시예들에서, 내구성이 떨어질 수 있다. 세트/리셋 사이클들이 점차 많아질수록, HRS와 LRS가 실질적으로 동일해질 때 까지, HRS와 LRS 간의 저항 차는 열화될 것이다. 이러한 열화의 원인은 HRS로 천이하는 동안 스위칭층을 벗어나는 금속 양이온들보다 LRS로 천이하는 동안 스위칭층으로 들어가는 금속 양이온들이 더 많기 때문이다. 시간이 지나면, 이로 인하여 금속 필라멘트가 형성되고, 사전에 정의된 타이밍 제약 및/또는 사전에 정의된 동작 전압 내에서 HRS로 천이가 점차 어려워진다. 결과적으로, HRS 및 LRS는 결국 실질적으로 동일해지고, 결국 RRAM 셀이 고장난다.
본 출원의 다양한 실시예들은 RRAM 셀이 동작하는 동안 금속 양이온들의 움직임을 제한하는 배리어층을 포함하는 RRAM 셀에 관한 것이다. 일부 실시예들에서, RRAM 셀은 하부 전극, 스위칭층, 활성 금속층 및 상부 전극을 더 포함한다. 스위칭층, 배리어층 및 활성 금속층은 하부 전극과 상부 전극 사이에 적층된다. 배리어층은 스위칭층 위에 위치하고, 활성 금속층은 스위칭층 위에 위치한다. 또한, 배리어층은, HRS로부터 LRS로 스위칭되는 동안, 활성 금속층으로부터 배리어층을 통과하는 금속 이온들의 움직임을 느리게 하도록 구성된다. 예를 들어, 배리어층은 활성 금속층의 격자 상수보다 작은 격자 상수를 가질 수 있다. 다른 예로서, 배리어층은 활성 금속층의 밀도보다 큰 밀도를 가질 수 있다.
스위칭층과 활성 금속층 사이에 배리어층을 배열함으로써, 스위칭 사이클링 신뢰성(즉, 내구성)이 증가할 수 있다. 예를 들어, 활성 금속층이 알루미늄이거나 알루미늄을 포함하는 경우, 탄탈럼 또는 탄탈럼 질화물 배리어층은 LRS로 천이하는 동안 스위칭층으로 들어가는 금속 양이온들의 수를 감소시킬 수 있다. 그러나 다른 물질(들)도 적용 가능하다. 스위칭층으로 들어가는 금속 양이온들의 수를 감소시킴으로써, 시간 경과에 따른 금속 필라멘트의 형성이 느려지고, 이에 따라 스위칭 사이클링 신뢰성(즉, 내구성)이 증가한다
또한, 스위칭층과 활성 금속층 사이에 배리어층을 배열함으로써, 형성, 세트 및 리셋 전압들이 감소될 수 있다. 예를 들어, 배리어층이 탄탈럼 또는 탄탈럼 질화물을 포함하고 스위칭층이 질소 또는 산소를 포함하는 경우, 탄탈럼 또는 탄탈럼 질화물은 스위칭층으로 이동하여 질소 또는 산소와 반응할 수 있다. 그러나 다른 물질(들)도 적용 가능하다. 이동 및 반응은 누설을 증가시킬 수 있고 이에 따라 형성, 세트 및 리셋 전압들을 감소시킬 수 있다. 예를 들어, 형성 전압은 약 30 % 또는 몇몇 다른 적절한 백분율만큼 감소할 수 있다. 형성, 세트 및 리셋 전압들을 감소시킴으로써, 전력 소비가 감소될 수 있다. 또한, 형성 고장 비트가 줄어들 수 있다.
도 1을 참조하면, 배리어층(104)을 포함하는 RRAM 셀(102)의 일부 실시예들의 단면도(100)가 제공된다. 아래에서 더 상세히 설명되는 바와 같이, 배리어층(104)은 RRAM 셀(102)의 세트 및 리셋 동작 동안 금속 양이온들(미도시)의 이동을 제한하여 RRAM 셀(102)의 내구성을 향상시킨다. RRAM 셀(102)은 집적 회로(IC: Integrated Circuit) 칩 내에서 다른 디바이스들과 함께, 예를 들어, 통합될 수 있고 또는, 예를 들어, 양이온형 RRAM 셀 또는 몇몇 다른 적절한 유형의 RRAM 셀일 수 있다. 양이온형 RRAM 셀은 프로그램 가능한 금속화 셀(PMC: Programmable Metallization Cell) 또는 도전성 브리징 랜덤 액세스 메모리(CBRAM: Conductive Bridging Random Access Memory) 셀이라고 가끔 언급된다는 것에 주목하라.
하부 전극(106), 상부 전극(108), 스위칭층(110) 및 활성 금속층(112)이 배리어층(104)과 함께 적층되어 RRAM 셀(102)을 규정한다. 스위칭층(110)은 하부 전극(106) 위에 위치하고, 배리어층(104)은 스위칭층(110) 위에 위치한다. 또한, 활성 금속층(112)은 배리어층(104) 위에 위치하고, 상부 전극(108)은 활성 금속층(112) 위에 위치한다. 일부 실시예들에서, 배리어층(104)은 탄탈럼 또는 탄탈럼 질화물이거나 이를 포함하고, 활성 금속층(112)은 알루미늄이거나 알루미늄을 포함한다. 그러나 다른 물질(들)도 적용 가능하다. 예를 들어, 활성 금속층(112)은 구리, 은 또는 다른 적합한 금속일 수 있다.
RRAM 셀(102)의 동작 중에, 스위칭층(110) 내의 금속 필라멘트(114)가 반복적으로 형성되고 용해된다. 금속 필라멘트(114)가 형성되는 동안, 활성 금속층(112)이 산화되어 금속 양이온들을 형성한다. 또한, 금속 양이온들은 배리어층(104)을 통해 스위칭층(110)으로 이동하여 금속 필라멘트(114)를 규정하는 금속 원자들(116)로 환원된다. 금속 필라멘트(114)가 용해되는 동안, 금속 필라멘트(114)는 산화되어 금속 양이온들을 형성한다. 또한, 금속 양이온들은 배리어층(104)을 통해 활성 금속층(112)으로 이동하여 활성 금속층(112)으로 환원된다. 금속 필라멘트(114)의 형성 및 용해는, 예를 들어, RRAM 셀(102)을 LRS 및 HRS로 각각 바꿀 수 있다.
배리어층(104)을 스위칭층(110)과 활성 금속층(112) 사이에 배치함으로써, 스위칭 사이클링 신뢰성(즉, 내구성)이 증가할 수 있다. 예를 들어, 배리어층(104)은 LRS로 천이하는 동안 스위칭층(110)에 들어가는 알루미늄 양이온들의 수를 감소시킬 수 있다. 다시 말해서, 배리어층(104)은 (배리어층이 없는 동일한 RRAM 셀에 비해) LRS로 천이하는 동안 알루미늄 양이온들이 스위칭층(110)으로 들어가는 레이트(rate)를 느리게 한다. 스위칭층(110)으로 들어가는 금속 양이온들의 수를 감소시킴으로써, 시간 경과에 따른 금속 필라멘트(114)의 형성이 더 느려지고 이에 따라 스위칭 사이클링 신뢰성(즉, 내구성)이 증가한다. 또한, 스위칭층(110)과 활성 금속층(112) 사이에 배리어층(104)을 배열함으로써, 형성, 세트 및 리셋 전압들이 감소될 수 있다. 예를 들어, 배리어층(104)으로부터의 물질은 스위칭층(110)으로 이동할 수 있고 스위칭층(110)과 반응할 수 있다. 이동 및 반응은 누설을 증가시킬 수 있고, 이에 따라 형성, 세트 및 리셋 전압들을 감소시킬 수 있다. 이는 결국 전력 소비와 형성 고장 비트를 줄일 수 있다.
하부 및 상부 전극들(106, 108) 및 활성 금속층(112)은 도전성이다. 그러나, 하부 및 상부 전극들(106, 108)은 활성 금속층(112)과 비교하여 전기 화학적으로 비활성이다. 다시 말해서, 활성 금속층(112)은 하부 및 상부 전극들(106, 108)과 비교하여 전기 화학적으로 활성이다. 결과적으로, 하부 및 상부 전극들(106, 108)은 활성 금속층(112)에 비하여 산소와 낮은 반응성을 갖고 이에 따라 활성 금속층(112)보다 산화에 더 많은 양의 에너지를 필요로 한다. 예를 들어, 하부 및 상부 전극들(106, 108)은 산화에 5 전자 볼트(eV) 이상을 필요로 하는 반면, 활성 금속층(112)은 산화에 3 eV 이하를 필요로 할 수 있다. 그러나 다른 eV 값도 적용 가능하다.
일부 실시예들에서, 하부 전극(106) 및 상부 전극(108)은 티타늄 질화물, 탄탈럼 질화물, 다른 적합한 도전성 물질(들) 또는 이들의 임의의 조합이거나, 이를 포함한다. 또한, 일부 실시예들에서, 하부 전극(106) 및 상부 전극(108)은 백금 및/또는 다른 적합한 귀금속(들)이거나, 이를 포함한다. 일부 실시예들에서, 하부 전극(106) 및 상부 전극(108)은 약 1~10 나노미터(nm), 약 1~5 nm 또는 약 5~10 나노 미터인 전극 두께(Te)를 가진다. 그러나, 다른 두께도 적용 가능하다. 일부 실시예들에서, 전극 두께들(Te)은 동일하다. 다른 실시예들에서, 전극 두께들(Te)은 상이하다. 일부 실시예들에서, 활성 금속층(112)은 알루미늄 및/또는 다른 적합한 금속(들)이거나, 이를 포함한다. 일부 실시예들에서, 활성 금속층(112)은 약 10~500 nm, 약 10~255 nm 또는 약 255~500 nm의 활성 금속 두께(Tam)를 가진다. 그러나, 다른 두께도 적용 가능하다. 활성 금속층(112)이 너무 얇으면(예를 들어, 약 10 nm 또는 몇몇 다른 적절한 값 미만), 활성 금속층(112)은 스위칭층(110) 내에 금속 필라멘트들을 충분히 공급하지 못할 수 있다. 활성 금속층(112)이 너무 두꺼우면(예를 들어, 약 500 nm 또는 몇몇 다른 적절한 값 초과), 활성 금속층(112) 양단의 전압 강하가 높을 수 있고 이에 따라 신뢰성이 떨어질 수 있다. 부가적으로, 또는 대안적으로, 활성 금속층(112)이 너무 두꺼우면(예를 들어, 약 500 nm 또는 몇몇 다른 적절한 값 초과), 활성 금속층(112)은 기존의 공정들과의 통합을 더욱 어렵게 할 수 있다.
스위칭층(110) 및 배리어층(104)은 각각 유전체 및 도전성이다. 또한, 스위칭층(110) 및 배리어층(104)은 각각, 활성 금속층(112)의 산화로 인해 발생한 금속 양이온들을 위한 전해질 및 배리어이다. 예를 들어, 활성 금속층(112)이 알루미늄이거나 알루미늄을 포함하는 경우, 스위칭층(110) 및 배리어층(104)은 각각, 활성 금속층(112)의 산화로 인해 발생한 알루미늄 양이온들을 위한 전해질 및 배리어이다.
일부 실시예들에서, 스위칭층(110)은 실리콘 산화물(예를 들어, SiO2), 하프늄 산화물(예를 들어, HfO2), 실리콘 질화물(예를 들어, SiNx), 알루미늄 산화물(예를 들어, Al2O3), 지르코늄 산화물(예를 들어, ZrO2), 일부 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나, 이를 포함할 수 있다. 일부 실시예들에서, 스위칭층(110)은 약 1~50 nm, 약 1~25 nm 또는 약 25~50 nm의 스위칭 두께(Ts)를 가진다. 그러나 다른 두께도 적용 가능하다.
일부 실시예들에서, 배리어층(104)은 활성 금속층(112)보다 더 작은 격자 상수 및/또는 더 큰 밀도를 가지므로, 활성 금속층(112)으로부터의 금속 양이온들이 배리어층(104)을 통해 확산되거나 또는 그렇지 않으면 배리어층(104)을 통해 이동하는 것이 더 어렵다. 예를 들어, 활성 금속층(112)은 약 5 세제곱센티미터 당 그램(g/cm3) 미만의 밀도(예를 들어, 약 2.7 g/cm3 또는 몇몇 다른 적절한 값)를 가질 수 있는 반면, 배리어층(104)은 약 10 g/cm3 보다 큰 밀도(예를 들어, 약 16.69 g/cm3, 약 13.7 g/cm3 또는 몇몇 다른 적절한 값)를 가질 수 있다. 다른 예로서, 활성 금속층(112)은 약 385보다 큰 격자 상수(예를 들어, 약 404.95 또는 몇몇 다른 적절한 값)를 가질 수 있는 반면, 배리어층(104)은 약 350 미만의 격자 상수(예를 들어, 약 330.13 또는 몇몇 다른 적절한 값)를 가질 수 있다. 그러나, 다른 밀도 값 및 격자 상수 값도 적용 가능하다. 금속 양이온들이 배리어층(104)을 통해 이동하는 것을 더 어렵게 함으로써, 금속 양이온들이 배리어층(104)을 통해 이동하는 레이트는 배리어층(104)이 없는 동일한 RRAM 셀과 비교하여 감소된다. 일부 실시예들에서, 배리어층(104)은 탄탈럼, 탄탈럼 질화물, 다른 적절한 배리어 물질(들) 또는 이들의 임의의 조합이거나, 이를 포함할 수 있다.
일부 실시예들에서, 배리어층(104)은 약 1~10 nm, 약 1~5 nm 또는 약 5~10 nm의 배리어 두께(Tb)를 가진다. 그러나 다른 두께도 적용 가능하다. 배리어층(104)이 너무 얇으면(예를 들어, 약 1 nm 또는 몇몇 다른 적절한 값 미만), 배리어층(104)은 배리어층(104)을 통한 금속 양이온들의 이동을 느리게할 수 없고 이에 따라 RRAM 셀(102)의 내구성을 향상시킬 수 없다. 한편, 배리어층(104)이 너무 두꺼우면(예를 들어, 10 nm 또는 몇몇 다른 적절한 값 초과), 배리어층(104)은 배리어층(104)을 통한 금속 양이온들의 이동을 완전히 차단하거나 지나치게 느리게 하여, LRS와 HRS 간의 스위칭을 막고/막거나 RRAM 셀(102)의 동작을 변화시킬 수 있다. 예를 들어, 양이온형 RRAM로부터 결함형(defect type) RRAM로 변화할 수 있고, 이에 따라 상이한 전기적 및 성능 특성을 가질 수 있다. 다른 예로서, 형성 전압이 과도하게 높고, 이로 인해 전력 소비 및 고장의 가능성을 증가시킬 수 있다. 부가적으로, 또는 대안적으로, 배리어층(104)이 너무 두꺼우면(예를 들어, 10 nm 또는 몇몇 다른 적절한 값), 배리어층(104)은 기존의 공정들과의 통합을 더욱 어렵게 할 수 있다. 일부 실시예들에서, 활성 금속 두께(Tam)에 대한 배리어 두께(Tb)의 비는 약 1:1~500, 약 1:1~250, 약 1:250~500 또는 몇몇 다른 적절한 비이다. 또한, 일부 실시예들에서, 스위칭 두께(Ts)에 대한 배리어 두께(Tb)의 비는 약 1:0.1~50, 약 1:0.1~25, 약 1:0.5~50 또는 몇몇 다른 적절한 비이다. 일부 실시예들에서, 배리어층(104)의 전체 두께 변화(TTV: Total Thickness Variation)는 약 1 옹스트롬, 약 2 옹스트롬 또는 몇몇 다른 적절한 값보다 작다. TTV는 배리어 두께(Tb)의 최대값과 배리어 두께(Tb)의 최소값의 차이다. TTV가 너무 크면(예를 들어, 약 2 옹스트롬 또는 몇몇 다른 적절한 값 초과), RRAM 셀(102)에 걸친 전기장의 균일성이 낮을 수 있다. 이것은 결국 RRAM 셀(102)의 대량 생산 수율을 감소시키고/감소시키거나, RRAM 셀(102)의 성능을 저하시킬 수 있다. 부가적으로, 또는 대안적으로, TTV가 너무 크면(약 2 옹스트롬 또는 몇몇 다른 적절한 값 초과), 배리어층(104)의 부분들이 너무 얇을 수 있다(예를 들어, 약 1 nm 또는 몇몇 다른 적절한 값 미만). 전술한 바와 같이, 배리어층(104)이 너무 얇으면, 배리어층(104)은 배리어층(104)을 통한 금속 양이온들의 이동을 느리게할 수 없다.
도 2a를 참조하면, RRAM 셀(102)을 HRS로 리셋하는 동안의 RRAM 셀(102)의 일부 실시예들의 단면도(200A)가 제공된다. 음극성의 리셋 전압이 상부 전극(108)으로부터 하부 전극(106)에 인가된다. 예를 들어, 상부 전극(108)이 접지되는 동안, 양의 전압이 하부 전극(106)에 인가된다. 리셋 전압은 금속 필라멘트(114)의 상부에서 시작하여 금속 필라멘트(114)의 하부쪽으로 연장되는 금속 필라멘트(114)의 산화를 유도한다. 산화가 진행함에 따라, 금속 필라멘트(114)의 금속 원자들(116)은 금속 양이온들(202)로 변환된다. 또한, 리셋 전압에 의해 생성된 전기장은 금속 양이온들(202)이 배리어층(104)을 통해 활성 금속층(112)으로 이동하여, 활성 금속층(112)의 금속 원자들로 환원되게 한다. 따라서, 금속 필라멘트(114)는 시간 경과에 따라, 배리어층(104)에서 시작하여 하부 전극(106)으로 연장되는 식으로 용해된다.
도 2b를 참조하면, RRAM 셀(102)을 LRS로 세트하는 동안의 RRAM 셀(102)의 일부 실시예들의 단면도(200B)가 제공된다. 양극성의 세트 전압이 상부 전극(108)으로부터 하부 전극(106)에 인가된다. 예를 들어, 하부 전극(106)이 접지되는 동안, 양의 전압이 상부 전극(108)에 인가된다. 세트 전압은, 활성 금속층(112)의 산화를 유도하고, 이에 따라 활성 금속층(112)의 금속 원자들을 금속 양이온들(202)로 변환시킨다. 또한, 세트 전압에 의해 생성된 전기장은 금속 양이온들(202)이 배리어층(104)을 통해 하부 전극(106) 쪽으로 이동하여, 금속 필라멘트(114)를 규정하는 금속 원자들(116)로 환원되게 한다. 금속 양이온들(202)은, 금속 필라멘트(114)가 존재하는 경우에는 금속 필라멘트(114) 상부에서 금속 원자들(116)로 환원되고, 금속 필라멘트(114)가 아직 존재하지 않는 경우에는 하부 전극(106) 상부에서 금속 원자들(116)로 환원된다. 따라서, 금속 필라멘트(114)는 시간의 경과에 따라, 하부 전극(106)에서 시작하여 배리어층(104)으로 연장되는 식으로 성장한다.
일부 실시예들에서, 배리어층(104)을 포함하는 것은, 도 2b의 셋팅 동안, 스위칭층(110)으로 이동하는 금속 양이온들(202)의 수를 감소시키고/감소시키거나, 스위칭층(110)으로의 이동 레이트를 감소시킨다. 그러한 실시예들은, 예를 들어, 배리어층(104)이 탄탈럼 또는 탄탈럼 질화물이거나 이를 포함하고, 활성 금속층(112)이 알루미늄이거나 알루미늄을 포함할 때 발생한다. 그러나 다른 물질들도 적용 가능하다. 스위칭층(110) 내로 이동하는 금속 양이온들(202)의 수를 감소시킴으로써, 금속 필라멘트(114)는 더 얇아지고 내구성이 향상될 수 있다.
도 2b의 셋팅 동안에 스위칭층(110)으로 이동하는 금속 양이온들(202)의 수는, 도 2a의 리셋 동안에 스위칭층(110) 밖으로 이동하는 금속 양이온들(202)의 수보다 많을 수 있다. 시간의 경과에 따라, 이는 LRS에서 금속 필라멘트(114)의 확장을 초래할 수 있으며, 이에 따라 사전에 정의된 타이밍 제약 및/또는 사전에 정의된 동작 전압 내에서 HRS로 천이하는 것이 더욱 더 어려워진다. 금속 필라멘트의 이러한 확장으로 인해, HRS와 LRS는 결국 수렴하게 되고, RRAM 셀(102)이 결국 고장난다. 배리어층(104)을 포함하는 것은, 스위칭층(110) 내외로 이동하는 금속 양이온들(202)의 수를 감소시켜, 고장 전까지의 시간을 증가시키고, 이에 따라 RRAM 셀(102)의 내구성을 증가시킨다
도 3을 참조하면, 도 1의 RRAM 셀(102)의 일부 실시예들의 단면도(300)가 제공되며, 여기서 배리어층(104)은 다층 막이다. 일부 실시예들에서, 배리어층(104)은 하부 배리어층(104l)과, 하부 배리어층(104l) 위에 위치하는 상부 배리어층(104u)을 포함한다. 하부 배리어층(1041)은, 예를 들어, 탄탈럼이거나 탄탈럼을 포함하고, 상부 배리어층(104u)은, 예를 들어, 탄탈럼 질화물이거나 탄탈럼 질화물을 포함할 수 있고, 그 반대일 수도 있다. 그러나 다른 물질들도 적용 가능하다.
도 4a를 참조하면, 도 1의 RRAM 셀(102)의 일부 실시예들의 단면도(400A)가 제공되며, 여기서 RRAM 셀(102)은 집적 회로 칩의 상호연결 구조물(402) 내에 있고, RRAM 셀(102)의 하부 전극(106)은 T자형 프로파일을 가진다. RRAM 셀(102)은 상부 전극 와이어(404t) 및 상부 전극 비아(406t)의 아래에 위치하며, 또한, 하부 전극 와이어(404b) 위에 위치한다.
상부 전극 비아(406t)는 상부 전극 와이어(404t)로부터 상부 전극(108)까지 아랫쪽으로 연장된다. (도시된 바와 같이) 일부 실시예들에서, 상부 전극 비아(406t)는 상부 전극(108) 맨 위에 있는 하드 마스크(408)를 관통하여 연장된다. 대안적 실시예들에서, 하드 마스크(408)는 생략된다. 하드 마스크(408)는, 예를 들어, 실리콘 질화물 및/또는 몇몇 다른 적절한 유전체(들)이거나, 이를 포함할 수 있다. 일부 실시예들에서, 상부 전극 비아(406t) 및 상부 전극 와이어(404t)는 상이한 물질이고/이거나 서로 독립적이다. 대안적 실시예들에서, 상부 전극 비아(406t) 및 상부 전극 와이어(404t)는 동일한 물질이고/이거나 함께 통합된다. 상부 전극 와이어(404t), 하부 전극 와이어(404b) 및 상부 전극 비아(406t)는, 예를 들어, 구리, 알루미늄 구리, 일부 다른 적합한 금속(들) 또는 이들의 임의의 조합이거나, 이를 포함할 수 있다.
하부 전극(106)은 아래쪽으로 돌출하여 하부 전극 와이어(404b)에 이르고, 이로써 하부 전극 비아(410)를 규정하고, 하부 전극(106)을 하부 전극 와이어(404b)에 전기적으로 결합시킨다. 하부 전극(106)은 하부 전극 바디(106b) 및 하부 전극 바디(106b)의 밑면을 감싸는 하부 전극 라이너(1061)를 포함한다. 일부 실시예들에서, 하부 전극 라이너(1061)는 하부 전극 바디(106b)가 형성되는 층의 퇴적을 향상시키는 접착층이다. 또한, 일부 실시예들에서, 하부 전극 라이너(106l)는 하부 전극 와이어(404b)의 물질이 하부 전극 바디(106b)로 확산되는 것을 방지하는 확산 배리어이다. 하부 전극 라이너(1061)는, 예를 들어, 탄탈럼 질화물, 티타늄 질화물, 탄탈럼, 일부 다른 적합한 물질(들) 또는 이들의 임의의 조합이거나, 이를 포함할 수 있다. 하부 전극 바디(106b)는, 예를 들어, 백금 및/또는 일부 다른 적합한 도전성 물질(들)이거나, 이를 포함할 수 있다.
대안적 실시예들에서, 하부 전극 라이너(1061)는 생략된다. 이러한 대안적 실시예들에서, 하부 전극(106)은 하부 전극(106)의 전체에 걸쳐 단일 도전성 물질일 수 있다. 예를 들어, 하부 전극(106)은 탄탈럼 질화물, 티타늄 질화물, 일부 다른 적합한 도전성 물질(들) 또는 이들의 임의의 조합이거나, 이를 포함할 수 있다. 단일 도전성 물질의 하부 전극(106)을 형성하는 것은, 화학 기계적 연마(CMP: Chemical Mechanical Polish)를 사용하여 하부 전극(106)을 형성할 때, 하부 전극(106)의 최상면을 따라 평탄성을 향상시키는데, 이는 하부 전극(106)이 전체적으로 단일 경도를 가지고, 이에 따라 전체적으로 단일 제거 레이트를 갖기 때문이다. 이것은 결국 RRAM 셀(102)에 걸친 전기장의 균일성을 향상시킨다.
유전체 구조물은 상부 전극 와이어(404t), 상부 전극 비아(406t) 및 하부 전극 와이어(404b)뿐만 아니라 RRAM 셀(102)을 둘러싼다. 유전체 구조물은 상부 전극(108)의 최상면을 따라 하드 마스크(408)를 포함하고, RRAM 셀(102)의 측벽(들) 상의 측벽 스페이서 구조물(412)을 더 포함한다. 측벽 스페이서 구조물(412)은 RRAM 셀(102)의 대향 측면들 상에 위치하며, 예를 들어, 실리콘 질화물 및/또는 몇몇 다른 적절한 유전체(들)이거나, 이를 포함할 수 있다. 일부 실시예들에서, 하드 마스크(408) 및 측벽 스페이서 구조물(412)은 동일한 물질이거나, 동일한 물질을 포함한다. 또한, 유전체 구조물은 복수의 IMD(IMD: intermetal dielectric)층(414), 비아 유전체층(416), 에치 스톱층(418) 및 IMD 라이너(420)를 포함한다.
IMD층들(414)은 하부 전극 와이어(404b) 및 상부 전극 와이어(404t)를 각각 둘러싸고, 비아 유전체층(416), 에치 스톱층(418) 및 IMD 라이너(420)가 IMD층들(414) 사이에 적층된다. 비아 유전체층(416)은 RRAM 셀(102)과 하부 전극 와이어(404b) 사이에서 하부 전극 비아(410)를 둘러싼다. 에치 스톱층(418)은 비아 유전체층(416)을 덮고, 측벽 스페이서 구조물(412) 및 하드 마스크(408)를 따라 RRAM 셀(102)의 최상부 둘레를 감싼다. IMD 라이너(420)는 에치 스톱층(418)의 최상부를 라이닝하고, IMD층들(414) 중 이웃하는 IMD층(414)으로부터 에치 스톱층(418)을 분리시킨다. IMD층들(414)은, 예를 들어, 극저 k 유전체 및/또는 몇몇 다른 적절한 유전체(들)이거나, 이를 포함할 수 있다. 에치 스톱층(418) 및/또는 비아 유전체층(416)은, 예를 들어, 실리콘 탄화물 및/또는 몇몇 다른 적절한 유전체(들)이거나, 이를 포함할 수 있다. IMD 라이너(420)는, 예를 들어, 테트라에틸오르소실리케이트(TEOS: TetraEthyl OrthoSilicate) 산화물 및/또는 몇몇 다른 적절한 유전체(들)이거나, 이를 포함할 수 있다.
도 4b를 참조하면, 도 4a의 RRAM 셀(102)의 일부 대안적 실시예들의 단면도(400B)가 제공되며, 여기서 측벽 스페이서 구조물(412)은 배리어층(104) 위에 위치한다. 또한, 측벽 스페이서 구조물(412)은 활성 금속층(112) 및 상부 전극(108) 각각의 측벽들을 라이닝하는 반면, 배리어층(104), 스위칭층(110) 및 하부 전극(106) 각각의 측벽들을 라이닝하지 않는다.
도 4c를 참조하면, 도 4b의 RRAM 셀(102)의 일부 대안적 실시예들의 단면도(400C)가 제공되며, 여기서 측벽 스페이서 구조물(412)이 배리어층(104)의 측벽(들)을 더 라이닝한다.
도 4d를 참조하면, 도 4a의 RRAM 셀(102)의 일부 대안적 실시예들의 단면도(400D)가 제공되며, 여기서 RRAM 셀(102)은 하부 전극 비아(410)에서 만입화되고(indented), 하부 전극 라이너(106l)(도 4a 참조)가 없다. 대안적 실시예로서, RRAM 셀(102)은 하부 전극 비아(410)에서 하부 전극 라이너(106l)을 더 포함한다.
도 4e를 참조하면, 도 4a의 RRAM 셀(102)의 일부 대안적 실시예들의 단면도(400E)가 제공되며, 여기서 하부 전극 비아(410)는 생략되고, RRAM 셀(102)이 하부 전극 와이어(404b)의 바로 위에 위치한다. 또한, 하부 및 상부 전극들(106, 108), 배리어층(104), 스위칭층(110) 및 활성 금속층(112)은 U자형 프로파일들을 가지며, 도 4a의 일부 피처들은 생략된다. 이 생략된 피처들 중에는 측벽 스페이서 구조물(412), 하드 마스크(408), 에치 스톱층(418) 및 IMD 라이너(420)가 있다. 이하에서 알 수 있듯이, RRAM 셀(102)은 단일 포토 리소그래피/에칭 공정으로 형성될 수 있으며, 그에 따라 비용을 감소시킨다. 대안적 실시예들에서, 하부 및 상부 전극들(106, 108), 배리어층(104), 스위칭층(110) 및 활성 금속층(112)은 V자형 프로파일 또는 몇몇 다른 적절한 프로파일을 가진다.
도 4f를 참조하면, 도 4a의 RRAM 셀(102)의 일부 대안적 실시예들의 단면도(400F)가 제공되며, 여기서 하부 전극 라이너(106l)의 최상면은 비아 유전체층(416)의 최상면에 비해 거리(D)만큼 리세스(recessed)된다. 이하에서 알 수 있는 바와 같이, 하부 전극 라이너(1061)의 최상면을 리세스하는 것은 하부 전극(106)의 최상면에서 평탄도를 증가시킬 수 있고, 이에 따라 RRAM 셀(102)에 걸친 전기장의 균일성을 높일 수 있다.
도 4a 내지 도 4f는 도 1의 RRAM 셀(102)의 실시예들을 사용하여 도시되었지만, 도 3의 RRAM 셀(102)의 실시예들이 대안적으로 사용될 수 있다. 즉, 도 4a 내지 4f의 배리어층(104)은 도 3에 도시된 바와 같이 다층 막일 수 있다.
도 5a를 참조하면, RRAM 셀(102)의 일부 실시예들의 단면도(500A)가 제공되며, 여기서 RRAM 셀들(102)은 개별 배리어층(104)을 포함하고, 집적 회로 칩 내에서 개별 원 트랜지스터 원 저항기(1T1R: one-transistor one-resistor) 셀들(502)과 통합된다. RRAM 셀들(102)은, 예를 들어, 각각 도 4a의 대응물로서 도시되고 설명될 수 있다. 1T1R 셀들(502)은 개별 드레인 영역들(504) 및 개별 드레인측 도전성 경로들(506)을 포함한다.
드레인 영역들(504)은 기판(508)의 도핑된 영역들이고, 기판(508)의 벌크(508b)와 반대의 도핑 타입을 가진다. 예를 들어, 드레인 영역들(504)은 N 타입이고 기판(508)의 벌크(508b)는 P 타입일 수 있고, 그 반대일 수도 있다. 대안적 실시예들에서, 드레인 영역들(504)은 기판(508)의 웰 영역(미도시) 상에 위치하고, 웰 영역과 반대되는 도핑 타입을 가진다. 또한, 드레인 영역들(504)은 트렌치 격리 구조물(510)에 의해 서로 전기적으로 분리되고, RRAM 셀들(102)을 개별적으로 선택하는데 사용되는 액세스 트랜지스터들(512)(부분적으로 도시됨)을 부분적으로 규정한다. 트렌치 격리 구조물(510)은 기판(508)의 최상부까지 연장되고, 실리콘 산화물 및/또는 몇몇 다른 적절한 유전체(들)를 포함한다. 트렌치 격리 구조물(510)은, 예를 들어, 얕은 트렌치 격리(STI: Shallow Trench Isolation) 구조물 또는 몇몇 다른 적절한 트렌치 격리 구조물일 수 있다. 기판(508)은, 예를 들어, 벌크 실리콘 기판, 실리콘 온 인슐레이터(SOI: Silicon On Insulator) 기판 또는 몇몇 다른 적절한 반도체 기판일 수 있다.
드레인측 도전성 경로들(506)은 드레인 영역들(504)을 RRAM 셀들(102)의 하부 전극들(106)에 전기적으로 결합한다. 또한, 드레인측 도전성 경로들(506)는 복수의 와이어(404) 및 복수의 비아(406)를 포함하는 상호연결 구조물(402)로 규정된다. 복수의 와이어(404)는 상부 전극 와이어들(404t) 및 하부 전극 와이어들(404b)을 포함한다. 일부 실시예들에서, 상부 전극 와이어들(404t)은 다른 RRAM 셀들(미도시)과 공유하는 비트 라인들(BL: Bit Line)에 대응한다. 복수의 비아(406)는 상부 전극 비아(406t)를 포함하고, 기판(508)에 가장 가까운 비아들(406)의 레벨은 층간 유전체(ILD: Inter-Layer Dielectric)층(514) 내에 있다. 와이어들(404) 및 비아들(406)은, 예를 들어, 구리, 알루미늄, 알루미늄 구리, 티타늄, 텅스텐, 티타늄 질화물, 다른 적합한 도전성 물질(들) 또는 이들의 임의의 조합이거나, 이를 포함할 수 있다.
1T1R 셀들(502)의 일측에 대한 주변 영역(516)은 주변 장치(518)(부분적으로 도시됨)를 수용한다. 주변 장치(518)는, 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET: Metal Oxide Semiconductor Field Effect Transistor) 또는 몇몇 다른 적절한 반도체 디바이스일 수 있다. 또한, 주변 장치(518)는, 예를 들어, 주변 영역(516)에 있는 많은 다른 주변 장치들(미도시) 중 하나일 수 있다. 주변 장치(518)는, 기판(508) 내에 한 쌍의 소스/드레인 영역들(520)(그 중 하나만 도시됨)을 포함하고, 또한 소스/드레인 영역들(520) 사이의 게이트 구조물(미도시)을 포함한다. 소스/드레인 영역들(520)은 기판(508) 내에 도핑된 영역들이며, 기판(508)의 벌크(508b)와 반대되는 도핑 타입을 가진다. 대안적 실시예들에서, 소스/드레인 영역들(520)은 기판(508)의 웰 영역(미도시) 상에 위치하고, 웰 영역과 반대의 도핑 타입을 가진다.
도 5b를 참조하면, 도 5a의 집적 회로 칩의 일부 실시예들의 단면도(500B)는 도 5a의 단면도(500A)를 취한 축과 직교하는 축을 따라 제공된다. 1T1R 셀들(502)은 개별 RRAM 셀(102), 개별 드레인측 도전성 경로(506), 개별 액세스 트랜지스터(512) 및 개별 소스측 도전성 경로(522)를 포함한다. RRAM 셀들(102)은, 예를 들어, 각각 도 4a의 대응물로서 도시되고 설명될 수 있다.
액세스 트랜지스터들(512)은 기판(508)과 상호연결 구조물(402) 사이에서, 기판(508) 상에 위치한다. 또한, 액세스 트랜지스터들(512)은 트렌치 격리 구조물(510)에 의해 서로 전기적으로 분리된다. 액세스 트랜지스터들(512)은 개별 드레인 영역(504), 개별 소스 영역(524), 개별 게이트 유전체층(526) 및 개별 게이트 전극(528)을 포함한다. 게이트 전극들(528)은 게이트 유전체층들(526) 위에 각각 위치하며, 워드 라인들(WL: Word Lines)을 규정한다. 드레인 및 소스 영역들(504, 524)은 기판(508)의 도핑 영역들이고, 기판(508)의 벌크(508b)와 반대의 도핑 타입을 가진다. 대안적 실시예들에서, 드레인 및 소스 영역들(504, 524)은 기판(508)의 웰 영역(미도시) 상에 위치되고, 웰 영역과 반대되는 도핑 타입을 가진다. 드레인 영역들(504)은 게이트 전극들(528)의 드레인측들과 각각 접하며, 소스 영역들(524)은 게이트 전극들(528)의 소스측들과 각각 접한다.
드레인측 도전성 경로들(506)은 드레인 영역들(504)을 RRAM 셀들(102)의 하부 전극들(106)에 전기적으로 결합시키며, 소스측 도전성 경로들(522)은 소스 영역들(524)을 소스 라인들(SL)에 전기적으로 결합시킨다. 드레인측 및 소스측 도전성 경로들(506, 522)은 상호연결 구조물(402) 내의 복수의 와이어(404) 및 복수의 비아(406)에 의해 규정된다.
도 5a 및 도 5b는 도 4a의 RRAM 셀 실시예들을 사용하여 도시되었지만, 도 1, 도 3 및 도 4b 내지 도 4f의 RRAM 셀 실시예들이 대안적으로 사용될 수 있다. 예를 들어, 도 5a 및 도 5b의 RRAM 셀(102)은 각각 도 4b에 도시된 바와 같을 수 있고, 이에 따라 배리어층들(104) 위에 위치하는 개별 측벽 스페이서 구조물(412)을 가질 수 있다.
도 6을 참조하면, 도 5a 및 도 5b의 집적 회로 칩의 일부 실시예들의 평면 레이아웃(600)이 제공된다. 도 5a 및 도 5b의 단면도들(500A, 500B)은, 예를 들어, 선들(A, B) 또는 다른 적절한 위치를 따라 각각 그려질 수 있다. 집적 회로 칩은 복수의 행 및 복수의 열로 배열된 복수의 RRAM 셀(102)을 포함하여, RRAM 어레이(602)를 규정한다. RRAM 셀들(102)은, 예를 들어, 도 1, 도 3, 도 4a 내지 도 4f, 도 5a 및 도 5b 중 하나에 도시되어 설명된 바와 같다. 주변 장치들(518)은 집적 회로 칩의 주변 영역(516)에서 RRAM 어레이(602)를 둘러싼다. 주변 장치들(518)은, 예를 들어, 트랜지스터들 및/또는 다른 적절한 반도체 디바이스(들)이거나, 이들을 포함할 수 있다. 또한, 주변 장치들(518)은, 예를 들어, RRAM 셀들(102)을 동작시키기 위한 읽기/쓰기 회로 및/또는 다른 적절한 회로를 구현할 수 있다.
도 7 내지 도 17을 참조하면, RRAM 셀들을 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들(700~1700)이 제공되며, 여기서 RRAM 셀은 개별 배리어층을 포함하고 집적 회로 칩 내의 1T1R 셀들과 통합된다. 단면도들(700~1700)은, 예를 들어, 도 6의 선(A) 또는 몇몇 다른 적절한 위치를 따라 그려질 수 있다. 또한, 단면도들(700~1700)은, 예를 들어, 도 5a에 대응할 수 있고, 이에 따라 예를 들어, 도 5a 및 도 5b에서 도시되고 설명된 집적 회로 칩과 같을 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, 기판(508)의 최상부 내로 연장되는 트렌치 격리 구조물(510)이 형성된다. 트렌치 격리 구조물(510)은 1T1R 셀들(502)이 형성되는 기판(508)의 영역들을 개별적으로 둘러싸고 경계 짓는다. 또한, 트렌치 격리 구조물(510)은 집적 회로 칩의 주변 영역(516)을 둘러싸고 경계 짓는다. 트렌치 격리 구조물(510)을 형성하는 공정은, 예를 들어, 1) 기판(508)을 패터닝하여 트렌치 격리 구조물(510)을 형성하는 평면 레이아웃으로 트렌치를 형성하는 단계; 및 2) 산화물 및/또는 몇몇 다른 적절한 유전체(들)로 트렌치를 채우는 단계를 포함할 수 있다. 그러나 다른 공정들도 적용될 수 있다.
또한, 도 7의 단면도(700)에 도시된 바와 같이, 복수의 반도체 디바이스가 기판(508) 상에 형성된다. 복수의 반도체 디바이스는 1T1R 셀들(502)에 각각 개별적으로 형성된 액세스 트랜지스터들(512)을 포함한다. 또한, 복수의 반도체 디바이스는 집적 회로 칩의 주변 영역(516)에 있는 주변 장치(518)를 포함한다. 액세스 트랜지스터들(512)은 기판(508) 내에, 기판(508)의 벌크(508b) 위에 위치하는 개별 드레인 영역(504) 및 개별 소스 영역(미도시)을 포함한다. 또한, 액세스 트랜지스터들(512)은 개별 게이트 구조물(미도시)을 포함한다. 게이트 구조물들은 드레인 영역들(504)에 각각 접하는 개별 드레인측을 가지며, 소스 영역들에 각각 접하는 개별 소스측을 더 가진다. 주변 장치(518)는, 기판(508) 내에, 기판(508)의 벌크(508b) 위에 위치하는 소스/드레인 영역들(520)의 쌍(이 중 하나만이 도시됨)을 포함하며, 소스/드레인 영역들(520) 사이에 위치하고 이에 접하는 게이트 구조물(미도시)을 더 포함한다.
일부 실시예들에서, 복수의 반도체 디바이스를 형성하는 공정은, 1) 기판(508) 상에 유전체층을 퇴적하는 단계; 2) 유전체층 상에 도전층을 퇴적하는 단계; 3) 액세스 트랜지스터들(512) 및 주변 장치들(518)을 위한 게이트 구조물들(미도시)로 유전체층 및 도전층을 패터닝하는 단계; 및 4) 게이트 구조물들에 인접한 소스/드레인 영역들을 형성하기 위하여 기판(508)을 도핑하는 단계를 포함한다. 소스/드레인 영역들은 액세스 트랜지스터들(512)의 드레인 영역들(504), 액세스 트랜지스터들(512)의 소스 영역들(미도시), 및 주변 장치(518)의 소스/드레인 영역들(520)을 포함한다. 그러나 다른 공정들도 적용 가능하다.
도 7의 단면도(700)에 의해 또한 도시된 바와 같이, 상호연결 구조물(402)은 반도체 디바이스들(예를 들어, 액세스 트랜지스터(512) 및 주변 디바이스(518)) 위에 부분적으로 형성되고 이에 전기적으로 결합된다. 상호연결 구조물(402)은 유전체 구조물을 포함하고, 유전체 구조 내에 적층된 복수의 와이어(404) 및 복수의 비아(406)를 더 포함한다. 유전체 구조물은 ILD층(514) 및 ILD층(514) 위에 복수의 IMD층(414)을 포함한다. 복수의 와이어(404)는 상호연결 구조물(402)의 최상면을 따라 복수의 하부 전극 와이어(404b)를 포함한다. 하부 전극 와이어들(404b)은 1T1R 셀들(502)에 각각 개별적으로 형성된다. 또한, 하부 전극 와이어들(404b)은, 그 아래에 위치하는 와이어들 및 비아들에 의해 액세스 트랜지스터(512)의 드레인 영역들(504)에 각각 전기적으로 연결된다.
일부 실시예들에서, 상호연결 구조물(402)을 부분적으로 형성하는 공정은, 1) 단일 다마신(damascene) 공정에 의해 비아들(406)의 최하위 레벨을 형성하는 단계; 2) 단일 다마신 공정에 의해 와이어들(404)의 최하위 레벨을 형성하는 단계; 및 3) 추가적인 와이어 및 비아 레벨들을 형성하기 위해 이중 다마신 공정을 반복적으로 수행하는 단계를 포함한다. 그러나 다른 공정도 적용 가능하다. 단일 다마신 공정은, 예를 들어, 1) 유전체 구조물의 일부를 퇴적하는 단계; 2) 단일 레벨의 와이어들 또는 비아들이 형성될 레이아웃으로 개구부들을 형성하기 위하여 상기 유전체 구조물의 퇴적된 부분을 패터닝하는 단계; 3) 개구부들 내에 도전층을 퇴적하는 단계; 및 4) 도전층의 최상면이 유전체 구조물의 퇴적된 부분의 최상면과 같아질 때까지 도전층에 화학 기계적 연마(CMP)를 수행하는 단계를 포함한다. 이중 다마신 공정은, 예를 들어, 2)에서의 패터닝 단계가, 와이어들의 레벨 및의 비아들의 레벨이 형성될 레이아웃으로 개구부들을 형성하는 것을 제외하고는 단일 다마신 공정에서 기술된 바와 같다. 그러나, 다른 공정들도 단일 및 이중 다마신 공정에 적용될 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 비아 유전체층(416)은 상호연결 구조물(402) 상에 형성된다. 간략하게 도시하기 위해, 상호연결 구조물(402)의 하부는 본 도면 및 차후의 도면에서 생략됨에 유의한다. 비아 유전체층(416)은, 예를 들어, 실리콘 탄화물 및/또는 몇몇 다른 적절한 유전체(들)이거나, 이를 포함할 수 있다. 또한, 비아 유전체층(416)은, 예를 들어, 기상 증착 및/또는 다른 적합한 퇴적 공정(들)에 의해 형성될 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 비아 유전체층(416)이 패터닝되어, 1T1R 셀들(502)에 각각 개별적으로 형성되는 비아 개구부들(902)을 형성한다. 비아 개구부들(902)은 비아 유전체층(416)을 통해 연장되고 하부 전극 와이어들(404b)을 각각 노출시킨다. 패터닝은, 예를 들어, 1) 포토 리소그래피를 사용하여 비아 유전체층(416) 위에 포토 레지스트 마스크(904)를 형성하는 단계; 2) 포토 레지스트 마스크(904)가 적소에 위치된 상태에서 비아 유전체층(416) 내로 에칭을 수행하는 단계; 및 3) 포토 레지스트 마스크(904)를 제거하는 단계를 포함할 수 있다. 그러나 다른 공정들도 적용 가능하다.
도 10의 단면도(1000)에 도시된 바와 같이, 라이너층(1002)이 비아 유전체층(416) 위에 퇴적되고, 비아 개구부들(902)(도 9 참조)을 라이닝하고 부분적으로 채운다. 또한, 제1 도전층(1004)이 라이너층(1002) 위에 퇴적되어, 라이너층(1002)을 덮고 비아 개구부(902)를 채운다. 일부 실시예들에서, 라이너층(1002)은 비아 유전체층(416)에 대한 제1 도전층(1004)의 접착력을 향상시키는 접착층이다. 또한, 일부 실시예들에서, 라이너층(1002)은 하부 전극 와이어들(404b)의 물질에 대한 확산 배리어이다. 라이너층(1002)은, 예를 들어, 탄탈럼 질화물, 티타늄 질화물 또는 다른 적합한 물질이거나, 이를 포함할 수 있다. 제1 도전층(1004)은 산소에 대해 낮은 반응성을 가지며, 텅스텐 및/또는 일부 다른 적합한 물질(들)이거나, 이를 포함한다. 이러한 저반응성 물질은, 예를 들어, 산소와 반응하기 위해 5 eV 이상이 필요한 물질일 수 있다. 라이너층(1002) 및/또는 제1 도전층(1004)은, 예를 들어, 기상 증착 및/또는 일부 다른 적합한 퇴적 공정(들)에 의해 형성될 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 평탄화가 라이너층(1002)(도 10 참조) 및 제1 도전층(1004)(도 10 참조)에 수행된다. 평탄화는 비아 개구부들(902)(도 9 참조) 내에 하부 전극 라이너들(106l) 및 제1 하부 전극 바디 세그먼트들(106b1)을 형성한다. 하부 전극 라이너들(106l)은 각각 제1 하부 전극 바디 세그먼트들(106b1)의 아래에 위치하고, 각각 이들을 감싼다. 또한, 하부 전극 라이너들(106l) 및 제1 하부 전극 바디 세그먼트들(106b1)은 비아 개구부들(902) 내의 하부 전극 비아들(410)을 각각 규정한다. 평탄화는, 예를 들어, 화학 기계적 연마 및/또는 몇몇 다른 적절한 평탄화일 수 있다.
또한 도 11의 단면도(1100)에 의해 도시된 바와 같이, 제2 도전층(1102)이 하부 전극 비아들(410) 및 비아 유전체층(416) 위에 퇴적된다. 제2 도전층(1102)은 산소에 대해 낮은 반응성을 가진다. 이러한 저반응성 물질은, 예를 들어, 산소와 반응하기 위해 5 eV 이상을 필요로 하는 물질일 수 있다. 또한, 제2 도전층(1102)은 제1 도전층(1004)(도 10 참조)과 동일한 물질 및/또는 몇몇 다른 적절한 저반응성 물질(들)이거나, 이를 포함할 수 있다. 제2 도전층(1102)은, 예를 들어, 기상 증착 및/또는 다른 적합한 퇴적 공정(들)에 의해 형성될 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 스위칭층(1202), 배리어층(1204), 활성 금속층(1206), 제3 도전층(1208) 및 하드 마스크층(1210)이 제2 도전층(1102) 위에 퇴적된다. 스위칭층(1202)은 제2 도전층(1102) 위에 위치하고, 배리어층(1204)은 스위칭층(1202) 위에 위치하고, 활성 금속층(1206)은 배리어층(1204) 위에 위치하고, 제3 도전층(1208)은 활성 금속층(1206) 위에 위치하고, 하드 마스크층(1210)은 제3 도전층(1208) 위에 위치한다. 배리어층(1204)은, 예를 들어, 물리적 기상 증착(PVD: Physical Vapor Deposition), 화학적 기상 증착, 원자층 퇴적(ALD: Atomic Layer Deposition) 또는 다른 적합한 퇴적 공정(들)에 의해 퇴적될 수 있다. 활성 금속층(1206)은, 예를 들어, 물리적 기상 증착, 화학적 기상 증착 또는 다른 적합한 퇴적 공정(들)에 의해 퇴적될 수 있다. 스위칭층(1202), 제3 도전층(1208) 및 하드 마스크층(1210)은, 예를 들어, 기상 증착 및/또는 일부 다른 적합한 퇴적 공정(들)에 의해 퇴적될 수 있다.
스위칭층(1202) 및 배리어층(1204)은 각각 유전체 및 도전성이다. 또한, 스위칭층(1202) 및 배리어층(1204)은 각각 활성 금속층(1206)의 산화에 기인한 금속 양이온들에 대한 전해질 및 배리어이다. 일부 실시예들에서, 배리어층(1204)은 활성 금속층(1206)보다 더 작은 격자 상수 및/또는 더 큰 밀도를 가지므로, 활성 금속층(1206)으로부터의 금속 양이온들이 배리어층(1204)을 통해 이동하는 것이 더 어렵다. 비제한적인 예시들이 도 1의 배리어층(104)에 관하여 전술되었다. 후술하는 바와 같이, 배리어층(1204)을 통해 금속 양이온들의 이동을 느리게 하는 것은 배리어층(1204)으로부터 형성된 RRAM 셀들의 내구성을 향상시킨다. 일부 실시예들에서, 배리어층(1204)은 탄탈럼, 탄탈럼 질화물, 다른 적합한 배리어 물질(들) 또는 이들의 임의의 조합이거나, 이를 포함한다. 배리어층(1204)은, 예를 들어, 도 1의 배리어층(104)과 같이 기술될 수 있다.
일부 실시예들에서, 배리어층(1204)은 약 1~10 nm, 약 1~5 nm 또는 약 5~10 nm의 배리어 두께(Tb)를 가진다. 그러나 다른 두께도 적용 가능하다. 배리어층(1204)이 너무 얇으면(예를 들어, 약 1 nm 또는 몇몇 다른 적절한 값 미만), 배리어층(1204)은 배리어층(1204)을 통한 금속 양이온들의 이동을 느리게할 수 없다. 한편, 배리어층(1204)이 너무 두꺼우면(예를 들어, 10 nm 또는 몇몇 다른 적절한 값 초과), 배리어층(1204)은 배리어층(1204)을 통한 금속 양이온들의 이동을 완전히 차단하거나 과도하게 느리게할 수 있다. 이는 결과적으로 배리어층(1204)으로부터 형성된 RRAM 셀들이 동작하지 못할 수 있고/있거나 RRAM 셀들의 동작 파라미터들이 사양을 벗어날 수 있다. 부가적으로, 또는 대안적으로, 배리어층(1204)이 너무 두꺼우면(예를 들어, 10 nm 또는 몇몇 다른 적절한 값), 배리어층(1204)이 기존 공정과 통합을 더욱 어렵게 만들 수 있다. 일부 실시예들에서, 활성 금속층(1206)의 활성 금속 두께(Tam)에 대한 배리어 두께(Tb)의 비는 약 1:1~500, 약 1:1~250, 약 1:250~500 또는 몇몇 다른 적절한 비이다. 또한, 일부 실시예들에서, 스위칭층(1202)의 스위칭 두께(Ts)에 대한 배리어 두께(Tb)의 비는 약 1:0.1~50, 약 1:0.1~25, 약 1:0.5~50 또는 몇몇 다른 적절한 비이다. 일부 실시예들에서, 배리어층(1204)의 TTV는 약 1 옹스트롬, 약 2 옹스트롬 또는 몇몇 다른 적절한 값 미만이다. TTV가 너무 크면(예를 들어, 약 2 옹스트롬 또는 몇몇 다른 적절한 값 초과), 배리어층(1204)으로부터 형성된 RRAM 셀들에 걸친 전기장의 균일성이 낮을 수 있다. 이것은 결국 RRAM 셀들의 대량 생산 수율을 감소시키고/감소시키거나 RRAM 셀들의 성능을 저하시킬 수 있다. 부가적으로, 또는 대안적으로, TTV가 너무 크면(약 2 옹스트롬 또는 몇몇 다른 적절한 값 초과), 배리어층(1204)의 부분들이 너무 얇을 수 있다(예를 들어, 약 1 nm 또는 몇몇 다른 적절한 값 미만). 전술한 바와 같이, 배리어층(1204)이 너무 얇으면, 배리어층(1204)은 배리어층(1204)을 통한 금속 양이온들의 이동을 느리게할 수 없다.
활성 금속층(1206)은, 제3 도전층(1208)에 비해, 전기 화학적으로 활성이고 산소에 대해 높은 반응성을 가진다. 이러한 고반응성 물질은, 예를 들어, 산소와 반응하기 위해 3 eV 이하를 필요로 하는 물질일 수 있다. 일부 실시예들에서, 활성 금속층(1206)은 알루미늄 및/또는 다른 적합한 물질(들)이거나, 이를 포함한다. 제3 도전층(1208)은 활성 금속층(1206)에 비해 산소에 대해 더 낮은 반응성을 가진다. 이러한 저반응성 물질은, 예를 들어, 산소와 반응하기 위해 5 eV 이상을 필요로 하는 물질일 수 있다. 또한, 제3 도전층(1208)은 제2 도전층(1102)과 동일한 물질, 제1 도전층(1004)(도 10 참조)과 동일한 물질 또는 다른 적합한 저반응 물질(들)이거나, 이를 포함할 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 하드 마스크층(1210)(도 12 참조)이 패터닝되어, 1T1R 셀들(502)에 각각 개별적으로 형성되는 하드 마스크들(408)을 형성한다. 후술하는 바와 같이, 하드 마스크들(408)은 각각 개별적으로 1T1R 셀들(502)의 RRAM 셀들의 패턴들을 가진다. 패터닝은, 예를 들어, 1) 포토 리소그래피를 사용하여 하드 마스크층(1210) 위에 포토 레지스트 마스크(1302)를 형성하는 단계; 2) 포토 레지스트 마스크(1302)가 적소에 위치된 상태에서 하드 마스크층(1210) 내로 에칭을 수행하는 단계; 및 3) 포토 레지스트 마스크(1302)를 제거하는 단계를 포함할 수 있다. 그러나 다른 공정들도 적용 가능하다.
도 14의 단면도(1400)에 도시된 바와 같이, 하드 마스크들(408)이 적소에 위치된 상태에서, 제2 도전층(1102)(도 13 참조), 스위칭층(1202)(도 13 참조), 배리어층(1204)(도 13 참조), 활성 금속층(1206)(도 13 참조) 및 제3 도전층(1208)(도 13 참조) 내로 에칭을 수행한다. 에칭은 하드 마스크들(408)의 패턴들을 그 아래의 층들에 전사하여, 1T1R 셀들(502)에 각각 개별적으로 RRAM 셀들(102)을 형성한다. RRAM 셀들(102)은 개별 상부 전극(108), 개별 활성 금속층(112), 개별 배리어층(104), 개별 스위칭층(110) 및 개별 하부 전극(106)을 포함한다. 개별 상부 전극(108)은 제3 도전층(1208)으로부터 형성되고, 개별 활성 금속층(112)은 활성 금속층(1206)으로부터 형성되고, 개별 배리어층(104)은 배리어층(1204)으로부터 형성되고, 개별 스위칭층(110)은 스위칭층(1202)으로부터 형성되고, 개별 하부 전극(106)은 제2 도전층(1102)으로부터 부분적으로 형성된다. 개별 하부 전극(106)은 하부 전극 라이너(106l) 및 제1 하부 전극 바디 세그먼트들(106b1)을 포함한다. 또한, 개별 하부 전극(106)은 제2 도전층(1102)으로부터 형성된 제2 하부 전극 바디 세그먼트들(106b2)을 포함한다.
개별 배리어층(104)을 개별 스위칭층(110)과 개별 활성 금속층(112) 사이에 배열함으로써, 스위칭 사이클링 신뢰성이 증가될 수 있다. 예를 들어, RRAM 셀(102)의 활성 금속층(112)이 알루미늄이거나 알루미늄을 포함하고, RRAM 셀(102)의 배리어층(104)이 탄탈럼 또는 탄탈럼 질화물이거나 이를 포함하는 경우, 배리어층(104)은 RRAM 셀(102)을 세트하는 동안 스위칭층(110)으로 들어가는 금속 양이온들의 수를 감소시킬 수 있다. 전술한 바와 같이, 스위칭층(110) 내에 필라멘트들이 구축되고, 시간 경과에 따라 두꺼워진다. 이는 결국 고장으로 이어진다. 스위칭층(110)으로 들어가는 알루미늄 양이온들의 수를 감소시킴으로써, RRAM 셀(102)의 필라멘트들이 구축되거나 두껍게 되는 레이트가 감소하여, 내구성이 증가한다.
도 15의 단면도(1500)에 도시된 바와 같이, 측벽 스페이서 구조물들(412)은 RRAM 셀들(102)의 측벽들 상에 형성된다. 측벽 스페이서 구조물들(412)은, 예를 들어, 1) RRAM 셀들(102) 상에 제1 유전체층을 퇴적하는 단계; 2) 제1 유전체층 상에 제2 유전체층을 퇴적하는 단계; 및 3) 제1 및 제2 유전체층들을 에치 백(etch back)하여 유전체층의 수직이 아닌, 측면 세그먼트들을 제거하는 단계에 의하여 형성된다. 그러나 다른 공정도 적용 가능하다. 제1 유전체층은, 예를 들어, 실리콘 산화물 및/또는 몇몇 다른 적절한 유전체(들)일 수 있는 반면, 제2 유전체층은, 예를 들어, 실리콘 질화물 및/또는 몇몇 다른 적절한 유전체(들)일 수 있다. 측벽 스페이서 구조물들(412)의 해싱(hashing)은 다른 물질들을 도시하기 위하여 변경되지 않음에 유의한다.
또한, 도 15의 단면도(1500)에 도시된 바와 같이, 에치 스톱층(418), IMD 라이너(420) 및 IMD층(414)이 RRAM 셀들(102) 및 측벽 스페이서 구조물들(412) 위에 퇴적된다. 에치 스톱층(418), IMD 라이너(420) 및 IMD층(414)은, 예를 들어, 기상 증착 및/또는 다른 적합한 퇴적 공정(들)에 의해 형성될 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 복수의 추가 와이어(404) 및 복수의 추가 비아(406)가 RRAM 셀들(102) 위에 형성되고, 이 때, 복수의 추가 와이어(404) 및 복수의 추가 비아(406)는 RRAM 셀(102) 상의 IMD층(414) 내로 리세스된다. 복수의 추가 와이어(404)는 RRAM 셀들(102) 위에 각각 위치하는 상부 전극 와이어들(404t)을 포함하고, 복수의 추가 비아(406)는 상부 전극 와이어들(404t)로부터 RRAM 셀들(102)까지 연장되는 상부 전극 비아들(406t)을 포함한다. 그 형성은, 예를 들어, 1) IMD층(414), 에치 스톱층(418) 및 IMD 라이너(420)를 패터닝하여 추가 와이어들(404) 및 추가 비아들(406)을 위한 개구부들을 형성하는 단계; 2) 개구부들 내에 도전층을 퇴적하는 단계; 및 3) 도전층의 최상면이 IMD층(414)과 같아질 때까지 도전층에 화학 기계적 연마를 수행하는 단계를 포함한다. 그러나 다른 공정들도 적용 가능하다.
도 17의 단면도(1700)에 도시된 바와 같이, 스위칭층들(110)에 각각 개별적으로 금속 필라멘트들(114)이 형성된다. 금속 필라멘트들(114)의 형성은, 예를 들어, 각각의 RRAM 셀(102)에 형성 전압을 인가하는 단계를 포함할 수 있다. 예를 들어, RRAM 셀들(102)의 하부 전극들(106)은 상부 전극들(108)이 바이어스되는 동안 접지될 수 있다. 그러나, 금속 필라멘트들(114)을 형성하기 위하여 다른 공정도 적용 가능하다. 일부 실시예들에서, 개별 스위칭층(110)과 개별 활성 금속층(112) 사이에 개별 배리어층(104)을 배열함으로써 형성 전압이 감소된다. 예를 들어, 형성 전압은 약 20~40 %, 약 20~30 %, 약 30~40 %, 약 30 % 또는 몇몇 다른 적절한 값만큼 감소될 수 있다. 그러나 다른 비율도 허용된다. 형성 전압을 감소시킴으로써, 전력 소모가 감소되고 형성 고장 비트가 줄어들 수 있다.
도 7 내지 도 17은 하나의 방법에 대하여 설명되었지만, 도 7 내지 도 17에 도시된 구조물들은 그 방법에 국한되지 않고, 오히려 그 방법과 분리되어 독립적일 수 있다. 도 7 내지 도 17의 실시예가 일련의 동작으로 설명되었지만, 동작의 순서는 다른 실시예들에서 변경될 수 있다. 도 7 내지 도 17은 특정 동작 세트를 도시하고 설명하였지만, 도시되고 설명된 일부 동작들은 다른 실시예들에서는 생략될 수 있다. 또한, 도시 및/또는 설명되지 않은 동작들이 다른 실시예들에 포함될 수도 있다. 도 7 내지 도 17은 도 5a의 RRAM 셀들(102)의 실시예들에 대한 방법을 도시하지만, 본 방법의 대안적 실시예들은 도 4a 내지 도 4f 중 하나 또는 이들의 임의의 조합의 RRAM 셀들(102)의 실시예들에 대하여 수행될 수 있다.
일부 실시예들에서, 도 4b의 RRAM 셀들(102)의 실시예들로 방법을 수행하기 위해, 도 14에서 에칭은 배리어층(1204)에서 정지한다. 이로 인해, 개별 상부 전극(108) 및 개별 활성 금속층(112)이 형성되고, 이에 대한 각각의 예가 도 4b에 도시되어 있다. 다음으로, 측벽 스페이서 구조물들(412)이 도 15에서 설명된 바와 같이 형성된다. 또한, 하드 마스크들(408) 및 측벽 스페이서 구조물들(412)을 마스크로 사용하여, 배리어층(1204), 스위칭층(1202) 및 제2 도전층(1102)에 선택적으로 에칭이 수행된다. 추가적인 에칭은, 도 15에서 측벽 스페이서 구조물들(412)의 형성과 도 15에서 에치 스톱층(418)의 퇴적 사이에서 수행된다. 추가적인 에칭은 개별 배리어층(104), 개별 스위칭층(110) 및 개별 하부 전극(106)을 형성하며, 각각의 예가 도 4b에 도시되어 있다. 추가적인 에칭 후에, 방법은 도 15에서 에치 스톱층(418)의 퇴적으로부터 전술한 바와 같이 진행한다.
일부 실시예들에서, 도 14의 에칭이 스위칭층(1202)에서 멈추는 것을 제외하고는, 도 4b의 RRAM 셀들(102)의 실시예들에 대해 전술한 것과 동일한 방식으로, 도 4c의 RRAM 셀들(102)의 실시예들에 대하여 방법이 수행된다. 일부 실시예들에서, 방법은, 도 10의 동작을 생략하고, 도 11의 평탄화를 생략하여, 도 4d의 RRAM 셀들(102)의 실시예들에 대하여 수행된다.
일부 실시예들에서, 도 4f의 RRAM 셀(102)의 실시예들로 방법을 수행하기 위해, 도 10에서의 라이너층(1002)의 퇴적과 제1 도전층(1004)의 퇴적 사이에서 에치 백이 수행된다. 에치 백은 비아 유전체층(416)의 최상면에 비해 리세스된 최상면들을 갖는 하부 전극 라이너들(1061)를 형성한다. 이러한 하부 전극 라이너(1061)의 예시가 도 4f에 도시되어 있다. 에치 백 후에, 방법은 제1 도전층(1004)의 퇴적으로부터 전술한 바와 같이 진행한다. 하부 전극 라이너들(1061)의 최상면들이 리세스되기 때문에, 도 11의 평탄화는 하부 전극 라이너들(1061)에 도달하지 않고, 하부 전극 비아들(410)의 최상면들은 단일 경도를 가진다. 하부 전극 비아들(410)의 최상면들이 단일 경도를 가지기 때문에, 평탄화는 하부 전극 비아들(410)의 최상면들에서 더 균일하고, 하부 전극 비아들(410)에 의해 생성된 전기장은 더 균일하다.
도 18을 참조하면, 도 7 내지 도 17의 방법의 일부 실시예들의 블록도(1800)가 제공된다.
단계(1802)에서, 상호연결 구조물이 기판 위에 부분적으로 형성되고, 상호연결 구조물은 하부 전극 와이어을 포함한다. 예를 들어, 도 7을 참조한다.
단계(1804)에서, 비아 유전체층이 상호연결 구조물 위에 형성된다. 예를 들어, 도 8을 참조한다.
단계(1806)에서, 하부 전극 비아가 비아 유전체층을 통해 하부 전극 와이어까지 연장되도록 형성된다. 예를 들어, 도 9 내지 도 11을 참조한다.
단계(1808)에서, 다층 메모리 막이 비아 유전체층 및 하부 전극 비아 상에 형성되고, 여기서 다층 메모리 막은 스위칭층, 활성 금속층 및 스위칭층과 활성 금속층 사이의 배리어층을 포함한다. 예를 들어, 도 12를 참조한다.
단계(1810)에서, 다층 메모리 막이 패터닝되어, 하부 전극 와이어 위에 위치하고 하부 전극 와이어와 전기적으로 결합되는 메모리 셀을 형성한다. 예를 들어, 도 13 및 14를 참조한다.
단계(1812)에서, 상호연결 구조물이 메모리 셀 주위에서 완성된다. 예를 들어, 도 15 및 도 16을 참조한다.
단계(1814)에서, 형성 전압이 메모리 셀에 인가되어 스위칭층 내에 금속 필라멘트를 형성하는데, 여기서 배리어층은, 금속 필라멘트를 형성하는 동안 활성 금속층에서 스위칭층으로 금속 양이온들의 이동을 느리게 한다. 예를 들어, 도 17을 참조한다.
도 18의 블록도(1800)가 본 명세서에서 일련의 동작 또는 이벤트로서 도시되고 설명되었지만, 그러한 동작들 또는 이벤트들이 설명된 순서는 제한적인 의미로 해석되어서는 안됨을 이해할 것이다. 예를 들어, 일부 동작들은 다른 순서로 발생할 수 있고 또는, 본 명세서에서 예시 및/또는 설명된 것과 다른 동작들 또는 이벤트들과 동시에 발생할 수도 있다. 또한, 본 명세서의 하나 이상의 양태 또는 실시예를 구현하는 데 도시된 모든 동작들이 요구되는 것이 아니며, 본 명세서에 설명된 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
도 19 내지 도 23을 참조하면, 도 7 내지 도 17의 방법의 일부 대안적 실시예들의 일련의 단면도들(1900~2300)이 제공되며, 여기서 이 방법은 도 4f의 RRAM 셀들(102)의 실시예들에 대하여 수행된다. 도 7 내지 도 17의 단면도들(700~1700)와 같이, 단면도들(1900~2300)은, 예를 들어, 도 6의 선(A) 또는 몇몇 다른 적절한 위치를 따라 그려질 수 있다
도 19의 단면도(1900)에 도시된 바와 같이, 상호연결 구조물(402)이 부분적으로 형성된다. 상호연결 구조물(402)은 유전체 구조물, 복수의 와이어(404) 및 복수의 비아(미도시)를 포함한다. 유전체 구조물은 복수의 IMD층(414)을 포함하고, IMD층들(414) 사이의 비아 유전체층(416)을 더 포함한다. 또한, 와이어들(404) 및 비아들은 유전체 구조 내에 교대로 적층되어 도전성 경로들을 규정한다. 상호연결 구조물(402)은, 예를 들어, 도 7에 도시되고 기술된 바와 같이 부분적으로 형성될 수 있다.
간략히 도시하기 위해, 상호연결 구조물(402)의 상부 만이 도시됨에 유의한다. 상호연결 구조물(402)의 나머지는, 예를 들어, 도 7에 도시된 바와 같을 수 있다. 또한, 도시되지는 않았지만, 상호연결 구조물(402)은 기판 및 반도체 디바이스들 위에 위치하고 이들과 전기적으로 결합된다. 기판 및/또는 반도체 디바이스들은, 예를 들어, 도 7에 도시된 바와 같을 수 있다. 또한, 기판 및/또는 반도체 디바이스들은, 예를 들어, 도 7에서 설명된 바와 같이 형성될 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 비아 유전체층(416) 및 비아 유전체층(416) 상의 IMD층(414)이 패터닝되어 1T1R 셀들(502)에 각각 개별적으로 형성되는 메모리 셀 개구부들(2002)을 형성한다. 패터닝은, 예를 들어, 1) 포토 리소그래피를 사용하여 포토 레지스트 마스크(2004)를 형성하는 단계; 2) 포토 레지스트 마스크(2004)가 적소에 위치된 상태에서 비아 유전체층(416) 및 IMD층(414) 내로 에칭을 수행하는 단계; 및 3) 포토 레지스트 마스크(2004)를 제거하는 단계를 포함할 수 있다. 그러나 다른 공정들도 적용 가능하다.
도 21의 단면도(2100)에 의해 예시된 바와 같이, 제1 도전층(2102), 스위칭층(1202), 배리어층(1204), 활성 금속층(1206) 및 제2 도전층(2104)이 퇴적되어 메모리 셀 개구부들(2002)(도 20 참조)을 라이닝한다. 제1 및 제2 도전층들(2102, 2104)은 활성 금속층(1206)에 비해 산소에 대해 낮은 반응성을 가진다. 이러한 저반응성 물질은, 예를 들어, 산소와 반응하기 위해 5 eV 이상을 필요로 하는 물질일 수 있다. 스위칭층(1202), 배리어층(1204) 및 활성 금속층(1206)은, 예를 들어, 도 12와 관련하여 설명된 바와 같을 수 있다.
배리어층(1204)은, 예를 들어, 물리적 기상 증착, 화학적 기상 증착, 원자층 퇴적 또는 다른 적합한 퇴적 공정(들)에 의해 퇴적될 수 있다. 활성 금속층(1206)은, 예를 들어, 물리적 기상 증착, 화학적 기상 증착 또는 다른 적합한 퇴적 공정(들)에 의해 퇴적될 수 있다. 스위칭층(1202), 제1 도전층(2102) 및 제2 도전층(2104)은, 예를 들어, 기상 증착 및/또는 다른 적합한 퇴적 공정(들)에 의해 퇴적될 수 있다.
도 22의 단면도(2200)에 도시된 바와 같이, 제1 도전층(2102)(도 21 참조), 스위칭층(1202)(도 21 참조), 배리어층(1204)(도 21 참조), 활성 금속층(1206)(도 21 참조) 및 제2 도전층(2104)(도 21 참조)에 평탄화가 수행되어, 1T1R 셀들(502)에 각각 개별적으로 RRAM 셀들(102)을 형성한다. RRAM 셀들(102)은 개별 상부 전극(108), 개별 활성 금속층(112), 개별 배리어층(104), 개별 스위칭층(110) 및 개별 하부 전극(106)을 포함한다. 개별 상부 전극(108)은 제2 도전층(2104)으로부터 형성되고, 개별 활성 금속층(112)은 활성 금속층(1206)으로부터 형성되고, 개별 배리어층(104)은 배리어층(1204)으로부터 형성되고, 개별 스위칭층(110)은 스위칭층(1202)으로부터 형성되고, 개별 하부 전극(106)은 제1 도전층(2102)으로부터 형성된다. 평탄화는, 예를 들어, 화학 기계적 연마 또는 몇몇 다른 적절한 평탄화일 수 있다.
평탄화가 도 20의 선택적 에칭으로 생성된 패턴을 RRAM 셀들(102)의 다양한 층으로 전사하기 때문에, RRAM 셀들(102)은 단일 포토 리소그래피/에칭 공정에 의해 형성될 수 있다. 이는 도 7 내지 도 17에서 RRAM 셀들(102)을 형성하기 위하여 사용된 다중 포토 리소그래피/에칭 공정과 대비된다. 포토 리소그래피/에칭 공정의 수를 감소시킴으로써, 비용이 감소된다.
도 23의 단면도(2300)에 도시된 바와 같이, IMD층(414)이 RRAM 셀들(102) 상부에 퇴적된다. IMD층(414)은, 예를 들어, 기상 증착 및/또는 다른 적합한 퇴적 공정(들)에 의해 형성될 수 있다.
또한, 도 23의 단면도(2300)에 도시된 바와 같이, 복수의 추가 와이어(404) 및 복수의 추가 비아(406)가 RRAM 셀들(102) 위에 형성되고, 이 때, 복수의 추가 와이어(404) 및 복수의 추가 비아(406)는 RRAM 셀들(102) 위에서 IMD층(414) 내로 리세스된다. 복수의 추가 와이어(404) 및 복수의 추가 비아(406)는, 예를 들어, 도 16에서 설명된 바와 같이 형성될 수 있다.
또한, 도 23의 단면도(2300)에 도시된 바와 같이, 스위칭층들(110) 내에 각각 개별적으로 금속 필라멘트들(114)이 형성된다. 금속 필라멘트들(114)의 형성은, 예를 들어, 도 17에 기재된 바와 같이 수행될 수 있다.
도 19 내지 도 23은 하나의 방법에 대하여 설명되었지만, 도 19 내지 도 23는 도시된 구조물들은 그 방법에 국한되지 않고, 오히려 그 방법과 분리되어 독립적일 수 있다. 도 19 내지 도 23는 실시예가 일련의 동작으로 설명되었지만, 동작의 순서는 다른 실시예들에서 변경될 수 있다. 도 19 내지 도 23은 특정 동작 세트를 도시하고 설명하였지만, 도시되고 설명된 일부 동작들은 다른 실시예들에서는 생략될 수 있다. 또한, 도시 및/또는 설명되지 않은 동작들이 다른 실시예들에 포함될 수도 있다.
도 24를 참조하면, 도 19 내지 도 23의 방법의 일부 대안적 실시예들의 블록도(2400)가 제공된다.
단계(2402)에서, 상호연결 구조물이 기판 위에 부분적으로 형성되고, 여기서 상호연결 구조물은 하부 전극 와이어를 포함한다. 예를 들어, 도 19를 참조한다.
단계(2404)에서, 비아 유전체층 및 IMD층이 상호연결 구조물 위에 적층되어 형성된다. 예를 들어, 도 19를 참조한다.
단계(2406)에서, 비아 유전체층 및 IMD층이 패터닝되어, 하부 전극 와이어 위에 위치하고 하부 전극 와이어를 노출시키는 메모리 셀 개구부를 형성한다. 예를 들어, 도 20을 참조한다.
단계(2408)에서, 다층 메모리 막이 IMD층 상에 형성되고, 메모리 셀 개구부를 채우며, 여기서 다층 메모리 막은 스위칭층, 활성 금속층 및 스위칭층과 활성 금속층 사이의 배리어층을 포함한다. 예를 들어, 도 21을 참조한다.
단계(2410)에서, 다층 메모리 막의 최상면이 IMD층의 최상면과 거의 같아질 때까지, 다층 메모리 막에 평탄화가 수행된다. 예를 들어, 도 22를 참조한다.
단계(2412)에서, 상호연결 구조물이 메모리 셀 주위에서 완성된다. 예를 들어, 도 23을 참조한다.
단계(2414)에서, 형성 전압이 메모리 셀 양단에 인가되어 스위칭층 내에 금속 필라멘트를 형성하는데, 여기서 배리어층은, 금속 필라멘트를 형성하는 동안 금속 양이온들의 활성 금속층에서 스위칭층으로 이동을 느리게 한다. 예를 들어 도 23을 참조한다.
도 24의 블록도(2400)가 본 명세서에서 일련의 동작 또는 이벤트로서 도시되고 설명되었지만, 그러한 동작들 또는 이벤트들이 설명된 순서는 제한적인 의미로 해석되어서는 안됨을 이해할 것이다. 예를 들어, 일부 동작들은 다른 순서로 발생할 수 있고 또는, 본 명세서에서 예시 및/또는 설명된 것과 다른 동작들 또는 이벤트들과 동시에 발생할 수도 있다. 또한, 본 명세서의 하나 이상의 양태 또는 실시예를 구현하는 데 도시된 모든 동작들이 요구되는 것이 아니며, 본 명세서에 설명된 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
전술한 바는 몇몇 실시예들의 피처들을 개략적으로 설명하여 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예들과 동일한 목적들을 수행하고/하거나 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성들이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 변형을 행할 수 있음을 알 것이다.
실시예들
실시예 1. 집적 칩에 있어서,
기판; 및
상기 기판 위에 위치하는 저항성 랜덤 액세스 메모리(RRAM: Resistive Random Access Memory) 셀
을 포함하고,
상기 RRAM 셀은, 하부 전극 및 상부 전극을 포함하고, 상기 하부 전극과 상기 상부 전극 사이에 적층된 스위칭층, 배리어층, 및 활성 금속층을 더 포함하며,
상기 배리어층은 도전성이고, 상기 스위칭층과 상기 활성 금속층 사이에 있고,
상기 배리어층은 상기 활성 금속층의 격자 상수보다 작은 격자 상수를 갖는 것인 집적 칩.
실시예 2. 실시예 1에 있어서,
상기 활성 금속층은 알루미늄을 포함하고, 상기 배리어층은 탄탈럼을 포함한 것인 집적 칩.
실시예 3. 실시예 1에 있어서,
상기 배리어층은 상기 활성 금속층보다 큰 밀도를 갖는 것인 집적 칩.
실시예 4. 실시예 1에 있어서,
상기 활성 금속층은 다수 엘리먼트(majority element)를 포함하고,
상기 집적 칩은 상기 스위칭층 내의 도전성 필라멘트를 포함하며,
상기 도전성 필라멘트는 필수적으로 상기 다수 엘리먼트로 구성된 것인 집적 칩.
실시예 5. 실시예 4에 있어서,
상기 도전성 필라멘트는 상기 하부 전극으로부터 윗쪽으로 연장되고, 상기 배리어층 아래에 이격된 위치에서 종결된 것인 집적 칩.
실시예 6. 실시예 1에 있어서,
상기 배리어층 및 상기 활성 금속층은 각각 배리어 폭 및 활성 금속 폭을 가지며, 상기 배리어 폭은 상기 활성 금속 폭보다 큰 것인 집적 칩.
실시예 7. 실시예 1에 있어서,
와이어; 및
상기 와이어 위에 위치하는 비아 유전체층
을 더 포함하고,
상기 배리어층은 상기 비아 유전체층의 최상면 위에 위치하고, 상기 와이어에서 만입부(indent)를 가지며,
상기 만입부는 상기 비아 유전체층의 최상면 아래 위치까지 연장된 것인 집적 칩.
실시예 8. 실시예 1에 있어서,
상기 하부 전극과 상기 상부 전극, 그리고 상기 배리어층 각각은 U자형 프로파일을 갖는 것인 집적 칩.
실시예 9. 집적 칩에 있어서,
하부 전극;
상기 하부 전극 위에 위치하는 유전체층;
상기 유전체층 위에 위치하고, 탄탈럼을 포함하는 배리어층;
상기 배리어층 위에 위치하는 알루미늄층; 및
상기 알루미늄층 위에 위치하는 상부 전극
을 포함하고,
상기 하부 전극과 상기 상부 전극, 상기 유전체층, 상기 배리어층, 그리고 상기 알루미늄층은 메모리 셀을 규정한 것인 집적 칩.
실시예 10. 실시예 9에 있어서,
상기 배리어층은 필수적으로 탄탈럼으로 구성된 것인 집적 칩.
실시예 11. 실시예 9에 있어서,
상기 유전체층 내의 알루미늄 필라멘트
를 더 포함하고,
상기 알루미늄 필라멘트는 상기 하부 전극으로부터 상기 배리어층까지 윗쪽으로 연장된 것인 집적 칩.
실시예 12. 실시예 9에 있어서,
상기 배리어층은,
탄탈럼층; 및
상기 탄탈럼층 위에 위치하는 탄탈럼 질화물층
을 포함한 것인 집적 칩.
실시예 13. 실시예 9에 있어서,
상기 하부 전극의 아래에 위치하는 와이어; 및
상기 와이어와 상기 메모리 셀 사이의 비아 유전체층
을 더 포함하고,
상기 하부 전극은, 상기 비아 유전체층 위에 위치하며 상기 비아 유전체층을 통해 상기 와이어까지 돌출한 T자형 프로파일을 갖는 것인 집적 칩.
실시예 14. 실시예 13에 있어서,
상기 하부 전극은,
도전성 바디; 및
상기 도전성 바디의 밑면을 감싸는 도전성 라이너
를 포함하고,
상기 도전성 라이너의 최상면은 상기 비아 유전체층의 최상면에 비해 리세스된 것인 집적 칩.
실시예 15. 방법에 있어서,
도전성 와이어 위에, 상기 도전성 와이어와 전기적으로 결합된 하부 전극층을 퇴적하는 단계;
상기 하부 전극층 위에 유전체층을 퇴적하는 단계;
상기 유전체층 위에 도전성 배리어층을 퇴적하는 단계;
상기 도전성 배리어층 위에 금속층을 퇴적하는 단계 - 상기 금속층은 상기 도전성 배리어층보다 작은 밀도를 가짐 -;
상기 금속층 위에 상부 전극층을 퇴적하는 단계 - 상기 상부 전극층은 상기 금속층에 비해 산소와의 낮은 반응성을 가짐 -; 및
메모리 셀을 형성하도록, 상기 하부 전극층과 상기 상부 전극층, 상기 유전체층, 상기 도전성 배리어층, 그리고 상기 금속층을 패터닝하는 단계
를 포함하는 방법.
실시예 16. 실시예 15에 있어서,
상기 메모리 셀에 걸쳐 형성 전압을 인가하는 단계
를 더 포함하고,
상기 인가는, 금속 양이온들이 상기 도전성 배리어층을 통해, 상기 금속층으로부터 상기 유전체층으로 이동하게 하며,
상기 도전성 배리어층은, 상기 형성 전압이 인가되는 동안, 상기 금속 양이온들이 상기 도전성 배리어층을 통해 이동하는 레이트(rate)를 느리게 하는 것인 방법.
실시예 17. 실시예 15에 있어서,
상기 패터닝하는 단계는,
상기 상부 전극층 위에 마스크를 형성하는 단계; 및
상기 마스크가 적소에 위치된 상태에서 상기 상부 전극층 및 상기 금속층 내로 에칭을 수행하는 단계
를 포함한 것인 방법.
실시예 18. 실시예 17에 있어서,
상기 에칭은 상기 도전성 배리어층에서 멈추고,
상기 패터닝하는 단계는,
상기 마스크의 측벽들 상에 측벽 스페이서 구조물을 형성하는 단계; 및
상기 마스크 및 상기 측벽 스페이서 구조물이 적소에 위치된 상태에서 상기 도전성 배리어층, 상기 유전체층, 및 상기 하부 전극층 내로 제2 에칭을 수행하는 단계
를 더 포함한 것인 방법.
실시예 19. 실시예 15에 있어서,
상기 도전성 와이어를 덮는 제2 유전체층을 퇴적하는 단계; 및
상기 제2 유전체층을 패터닝하여, 상기 도전성 와이어 위에 위치하고 상기 도전성 와이어를 노출시키는 개구부를 형성하는 단계
를 더 포함하고,
상기 하부 전극층과 상기 상부 전극층, 상기 유전체층, 상기 도전성 배리어층, 그리고 상기 금속층이 퇴적되어, 상기 제2 유전체층을 덮고 상기 개구부를 라이닝하고,
상기 하부 전극층과 상기 상부 전극층, 상기 유전체층, 상기 도전성 배리어층, 그리고 상기 금속층을 패터닝하는 단계는 상기 하부 전극층과 상기 상부 전극층 그리고 상기 도전성 배리어층에 대한 평탄화를 포함한 것인 방법.
실시예 20. 실시예 15에 있어서,
상기 도전성 와이어를 덮는 제2 유전체층을 퇴적하는 단계;
상기 제2 유전체층을 패터닝하여, 상기 도전성 와이어 위에 위치하고 상기 도전성 와이어를 노출시키는 개구부를 형성하는 단계;
상기 제2 유전체층을 덮고 상기 개구부를 채우는 제2 하부 전극층을 퇴적하는 단계; 및
상기 제2 하부 전극층에 대해 평탄화를 수행하는 단계
를 더 포함하고,
상기 하부 전극층은 상기 평탄화 후에 상기 제2 하부 전극층 및 상기 제2 유전체층 위에 퇴적된 것인 방법.

Claims (10)

  1. 집적 칩에 있어서,
    기판; 및
    상기 기판 위에 위치하는 저항성 랜덤 액세스 메모리(RRAM: Resistive Random Access Memory) 셀
    을 포함하고,
    상기 RRAM 셀은, 하부 전극 및 상부 전극을 포함하고, 상기 하부 전극과 상기 상부 전극 사이에 적층된 스위칭층, 배리어층, 및 활성 금속층을 더 포함하며,
    상기 배리어층은 도전성이고, 상기 스위칭층과 상기 활성 금속층 사이에 있고,
    상기 배리어층은 상기 활성 금속층의 격자 상수보다 작은 격자 상수를 갖는 것인 집적 칩.
  2. 제1항에 있어서,
    상기 활성 금속층은 알루미늄을 포함하고, 상기 배리어층은 탄탈럼을 포함한 것인 집적 칩.
  3. 제1항에 있어서,
    상기 배리어층은 상기 활성 금속층보다 큰 밀도를 갖는 것인 집적 칩.
  4. 제1항에 있어서,
    상기 활성 금속층은 다수 엘리먼트(majority element)를 포함하고,
    상기 집적 칩은 상기 스위칭층 내의 도전성 필라멘트를 포함하며,
    상기 도전성 필라멘트는 상기 다수 엘리먼트로 구성된 것인 집적 칩.
  5. 제4항에 있어서,
    상기 도전성 필라멘트는 상기 하부 전극으로부터 윗쪽으로 연장되고, 상기 배리어층 아래에 이격된 위치에서 종결된 것인 집적 칩.
  6. 제1항에 있어서,
    상기 배리어층 및 상기 활성 금속층은 각각 배리어 폭 및 활성 금속 폭을 가지며, 상기 배리어 폭은 상기 활성 금속 폭보다 큰 것인 집적 칩.
  7. 제1항에 있어서,
    와이어; 및
    상기 와이어 위에 위치하는 비아 유전체층
    을 더 포함하고,
    상기 배리어층은 상기 비아 유전체층의 최상면 위에 위치하고, 상기 와이어에서 만입부(indent)를 가지며,
    상기 만입부는 상기 비아 유전체층의 최상면 아래 위치까지 연장된 것인 집적 칩.
  8. 제1항에 있어서,
    상기 하부 전극과 상기 상부 전극, 그리고 상기 배리어층 각각은 U자형 프로파일을 갖는 것인 집적 칩.
  9. 집적 칩에 있어서,
    하부 전극;
    상기 하부 전극 위에 위치하는 유전체층;
    상기 유전체층 위에 위치하고, 탄탈럼을 포함하는 배리어층;
    상기 배리어층 위에 위치하는 알루미늄층; 및
    상기 알루미늄층 위에 위치하는 상부 전극
    을 포함하고,
    상기 하부 전극과 상기 상부 전극, 상기 유전체층, 상기 배리어층, 그리고 상기 알루미늄층은 메모리 셀을 규정한 것인 집적 칩.
  10. 방법에 있어서,
    도전성 와이어 위에, 상기 도전성 와이어와 전기적으로 결합된 하부 전극층을 퇴적하는 단계;
    상기 하부 전극층 위에 유전체층을 퇴적하는 단계;
    상기 유전체층 위에 도전성 배리어층을 퇴적하는 단계;
    상기 도전성 배리어층 위에 금속층을 퇴적하는 단계 - 상기 금속층은 상기 도전성 배리어층보다 작은 밀도를 가짐 -;
    상기 금속층 위에 상부 전극층을 퇴적하는 단계 - 상기 상부 전극층은 상기 금속층에 비해 산소와의 낮은 반응성을 가짐 -; 및
    메모리 셀을 형성하도록, 상기 하부 전극층과 상기 상부 전극층, 상기 유전체층, 상기 도전성 배리어층, 그리고 상기 금속층을 패터닝하는 단계
    를 포함하는 방법.
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