JP2016072539A - 記憶装置及びその製造方法 - Google Patents

Abstract

【課題】本実施形態の課題は、リーク電流の増大を抑制できる記憶装置及びその製造方法を提供することである。
【解決手段】本実施形態に係る記憶装置は、基板と、第一配線層と、前記第一配線層の上方に第二配線層と、メモリセルとを有する記憶装置であって、前記メモリセルは、前記第一配線層と前記第二配線層の間に形成された素子選択層と、前記素子選択層と前記第二配線層の間に形成された抵抗変化層と、前記抵抗変化層の上に設けられた金属ソース層と、前記第二配線層の下方であって、前記金属ソース層の上に設けられた電極層と、を有し、前記記憶装置は、前記第一配線層と前記第二配線層との間であって前記メモリセルが設けられた領域とは他の少なくとも一部の領域に、前記素子選択層と、前記素子選択層の上に設けられた前記抵抗変化層と、前記抵抗変化層の直上に設けられた前記電極層と、を有する。
【選択図】図５

Description

本発明の実施形態は、記憶装置及びその製造方法に関する。

近年、半導体メモリデバイスの高集積化が進んでいる。高集積化の一つの手法として、三次元記憶装置の開発がなされている。この三次元記憶装置において、リーク電流の増大を抑制するのが難しい課題があった。

米国特許第７９６０７７０号明細書 米国特許第８７２３１５２号明細書 特開２０１３−１２５９０３号公報

本実施形態の課題は、リーク電流の増大を抑制できる記憶装置及びその製造方法を提供することである。

本実施形態に係る記憶装置は、基板と、前記基板の上に形成された第一方向に延伸する第一配線を含む第一配線層と、前記第一配線層の上方に前記第一方向と交差する第二方向に延伸して形成された第二配線を含む第二配線層と、前記第一配線と前記第二配線の間に形成されたメモリセルとを有する記憶装置であって、前記メモリセルは、前記第一配線層と前記第二配線層の間に形成された素子選択層と、前記素子選択層と前記第二配線層の間に形成された抵抗変化層と、前記抵抗変化層の上に設けられた金属ソース層と、前記第二配線層の下方であって、前記金属ソース層の上に設けられた電極層と、を有し、前記記憶装置は、前記第一配線層と前記第二配線層との間であって前記メモリセルが設けられた領域とは他の少なくとも一部の領域に、前記素子選択層と、前記素子選択層の上に設けられた前記抵抗変化層と、前記抵抗変化層の直上に設けられた前記電極層と、を有する。

第１の実施形態に係る記憶装置の模式的な構成図。 第１の実施形態に係る記憶装置のメモリセルアレイの模式的な構成を示す斜視図。 第１の実施形態に係る記憶装置のメモリセルの模式的な構成。 第１の実施形態に係る記憶装置のメモリセル領域Ｒｍと導電線引出領域Ｒｐを示す模式的な平面図。 第１の実施形態に係る記憶装置の断面図。 第１の実施形態の製造工程を示す模式的な断面図（その１）。 第１の実施形態の製造工程を示す模式的な断面図（その２）。 第１の実施形態の製造工程を示す模式的な断面図（その３）。 第１の実施形態の製造工程を示す模式的な断面図（その４）。 第１の実施形態の製造工程を示す模式的な断面図（その５）。 第１の実施形態の製造工程を示す模式的な断面図（その６）。 第１の実施形態の製造工程を示す模式的な断面図（その７）。 第１の実施形態の製造工程を示す模式的な断面図（その８）。 第１の実施形態の製造工程を示す模式的な断面図（その９）。 第１の実施形態の製造工程を示す模式的な断面図（その１０）。 第１の実施形態に係る記憶装置のメモリセル領域Ｒｍと導電線引出領域Ｒｐを示す模式的な平面図。 第１の実施形態に係る記憶装置の断面図。 第２の実施形態の製造工程を示す模式的な断面図（その１）。 第２の実施形態の製造工程を示す模式的な断面図（その２）。 第２の実施形態の製造工程を示す模式的な断面図（その３）。 第３の実施形態の製造工程を示す模式的な断面図（その１）。 第３の実施形態の製造工程を示す模式的な断面図（その２）。 第３の実施形態の製造工程を示す模式的な断面図（その３）。 第３の実施形態の製造工程を示す模式的な断面図（その４）。 第４の実施形態の製造工程を示す模式的な断面図（その１）。 第４の実施形態の製造工程を示す模式的な断面図（その２）。 第４の実施形態の製造工程を示す模式的な断面図（その３）。

以下、本発明の実施形態について図面を参照しながら説明する。

なお、以下の説明中、便宜的に基板側に近い方を下側と表現して記載する。

（第１の実施形態）
図１は、第一の実施形態に係る記憶装置５の構成を示すブロック図である。

図１に示すように記憶装置５はメモリセルアレイ１０、ロウデコーダ１５、カラムデコーダ２０、コマンド・インターフェース回路２５、データ入出力バッファ３０、ステートマシン３５、アドレスバッファ４０、及びパルスジェネレータ４５を含む。

メモリセルアレイ１０は、複数の配線と、該配線と立体交差する複数の他の配線とを有する。この立体交差部分の配線と他の配線との間に、メモリセルが形成される。

メモリセルアレイ１０の一端には、ロウデコーダ１５が配置され、別の一端には、カラムデコーダ２０が配置される。

ロウデコーダ１５は、例えば、ロウアドレス信号に基づいてメモリセルアレイ１０のロウを選択する。また、カラムデコーダ２０は、カラムアドレス信号に基づいてメモリセルアレイ１０のカラムを選択する。

コマンド・インターフェース回路２５は、コントローラ５０（例えば、メモリコントローラ、または、ホスト）から制御信号を受信する。また、データ入出力バッファ３０は、ステートマシン３５からデータを受信する。

コマンド・インターフェース回路２５は、制御信号に基づいて、コントローラ５０からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ３０からステートマシン３５に転送する。

ステートマシン３５は、コマンドデータに基づいて、抵抗変化メモリの動作を管理する。例えば、ステートマシン３５は、コントローラ５０からのコマンドデータに基づいて、セット／リセット動作及び読出し動作を管理する。また、ステートマシン３５は、ロウデコーダ１５、カラムデコーダ２０等の制御も行う。

アドレスバッファ４０は、セット／リセット動作及び読出し動作において、コントローラ５０からアドレス信号を受信する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。そして、アドレス信号は、アドレスバッファ４０を経由して、ロウデコーダ１５及びカラムデコーダ２０に入力される。

パルスジェネレータ４５は、ステートマシン３５からの命令に基づき、例えば、セット／リセット動作及び読出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。

コントローラ５０は、ステートマシン３５が管理するステータス情報を受け取り、抵抗変化メモリでの動作結果を判断することも可能である。

なお、コントローラ５０は記憶装置５の中に配置されていても良いし、記憶装置５の外部に設けられていても構わない。

図２を用いて、本実施形態に係るメモリセルアレイ１０の基本的な構成について説明する。なお、本明細書においては、説明の便宜上、ＸＹＺ直行座標系を採用する。基板（例えばシリコン基板）１００の上面１００ａに対して平行で相互に直行する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面１００ａに対して垂直な方向を「Ｚ方向」とする。

図２に示すように、メモリセルアレイ１０は、基板１００の上方に配置される。なお、メモリセルアレイ１０と基板１００の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が形成されていても良い。

図２は、メモリセルアレイ１０が、Ｚ方向にスタックされた４つのメモリセルアレイレイヤーＭ１，Ｍ２，Ｍ３，Ｍ４を含む場合の例を示している。

メモリセルアレイレイヤーＭ１は、Ｘ方向及びＹ方向にアレイ上に配置されたメモリセルＭＣ１を含む。

同様に、メモリセルアレイレイヤーＭ２は、アレイ上に配置されたメモリセルＭＣ２を含み、メモリセルアレイレイヤーＭ３は、アレイ上に配置されたメモリセルＭＣ３を含み、メモリセルアレイレイヤーＭ４は、アレイ上に配置されたメモリセルＭＣ４を含む。

以下では、メモリセルアレイレイヤーＭ１，Ｍ２，Ｍ３，Ｍ４を区別しない場合には、単にメモリセルアレイレイヤーＭと呼ぶ。また、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４を区別しない場合には、単にメモリセルＭＣと呼ぶ。

基板１００上には、基板１００から順に第一導電線Ｌ１、第二導電線Ｌ２、第三導電線Ｌ３、第四導電線Ｌ４、第五導電線Ｌ５が配置される。以下では、特に区別を要さない場合は、導電線Ｌ１、導電線Ｌ２、導電線Ｌ３、導電線Ｌ４、導電線Ｌ５、又は単に導電線Ｌと呼ぶ。

基板１００側から奇数番目の導電線、すなわち導電線Ｌ１、Ｌ３、Ｌ５は、Ｙ方向に延びる。基板１００側から偶数番目の導電線、すなわち導電線Ｌ２、Ｌ４は、Ｘ方向に延びる。

これら導電線はワード線又はビット線として機能する。

一番目のメモリセルアレイレイヤーＭ１は、基板１００から１番目の第一導電線Ｌ１と二番目の第二導電線Ｌ２との間に配置される。メモリセルアレイレイヤーＭ１に対するセット／リセット動作及び読出し動作では、第一導電線Ｌ１及び第二導電線Ｌ２の一方をワード線とし、他方をビット線として用いる。

メモリセルアレイレイヤーＭ２〜Ｍ４も同様である。

すなわち、メモリセルアレイレイヤーＭ２は、二番目の第二導電線Ｌ２と三番目の第三導電線Ｌ３との間に配置される。第二導電線Ｌ２及び第三導電線Ｌ３の一方をワード線とし、他方をビット線として用いる。

メモリセルアレイレイヤーＭ３は、三番目の第三導電線Ｌ３と四番目の第四導電線Ｌ４との間に配置される。第三導電線Ｌ３及び第四導電線Ｌ４の一方をワード線とし、他方をビット線として用いる。

メモリセルアレイレイヤーＭ４は、四番目の第四導電線Ｌ４と五番目の第五導電線Ｌ５との間に配置される。第四導電線Ｌ４及び第五導電線Ｌ５の一方をワード線とし、他方をビット線として用いる。

図３を用いて、メモリセルＭＣの基本的な構成について説明する。なお、図３はメモリセルＭＣの例として、第一導電線Ｌ１と第二導電線Ｌ２の間に形成されたメモリセルＭＣ１を例示しているが、勿論これに限られず、任意のメモリセルＭＣでも同様に成り立つ。

メモリセルＭＣは、第一導電性Ｌ１上に素子選択層７０と、その上に設けられた抵抗変化層７５と、さらにその上に設けられた金属ソース層８０を含む。

素子選択層７０は、メモリセルＭＣに電流を流すか否かを制御する層であり、例えばシリコンダイオードである。また、金属酸窒化物、金属窒化物、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、シリコン、又はそれらの積層体等を用いる。

抵抗変化層７５は、例えば、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物等の金属酸化物やシリコン酸化物を用いる。ゲルマニウムとアンチモンとテルルの合金も用いることができる。

抵抗変化層７５は、所定の電圧が印加されると、金属ソース層８０からイオン化した金属により、内部にフィラメントが形成されて、電気抵抗値が低下する。すなわち、抵抗変化層７５は低抵抗状態となる。また、所定の電圧が印加されると、フィラメントが途切れて、電気抵抗値が増加する。すなわち、抵抗変化層７５は高抵抗状態となる。

例えば、抵抗変化層７５が高抵抗状態を“１”とし、低抵抗状態を“０”とすることで、メモリセルＭＣに例えば２値のデータを記憶することができる。もちろん、高抵抗状態を“０”とし、低抵抗状態を“１”としても構わない。

金属ソース層８０は、例えば金、銀、パラジウム、イリジウム、白金、タングステン、ハフニウム、ジルコニウム、チタン、ニッケル、コバルト、アルミニウム、クロム、銅等を用いることが可能である。

次に、本実施形態の平面図について図４を用いて説明する。なお、説明の便宜上、第一導電線（第一配線層）Ｌ１をワード線とし、第一導電線Ｌ１の延伸方向（Ｘ方向）をロウ方向とする。同様に、第二導電線（第二配線層）Ｌ２をビット線とし、第二導電線Ｌ２の延伸方向（Ｙ方向）をカラム方向とする。なお、勿論であるが、第一導電線Ｌ１をビット線、第二導電線Ｌ２をワード線としてもよい。

図４は、第二導電線Ｌ２を形成した後、第二導電線Ｌ２間に層間絶縁膜１５０ｃを形成し化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いて平坦化した状態の平面図である。なお、層間絶縁膜１５０ｃ下方の第一導電線材料１６０は破線で図示している。ここで、第一導電線材料１６０は、第一導電線Ｌ１を形成する材料である。なお、第二導電線Ｌ２を形成する材料を第二導電線材料２２０と呼ぶ。

第一導電線Ｌ１は、第二導電線Ｌ２と交差するように設けられる。交差する箇所には、メモリセルＭＣが形成される。この第一導電線Ｌ１と第二導電線Ｌ２が交差する領域をメモリセル領域Ｒｍと呼ぶ。

それに対して、メモリセルが形成されず、第一導電線Ｌ１及び第二導電線Ｌ２の上層配線又は下層配線への接続部（図示せず）が形成される領域を導電線引出領域Ｒｐと呼ぶ。

なお、接続部の形成方法は一般的な方法で構わない。また、第一導電線Ｌ１及び第二導電線Ｌ２は、接続部を形成するのに必要なパターンを形成してよい。

図４は、第二導電線Ｌ２が四本毎にメモリセル領域Ｒｍの左右に引き出し方向を変えた例を示している。

図４に示すように、導電線引出領域Ｒｐには、パターン３００が配置される。パターン３００は、メモリセルＭＣに接続されていない第一導電線材料１６０、又はメモリセルＭＣに接続されていない第二導電線材料２２０の少なくとも何れか一方が形成される領域を指す。なお、後述するように、第一導電線Ｌ１上にパターン３００を形成してもよいし、第二導電線Ｌ２下にパターン３００を形成することも可能である。

パターン３００は、ＣＭＰによる平坦化が容易になるように配置される。サイズは、例えば10nm〜数umであっても構わないし、配置も任意で構わない。形状も四角形上に限られず、任意の図形で構わない。パターン３００の配置は、被覆率がＣＭＰによる平坦化が、ディッシング等を起こすことなく容易に行える任意の配置が可能である。

なお、パターン３００に係る第二導電線材料２２０は第二導電線Ｌ２と短絡をしないように配置する。具体的には、図４に示すようにパターン３００と第二導電線Ｌ２が重なって形成される場合は、該第二導電線Ｌ２から所定の距離を置いて、パターン３００に係る第二導電線材料２２０は設けられる。

同様に、パターン３００に係る第一導電線材料１６０は第一導電線Ｌ１と短絡をしないように配置する。パターン３００と第一導電線Ｌ１が重なって形成される場合は、該第一導電線Ｌ１から所定の距離を置いて、パターン３００に係る第一導電線材料１６０は設けられる。

以下、パターン３００を、図５の断面図を用いて説明する。図５（ａ）は、図４のＡ−Ａ’線に沿った断面図である。図５（ｂ）は、図４のＢ−Ｂ’線に沿った断面図である。図５（ｃ）は、図４のＣ−Ｃ’線に沿った断面図である。

図５（ａ）は、第二導電線とパターン３００が重なって形成されている領域、及びメモリセルのカラム方向断面をロウ方向から見た図である。

図５（ａ）のメモリセル領域Ｒｍにおいて、層間絶縁膜１５０ａ上に第一導電線Ｌ１、すなわち第一導電線材料１６０が所定の間隔で形成されている。第一導電線Ｌ１の上方には、シリコン層１７０が形成される。

シリコン層１７０上方には、シリコン酸化物層１８０が形成される。シリコン酸化物層１８０上方には、銀層１９０が形成される。

ここで、シリコン層１７０は素子選択層７０の一例である。シリコン酸化物層１８０は抵抗変化層７５の一例である。銀層１９０は、金属ソース層８０の一例である。

銀層１９０上方には、バリアメタル層２００が形成される。バリアメタル層２００は、例えば、銀層１９０が凝縮したり、銀層１９０の銀が拡散したり、銀層１９０酸化されて特性が変化したりすることを抑制する。

バリアメタル層２００上にはＣＭＰストッパー電極層２１０が形成される。ＣＭＰストッパー電極層２１０は、ＣＭＰによる平坦化を容易にする。ＣＭＰストッパー電極層２１０は、例えばタングステンを用いる。

例えば、シリコン酸化膜をＣＭＰにより除去する場合、ＣＭＰストッパー電極層が露出した時点で、回転速度の変化、摩擦力の変化、回転に要する変化等が変化する。これらの変化を検出することで、ＣＭＰによる平坦化を容易に制御することが可能となる。

ＣＭＰストッパー電極層２１０上には、第二導電線材料２２０が形成され、第二導電線Ｌ２が形成される。また、ＣＭＰストッパー電極層２１０は第二導電線Ｌ２と電気的に接続した電極としても機能する。

図５（ａ）の導電線引出領域Ｒｐには、パターン３００が形成される。パターン３００において、層間絶縁膜１５０ａ上には、順に第一導電線材料１６０、シリコン層１７０、シリコン酸化物層１８０、ＣＭＰストッパー電極層２１０が形成される。ＣＭＰストッパー電極層２１０上には、第二導電線材料２２０、すなわち第二導電線Ｌ２が形成される。

言い換えれば、パターン３００には、銀層１９０とバリアメタル層２００が形成されない。

図５（ａ）に示す導電線引出領域Ｒｐのパターン３００以外の領域には、層間絶縁膜１５０ｂが形成される。層間絶縁膜１５０ｂ上に、第二導電線材料２２０が形成される。なお、必要に応じて上層配線及び下層配線への接続部が設けられても良い。

図５（ｂ）は、図５（ａ）におけるパターン３００のロウ方向断面をカラム方向から見たものである。したがって、層間膜構造は図５（ａ）のパターン３００と同様である。

図５（ｂ）のパターン３００において、シリコン層１７０、シリコン酸化物層１８０、ＣＭＰストッパー電極層２１０、第二導電線材料２２０が所定の間隔で分離されている。第二導電線材料２２０は、第二導電線Ｌ２を形成する。また、分離された間の領域には層間絶縁膜１５０ｂが形成される。

図５（ｃ）は、第一導電線Ｌ１及び第二導電線Ｌ２と重ならない領域に形成されたパターン３００のロウ方向断面をカラム方向から見た図である。

図５（ｃ）に係るパターン３００の膜構造は、図５（ａ）及び図５（ｂ）に係るパターン３００と同様である。なお、図５（ｃ）では、第一導電線材料のロウ方向の幅が第二導電線材料のロウ方向の幅より長く図示しているが、短くても構わない。

以下、製造方法について、図６〜図１５を用いて説明する。図６〜図１５において、特に断らない限り、それぞれの図（ａ）、図（ｂ）、図（ｃ）は図４におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った模式的な断面図である。

まず、基板１００（図示せず）上にトランジスタ等の回路素子（図示せず）を形成する。続いて、基板１００上に層間絶縁膜１５０ａを形成する。層間絶縁膜１５０ａは、例えばシリコン酸化膜である。

図６に示すように、層間絶縁膜１５０ａ上に、第一導電線材料１６０を形成する。第一導電線材料１６０は、例えばバリアメタル膜と金属膜を含む。バリアメタル膜は、チタン、タンタル、窒化チタン、窒化タンタル又はそれらの積層体を用いる。金属膜は、銅、アルミニウム、タングステン等を用いる。成膜方法は、例えば、スパッタ法やＣＶＤ（Chemical Vapor Deposition）法を用いて成膜する。

続いて、図７に示すように、第一導電線材料１６０上に、シリコン層１７０を形成する。シリコン層１７０上に、シリコン酸化物層１８０を形成する。シリコン層１７０は、シリコンを用いた膜である。シリコン酸化物層１８０は、シリコン酸化物を用いた膜である。シリコン層１７０やシリコン酸化物層１８０の成膜方法は、例えば、ＣＶＤ法を用いる。

続いて、図８に示すように、シリコン酸化物層１８０上に、順に銀層１９０、バリアメタル層２００を形成する。銀層１９０は、銀を用いる。バリアメタル層２００は、例えばチタン、タンタル、窒化チタン、窒化タンタル又はそれらの積層体を用いる。

続いて、図９に示すように、次に、導電線引出領域Ｒｐにおけるバリアメタル層２００と銀層１９０を除去する。メモリセル領域Ｒｍのバリアメタル層２００上に、リソグラフィー法などにより所望のマスクパターンを形成する。そして、このマスクパターンをマスクとして、ＲＩＥ（Reactive Ion Etching）法等により、バリアメタル層２００と銀層１９０をエッチング加工により除去する。

上記のエッチング加工により、メモリセル領域Ｒｍと導電線引出領域Ｒｐに段差が生じる。バリアメタル層２００と銀層１９０は、例えば、それぞれ５〜１０ｎｍである。よって、段差は、例えば１０〜２０ｎｍである。

続いて、図１０に示すように、ＣＭＰストッパー電極層２１０形成する。ＣＭＰストッパー電極層２１０は、例えばバリアメタル膜と金属膜を用いる。バリアメタル膜は、例えばチタン、タンタル、窒化チタン、窒化タンタル又はそれらの積層体を用いる。金属膜は、アルミニウム、銅、タングステン等を用いる。なお、バリアメタル膜は無くてもよい。

続いて、図１１に示すように、エッチング加工を行う。ＣＭＰストッパー電極層２１０上に、所望のマスク材を成膜し、マスク材上に所望のマスクパターンを形成する。このマスクパターンをマスクとして、ＲＩＥにより、ＣＭＰストッパー電極層２１０、バリアメタル層２００、銀層１９０、シリコン酸化物層１８０、シリコン層１７０、第一導電線材料１６０をエッチング加工する。その後、マスクパターン及びマスク材を除去する。このエッチング加工により、第一導電線材料１６０は、カラム方向に分離され、第一導電線Ｌ１が形成される。また、パターン３００に係る第一導電線材料１６０も分離される。

続いて、図１２に示すように、層間絶縁膜１５０ｂを成膜し、ＣＭＰストッパー電極層２１０をストッパーとしたＣＭＰにより平坦化を行う。ＣＭＰによる平坦化により、ＣＭＰストッパー電極層２１０及び層間絶縁膜１５０ｂが平坦化される。なお、層間絶縁膜１５０ｂは、例えばシリコン酸化物を用いる。

なお、銀層１９０とバリアメタル層２００をエッチング除去した際に形成されたメモリセル領域Ｒｍと導電線引出領域Ｒｐの段差はそのまま残ってもよい。また、パターン３００の上方に層間絶縁膜１５０ｂが残っても構わない。

続いて、図１３に示すように、平坦化した層間絶縁膜１５０ｂ及びＣＭＰストッパー電極層２１０上に、第二導電線材料２２０を形成する。第二導電線材料２２０は、例えばバリアメタル膜と金属膜を含む。バリアメタル膜は、チタン、タンタル、窒化チタン、窒化タンタル又はそれらの積層体を用いる。金属膜は、銅、アルミニウム、タングステン等を用いる。成膜方法は、例えば、スパッタ法やＣＶＤ法を用いて成膜する。第二導電線材料の膜厚は典型的には、５０〜１５０ｎｍである。

続いて、図１４に示すように、エッチングにより、第二導電線Ｌ２を形成する。第二導電線材料２２０上に、所望のマスク材を成膜し、そのマスク材上に所望のマスクパターンを形成する。このマスクパターンをマスクとして、ＲＩＥ等により、第二導電線材料２２０、ＣＭＰストッパー電極層２１０、バリアメタル層２００、銀層１９０、シリコン酸化物層１８０、シリコン層１７０をエッチング加工する。その後、マスクパターン及びマスク材を除去する。このエッチング加工により、第二導電線材料２２０は、ロウ方向に分離され、第二導電線Ｌ２が形成される。

また、メモリセル領域Ｒｍにおいては、ＣＭＰストッパー電極層２１０、バリアメタル層２００、銀層１９０、シリコン酸化物層１８０、シリコン層１７０は、ロウ方向及びカラム方向に分離され、メモリセルＭＣが形成される。

続いて、図１５に示すように、層間絶縁膜１５０ｃを成膜し、ＣＭＰにより第二導電線材料２２０及び層間絶縁膜１５０ｃの平坦化を行う。層間絶縁膜１５０ｃは、例えばシリコン酸化物を用いる。

なお、図１５に示すように、メモリセル領域Ｒｍ及び導電線引出領域Ｒｐにおとの段差に対して平坦化が可能である。これは、第二導電線材料２２０の膜厚が段差より十分に厚く、ＣＭＰによる平坦化処理を十分に行うことができるためである。

以降は標準的な記憶装置の製造方法によれば、本実施形態の記憶装置が製造される。

次に、本実施形態の効果について説明する。

図４及び図５において、導電線引出領域Ｒｐ、すなわちメモリセル領域Ｒｍに隣接した領域にパターン３００が形成される。

パターン３００が形成されることで、図１１から図１２における層間絶縁膜１５０ｂ形成後のＣＭＰによる平坦化を容易に行うことができる。

仮に、パターン３００がない場合、導電線引出領域Ｒｐには、ＣＭＰ処理のエッチングに対して耐性のあるＣＭＰストッパー電極層２１０が広い領域にわたり存在しないことになる。

ＣＭＰ処理に対するエッチング耐性があるストッパー膜が広い領域で存在しない場合、ＣＭＰ処理においてが過研磨（オーバーポリッシング）発生しやすい。すなわち、ストッパー膜の無い領域においてＣＭＰ処理によるエッチングが過剰になされ、平坦化が十分にできない可能性がある。

そこで、本実施形態のように導電線引出領域Ｒｐにパターン３００を配置することで、容易にＣＭＰによる平坦化が可能である。

また、上述のパターン３００により、ＣＭＰを容易にするには、パターン３００が所定の間隔で配置されるほうが望ましい。そして上述のＣＭＰ処理の過研磨を防ぎ、また容易に製造するためには、第一導電線Ｌ１や第二導電線Ｌ２の有無に関わらず、パターン３００を配置できるほうが望ましい。

しかし、仮に、パターン３００と第二導電線Ｌ２が重なる領域で、パターン３００をメモリセルＭＣと同じ膜構造として形成すると、第二導電線Ｌ２間でリーク電流を起こしやすい問題が生じる。

すなわち、仮に、パターン３００に銀層１９０が存在すると、第二導電線Ｌ２間でリーク電流が生じやすくなり、記憶装置の誤動作につながる。

上記のリーク電流は、幾つかの原因で起こる。以下、３つの原因を説明する。

一つ目のリーク電流の原因として、図１４（ｂ）で説明した第二導電線Ｌ２のエッチング加工時の副生成物の付着があげられる。すなわち、銀層をエッチング加工した際に、導電性の副生成物が、パターン３００上方のシリコン層１７０やシリコン酸化物層１８０の側壁に付着する。

導電性の副生成物が付着すると、パターン３００の上方の第二導電線Ｌ２から副生成物を介して、第一導電線材料１６０へ電流が流れ、さらに、副生成物を介して、別の第二導電線Ｌ２へとリーク電流が流れる。

また、二つ目のリーク電流の原因を説明する。

そもそも銀層中の銀は、シリコン酸化物層に拡散し、フィラメントを形成することで、シリコン酸化物層の抵抗値を変化させる。すなわち、銀層中の銀は電圧印加により拡散しやすい。

ここで、メモリセルＭＣに印加される電圧は、記憶装置が動作するために、銀層中の銀が異常拡散しないような電圧で制御されて動作される。しかし、パターン３００に係る銀層中の銀が拡散するかどうか考慮せずに電圧動作を決めるのが通常である。

さらに、第二導電線Ｌ２はその第二導電線Ｌ２に接続されているどのメモリセルＭＣにアクセスするときにも電圧が印加される。すなわち、メモリセルＭＣよりも電圧印加の回数が多い可能性がある。電圧印加の回数が多いことで、銀がメモリセルＭＣよりもより拡散をする可能性がある。

よって、パターン３００に係る銀層中の銀が電圧印加等により、パターン３００に係るシリコン酸化物層１８０及びシリコン層１７０に拡散し、電気的な抵抗が低くなる。すると、パターン３００上の第二導電線Ｌ２から、パターン３００に係るシリコン酸化物層１８０、シリコン層１７０、第一導電線材料１６０を介して、別の第二導電線Ｌ２へリーク電流が流れる。

さらに、３つ目のリーク電流の原因について説明する。記憶装置の製造工程では熱負荷がかかる。そして、熱負荷により銀層の銀が拡散する。すなわち、上述の電圧印加によらず、製造工程の熱負荷により、銀が拡散する。ここで、メモリセルＭＣに加えて、パターン３００にも銀層が存在すると、銀層の存在する面積が増える。すなわち、熱負荷による銀の拡散が増え、リーク電流が増える可能性がある。

本実施形態の製造方法によれば、図９に説明したエッチング加工で、第一導電線Ｌ１及び第二導電線Ｌ２のエッチング加工前に銀層１９０を除去している。したがって、銀層１９０のエッチング加工の付着物は、パターン３００に係るシリコン層１７０やシリコン酸化物層１８０の側壁には付着しない。すなわち、第一の原因によるリーク電流は生じない。

さらに、予め、銀層１９０を除去することで、銀が拡散する前に事前に除去をしている。すなわち、第二及び第三の原因によるリーク電流も生じない。

以上に述べたように、本実施形態は、パターン３００を形成し、第二導電線Ｌ２と重なるパターン３００には銀層１９０を備えない。これにより、第二導電線Ｌ２間のリーク電流を増やすことなく、ＣＭＰによる平坦化が容易となる。

次に、本実施形態のパターン３００が第一導電線Ｌ１と重なって形成される例を図１６を用いて説明する。

図１６は、図４と同様に第二導電線Ｌ２を形成した後、第二導電線Ｌ２間に層間絶縁膜１５０ｃを形成しＣＭＰにより平坦化した状態の平面図である。なお、導電線引出領域Ｒｐにおいては、第一導電線材料１６０は破線で図示している。

図４は、第二導電線Ｌ２の延伸方向の導電線引出領域Ｒｐを示した平面図なのに対し、図１６は第一導電線Ｌ１の延伸方向の導電線引出領域Ｒｐを示した平面図である。よって、図１６は図面の左右がロウ方向で、上下方向がカラム方向である。

図１６においても、図４と同様に、第一導電線Ｌ１が四本毎にメモリセル領域Ｒｍの左右に引き出し方向を変えた例を示している。また、図４と同様に、導電線引出領域Ｒｐには、パターン３００が配置される。

パターン３００を、図１７の断面図を用いて説明する。図１７（ａ）は、図１６のＡ−Ａ’線に沿った断面図である。図１７（ｂ）は、図１６のＢ−Ｂ’線に沿った断面図である。図１７（ｃ）は、図１６のＣ−Ｃ’線に沿った断面図である。

具体的には、図１７（ａ）は、パターン３００と第一導電線Ｌ１が重なって形成されている領域のロウ方向断面をカラム方向から見た図である。図１７（ｂ）は、パターン３００と第一導電線Ｌ１のカラム方向断面をロウ方向から見たものである。図１７（ｃ）は、第一導電線Ｌ１及び第二導電線Ｌ２と重ならない領域に形成されたパターン３００のカラム方向断面をロウ方向から見た図である。

この場合も図６〜図１５に説明した製造方法により同様に製造することができる。また、第一導電線Ｌ１とパターン３００が重なる領域に銀層１９０を備えないことで、第一導電線Ｌ１間のリーク電流を抑制しつつ、ＣＭＰによる平坦化が容易となる。

続いて、本実施形態の変形例等について説明する。

上記の説明では、第一導電線Ｌ１及び第二導電線Ｌ２間に形成されるパターン３００の例で説明したが、これには限定されない。任意の導電線Ｌ間に適用しうる。

また、素子選択層７０としてシリコン層１７０を用い、抵抗変化層としてシリコン酸化物層１８０を用い、金属ソース層８０として、銀層１９０を用いる例を説明したが、これには限定されない。

素子選択層７０は、金属酸窒化物、金属窒化物、シリコン酸化物、シリコン窒化物、シリコン酸窒化物又はそれらの積層体等を用いても構わない。

抵抗変化層７５は、金属酸化物、シリコン酸化物、又はこれらの積層体を用いても構わない。ゲルマニウムとアンチモンとテルルの合金等を用いても構わない。

金属ソース層８０は、銀のほかに、例えば金、パラジウム、イリジウム、白金、タングステン、ハフニウム、ジルコニウム、チタン、ニッケル、コバルト、アルミニウム、クロム、銅等を用いても構わない。

別の変形例を説明する。図９のエッチング加工により、金属ソース層８０である銀層１９０とバリアメタル層２００の両方を除去する例を説明したが、これには限定されない。すなわち、金属ソース層８０の成膜後にエッチング加工により除去をしても構わない。ただし、金属ソース層８０が安定していることが必要である。なお、この場合は、バリアメタル層２００の成膜を省略することもできる。

さらに、別の変形例を説明する。図９のエッチング加工により、メモリセル領域Ｒｍ以外の領域の銀層１９０とバリアメタル層２００を除去する例を説明したが、これには限定されない。すなわち、第一導電線Ｌ１及び第二導電線Ｌ２と重なる領域のパターン３００が銀層１９０及びバリアメタル層２００を備えなければよい。すなわち、図５（ｃ）に示したパターン３００は銀層１９０及びバリアメタル層２００を備えても構わない。

（第２の実施形態）
第２の実施形態を、図１８〜図２０を用いて説明する。図１８〜図２０において、特に断らない限り、それぞれの図（ａ）、図（ｂ）、図（ｃ）は図４におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った模式的な断面図である。

図１８に示すように、第1の実施形態の図８までと同様にバリアメタル層２００を形成し、その上に金属層２０５を形成する。金属層２０５は、例えばタングステン、銅、アルミニウム等を用い、電極としても機能する。

続いて、図１９に示すように、導電線引出領域Ｒｐにおける金属層２０５とバリアメタル層２００と銀層１９０は除去し、ＣＭＰストッパー電極層２１０を形成する。除去は、メモリセル領域Ｒｍの金属層２０５上に、所望のマスクパターンを形成し、マスクパターンをマスクとして、ＲＩＥ等により、金属層２０５、バリアメタル層２００、銀層１９０をエッチング加工することで行う。

以降のプロセスは第１の実施形態と同様に行えばよく、第１の実施形態の図１５相当の図を図２０に示す。

第一の実施形態と異なるのは、メモリセル領域Ｒｍにおいてバリアメタル層２００上に金属層２０５が形成される点である。

このように、バリアメタル層２００上に金属層２０５を備えることで、バリアメタル層の役割を強化し、銀層１９０が凝縮したり、銀層１９０の銀が拡散したり、銀層１９０酸化されて特性が変化したりすることを防ぐことが可能となる。

（第３の実施形態）
第３の実施形態を、図２１〜図２４を用いて説明する。図２１〜図２４において、特に断らない限り、それぞれの図（ａ）、図（ｂ）、図（ｃ）は図４におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った模式的な断面図である。

本実施形態においては、図２１に示すように、先にエッチング加工を行う。

これは、第1の実施形態の図８までと同様にバリアメタル層２００を形成し、バリアメタル層２００形成し、その上にＣＭＰストッパー電極層２１０を形成する。次に、ＣＭＰストッパー電極層２１０上に、マスク材を成膜し、マスク材状に所望のマスクパターンを形成する。このマスクパターンをマスクとして、例えばＲＩＥによるエッチング加工により、図２１に示すようにエッチング加工する。

続いて、図２２に示すように、層間絶縁膜１５０ｂを成膜し、ＣＭＰにより平坦化を行う。

続いて、図２３に示すように、導電線引出領域のＣＭＰストッパー電極層２１０、バリアメタル層２００、銀層１９０を除去する。メモリセル領域Ｒｍ上に、リソグラフィー法などにより所望のマスクパターンを形成し、このマスクパターンをマスクとして、ＲＩＥによりエッチング加工を行う。

続いて、図２４に示すように、第二導電線材料２２０を形成する。以下は、第一の実施形態の図１４と同様の製造方法によればよいため、説明を省略する。

本実施形態では、図２２に示す層間絶縁膜１５０ｂのＣＭＰによる平坦化時点で、メモリセル領域Ｒｍと導電線引出領域Ｒｐとの間の段差が小さい。したがって、層間絶縁膜１５０ｂの平坦化をより容易に行える利点がある。

なお、図２３におけるエッチング加工により、層間絶縁膜１５０ｂも同様にエッチング加工される例を示したが、図２３（ａ）におけるＣＭＰストッパー電極層２１０、バリアメタル層２００、銀層１９０が除去できればよい。すなわち、層間絶縁膜１５０ｂと選択比が取れる条件を選択し、導電線引出領域Ｒｐにおけるバリアメタル層２００と銀層１９０を除去しても構わない。

（第４の実施形態）
第４の実施形態を、図２５〜図２７を用いて説明する。図２５〜図２７において、特に断らない限り、それぞれの図（ａ）、図（ｂ）、図（ｃ）は図４におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った模式的な断面図である。

図２５に示すように、第一の実施形態の図７までと同様にシリコン酸化物層１８０を形成し、導電線引出領域Ｒｐに犠牲層１８５を形成する。

犠牲層１８５の形成方法は、例えば、シリコン酸化物層１８０上に犠牲層１８５を形成し、その上に所望のマスクパターンを形成する。そのマスクパターンをマスクとして、ＲＩＥにより犠牲層１８５をエッチング加工することで行う。

犠牲層１８５としては、例えばレジスト材料やシリコン窒化膜等を用いる。

続いて、図２６に示すように、シリコン酸化物層１８０及び犠牲層１８５上に、銀層１９０及びバリアメタル層２００を形成する。

犠牲層１８５の側壁には銀層１９０及びバリアメタル層２００ができるだけ形成されないほうが望ましい。例えば、銀層１９０及びバリアメタル層２００をスパッタ法により成膜することで、実現できる。

続いて、図２７に示すように、犠牲層１８５を除去する。犠牲層１８５が除去されると、犠牲層１８５上に成膜された銀層１９０及びバリアメタル層２００も除去される（いわゆるリフトオフ）。

以降の製造方法は、第１の実施形態の図１０以降と同様の方法によれば良いため、説明を省略する。

犠牲層１８５の除去は、以下の方法による。例えば、犠牲層１８５にレジスト材料を用いた場合は、硫酸加水やアッシング法により選択的に除去が可能である。犠牲層１８５にシリコン窒化膜を用いた場合は、過熱したリン酸により選択的に除去が可能である。

なお、抵抗変化層７５としてシリコン酸化物層１８０以外の材料を用いている場合は、犠牲層１８５にシリコン酸化膜を用いることも可能である。犠牲層１８５にシリコン酸化膜を用いた場合は、フッ酸を用いることで、犠牲層１８５の選択的な除去が可能である。

本実施形態においても、第一の実施形態と同様の効果を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とのその均等の範囲に含まれる。

５…記憶装置
１０…メモリセルアレイ
１５…ロウデコーダ
２０…カラムデコーダ
２５…コマンド・インターフェース回路
３０…データ入出力バッファ
３５…ステートマシン
４０…アドレスバッファ
４５…パルスジェネレータ
５０…コントローラ
７０…素子選択層
７５…抵抗変化層
８０…金属ソース層
１００…基板
１５０ａ…層間絶縁膜
１５０ｂ…層間絶縁膜
１５０ｃ…層間絶縁膜
１６０…第一導電線材料
１７０…シリコン層
１８０…シリコン酸化物層
１８５…犠牲層
１９０…銀層
２００…バリアメタル層
２０５…金属層
２１０…ＣＭＰストッパー電極層
２２０…第二導電線材料

Claims (9)

1. 基板と、
   前記基板の上に形成された第一方向に延伸する第一配線を含む第一配線層と、
   前記第一配線層の上方に前記第一方向と交差する第二方向に延伸して形成された第二配線を含む第二配線層と、
   前記第一配線と前記第二配線の間に形成されたメモリセルと
   を有する記憶装置であって、
   前記メモリセルは、前記第一配線層と前記第二配線層の間に形成された素子選択層と、前記素子選択層と前記第二配線層の間に形成された抵抗変化層と、前記抵抗変化層の上に設けられた金属ソース層と、前記第二配線層の下方であって、前記金属ソース層の上に設けられた電極層と、を有し、
   前記記憶装置は、前記第一配線層と前記第二配線層との間であって前記メモリセルが設けられた領域とは他の少なくとも一部の領域に、前記素子選択層と、前記素子選択層の上に設けられた前記抵抗変化層と、前記抵抗変化層の直上に設けられた前記電極層と、を有する、
   記憶装置。
2. 前記メモリセルは、前記電極層と前記金属ソース層との間にバリアメタル層を有する、
   請求項１記載の記憶装置。
3. 前記第一配線層と前記第二配線層との間であって前記メモリセルが設けられた領域とは他の領域の、前記抵抗変化層と前記電極層との間に、前記バリアメタル層をさらに有する、
   請求項２記載の記憶装置。
4. 前記電極層は、化学的機械的研磨処理のストッパー膜として使用される、
   請求項１〜３何れか一項記載の記憶装置。
5. メモリセルと平坦化補助構造を有する記憶装置の製造方法であって、
   基板上方に第一方向に延伸する第一配線を含む第一配線層を形成し、
   前記第一配線層の上方に、素子選択層を形成し、
   前記素子選択層の上方に抵抗変化層を形成し、
   前記抵抗変化層の上方に、金属ソース層を形成し、
   前記第一配線層の上方に電極層を形成し、
   前記素子選択層、前記抵抗変化層、前記電極層を、前記第一配線の上方と他の領域とで分離し、
   前記第一配線層の上方に前記第一方向と交差する方向に延伸する第二配線を含む第二配線層を形成する、
   記憶装置の製造方法であって、
   さらに、前記金属ソース層を形成後に、前記第二配線層を形成する前に、前記金属ソース層の一部を除去する、
   記憶装置の製造方法。
6. 前記金属ソース層の除去は、前記電極層を形成する前に除去する、
   請求項５記載の記憶装置の製造方法。
7. 前記金属ソース層の除去は、前記電極層を形成後に、前記電極層と共に前記金属ソース層を除去し、
   前記金属ソース層の除去後に、前記第一配線層の上方に第二の電極層を形成する工程をさらに備える
   請求項５記載の記憶装置の製造方法。
8. 前記抵抗変化層を形成後であって前記金属ソース層を形成前に前記第一配線層の一部の上方に犠牲膜を形成し、
   前記金属ソース層の除去は、前記犠牲膜をエッチング除去することにより行う
   請求項５記載の記憶装置の製造方法。
9. 前記金属ソース層の形成後であって、前記電極層の形成前に、バリアメタル層を形成し、
   前記金属ソース層の除去は、前記金属ソース層の一部に加えて、前記バリアメタル層の一部も除去する請求項５〜８何れか一項記載の記憶装置の製造方法。

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