JP6971898B2 - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JP6971898B2
JP6971898B2 JP2018055415A JP2018055415A JP6971898B2 JP 6971898 B2 JP6971898 B2 JP 6971898B2 JP 2018055415 A JP2018055415 A JP 2018055415A JP 2018055415 A JP2018055415 A JP 2018055415A JP 6971898 B2 JP6971898 B2 JP 6971898B2
Authority
JP
Japan
Prior art keywords
conductive layer
bit line
layer
storage device
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018055415A
Other languages
English (en)
Other versions
JP2019169576A (ja
Inventor
直 井口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018055415A priority Critical patent/JP6971898B2/ja
Priority to US16/137,426 priority patent/US20190296082A1/en
Publication of JP2019169576A publication Critical patent/JP2019169576A/ja
Application granted granted Critical
Publication of JP6971898B2 publication Critical patent/JP6971898B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

実施形態は、記憶装置に関する。
抵抗変化型メモリは、メモリセルの抵抗変化層に電圧を印加することで電流を流し、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
抵抗変化型メモリの集積度を上げるために、メモリセルを立体的に配置した三次元構造のメモリセルアレイが適用される。さらに、抵抗変化型メモリの集積度を上げるために、メモリセルのサイズが縮小された三次元構造のメモリセルアレイの実現が期待される。
米国特許第９２８１３４５号明細書
実施形態の目的は、メモリセルのサイズの縮小が可能な記憶装置を提供することにある。
実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、前記第１の方向に伸長する第２の導電層と、前記第１の方向に交差する第２の方向に伸長し、前記第１の導電層と前記第２の導電層との間に位置する第３の導電層と、前記第２の方向に伸長し、前記第１の導電層と前記第２の導電層との間に位置する第４の導電層と、前記第３の導電層の第１の端部と前記第４の導電層の第１の端部とを接続する第１の接続部と、前記第１の導電層と前記第３の導電層との間に設けられた第１の抵抗変化層と、前記第２の方向に伸長し、前記第４の導電層と前記第１の方向に隣り合い前記第１の導電層と前記第２の導電層との間に位置する第５の導電層と、前記第２の方向に伸長し、前記第５の導電層と前記第１の方向に隣り合い前記第１の導電層と前記第２の導電層との間に位置する第６の導電層と、
前記第５の導電層の第１の端部と前記第６の導電層の第１の端部とを接続する第２の接続部と、前記第１の導電層と前記第５の導電層との間に設けられた第２の抵抗変化層と、
を備える。
第１の実施形態の記憶装置のブロック図。 第１の実施形態の記憶装置のメモリセルアレイの等価回路図。 第１の実施形態の記憶装置のメモリセルアレイの模式断面図。 第１の実施形態の記憶装置のメモリセルアレイの模式上面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の比較形態の記憶装置のメモリセルアレイの模式断面図。 第１の実施形態の効果及び作用の説明図。 第２の実施形態の記憶装置のメモリセルアレイの模式断面図。 第２の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第２の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第２の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第３の実施形態の記憶装置のメモリセルアレイの模式断面図。
以下、図面を参照しつつ実施形態の記憶装置を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
（第１の実施形態）
第１の実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第２の導電層と、第１の方向に交差する第２の方向に伸長し、少なくとも一部が第１の導電層と第２の導電層との間に位置する第３の導電層と、第２の方向に伸長し、少なくとも一部が第１の導電層と第２の導電層との間に位置する第４の導電層と、第３の導電層の第１の端部と第４の導電層の第１の端部とを接続する第１の接続部と、第１の導電層と第３の導電層との間に設けられた第１の抵抗変化層と、を備える。
図１は、第１の実施形態の記憶装置のブロック図である。図２は、第１の実施形態の記憶装置のメモリセルアレイの等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
第１の実施形態の記憶装置１００は、抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲｅＲＡＭ））である。第１の実施形態のメモリセルアレイは、メモリセルが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
図１に示すように、記憶装置１００は、メモリセルアレイ１０１、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、制御回路１０６を備える。
また、図２に示すように、メモリセルアレイ１０１内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
メモリセルアレイ１０１は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のローカルビット線ＬＢＬ（ＬＢＬ１１、ＬＢＬ１２、ＬＢＬ２１、ＬＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ローカルビット線ＬＢＬはｚ方向に伸長する。
各ローカルビット線ＬＢＬはメモリセルアレイ１０１の上部で折り返す構造を有する。以下、メモリセルを有する部分をメモリビット線ＭＢＬ、メモリセルを有さず接続配線として機能している部分を接続ビット線ＣＢＬ、メモリセルアレイ１０１の上部でメモリビット線ＭＢＬと接続ビット線ＣＢＬとを接続する部分を接続部ＣＰと称する。例えば、ローカルビット線ＬＢＬ１１は、図２に示すように、メモリビット線ＭＢＬ１１、接続ビット線ＣＢＬ１１、接続部ＣＰ１１を備える。
ワード線ＷＬとメモリビット線ＭＢＬは垂直に交差する。ワード線ＷＬと接続ビット線ＣＢＬは垂直に交差する。ワード線ＷＬとメモリビット線ＭＢＬの交差部に、メモリセルＭＣが配置される。ワード線ＷＬとメモリビット線ＭＢＬの交差部に、抵抗変化層が存在する。
ワード線ＷＬ１１が第１の導電層、ワード線ＷＬ１２が第２の導電層、メモリビット線ＭＢＬ１１が第３の導電層、接続ビット線ＣＢＬ１１が第４の導電層、メモリビット線ＭＢＬ２１が第５の導電層、接続ビット線ＣＢＬ２１が第６の導電層、接続部ＣＰ１１が第１の接続部、接続部ＣＰ２１が第２の接続部の具体例である。また、ｘ方向が第１の方向、ｙ方向が第３の方向、ｚ方向が第２の方向の具体例である。ｘ方向、ｙ方向、ｚ方向は、それぞれ直交する。
複数のワード線ＷＬは、ローデコーダ回路１０３に電気的に接続される。複数のローカルビット線ＬＢＬは、センスアンプ回路１０４に接続される。複数のローカルビット線ＬＢＬとセンスアンプ回路１０４との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。選択トランジスタＳＴは所望のローカルビット線ＬＢＬを選択する機能を有する。
ローデコーダ回路１０３は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってローカルビット線ＬＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたローカルビット線ＬＢＬに所定の電圧を印加する機能を備える。また、センスアンプ回路１０４は、選択されたワード線ＷＬと選択されたローカルビット線ＬＢＬとの間に流れる電流を検知して増幅する機能を備える。
制御回路１０６は、ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、制御回路１０６などの回路は、電子回路である。例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
図３（ａ）、図３（ｂ）は、第１の実施形態の記憶装置１００のメモリセルアレイ１０１の模式断面図である。図３（ａ）は、メモリセルアレイ１０１のｘｙ断面図である。図３（ｂ）は、メモリセルアレイ１０１のｘｚ断面図である。図３（ａ）は、図３（ｂ）のＢＢ’断面図、図３（ｂ）は図３（ａ）のＡＡ’断面図である。図３（ａ）中の破線で囲まれた領域が、メモリセルの１ユニットセルに相当する。
図４は、第１の実施形態の記憶装置１００のメモリセルアレイ１０１の模式上面図である。図４は、図３（ｂ）を上から見た図である。
メモリセルアレイ１０１は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２（第２の導電層）、ワード線ＷＬ１３、メモリビット線ＭＢＬ１１（第３の導電層）、メモリビット線ＭＢＬ２１（第５の導電層）、メモリビット線ＭＢＬ３１、接続ビット線ＣＢＬ１１（第４の導電層）、接続ビット線ＣＢＬ２１（第６の導電層）、接続ビット線ＣＢＬ３１、接続部ＣＰ１１（第１の接続部）、接続部ＣＰ２１（第２の接続部）、接続部ＣＰ３１を備える。また、メモリセルアレイ１０１は、抵抗変化層１２、側壁絶縁層１６（絶縁層）、層間絶縁層１８、層間絶縁層２０、ストッパ膜２２を備える。また、メモリセルアレイ１０１は、ドレイン電極３０（第１の電極）、半導体層３２、ソース電極３４（第２の電極）、ゲート電極３６、ゲート絶縁膜３８を備える。
以下、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２（第２の導電層）、ワード線ＷＬ１３などの総称として、単にワード線ＷＬと記述する場合がある。また、メモリビット線ＭＢＬ１１（第３の導電層）、メモリビット線ＭＢＬ２１（第５の導電層）、メモリビット線ＭＢＬ３１などの総称として、単にメモリビット線ＭＢＬと記述する場合がある。また、接続ビット線ＣＢＬ１１（第４の導電層）、接続ビット線ＣＢＬ２１（第６の導電層）、接続ビット線ＣＢＬ３１などの総称として、単に接続ビット線ＣＢＬと記述する場合がある。また、接続部ＣＰ１１（第１の接続部）、接続部ＣＰ２１（第２の接続部）、接続部ＣＰ３１などの総称として、単に接続部ＣＰと記述する場合がある。
ワード線ＷＬは、導電層である。ワード線ＷＬは、ｘ方向に伸長する。
ワード線ＷＬは、例えば、金属層である。ワード線ＷＬは、例えば、タングステン（Ｗ）、又は、窒化チタン（ＴｉＮ）である。ワード線ＷＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
メモリビット線ＭＢＬ及び接続ビット線ＣＢＬは、導電層である。メモリビット線ＭＢＬ及び接続ビット線ＣＢＬは、ｚ方向に伸長する。メモリビット線ＭＢＬ及び接続ビット線ＣＢＬは、少なくとも一部が２本のワード線の間に位置する。例えば、メモリビット線ＭＢＬ１１及び接続ビット線ＣＢＬ１１の少なくとも一部は、ワード線ＷＬ１１とワード線ＷＬ１２との間に位置する。
メモリビット線ＭＢＬ及び接続ビット線ＣＢＬは、例えば、金属層である。メモリビット線ＭＢＬ及び接続ビット線ＣＢＬは、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、銅（Ｃｕ）である。メモリビット線ＭＢＬ及び接続ビット線ＣＢＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
接続部ＣＰは、メモリビット線ＭＢＬと接続ビット線ＣＢＬを接続する。接続部ＣＰは、メモリビット線ＭＢＬの第１の端部と接続ビット線ＣＢＬの第１の端部を接続する。接続部ＣＰは、メモリビット線ＭＢＬの第１の端部と接する。接続部ＣＰは、接続ビット線ＣＢＬの第１の端部と接する。接続部ＣＰは、メモリビット線ＭＢＬと接続ビット線ＣＢＬを電気的に接続する。
接続部ＣＰは、例えば、金属層である。接続部ＣＰは、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、銅（Ｃｕ）である。接続部ＣＰは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
なお、図３（ｂ）において、メモリビット線ＭＢＬの上側の端部を第１の端部、下側の端部を第２の端部と称する。また、図３（ｂ）において、接続ビット線ＣＢＬの上側の端部を第１の端部、下側の端部を第２の端部と称する。
メモリビット線ＭＢＬ、接続部ＣＰ、及び、接続ビット線ＣＢＬが１本のローカルビット線ＬＢＬを構成する。例えば、メモリビット線ＭＢＬ１１、接続部ＣＰ１１、接続ビット線ＣＢＬ１１が１本のローカルビット線ＬＢＬ１１（図２参照）を構成する。
ローカルビット線ＬＢＬは、２本のワード線ＷＬの間に、ｘ方向に一定のピッチで設けられる。例えば、メモリビット線ＭＢＬ２１及び接続ビット線ＣＢＬ２１の少なくとも一部は、ワード線ＷＬ１１とワード線ＷＬ１２との間に位置する。メモリビット線ＭＢＬ１１とメモリビット線ＭＢＬ２１との間に、接続ビット線ＣＢＬ１１が設けられる。接続ビット線ＣＢＬ１１と接続ビット線ＣＢＬ２１との間に、メモリビット線ＭＢＬ２１が設けられる。
ワード線ＷＬのｙ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。ローカルビット線ＬＢＬのｘ方向のピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。
抵抗変化層１２は、メモリビット線ＭＢＬを囲んで設けられる。抵抗変化層１２は、ワード線ＷＬとメモリビット線ＭＢＬとの間に設けられる。抵抗変化層１２（第１の抵抗変化層）は、例えば、ワード線ＷＬ１１とメモリビット線ＭＢＬ１１との間に設けられる。抵抗変化層１２（第２の抵抗変化層）は、例えば、ワード線ＷＬ１１とメモリビット線ＭＢＬ２１との間に設けられる。
抵抗変化層１２は、第１の領域１２ａと第２の領域１２ｂとを有する。第１の領域１２ａは、例えば、ワード線ＷＬ１１とメモリビット線ＭＢＬ１１との間に設けられる。第２の領域１２ｂは、ワード線ＷＬ１２とメモリビット線ＭＢＬ１１との間に設けられる。第１の領域１２ａと第２の領域１２ｂは、連続している。
抵抗変化層１２は、抵抗状態の変化によってデータを記憶する機能を備える。また、抵抗変化層１２は、電圧又は電流の印加によってデータの書き換えが可能である。抵抗変化層１２は、電圧又は電流の印加によって高抵抗状態（リセット状態）と抵抗状態（セット状態）との間を遷移する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶する。
抵抗変化層１２は、抵抗状態の変化によってデータを記憶する機能を有する材料であれば、特に、限定されるものではない。抵抗変化層１２は、例えば、金属酸化物である。抵抗変化層１２は、例えば、異なる２種の金属酸化物の積層膜である。
側壁絶縁層１６は、接続ビット線ＣＢＬを囲んで設けられる。側壁絶縁層１６は、接続ビット線ＣＢＬとワード線ＷＬとの間に設けられる。側壁絶縁層１６は、接続ビット線ＣＢＬとメモリビット線ＭＢＬとの間に設けられる。側壁絶縁層１６は、接続ビット線ＣＢＬと抵抗変化層１２との間に設けられる。
側壁絶縁層１６は、酸化物又は酸窒化物である。側壁絶縁層１６は、例えば、酸化シリコンである。
ドレイン電極３０（第１の電極）、半導体層３２、ソース電極３４（第２の電極）、ゲート電極３６、ゲート絶縁膜３８は、ワード線ＷＬ、メモリビット線ＭＢＬ、及び、接続ビット線ＣＢＬの下側に設けられる。ドレイン電極３０（第１の電極）、半導体層３２、ソース電極３４（第２の電極）、ゲート電極３６、ゲート絶縁膜３８は、選択トランジスタＳＴを構成する。
選択トランジスタＳＴは、例えば、ＳＧＴ（Ｓｕｒｒｏｕｄｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）である。
ドレイン電極３０は、例えば、金属である。ドレイン電極３０は、ｙ方向に伸長する。ドレイン電極３０は、グローバルビット線ＧＢＬである。
半導体層３２は、ドレイン電極３０と接続ビット線ＣＢＬの第２の端部との間に設けられる。半導体層３２は、例えば、ドレイン電極３０と接続ビット線ＣＢＬ１１の第２の端部との間に設けられる。半導体層３２は、例えば、多結晶シリコンである。
ソース電極３４は、半導体層３２と接続ビット線ＣＢＬの第２の端部との間に設けられる。ソース電極３４は、接続ビット線ＣＢＬの第２の端部に電気的に接続される。ソース電極３４は、例えば、接続ビット線ＣＢＬ１１の第２の端部に電気的に接続される。
ゲート電極３６は、例えば、金属、金属半導体化合物、又は、半導体である。ゲート電極３６は、例えば、窒化チタン（ＴｉＮ）である。ゲート電極３６は、ｘ方向に伸長する。
ゲート絶縁膜３８は、半導体層３２とゲート電極３６の間に設けられる。ゲート絶縁膜３８は、酸化物又は酸窒化物である。ゲート絶縁膜３８は、例えば、酸化シリコンである。
ドレイン電極３０（第１の電極）、半導体層３２、ソース電極３４（第２の電極）、ゲート電極３６、ゲート絶縁膜３８は、層間絶縁層１８又は層間絶縁層２０の中に設けられる。層間絶縁層１８及び層間絶縁層２０は、例えば、酸化シリコンである。
ストッパ膜２２は、層間絶縁層２０と抵抗変化層１２との間、層間絶縁層２０と側壁絶縁層１６との間に設けられる。ストッパ膜２２は、例えば、窒化物である。ストッパ膜２２は、例えば、窒化シリコン膜である。
次に、第１の実施形態の記憶装置の製造方法について説明する。図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）、図８（ａ）、図８（ｂ）、図９（ａ）、図９（ｂ）、図１０（ａ）、図１０（ｂ）、図１１（ａ）、図１１（ｂ）、図１２（ａ）、図１２（ｂ）は、第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）は、図３（ａ）に対応する部分の断面図である。図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）は、図３（ｂ）に対応する部分の断面図である。
まず、図示しない基板上に、公知のプロセス技術を用いて、選択トランジスタＳＴを形成する。選択トランジスタＳＴは、ドレイン電極３０、半導体層３２、ソース電極３４、ゲート電極３６、ゲート絶縁膜３８を有する。選択トランジスタＳＴは、層間絶縁層１８又は層間絶縁層２０の中に設けられる。
次に、層間絶縁層２０及びソース電極３４の上にストッパ膜２２を形成する。次に、ストッパ膜２２の上に、絶縁膜５０と導電膜５２を交互に積層する（図５（ａ）、図５（ｂ））絶縁膜５０と導電膜５２は、例えば、公知の化学気相成長法（ＣＶＤ法）により堆積する。
次に、絶縁膜５０と導電膜５２をエッチングして、ｘｚ平面に平行な溝を形成する。溝の形成は、例えば、公知のリソグラフィ法と異方性ドライエッチングを用いて行う。絶縁膜５０と導電膜５２をエッチングする際に、ストッパ膜２２でエッチングを止める。導電膜５２はパターニングされてワード線ＷＬとなる。
次に、溝の中を犠牲膜５４で埋め込む（図６（ａ）、図６（ｂ））。犠牲膜５４は、例えば、アモルファスシリコンである。犠牲膜５４は、例えば、公知のＣＶＤ法により堆積する。
次に、犠牲膜５４をエッチングして、開口部５６を形成する（図７（ａ）、図７（ｂ））。犠牲膜５４をエッチングする際に、ストッパ膜２２でエッチングを止める。開口部５６の形成は、例えば、公知のリソグラフィ法と異方性ドライエッチングを用いて行う。
次に、開口部５６の中に抵抗変化層１２を形成する。さらに、導電層を埋め込み、メモリビット線ＭＢＬを形成する（図８（ａ）、図８（ｂ））。抵抗変化層１２の形成、及び、導電層の埋め込みは、例えば、公知のＣＶＤ法により行う。
次に、犠牲膜５４をエッチングして、開口部５８を形成する（図９（ａ）、図９（ｂ））。犠牲膜５４をエッチングする際に、ストッパ膜２２でエッチングを止める。犠牲膜５４のエッチングは、例えば、ウェットエッチングにより行う。
次に、開口部５８の中に絶縁膜６０を堆積する（図１０（ａ）、図１０（ｂ））。絶縁膜６０は、例えば、酸化シリコンである。絶縁膜６０は、例えば、公知のＣＶＤ法により堆積する。
次に、開口部５８の底の絶縁膜６０を除去する（図１１（ａ）、図１１（ｂ））。開口部５８の底に、ソース電極３４が露出する。開口部５８の底の絶縁膜６０の除去は、異方性ドライエッチングを用いて行う。開口部５８の側面には、絶縁膜６０が残り側壁絶縁層１６が形成される。
次に、開口部５８内に導電層を埋め込み、接続ビット線ＣＢＬを形成する（図１２（ａ）、図１２（ｂ））。接続ビット線ＣＢＬは、ソース電極３４と接する。導電層の埋め込みは、例えば、公知のＣＶＤ法により行う。
その後、導電膜の堆積とパターニングにより、接続部ＣＰを形成する。
以上の製造方法により、図３（ａ）、図３（ｂ）、図４に示す第１の実施形態の記憶装置１００のメモリセルアレイ１０１が製造される。
次に、第１の実施形態の記憶装置１００の作用及び効果について説明する。
抵抗変化型メモリの集積度を上げるためには、メモリセルのサイズを縮小することが望まれる。
図１３（ａ）、図１３（ｂ）は、比較形態の記憶装置のメモリセルアレイ９０１の模式断面図である。図１３（ａ）は、メモリセルアレイ９０１のｘｙ断面図である。図１３（ｂ）は、メモリセルアレイ１０１のｘｚ断面図である。図１３（ａ）は、図１３（ｂ）のＤＤ’断面図、図１３（ｂ）は図１３（ａ）のＣＣ’断面図である。図１３（ａ）中の破線で囲まれた領域が、メモリセルの１ユニットセルに相当する。
メモリセルアレイ９０１は、複数のワード線ＷＬ、複数のメモリビット線ＭＢＬを備える。また、メモリセルアレイ９０１は、抵抗変化層１２、絶縁層７０、保護膜７２、層間絶縁層１８、層間絶縁層２０、ストッパ膜２２を備える。また、メモリセルアレイ９０１は、ドレイン電極３０、半導体層３２、ソース電極３４、ゲート電極３６、ゲート絶縁膜３８を備える。
比較形態のメモリセルアレイ９０１は、接続ビット線ＣＢＬ、及び、接続部ＣＰを備えない点で第１の実施形態のメモリセルアレイ１０１と異なる。また、メモリビット線ＭＢＬと抵抗変化層１２との間に、保護膜７２を備える点で第１の実施形態と異なる。
比較形態のメモリセルアレイ９０１では、ローカルビット線ＬＢＬはメモリビット線ＭＢＬのみで構成される。このため、メモリビット線ＭＢＬの第２の端部が選択トランジスタＳＴのソース電極３４に接続される。メモリビット線ＭＢＬとメモリビット線ＭＢＬとの間には、絶縁層７０が設けられる。
メモリセルアレイ９０１を製造する際、メモリビット線ＭＢＬをソース電極３４に接続するために、メモリビット線ＭＢＬの形成前にソース電極３４の上の抵抗変化層１２を除去する必要がある。すなわち、メモリビット線ＭＢＬ形成用の開口部の底の抵抗変化層１２を除去する必要がある。
開口部の底の抵抗変化層１２の除去は、異方性ドライエッチングを用いて行われる。開口部の底の抵抗変化層１２の除去を行う際、開口部の側面の抵抗変化層１２をエッチングから保護するため、保護膜７２が用いられる。保護膜７２は、例えば金属膜である。
開口部の底の径は保護膜７２を設けることで小さくなる。したがって、メモリビット線ＭＢＬとソース電極３４との接続部（図１３（ｂ）の破線で囲まれる領域）の面積が小さくなる。よって、メモリビット線ＭＢＬとソース電極３４との接続不良が生じやすい。
また、開口部の底の径が小さくなると、開口部のアスペクト比が大きくなるため、開口部の底の抵抗変化層１２及び保護膜７２を除去する際のエッチングレートが低下する。したがって、開口部の底の抵抗変化層１２及び保護膜７２のエッチングが困難となる。この観点からもメモリビット線ＭＢＬとソース電極３４との接続不良が生じやすい。
さらに、抵抗変化層１２は、例えば、金属酸化物膜であり、保護膜７２は、例えば、金属膜である。金属酸化物膜や金属膜は、例えば、酸化シリコン膜や窒化シリコン膜等に比較してエッチングが困難である。この観点からもメモリビット線ＭＢＬとソース電極３４との接続不良が生じやすい。
比較形態のメモリセルアレイ９０１では、ローカルビット線ＬＢＬとソース電極３４との接続不良を抑制する要請が大きく、メモリセルのサイズを縮小することが困難である。メモリセルのｘ方向及びｙ方向のいずれの方向を縮小しても、開口部の底の径が小さくなる。
図１４（ａ）、図１４（ｂ）は、第１の実施形態の効果及び作用の説明図である。図１４（ａ）は比較形態のメモリセルアレイ９０１の模式断面図、図１４（ｂ）は第１の実施形態のメモリセルアレイ１０１の模式断面図である。
第１の実施形態のメモリセルアレイ１０１では、比較形態のメモリセルアレイ９０１と異なり、メモリビット線ＭＢＬの第２の端部とソース電極３４とは接続されない。ソース電極３４とローカルビット線ＬＢＬとの電気的な接続は、接続ビット線ＣＢＬの第２の端部とソース電極３４とを接続させることで確保される。接続ビット線ＣＢＬ形成用の開口部５８の底には抵抗変化層１２は存在しない（図１０（ｂ）参照）。
このため、開口部５８の底の絶縁膜６０を除去する際に、保護膜７２を設ける必要が無い。したがって、接続ビット線ＣＢＬとソース電極３４との接続部（図１４（ｂ）の破線で囲まれる領域）の面積が大きくなる。よって、接続ビット線ＣＢＬとソース電極３４との接続不良が生じにくい。
また、比較形態のメモリセルアレイ９０１に比べ、開口部５８のアスペクト比が小さくなるため、開口部５８の底の絶縁膜６０のエッチングレートの低下が抑制される。この観点からも接続ビット線ＣＢＬとソース電極３４との接続不良が生じにくい。
さらに、絶縁膜６０は、例えば、エッチングの容易な酸化シリコン膜である。この観点からも接続ビット線ＣＢＬとソース電極３４との接続不良が生じにくい。
第１の実施形態のメモリセルアレイ１０１では、比較形態のメモリセルアレイ９０１に比べ、ローカルビット線ＬＢＬとソース電極３４との接続不良は生じにくくなる。したがって、メモリセルのサイズを縮小することが容易となる。メモリセルのｘ方向及びｙ方向のいずれの方向も縮小が可能である。
以上、第１の実施形態の記憶装置１００では、ローカルビット線ＬＢＬを、メモリビット線ＭＢＬ、接続ビット線ＣＢＬ、及び、接続部ＣＰで構成する。そして、ローカルビット線ＬＢＬと選択トランジスタＳＴのソース電極３４との接続は、接続ビット線ＣＢＬとソース電極３４とを接続することで確保される。したがって、第１の実施形態の記憶装置１００によれば、メモリセルのサイズの縮小が可能な記憶装置を提供できる。
（第２の実施形態）
第２の実施形態の記憶装置は、抵抗変化層は、第２の導電層と第３の導電層との間に設けられ、抵抗変化層は、第１の導電層と第３の導電層との間に位置する第１の領域と、第２の導電層と第３の導電層との間に位置し、第１の領域と分離された第２の領域を有する点で第１の実施形態と異なっている。また、第４の導電層の第１の方向の幅が、第３の導電層の第１の方向の幅よりも広い点で第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
図１５（ａ）、図１５（ｂ）は、第２の実施形態の記憶装置のメモリセルアレイ２０１の模式断面図である。図１５（ａ）は、メモリセルアレイ２０１のｘｙ断面図である。図１５（ｂ）は、メモリセルアレイ２０１のｘｚ断面図である。図１５（ａ）は、図１５（ｂ）のＦＦ’断面図、図１５（ｂ）は図１５（ａ）のＥＥ’断面図である。図１５（ａ）中の破線で囲まれた領域が、メモリセルの１ユニットセルに相当する。
メモリセルアレイ２０１は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２（第２の導電層）、ワード線ＷＬ１３、メモリビット線ＭＢＬ１１（第３の導電層）、メモリビット線ＭＢＬ２１（第５の導電層）、メモリビット線ＭＢＬ３１、接続ビット線ＣＢＬ１１（第４の導電層）、接続ビット線ＣＢＬ２１（第６の導電層）、接続ビット線ＣＢＬ３１、接続部ＣＰ１１（第１の接続部）、接続部ＣＰ２１（第２の接続部）、接続部ＣＰ３１を備える。また、メモリセルアレイ２０１は、抵抗変化層１２、側壁絶縁層１６、層間絶縁層１８、層間絶縁層２０、ストッパ膜２２を備える。また、メモリセルアレイ２０１は、ドレイン電極３０（第１の電極）、半導体層３２、ソース電極３４（第２の電極）、ゲート電極３６、ゲート絶縁膜３８を備える。
抵抗変化層１２は、第１の領域１２ａと第２の領域１２ｂとを有する。第１の領域１２ａは、例えば、ワード線ＷＬ１１とメモリビット線ＭＢＬ１１との間に設けられる。第２の領域１２ｂは、ワード線ＷＬ１２とメモリビット線ＭＢＬ１１との間に設けられる。第１の領域１２ａと第２の領域１２ｂは、分離している。メモリビット線ＭＢＬと側壁絶縁層１６とは接している。
また、接続ビット線ＣＢＬのｘ方向の幅が、メモリビット線ＭＢＬのｘ方向の幅よりも広い。例えば、接続ビット線ＣＢＬ１１のｘ方向の幅（図１５（ａ）中のｗ１）は、メモリビット線ＭＢＬ１１のｘ方向の幅（図１５（ａ）中のｗ２）よりも広い。
次に、第２の実施形態の記憶装置の製造方法について説明する。図１６（ａ）、図１６（ｂ）、図１７（ａ）、図１７（ｂ）、図１８（ａ）、図１８（ｂ）は、第２の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。図１６（ａ）、図１７（ａ）、図１８（ａ）は、図１５（ａ）に対応する部分の断面図である。図１６（ｂ）、図１７（ｂ）、図１８（ｂ）は、図１５（ｂ）に対応する部分の断面図である。
犠牲膜５４をエッチングして、開口部５８を形成するまでは、第１の実施形態の製造方法と同様である（図１６（ａ）、図１６（ｂ））。
次に、開口部５８の中の抵抗変化層１２を等方的に除去する（図１７（ａ）、図１７（ｂ））。メモリビット線ＭＢＬの周りの抵抗変化層１２の一部が除去され、分離した第１の領域１２ａと第２の領域１２ｂが形成される。抵抗変化層１２の除去は、例えば、ウェットエッチング又は等方性のドライエッチングにより行う。
次に、開口部５８の中に絶縁膜６０を堆積する（図１８（ａ）、図１８（ｂ））。絶縁膜６０は、例えば、酸化シリコンである。絶縁膜６０は、例えば、公知のＣＶＤ法により堆積する。
その後、第１の実施形態の製造方法と同様の製造方法により、図１５（ａ）、図１５（ｂ）に示す第２の実施形態の記憶装置のメモリセルアレイ２０１が製造される。
第２の実施形態のメモリセルアレイ２０１のメモリセルのセルサイズは、第１の実施形態のメモリセルアレイ１０１のセルサイズと同じである。しかし、接続ビット線ＣＢＬのｘ方向の幅が、メモリビット線ＭＢＬのｘ方向の幅よりも広い。このため、接続ビット線ＣＢＬとソース電極３４との接続部の面積が大きくなる．したがって、ローカルビット線ＬＢＬとソース電極３４との接続不良が更に生じにくくなる。
また、抵抗変化層１２の、第１の領域１２ａと第２の領域１２ｂとが分離されている。したがって、メモリビット線ＭＢＬを共有し、ｙ方向に隣接するメモリセル間のセル干渉が生じにくくなる。
以上、第２の実施形態の記憶装置によれば、メモリセルのサイズの縮小が可能な記憶装置を提供できる。さらに、ローカルビット線ＬＢＬと選択トランジスタのソース電極３４との接続不良が抑制され、かつ、メモリセル間のセル干渉が抑制された記憶装置を提供できる。
（第３の実施形態）
第３の実施形態の記憶装置は、第４の導電層の第１の方向の幅が、第３の導電層の第１の方向の幅と略同一である点で、第２の実施形態と異なっている。以下、第１の実施形態、及び、第２の実施形態と重複する内容については記述を省略する。
図１９（ａ）、図１９（ｂ）は、第３の実施形態の記憶装置のメモリセルアレイ３０１の模式断面図である。図１９（ａ）は、メモリセルアレイ３０１のｘｙ断面図である。図１９（ｂ）は、メモリセルアレイ３０１のｘｚ断面図である。図１９（ａ）は、図１９（ｂ）のＨＨ’断面図、図１９（ｂ）は図１９（ａ）のＧＧ’断面図である。図１９（ａ）中の破線で囲まれた領域が、メモリセルの１ユニットセルに相当する。
メモリセルアレイ３０１は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２（第２の導電層）、ワード線ＷＬ１３、メモリビット線ＭＢＬ１１（第３の導電層）、メモリビット線ＭＢＬ２１（第５の導電層）、メモリビット線ＭＢＬ３１、接続ビット線ＣＢＬ１１（第４の導電層）、接続ビット線ＣＢＬ２１（第６の導電層）、接続ビット線ＣＢＬ３１、接続部ＣＰ１１（第１の接続部）、接続部ＣＰ２１（第２の接続部）、接続部ＣＰ３１を備える。また、メモリセルアレイ３０１は、抵抗変化層１２、側壁絶縁層１６、層間絶縁層１８、層間絶縁層２０、ストッパ膜２２を備える。また、メモリセルアレイ３０１は、ドレイン電極３０（第１の電極）、半導体層３２、ソース電極３４（第２の電極）、ゲート電極３６、ゲート絶縁膜３８を備える。
メモリセルアレイ３０１は、接続ビット線ＣＢＬのｘ方向の幅が、メモリビット線ＭＢＬのｘ方向の幅と略同一である。例えば、接続ビット線ＣＢＬ１１のｘ方向の幅（図１９（ａ）中のｗ３）は、メモリビット線ＭＢＬ１１のｘ方向の幅（図１９（ａ）中のｗ４）と略同一である。
第３の実施形態の記憶装置は、選択トランジスタＳＴのｘ方向のピッチ、及び、メモリビット線ＭＢＬを形成するためのｘ方向の開口部のピッチを小さくすることで、第２の実施形態と同様の製造方法で製造することが可能である。
第３の実施形態の記憶装置によれば、メモリセルのｘ方向の長さが短くなる。したがって、メモリセルのサイズが縮小する。
以上、第３の実施形態の記憶装置によれば、さらに、メモリセルのサイズの縮小が可能な記憶装置を提供できる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ 抵抗変化層（第１の抵抗変化層、第２の抵抗変化層）
１２ａ 第１の領域
１２ｂ 第２の領域
１６ 側壁絶縁層（絶縁層）
３０ ドレイン電極（第１の電極）
３２ 半導体層
３４ ソース電極（第２の電極）
３６ ゲート電極
３８ ゲート絶縁膜
１００ 記憶装置
ＣＢＬ１１ 接続ビット線（第４の導電層）
ＣＢＬ２１ 接続ビット線（第６の導電層）
ＣＰ１１ 接続部（第１の接続部）
ＣＰ２１ 接続部（第２の接続部）
ＭＢＬ１１ メモリビット線（第３の導電層）
ＭＢＬ２１ メモリビット線（第５の導電層）
ＷＬ１１ ワード線（第１の導電層）
ＷＬ１２ ワード線（第２の導電層）

Claims (5)

  1. 第１の方向に伸長する第１の導電層と、
    前記第１の方向に伸長する第２の導電層と、
    前記第１の方向に交差する第２の方向に伸長し、前記第１の導電層と前記第２の導電層との間に位置する第３の導電層と、
    前記第２の方向に伸長し、前記第１の導電層と前記第２の導電層との間に位置する第４の導電層と、
    前記第３の導電層の第１の端部と前記第４の導電層の第１の端部とを接続する第１の接続部と、
    前記第１の導電層と前記第３の導電層との間に設けられた第１の抵抗変化層と、
    前記第２の方向に伸長し、前記第４の導電層と前記第１の方向に隣り合い前記第１の導電層と前記第２の導電層との間に位置する第５の導電層と、
    前記第２の方向に伸長し、前記第５の導電層と前記第１の方向に隣り合い前記第１の導電層と前記第２の導電層との間に位置する第６の導電層と、
    前記第５の導電層の第１の端部と前記第６の導電層の第１の端部とを接続する第２の接続部と、
    前記第１の導電層と前記第５の導電層との間に設けられた第２の抵抗変化層と、
    を備える記憶装置。
  2. 第１の電極と、
    前記第１の電極と前記第４の導電層の第２の端部との間に設けられた半導体層と、
    前記半導体層と前記第４の導電層の前記第２の端部との間に設けられ、前記第４の導電層の前記第２の端部に電気的に接続される第２の電極と、
    ゲート電極と、
    前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と、
    を更に備える請求項１記載の記憶装置。
  3. 前記第３の導電層と前記第４の導電層との間に設けられた絶縁層をさらに有し、
    前記第１の抵抗変化層は、前記絶縁層と前記第３の導電層との間に設けられる請求項１又は請求項２に記載の記憶装置
  4. 前記第１の抵抗変化層は、前記第２の導電層と前記第３の導電層との間に設けられ、
    前記第１の抵抗変化層は、前記第１の導電層と前記第３の導電層との間に位置する第１の領域と、前記第２の導電層と前記第３の導電層との間に位置し、前記第１の領域と分離された第２の領域を有する請求項１ないし請求項３いずれか一項記載の記憶装置。
  5. 前記第４の導電層の前記第１の方向の幅が、前記第３の導電層の前記第１の方向の幅よりも広い請求項４記載の記憶装置。
JP2018055415A 2018-03-23 2018-03-23 記憶装置 Active JP6971898B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018055415A JP6971898B2 (ja) 2018-03-23 2018-03-23 記憶装置
US16/137,426 US20190296082A1 (en) 2018-03-23 2018-09-20 Memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018055415A JP6971898B2 (ja) 2018-03-23 2018-03-23 記憶装置

Publications (2)

Publication Number Publication Date
JP2019169576A JP2019169576A (ja) 2019-10-03
JP6971898B2 true JP6971898B2 (ja) 2021-11-24

Family

ID=67985456

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018055415A Active JP6971898B2 (ja) 2018-03-23 2018-03-23 記憶装置

Country Status (2)

Country Link
US (1) US20190296082A1 (ja)
JP (1) JP6971898B2 (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160019960A1 (en) * 2014-05-20 2016-01-21 Sandisk 3D Llc Operation modes for adjustable resistance bit line structures
US9419058B1 (en) * 2015-02-05 2016-08-16 Sandisk Technologies Llc Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof

Also Published As

Publication number Publication date
JP2019169576A (ja) 2019-10-03
US20190296082A1 (en) 2019-09-26

Similar Documents

Publication Publication Date Title
TWI553810B (zh) 用於增加位元線接觸面積的半導體裝置及方法及包括其之模組和系統
JP2022027622A (ja) 三次元メモリデバイス及びその方法
WO2021106234A1 (ja) メモリデバイス及びメモリデバイスの製造方法
KR102521269B1 (ko) 3차원 메모리 소자 및 방법
JP6509768B2 (ja) 半導体記憶装置
TWI644421B (zh) 半導體記憶裝置
US9595564B1 (en) Semiconductor memory device and method of manufacturing the same
US10546896B2 (en) Storage device having variable resistance layer
JP6971898B2 (ja) 記憶装置
TW202201763A (zh) 鐵電隨機存取記憶體元件及形成方法
US9825098B2 (en) Semiconductor memory device
US9166157B2 (en) Conductive bridging memory device and method for manufacturing same
JP2019057556A (ja) 記憶装置
JP2016072539A (ja) 記憶装置及びその製造方法
US10515997B2 (en) Memory device and method for manufacturing the same
US10332935B2 (en) Storage apparatus
JP2018163907A (ja) 記憶装置
US10211259B2 (en) Semiconductor memory device and method of manufacturing the same
JP2019169571A (ja) 記憶装置
JP2019169569A (ja) 記憶装置及びその製造方法
JP2016072538A (ja) 記憶装置及びその製造方法
JP2019054208A (ja) 記憶装置
JP2019169570A (ja) 記憶装置
US9728585B1 (en) Semiconductor memory device
KR20240072706A (ko) 메모리 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180911

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200915

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210720

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210917

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211005

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211102

R150 Certificate of patent or registration of utility model

Ref document number: 6971898

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150