TW202021096A - 用於磁阻式隨機存取記憶體磁穿隧接面頂部電極與通路之間介面的技術 - Google Patents

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Abstract

一些實施例係關於一種積體電路，其包含一磁阻式隨機存取記憶體(MRAM)單元。該積體電路包含一半導體基板及安置於該半導體基板上之一互連結構。該互連結構包含彼此堆疊之金屬層及安置於該等金屬層之間的介電層。該等金屬層包含一下金屬層及安置於該下金屬層上之一上金屬層。一底部電極安置於該下金屬層上且與該下金屬層電接觸。一磁穿隧接面(MTJ)安置於底部電極之一上表面上。一頂部電極安置於該MTJ之一上表面上。一側壁間隔物包圍該頂部電極之一外周邊。一頂部電極表面非整體與連接至該上金屬層之一金屬通路直接電接觸。

Description

用於磁阻式隨機存取記憶體磁穿隧接面頂部電極與通路之間介面的技術
本發明實施例係有關一種用於磁阻式隨機存取記憶體磁穿隧接面頂部電極與通路之間介面的技術。
諸多現代電子裝置含有電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在無電力時保存其儲存資料，而揮發性記憶體在失去電力時丟失其儲存資料。歸因於相較於當前電子記憶體之優點，磁阻式隨機存取記憶體(MRAM)有望成為下一代非揮發性電子記憶體之一候選者。與當前非揮發性記憶體(諸如快閃隨機存取記憶體)相比，MRAM通常更快且具有更佳耐久性。與當前揮發性記憶體(諸如動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM))相比，MRAM通常具有類似效能及密度，但具有更低電力消耗。
本發明的一實施例係關於一種積體電路，其包括：一半導體基板；一互連結構，其安置於該半導體基板上且包含依交替方式彼此堆疊之複數個介電層及複數個金屬層，其中該複數個金屬層包含一下金屬層及安置於該下金屬層上之一上金屬層；一底部電極，其安置於該下金屬層上且與該下金屬層電接觸；一磁穿隧接面(MTJ)，其安置於該底部電極之一上表面上；一頂部電極，其安置於該MTJ之一上表面上，其中該頂部電極具有一電極頂面；一金屬通路，其與非整個該頂部電極直接電接觸；且其中該金屬通路進一步與該上金屬層之一底面電接觸。
本發明的一實施例係關於一種磁阻式隨機存取記憶體(MRAM)單元，其安置於一半導體基板上，該MRAM單元包含：一底部電極，其安置於該半導體基板上；一磁穿隧接面(MTJ)，其安置於該底部電極上；一頂部電極，其安置於該MTJ之一上表面上，其中該頂部電極具有一電極頂面；一金屬通路，其與非整個該頂部電極直接電接觸；且其中該金屬通路進一步與一上金屬層之一底面電接觸。
本發明的一實施例係關於一種用於製造一記憶體裝置之方法，該記憶體裝置包括一記憶體陣列區域及一周邊區域，該記憶體陣列區域包含一磁阻式隨機存取記憶體(MRAM)單元，該方法包含：形成經安置於一介電層之一上表面上之一蝕刻停止層，其中在該記憶體陣列區域中，該蝕刻停止層展現使一第一下伏金屬線之一上表面之至少一部分暴露之一開口；使一底部電極層形成於該蝕刻停止層上，該底部電極層向下延伸穿過該開口以實體及電連接至該第一下伏金屬線；使一磁穿隧接面(MTJ)層形成於該底部電極層上；使一頂部電極形成於該磁穿隧接面層上；形成包圍至少該MTJ層及該頂部電極之一間隔層；使用一相同圖案化遮罩來蝕刻該間隔層以形成非完全暴露該頂部電極之一頂面之一通路開口及暴露該周邊區域中之一第二下伏金屬線之一上表面之一溝槽開口；及使與該頂部電極之該頂面直接電及實體接觸之一金屬通路形成於該通路開口中且使金屬線形成於該周邊區域中之該溝槽開口中。
本揭露提供用於實施本揭露之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可因此解譯本文所使用之空間相對描述詞。
一種磁阻式隨機存取記憶體(MRAM)單元包含頂部電極及底部電極及配置於該頂部電極與該底部電極之間的一磁穿隧接面(MTJ)。在習知MRAM單元中，該頂部電極藉由透過一接觸層耦合至該頂部電極之一通路來耦合至一上覆金屬層(例如金屬1、金屬2、金屬3等等)。該接觸層可由鈦或氮化鈦製成，而該頂部電極由鉭製成。為了本描述，一「通路」係該MRAM單元與一上覆金屬線之間的一相對較窄金屬連接件。該通路一般比該金屬線窄。該通路之一底面幾乎與該頂部電極之一頂面一樣寬。儘管此頂部電極配置已有效，但若干處理步驟用於產生此配置。本揭露提供用於在無需一介入接觸層之情況下將該頂部電極直接耦合至一更窄通路之技術且以限制所使用之處理步驟之數目之一方式達成。
參考圖1，其展示包含一記憶體陣列區域及一周邊區域之一記憶體裝置100之一部分之一剖面圖。根據一些實施例，記憶體區域包含用於複數個MRAM單元101及一金屬線118之一金屬層至金屬層連接配置103。圖中繪示兩個MRAM單元101 (單元1及單元2)，但為了方便，使用相同元件符號來描述MRAM單元101。MRAM單元101包含藉由一磁穿遂接面(MTJ) 106來彼此分離之一底部電極102及一頂部電極104。頂部電極104、MTJ 106及底部電極102之部分由一側壁間隔物126包圍。底部電極102及頂部電極104安置於一下金屬層114與一通路116之間。側壁間隔物126可由(例如)氮化矽、碳化矽、Si3 N4 、SiON或上述一或多者之一組合製成。一介電保護層124包圍間隔物126，且一層間介電(ILD)或金屬間介電(IMD)層127安置於介電保護層124上。一介電襯墊138 (諸如二氧化矽襯墊或氮化矽襯墊)可保形地覆於一介電保護層140上。
MTJ 106包含藉由一穿隧障壁層112來彼此分離之一下鐵磁電極108及一上鐵磁電極110。在一些實施例中，下鐵磁電極108可具有一固定或「釘紮」磁定向，而上鐵磁電極110具有一可變或「自由」磁定向，其可在各表示一不同資料狀態(諸如一不同二進位狀態)之兩個或兩個以上不同磁極性之間切換。然而，在其他實施方案中，MTJ 106可經垂直「翻轉」使得下鐵磁電極108具有一「自由」磁定向，而上鐵磁電極110具有一「釘紮」磁定向。
在一些實施例中，側壁間隔物126包含位於近似相同於頂部電極104之一頂部電極表面104a之高度處之一頂部間隔物表面。一蝕刻停止層142a之一部分保持安置於間隔物126頂上及圍繞通路116之一外周邊。蝕刻停止層142a之寬度由間隔物之一寬度部分控制，當沈積蝕刻停止層142a時，間隔物支撐蝕刻停止層142a。可看見蝕刻停止層142b之一下部分自側壁間隔物126之一底部向外延伸。在一些實施例中，蝕刻停止層142a、142b可由碳化矽(SiC)製成。當蝕刻停止層142a經蝕刻以形成通路116之一開口時，開口不延伸超過蝕刻停止層142a以藉此使通路116侷限於MRAM單元101上方之區域。蝕刻停止層142a之上部分可包含直接位於頂部電極104上(且在一些情況中與頂部電極104直接接觸)之一中心區域及在間隔物126上漸縮或向下傾斜之一周邊區域。
將蝕刻停止層142a沈積於頂部電極104之頂部上之一優點係蝕刻停止層142a可替換鈦/氮化鈦層，該鈦/氮化鈦層在一些程序中沈積於頂部電極104之頂部上以防止氧化且保留為安置於通路與頂部電極之間的一接點。藉由一後續光/蝕刻步驟來移除此鈦/氮化鈦層。因此，使用蝕刻停止層142a及提供通路116與頂部電極104之間的一直接接觸無需鈦/氮化鈦接點以節省處理步驟及成本。在一些實施例中，頂部電極104由鎢或氮化鈦製成以促進頂部電極與通路116之間的一直接連接。
通路116之一底面具有明顯比頂部電極104之一寬度d2窄之一寬度d1。通路116連接至一第二通路119，第二通路119繼而連接至上金屬線118。上金屬線118可延伸至剖面圖之平面中(例如延伸至圖1之紙面中)以提供至記憶體陣列中之其他裝置及/或周邊之一連接路徑，同時通路116呈柱狀(例如方形或圓形)且僅耦合頂部電極104及第二通路119。圖1B示意性繪示一通路116x之位置變動可如何引起相對於頂部電極104之一失準之一些實施例。
返回至圖1，MRAM單元101藉由與上金屬線118相關聯之窄通路116及通路119來連接至上金屬線118。與使用一較寬通路或跨接線相比，此窄通路116減少用於連接之金屬量。在一些實施例中，通路116之一底面與頂部電極之非整個頂面交切於一平面介面處。如圖1A中可見，使用窄通路116來與頂部電極104直接連接可導致更易於與後段製程(BEOL)程序流程相容之MRAM單元101之一總高度。
圖2繪示一積體電路200之一些實施例之一剖面圖，積體電路200包含安置於積體電路200之一互連結構204中之MRAM單元202a、202b。積體電路200包含一基板206。基板206可為(例如)一塊體基板(例如一塊體矽基板)或一絕緣體上矽(SOI)基板。所繪示之實施例描繪可包含基板206內之一介電質填充溝槽之一或多個淺溝槽隔離(STI)區域208。
兩個字線電晶體210、212安置於STI區域208之間。字線電晶體210、212分別包含字線閘極電極214、216、字線閘極介電質218、220、字線側壁間隔物222及源極/汲極區域224。源極/汲極區域224安置於字線閘極電極214、216與STI區域208之間的基板206內，且經摻雜以具有分別與閘極介電質218、220下方之一通道區域之一第二導電類型相反之一第一導電類型。字線閘極電極214、216可為(例如)摻雜多晶矽或一金屬(諸如鋁、銅或其等之組合)。字線閘極介電質218、220可為(例如)氧化物(諸如二氧化矽)或一高k介電材料。字線側壁間隔物222可由(例如)氮化矽(例如Si3 N4 )製成。
互連結構204配置於基板206上且使裝置(例如電晶體210、212)彼此耦合。互連結構204包含依交替方式彼此層疊之複數個IMD層226、228、230及複數個金屬化層232、234、236。IMD層226、228、230可由(例如)一低k介電質(諸如未摻雜矽酸鹽玻璃)或氧化物(諸如二氧化氮)或一極低k介電層製成。金屬化層232、234、236包含形成於溝槽內且可由一金屬(諸如銅或鋁)製成之金屬線238、240、241。接點244自底部金屬化層232延伸至源極/汲極區域224及/或閘極電極214、216；及通路246延伸於金屬化層232、234、236之間。接點244及通路246延伸穿過介電保護層250、252 (其等可由介電材料製成且可在製造期間充當蝕刻停止層)。介電保護層250、252可由一極低k介電材料(諸如(例如) SiC)製成。接點244及通路246、248可由一金屬(諸如(例如)銅或鎢)製成。
MRAM單元202a、202b (其等經組態以儲存各自資料狀態)配置於相鄰金屬層之間的互連結構204內。MRAM單元202a包含由導電材料製成之一底部電極254及一頂部電極256。在其頂部電極256與底部電極254之間，MRAM單元202a包含一MTJ 258。MRAM單元202a亦包含一側壁間隔物260。一通路242具有與頂部電極256之一頂面共面及直接電接觸(例如歐姆耦合至頂部電極256之頂面)之一最下表面。通路242將頂部電極256電連接至一上金屬層(圖中未展示，參閱圖1)。
圖3描繪圖2至圖3中所展示之剖切線中所指示之圖2之積體電路200之一俯視圖之一些實施例。如圖中可見，在一些實施例中，當自上方看時，MRAM單元202a、202b可具有一方形、矩形或圓形形狀。然而，在一些實施例中，歸因於(例如)諸多蝕刻程序之實踐性，所繪示之方形形狀之隅角可變圓以導致具有含圓角之一方形或矩形形狀或具有一圓形或橢圓形形狀之MRAM單元202a、202b。MRAM單元202a、202b分別配置於金屬線240、241上且使頂部電極256分別與金屬線242直接電連接，頂部電極256與金屬線242之間無通路或接點。
現參考圖4，提供圖2之MRAM單元202a之一放大剖面圖。如圖中所展示，MRAM單元202a包含底部電極254及頂部電極256及安置於底部電極254與頂部電極256之間的MTJ 258。底部電極254向下延伸穿過介電保護層252中之一開口以與下伏金屬線240 (圖中未展示)電接觸。
在所繪示之實施例中，MTJ 258包含一下鐵磁電極266 (其可具有一釘紮磁定向)及一上鐵磁電極268 (其可具有一自由磁定向)。一穿隧障壁層270安置於下鐵磁電極266與上鐵磁電極268之間；且一頂蓋層272安置於上鐵磁電極268上。下鐵磁電極266可為一合成反鐵磁(SAF)結構，其包含一頂部釘紮鐵磁層274、一底部釘紮鐵磁層276及夾置於頂部釘紮鐵磁層274與底部釘紮鐵磁層276之間的一金屬層278。
在一些實施例中，上鐵磁電極268包括Fe、Co、Ni、FeCo、CoNi、CoFeB、FeB、FePt、FePd或其類似者。在一些實施例中，頂蓋層272包括WO2 、NiO、MgO、Al2 O3 、Ta2 O5 、MoO2 、TiO2 、GdO、Al、Mg、Ta、Ru或其類似者。在一些實施例中，穿隧障壁層270提供上鐵磁電極268與下鐵磁電極266之間的電隔離，同時仍允許電子在適當條件下穿隧通過穿隧障壁層270。穿隧障壁層270可包括(例如)氧化鎂(MgO)、氧化鋁(例如Al2 O3 )、NiO、GdO、Ta2 O5 、MoO2 、TiO2 、WO2 或其類似者。
在操作中，通常藉由量測MTJ 258之電阻來讀取上(例如自由)鐵磁電極268之可變磁極性。歸因於磁穿隧效應，MTJ 258之電阻隨可變磁極性改變。此外，在操作中，通常使用自旋轉移力矩(STT)效應來改變或切換可變磁極性。根據STT效應，電流通過MTJ 258以誘發電子自下(例如釘紮)鐵磁電極266流動至上(例如自由)鐵磁電極268。當電子通過下鐵磁電極266時，極化電子之自旋。當自旋極化電子到達上鐵磁電極268時，自旋極化電子將一力矩施加於可變磁極性且切換自由鐵磁電極(例如頂部電極268)之狀態。讀取或改變可變磁極性之替代方法亦可接受。例如，在一些替代方法中，釘紮及/或自由鐵磁電極266/268之磁化極性垂直於穿隧障壁層270與釘紮及/或自由鐵磁電極266/268之間的一介面以使MTJ 258成為一垂直MTJ。
有利地，因為頂部電極256本身與通路242直接電接觸而無一介入接點，所以MRAM單元202a、202b之總高度可相對於先前方法減小。與先前方法相比，此減小高度使MRAM單元202a、202b更易於與BEOL程序流程相容。因此，歸因於消除與使一接點形成於頂部電極256與通路242之間相關聯之處理，MRAM單元202a、202b之形成提供較佳MRAM操作及減少製造成本。此外，因為通路242之一底面不如頂部電極之頂面般寬，所以可減少金屬量。
參考圖5至圖12，提供各種製造階段中之具有一MRAM單元之一半導體結構之一些實施例之剖面圖。儘管將圖5至圖12描述為一系列動作，但應瞭解，此等動作不是限制，因為可在其他實施例中更改動作之順序，且所揭露之方法亦可應用於其他結構。在其他實施例中，可完全或部分省略所繪示及/或描述之一些動作。
圖5A繪示一些實施例之一剖面圖，其繪示安置於一基板(圖5中未展示，但先前在圖2中已展示)上之一互連結構204之一部分。互連結構204包含一MID層228及水平延伸穿過MID層228之一金屬線240。IMD層228可為氧化物(諸如二氧化矽)、一低k介電材料或一極低k介電材料。金屬線240可由一金屬(諸如鋁、銅或其等之組合)製成。在一些實施例中，基板可為一塊體矽基板或一絕緣體上矽(SOI)基板(例如絕緣體上矽基板)。例如，基板亦可為(例如)二元半導體基板(例如GaAs)、三元半導體基板(例如AlGaAs)或更高元半導體基板。在諸多例項中，基板表現為一半導體晶圓且可具有(例如)以下直徑：1英寸(25 mm)、2英寸(51 mm)、3英寸(76 mm)、4英寸(100 mm)、5英寸(130 mm)或125 mm (4.9英寸)、150 mm (5.9英寸，通常指稱「6英寸」)、200 mm (7.9英寸，通常指稱「8英寸」)、300 mm (11.8英寸，通常指稱「12英寸」)、450 mm (17.7英寸，通常指稱「18英寸」)。在完成處理之後(例如在形成MRAM單元之後)，此一晶圓可視情況與其他晶圓或晶粒堆疊且接著單粒化成對應於個別IC之個別晶粒。
一第一介電保護層252形成於IMD層228及金屬線240上。在一些實施例中，第一介電保護層252包括具有約200埃之一厚度之SiC (碳化矽)。一第二介電保護層253形成於第一介電保護層252上。在一些實施例中，第二介電保護層具有不同於第一介電保護層252之一化學組成且可(例如)包括具有約200埃之一厚度之SrO (氧化鍶)。一底部電極層254形成於介電保護層252、253上，且向下延伸穿過介電保護層252、253中之一開口以與金屬線240之一上部分電接觸。底部電極層254可為一導電材料，諸如(例如)氮化鈦、氮化鉭、鈦、鉭或上述一或多者之一組合。此外，在一些實施例中，底部電極層254可為(例如)約10奈米至約100奈米厚。
一磁穿隧接面(MTJ)堆疊258形成於底部電極層254之一上表面上，且一頂部電極層256形成於MTJ堆疊258上。頂部電極層256可為一導電材料，諸如(例如)氮化鈦、氮化鉭、鈦、鉭、鎢或上述一或多者之一組合。此外，頂部電極層256可為(例如)約10奈米至約100奈米厚。MTJ 258及/或頂部電極256之側壁可成一非90°角，如相對於穿過底部電極254之一上表面之一法線所量測。
一側壁間隔物260形成於底部電極254之橫向部分、MTJ 258之側壁、頂部電極256之側壁及上表面上。在一些實施例中，側壁間隔物可由(例如)氮化矽、碳化矽、Si3 N4 、SiON或上述一或多者之一組合形成。一蝕刻停止層經沈積以產生覆蓋電極頂面及間隔物頂面之蝕刻停止層142a之一第一部分。可相對於第一部分142a間斷之蝕刻停止層之一額外部分142b鄰接底部電極254之一周邊。
接著，一保護層230 (諸如氮氧化矽(SiON)層或一極低k介電層)藉由(例如)化學氣相沈積(CVD)、電漿氣相沈積(PVD)、旋塗技術或熱氧化來形成於蝕刻停止層142上。在一些實施例中，保護層230之一頂面在第二介電保護層253之一表面上方約1080埃。接著，在一些實施例中，對保護層230執行化學機械平坦化(CMP)以平坦化保護層230之一上表面。
一CMP停止層502安置於保護層230之一上表面上。在一些實施例中，CMP停止層502由氮化矽及/或氮氧化矽製成。在一些實施例中，CMP停止層502係約200埃厚。一犧牲氧化層503沈積至CMP停止層502上。在一些實施例中，犧牲氧化層503由四乙基正矽酸鹽(TEOS)製成。在一些實施例中，犧牲氧化層503係約150埃厚。一底部抗反射塗佈(BARC)層504沈積於犧牲氧化層503上。
在圖5B中，執行一CMP程序。CMP程序停止於剩餘CMP停止層502上，使得CMP停止層502保留於頂部電極256上方之區域外。
在圖6中，一遮罩(圖中未展示)已形成於記憶體陣列上且已執行一蝕刻以自周邊區域上移除保護層230以藉此暴露周邊區域中之第二介電保護層253。接著，由介電材料(諸如氧化物或極低k (ELK)介電質)製成之一IMD或ILD層602施加於記憶體陣列區域中之保護層230之頂部及周邊區域中之第二介電保護層253之頂部上。在一些實施例中，IMD或ILD層602在記憶體陣列區域中具有約500埃之一厚度且在周邊區域中具有約1700埃之一厚度。一蝕刻停止層603沈積於IMD或ILD層602上。在一些實施例中，蝕刻停止層603包括四乙酯原矽酸鹽(TEOS)。一無氮抗反射層(NFARL) 605施加於蝕刻停止層603之頂部上。在一些實施例中，NFARL 605係約200埃厚。一遮罩層607 (諸如一硬遮罩或光阻遮罩)施加至NFARL 605上。在一些實施例中，遮罩層607包括氮化鈦(TiN)且係約350埃厚。
在圖7中，使用光微影來使記憶體陣列區域中之遮罩層607圖案化成具有通路開口708，通路開口708將容納將接觸頂部電極256之一頂部金屬層通路。在周邊區域中，遮罩層607亦圖案化成具有將用於形成溝槽或開口之溝槽開口710，該等溝槽或開口將容納將接觸金屬線240之一頂部金屬層線。在一些實施例中，溝槽開口710比通路開口708寬。在一些實施例中，此等開口可為雙鑲嵌開口。因為在相同圖案化操作中形成通路開口708及溝槽開口710 (例如使用相同圖案化遮罩)，所以可緊密控制通路開口708與溝槽開口710之間的對準。通路開口708與溝槽開口710之間的改良對準可有助於減少將填充通路開口708之頂部金屬層通路與頂部電極256之間的失準。圖1B中展示此失準。
在圖8A中，一保形圖案化層812 (諸如(例如)氮化矽層或氮氧化矽層)沈積於圖案化遮罩層607之頂部上。在圖8B中，蝕除保形圖案化層812之一均勻垂直厚度以留下填充通路開口708及形成溝槽開口710之周邊處之一間隔物710a之保形圖案化層812'之一剩餘部分。執行一第一蝕刻以形成溝槽開口710之一中心區域處之一開口815。通路開口708中之剩餘保形圖案化層812'防止蝕刻通路開口且間隔物710a防止溝槽開口710之周邊上之蝕刻。
在圖9中，使用一選擇性蝕刻來回蝕剩餘保形圖案化層812'以自開口708移除保形圖案化層812'且移除間隔物710a。在已移除間隔物710a及已自開口708移除保形圖案化層812'之後，執行一進一步蝕刻(諸如一高度各向異性蝕刻(例如一垂直蝕刻，諸如一乾式蝕刻)以在記憶體陣列區域中形成通路開口前驅物901'且在周邊區域中形成溝槽開口前驅物903'。
在圖10中，執行一蝕刻程序以移除通路開口901之一底部處之蝕刻停止層142a，使得開口901暴露電極256之頂面之一部分。蝕刻程序亦移除開口903之底部處之保護層252，使得開口903暴露金屬線240之一頂部。
在圖11中，使用金屬(諸如鋁或銅)來填充溝槽及開口。因此，在記憶體陣列區域中，通路開口901填充具有一底面之一金屬通路242，該底面與頂部電極256之頂面直接接觸以藉此提供一歐姆連接。在一些實施例中，金屬通路242之底面與頂部電極256之非整個頂面接觸。在積體電路之另一區域中(諸如在其中形成CMOS邏輯裝置之周邊區域中)，一金屬線或跨接線243透過一通路245來耦合至一下伏金屬線240。
接著，在圖12中，執行一CMP操作以平坦化金屬線構件242、243之一上表面及介電保護層602之一上表面以因此導致圖12及圖1A及/或圖4之結構。
圖13繪示根據一些實施例之製造包括一記憶體陣列區域及一周邊區域之一記憶體裝置之一方法1300，該記憶體陣列區域包含一磁阻式隨機存取記憶體(MRAM)單元。儘管此方法及本文所繪示及/或描述之其他方法繪示為一系列動作或事件，但應瞭解，本揭露不受限於所繪示之順序或動作。因此，在一些實施例中，動作可以不同於所繪示之順序的順序實施及/或可同時實施。此外，在一些實施例中，所繪示之動作或事件可細分成可在單獨時間實施或與其他動作或子動作同時實施之多個動作或事件。在一些實施例中，可省略一些繪示動作或事件，且可包含其他未繪示動作或事件。
在一些實施例中，動作1302至1310可對應於(例如)先前圖5A及圖5B中所繪示之結構。在1302中，使一蝕刻停止層形成於一介電層之一上表面上。該蝕刻停止層展現使一下伏金屬線之一上表面之至少一部分暴露之一開口。在1304中，使一底部電極層形成於該蝕刻停止層上。該底部電極層向下延伸穿過該開口以與該下伏金屬層實體及電接觸。在1306中，使一磁穿隧接面(MTJ)層形成於該底部電極層上。在1308中，使一頂部電極層形成於該磁穿隧接面層上。在1310中，形成包圍至少該MTJ層及該頂部電極之一間隔層。在1312 (其可對應於先前圖6至圖10所繪示之實例)中，使用一相同圖案化遮罩來蝕刻該間隔層以形成非完全暴露該頂部電極之一頂面之一通路開口及暴露周邊區域中之一第二下伏金屬線之一上表面之一溝槽開口。在1314 (其可對應於先前圖11所繪示之實例)中，形成與該頂部電極之該頂面直接實體接觸及電接觸之一金屬通路且使一金屬線形成於該周邊區域中之該溝槽開口中。
一些實施例係關於一種積體電路，其包含一磁阻式隨機存取記憶體(MRAM)單元。該積體電路包含一半導體基板及安置於該半導體基板上之一互連結構。該互連結構包含依交替方式彼此堆疊之複數個介電層及複數個金屬層。該複數個金屬層包含一下金屬層及安置於該下金屬層上之一上金屬層。一底部電極安置於該下金屬層上且與該下金屬層電接觸。一磁穿隧接面(MTJ)安置於該底部電極之一上表面上。一頂部電極安置於該MTJ之一上表面上且具有一電極頂面。一側壁間隔物包圍該頂部電極之一外周邊。該頂部電極表面非整體與一金屬通路直接電接觸，該金屬通路與該上金屬層之一底面電接觸。
其他實施例係關於一種磁阻式隨機存取記憶體(MRAM)單元，其安置於一半導體基板上。該MRAM單元包含安置於該半導體基板上之一底部電極，且一磁穿隧接面(MTJ)安置於該底部電極上。一頂部電極安置於該MTJ之一上表面上，其中該頂部電極具有一電極頂面。一金屬通路與非整個該頂部電極直接電接觸。該金屬通路與一上金屬層之一底面電接觸。
本發明實施例揭露一種用於製造一記憶體裝置之方法，該記憶體裝置包括一記憶體陣列區域及一周邊區域，該記憶體陣列區域包含一磁阻式隨機存取記憶體(MRAM)單元。在該方法中，使一蝕刻停止層形成於一介電層之一上表面上，其中在該記憶體陣列區域中，該蝕刻停止層展現使一第一下伏金屬線之一上表面之至少一部分暴露之一開口。使一底部電極層形成於該蝕刻停止層上。該底部電極層向下延伸穿過該開口以實體及電連接至該第一下伏金屬線。使一磁穿隧接面(MTJ)層形成於該底部電極層上。使一頂部電極形成於該磁穿隧接面層上。形成包圍至少該MTJ層及該頂部電極之一間隔層。使用一相同圖案化遮罩來蝕刻該間隔層以形成非完全暴露該頂部電極之一頂面之一通路開口且形成暴露該周邊區域中之一第二下伏金屬線之一上表面之一溝槽開口。使與該頂部電極之該頂面直接電及實體接觸之一金屬通路形成於該通路開口中且使一金屬線形成於該周邊區域中之該溝槽開口中。
應瞭解，在[實施方式]及以下申請專利範圍中，術語「第一」、「第二」、「第三」等等僅為用於使描述易於區分一圖或一系列圖之不同元件之一般識別符。此等術語本身不隱含此等元件之任何時間順序或結構接近，且不意欲描述不同繪示實施例及/或未繪示實施例中之對應元件。例如，結合一第一圖所描述之「一第一介電層」可不必對應於結合另一圖所描述之一「第一介電層」，且可不必對應於一未繪示實施例中之一「第一介電層」。
上文概述了若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施相同目的及/或達成本文所引入之實施例之相同優點之其他程序及結構的一基礎。熟習技術者亦應認識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、取代及更改。
100:記憶體裝置 101:磁阻式隨機存取記憶體(MRAM)單元 102:底部電極 103:金屬層至金屬層連接配置 104:頂部電極 104a:頂部電極表面 106:磁穿隧接面(MTJ) 108:下鐵磁電極 110:上鐵磁電極 112:穿隧障壁層 114:下金屬層 116:通路 116x:通路 118:金屬線 119:第二通路 124:介電保護層 126:側壁間隔物 127:層間介電質(ILD)/金屬間介電(IMD)層 138:介電襯墊 140:介電保護層 142a:蝕刻停止層/第一部分 142b:蝕刻停止層/額外部分 200:積體電路 202a:MRAM單元 202b:MRAM單元 204:互連結構 206:基板 208:淺溝槽隔離(STI)區域 210:字線電晶體 212:字線電晶體 214:字線閘極電極 216:字線閘極電極 218:字線閘極介電質 220:字線閘極介電質 222:字線側壁間隔物 224:源極/汲極區域 226:IMD層 228:IMD層 230:IMD層 232:金屬化層 234:金屬化層 236:金屬化層 238:金屬線 240:金屬線 241:金屬線 242:金屬通路/金屬線構件 243:金屬線/跨接線/金屬線構件 244:接點 245:通路 246:通路 250:介電保護層 252:第一介電保護層 253:第二介電保護層 254:底部電極/底部電極層 256:頂部電極/頂部電極層 258:MTJ/MTJ堆疊 260:側壁間隔物 266:下鐵磁電極 268:上鐵磁電極 270:穿隧障壁層 272:頂蓋層 274:頂部釘紮鐵磁層 276:底部釘紮鐵磁層 278:金屬層 502:化學機械平坦化(CMP)停止層 503:犧牲氧化層 504:底部抗反射塗佈(BARC)層 602:IMD/ILD層/介電保護層 603:蝕刻停止層 605:無氮抗反射層(NFARL) 607:遮罩層 708:通路開口 710:溝槽開口 710a:間隔物 812:保形圖案化層 812':剩餘保形圖案化層 815:開口 901:通路開口 901':通路開口前驅物 903:開口 903':溝槽開口前驅物 1300:方法 1302:動作 1304:動作 1306:動作 1308:動作 1310:動作 1312:動作 1314:動作 d1:寬度 d2:寬度
自結合附圖來解讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1A繪示一電子記憶體裝置之一部分之一剖面圖，其包含具有一磁穿隧接面(MTJ)之一MRAM單元之一些實施例。
圖1B繪示一MRAM單元之一剖面圖，其繪示MRAM單元之一通路與一頂部電極之間的一失準。
圖2繪示包含MRAM單元之一積體電路之一些實施例之一剖面圖。
圖3繪示包含MRAM單元之圖2之積體電路之一些實施例之一俯視圖。
圖4繪示圖2之積體電路之一MRAM單元之一放大剖面圖。
圖5A至圖12繪示一系列漸進製造步驟之一系列剖面圖。
圖13繪示一方法之流程圖形式，其繪示本揭露之一些實施例。
200:積體電路
202a:磁阻式隨機存取記憶體(MRAM)單元
202b:MRAM單元
204:互連結構
206:基板
208:淺溝槽隔離(STI)區域
210:字線電晶體
212:字線電晶體
214:字線閘極電極
216:字線閘極電極
218:字線閘極介電質
220:字線閘極介電質
222:字線側壁間隔物
224:源極/汲極區域
226:金屬間介電(IMD)層
228:IMD層
230:IMD層
232:金屬化層
234:金屬化層
236:金屬化層
238:金屬線
240:金屬線
241:金屬線
242:金屬通路/金屬線構件
244:接點
246:通路
250:介電保護層
252:介電保護層
254:底部電極
256:頂部電極
258:MTJ
260:側壁間隔物

Claims (20)

  1. 一種積體電路，其包括： 一半導體基板； 一互連結構，其安置於該半導體基板上且包含依交替方式彼此堆疊之複數個介電層及複數個金屬層，其中該複數個金屬層包含一下金屬層及安置於該下金屬層上之一上金屬層； 一底部電極，其安置於該下金屬層上且與該下金屬層電接觸； 一磁穿隧接面(MTJ)，其安置於該底部電極之一上表面上； 一頂部電極，其安置於該MTJ之一上表面上，其中該頂部電極具有一電極頂面； 一金屬通路，其與非整個該頂部電極直接電接觸；且 其中該金屬通路進一步與該上金屬層之一底面電接觸。
  2. 如請求項1之積體電路，其中該頂部電極包括鎢。
  3. 如請求項1之積體電路，其中該頂部電極包括氮化鈦。
  4. 如請求項1之積體電路，其中該MTJ具有成一非90°角之側壁，如相對於穿過該底部電極之一上表面之一法線所量測。
  5. 如請求項1之積體電路，其進一步包括安置於該電極頂面上之一蝕刻停止層，其中該蝕刻停止層包圍該金屬通路之一外周邊。
  6. 如請求項5之積體電路，其進一步包括安置於該底部電極之一外周邊處之該蝕刻停止層之一額外部分。
  7. 一種磁阻式隨機存取記憶體(MRAM)單元，其安置於一半導體基板上，該MRAM單元包含： 一底部電極，其安置於該半導體基板上； 一磁穿隧接面(MTJ)，其安置於該底部電極上； 一頂部電極，其安置於該MTJ之一上表面上，其中該頂部電極具有一電極頂面； 一金屬通路，其與非整個該頂部電極直接電接觸；且 其中該金屬通路進一步與一上金屬層之一底面電接觸。
  8. 如請求項7之MRAM單元，其中該頂部電極包括鎢。
  9. 如請求項7之MRAM單元，其中該頂部電極包括氮化鈦。
  10. 如請求項7之MRAM單元，其中該MTJ具有成一非90°角之側壁，如相對於穿過該底部電極之一上表面之一法線所量測。
  11. 如請求項7之MRAM單元，其進一步包括安置於該電極頂面上且包圍該金屬通路之一外周邊之一蝕刻停止層。
  12. 如請求項11之MRAM單元，其進一步包括安置於該底部電極之一外周邊處之該蝕刻停止層之一額外部分。
  13. 一種用於製造一記憶體裝置之方法，該記憶體裝置包括一記憶體陣列區域及一周邊區域，該記憶體陣列區域包含一磁阻式隨機存取記憶體(MRAM)單元，該方法包含： 形成經安置於一介電層之一上表面上之一蝕刻停止層，其中在該記憶體陣列區域中，該蝕刻停止層展現使一第一下伏金屬線之一上表面之至少一部分暴露之一開口； 使一底部電極層形成於該蝕刻停止層上，該底部電極層向下延伸穿過該開口以實體及電連接至該第一下伏金屬線； 使一磁穿隧接面(MTJ)層形成於該底部電極層上； 使一頂部電極形成於該磁穿隧接面層上； 形成包圍至少該MTJ層及該頂部電極之一間隔層； 使用一相同圖案化遮罩來蝕刻該間隔層以形成非完全暴露該頂部電極之一頂面之一通路開口及暴露該周邊區域中之一第二下伏金屬線之一上表面之一溝槽開口；及 使與該頂部電極之該頂面直接電及實體接觸之一金屬通路形成於該通路開口中且使金屬線形成於該周邊區域中之該溝槽開口中。
  14. 如請求項13之方法，其中該溝槽開口比該通路開口寬。
  15. 如請求項13之方法，其進一步包括將一保形圖案化層沈積於該圖案化遮罩上。
  16. 如請求項15之方法，其中該蝕刻包括執行一第一蝕刻以移除該保形圖案化層之一均勻垂直厚度以暴露該溝槽開口內之一中心區域及由圍繞該溝槽開口之一周邊之剩餘保形圖案化層形成之一間隔物。
  17. 如請求項16之方法，其進一步包括執行一第二蝕刻以在由該間隔物界定之該中心區域中產生一溝槽開口前驅物。
  18. 如請求項17之方法，其進一步包括執行一第三蝕刻以自該通路開口移除該間隔物及該剩餘保形圖案化層。
  19. 如請求項18之方法，其進一步包括執行一第四蝕刻以產生該通路開口及該溝槽開口。
  20. 如請求項15之方法，其中該保形圖案化層包括氮化矽或氮氧化矽。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522740B2 (en) * 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
US11127788B2 (en) * 2018-10-31 2021-09-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device having magnetic tunnel junction (MTJ) stack
JP2020155440A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 磁気記憶装置
CN111969104B (zh) * 2019-05-20 2023-09-12 联华电子股份有限公司 半导体元件及其制作方法
US11515205B2 (en) * 2019-08-30 2022-11-29 Globalfoundries U.S. Inc. Conductive structures for contacting a top electrode of an embedded memory device and methods of making such contact structures on an IC product
US11462583B2 (en) * 2019-11-04 2022-10-04 International Business Machines Corporation Embedding magneto-resistive random-access memory devices between metal levels
US11444030B2 (en) * 2019-11-22 2022-09-13 Globalfoundries Singapore Pte. Ltd. Semiconductor device and method of forming the same
US11309353B2 (en) * 2020-04-30 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer-defined back-end transistor as memory selector
US11355696B2 (en) * 2020-06-12 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
US20220020917A1 (en) * 2020-07-17 2022-01-20 Taiwan Semiconductor Manufacturing Company Limited Post-treatment processes for ion beam etching of magnetic tunnel junction and structures formed by the same
US20220044717A1 (en) * 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and Method for MRAM Devices with a Slot Via
US11672180B2 (en) * 2020-08-11 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
US11758819B2 (en) * 2020-12-15 2023-09-12 International Business Machines Corporation Magneto-resistive random access memory with laterally-recessed free layer
US11574863B2 (en) * 2021-02-08 2023-02-07 Globalfoundries U.S. Inc. Local interconnect layer with device within second dielectric material, and related methods
CN115666206A (zh) * 2021-07-08 2023-01-31 长鑫存储技术有限公司 半导体结构及其制造方法、半导体存储器
US11842961B2 (en) * 2021-08-26 2023-12-12 International Business Machines Corporation Advanced metal interconnects with a replacement metal
US20230060906A1 (en) * 2021-09-01 2023-03-02 International Business Machines Corporation Mram stack with reduced height

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866242B2 (en) * 2011-11-10 2014-10-21 Qualcomm Incorporated MTJ structure and integration scheme
US8963114B2 (en) * 2013-03-06 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive (1T1R) random access memory (RRAM) structure with dual spacers
KR102276541B1 (ko) * 2014-11-27 2021-07-13 삼성전자주식회사 자기 메모리 장치 및 이의 제조 방법
US10008662B2 (en) * 2015-03-12 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic tunneling junction (MTJ) for improved magnetoresistive random-access memory (MRAM) process
US9543511B2 (en) * 2015-03-12 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device
US9818935B2 (en) * 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US9666790B2 (en) * 2015-07-17 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and corresponding devices for magnetic tunnel junction devices
US9502466B1 (en) 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
KR102358565B1 (ko) * 2015-09-09 2022-02-04 삼성전자주식회사 자기 저항 소자를 포함하는 반도체 소자
US9634243B1 (en) 2015-11-27 2017-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US9842986B2 (en) * 2015-12-15 2017-12-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US10355203B2 (en) 2016-03-14 2019-07-16 Toshiba Memory Corporation Semiconductor memory device with variable resistance elements
KR102551980B1 (ko) * 2016-03-30 2023-07-05 타호 리서치 리미티드 수직 자기 터널 접합(pmtjs)의 변형 엔지니어링에 대한 접근법 및 결과적 구조체
US9893278B1 (en) 2016-08-08 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory device between noncontigous interconnect metal layers

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