CN110224059A - 半导体装置及其形成方法 - Google Patents

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Abstract

本发明公开一种半导体装置及其形成方法，该半导体装置包含基底、第一插塞、磁阻式存储器结构、侧壁层、密封层以及第一导电图案。该基底具有第一区域与第二区域，该第一插塞是设置在该基底上的介电层内，位于该第一区域。该磁阻式存储器结构是设置在该介电层内并电连接该第一插塞。该侧壁层是设置在该第一区域与该第二区域内，覆盖该磁阻式存储器结构，而该密封层是设置在该侧壁层与该磁阻式存储器结构上，并仅位于该第一区域内。第一导电图案贯穿该密封层，而电连接至该磁阻式存储器结构。

Description

半导体装置及其形成方法
技术领域
本发明涉及一种半导体装置及其形成方法，特别是涉及一种具有一磁阻式存储器结构(magnetoresistive random access memory,MRAM)的半导体装置及其形成方法。
背景技术
磁阻式存储器结构(magnetoresistive random access memory,MRAM)属于非挥发性存储器，其速度约为动态随机存取存储器的六倍，具备高速数据传输、密度高、体积轻、低耗电及耐撞击等等优点，故特别适合应用于高阶的可携式电子产品，如智能型手机等。
磁阻式存储器结构并非以传统的电荷来存储位信息，而是以磁性阻抗效果来进行数据的存储。结构上，磁阻式存储器结构包括一数据层(data layer)以及一参考层(reference layer)，其中数据层是由一磁性材料所构成，而在写入操作时，经由外加的磁场，数据层即可在相反的两种磁性状态中切换，用于存储位信息。参考层则通常是由已固定磁性状态的磁性材料所构成，而难以被外加磁场改变。相较于动态随机存取存储器，磁阻式存储器结构在布局上并不一定要利用晶体管来进行写入操作。目前，较先进的磁阻式存储器结构是采用所谓的旋转力矩转移(spin-torque-transfer,STT)技术，其能克服在制作工艺进入65纳米以下时所产生的问题。
然而，现有的磁阻式存储器结构仍有诸多缺点需要进一步改进。因此，该领域仍需要改良的磁阻式存储器结构的制造方法，以解决前述问题。
发明内容
本发明的一目的在于提供一种半导体装置，其是在一磁阻式存储器结构上额外设置一密封层，利用该密封层保护位于下方的该磁阻式存储器结构，避免该磁阻式存储器结构的磁性隧穿接面(magnetic tunneling junction,MTJ)与设置在其上的导电图案发生短路。藉此，可获得结构优化的半导体装置，而有利于其元件效能的提升。
本发明的另一目的在于提供一种半导体装置的形成方法，其是在一磁阻式存储器结构上额外形成一密封层，利用该密封层保护位于下方的该磁阻式存储器结构，避免其在后续进行导电图案的制作工艺时，因过度蚀刻而暴露出该磁阻式存储器结构的磁性隧穿接面，而使得该导电图案与该磁阻式存储器结构发生短路。由此，可在制作工艺简化的前提下，形成结构优化的半导体装置。
为达上述目的，本发明的一实施例提供一种半导体装置，其包含一基底、一第一插塞、一磁阻式存储器结构、一侧壁层、一密封层以及一第一导电图案。该基底具有一第一区域与一第二区域，而该第一插塞则是设置在该基底上的一介电层内，位于该第一区域。该磁阻式存储器结构是设置在该介电层内，并电连接该第一插塞。该侧壁层是设置在该第一区域与该第二区域内，以覆盖该磁阻式存储器结构，该密封层是设置在该侧壁层与该磁阻式存储器结构上，并仅位于该第一区域内。第一导电图案贯穿该密封层，而电连接至该磁阻式存储器结构。
为达上述目的，本发明的一实施例提供一种半导体装置的形成方法，其包含以下步骤。首先，提供一基底，该基底具有一第一区域与一第二区域，并形成一第一介电层，位于该第一区域与该第二区域内。接着，在该第一介电层内形成一第一插塞，位于该第一区域内，并且，在该第一介电层上形成一磁阻式存储器结构，该磁阻式存储器结构位于该第一区域内并电连接该第一插塞。然后，形成一侧壁层，覆盖在该磁阻式存储器结构的侧壁以及该第二区域内的该介电层的表面上，并且，在该侧壁层上形成一第二介电层。之后，在该第二介电层上形成一密封层，该密封层仅位于该第一区域内。最后，在一第三介电层内形成一第一导电图案，该第一导电图案形成在该密封层上，贯穿该密封层而电连接至该磁阻式存储器结构。
整体来说，本发明是通过先形成可同时覆盖两区域与磁阻式存储器结构的侧壁的一侧壁层，再形成仅覆盖两区域的一与磁阻式存储器结构顶面的一密封层，并利用该密封层保护其下方的磁阻式存储器结构，以有效避免该磁阻式存储器结构于后续形成导电图案的制作工艺中，遭到过度蚀刻而损伤磁阻式存储器结构，或者是因位于该磁阻式存储器结构侧壁的侧壁层过度退缩，而导致该磁阻式存储器结构与该导电图案发生短路。因此，由前述方法所形成的半导体装置可免于结构的损伤而具有优化的结构，更能有利于整体元件效能的提升。
附图说明
图1至图5为本发明第一优选实施例中半导体装置的形成方法的步骤示意图；其中
图1为一半导体装置于形成磁阻式存储器结构后的剖面示意图；
图2为一半导体装置于形成密封层后的剖面示意图；
图3为一半导体装置于进行图案化制作工艺后的剖面示意图；
图4为一半导体装置于形成介电层后的剖面示意图；
图5为一半导体装置于形成导电图案后的剖面示意图。
图6至图10为本发明第二优选实施例中半导体装置的形成方法的步骤示意图；其中
图6为一半导体装置于进行回蚀刻制作工艺后的剖面示意图；
图7为一半导体装置于形成密封层后的剖面示意图；
图8为一半导体装置于进行图案化制作工艺后的剖面示意图；
图9为一半导体装置于形成介电层后的剖面示意图；
图10为一半导体装置于形成导电图案后的剖面示意图。
主要元件符号说明
100 基底
102、104 区域
110、150、190、230 介电层
120 导电图案
130 停止层
140 插塞
170 侧壁层
171、173 顶面
210、215、250、255 密封层
257 突出部
310 磁阻式存储器结构
311 底电极层
313 参考层
315 隧穿层
317 自由层
319 顶电极层
319a 顶面
320 导电图案
320a 导线结构
320b 插塞结构
321 阻障层
323 金属层
330 导电图案
331 阻障层
333 金属层
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图5，所绘示者为本发明第一优选实施例中，半导体装置的形成方法的步骤示意图。首先，提供一基底(substrate)100，例如是一半导体基底，如硅基底(silicon substrate)、含硅基底(silicon-containing substrate)、外延硅基底(epitaxial silicon substrate)或硅覆绝缘基底(silicon-on-insulator substrate)等。基底100上定义有两区域102、104，例如是分别作为一存储器区域(cell region)以及一周边区域(edge region)，但不以此为限。基底100上还形成有分别位于区域102、104内的数个导电图案120，其可以是各式导电单元或金属接点(metal contact)等。举例来说，导电图案120例如是形成在一介电层110内的一导线(metal line)，如图1所示。
接着，在基底100的区域102内依序形成一插塞(plug)140与一磁阻式存储器结构310，以电连接至位于区域102的导电图案120。在本实施例中，插塞140是形成在依序堆叠于基底100上的一介电层150与一停止层130内，其中，停止层130是位于两介电层110、150之间，并包含氮氧化硅(silicon oxynitride,SiON)或碳氮化硅(silicon carbonitride,SiCN)等介电材料，以作为插塞140在其蚀刻制作工艺时的一停止层。磁阻式存储器结构310则是形成在插塞140上，通过插塞140而电连接至下方的导电图案120。
如图1所示，磁阻式存储器结构310包含依序堆叠的一底电极(bottom electrode)层311，例如包含钽(Ta)等金属材质，一磁性隧穿接面(magnetic tunneling junction,MTJ)，与一顶电极(top electrode)层319，例如包含不同于底电极层311的金属材质。其中，该磁性隧穿接面是位于底电极层311与顶电极层319之间，且至少包含依序堆叠的一晶种层(seed layer,未绘示)，其例如包含铂(Pt)等材质，一反磁锁定层(antiferromagneticpinning layer,未绘示)，其例如包含钴(Co)/铂等材质，一参考层(reference layer)313，其例如包含钽、钴铁硼(CoFeB)等磁性材质，一隧穿(tunneling)层315，其例如包含氧化锰(MgO)等材质，一自由层(free layer)317，其例如包含钽、钴铁硼(CoFeB)等磁性材质，以及一盖层(capping layer,未绘示)，其例如包含氧化锰等材质。在本实施例中，参考层313与自由层317较佳具有多层结构，举例来说，参考层313例如是包含依序堆叠的一钽薄膜(未绘示)与一钴铁硼薄膜(未绘示)，而自由层317则例如是包含依序堆叠的一底钴铁硼薄膜(未绘示)、一钽薄膜(未绘示)与一顶钴铁硼薄膜(未绘示)，但不以此为限。而后，再形成一侧壁层170，其是同时覆盖在基底100两区域102、104内，并覆盖在磁阻式存储器结构310上。
然后，在基底100的两个区域102、104上依序形成介电层190以及密封层(seallayer)210。具体来说，在侧壁层170形成之后，是先形成一介电材料层(未绘示)，整体地覆盖在基底100的两个区域102、104上，再进行一平坦化制作工艺，例如是一蚀刻制作工艺或是一化学机械研磨(chemical-mechanical polishing,CMP)制作工艺，部分移除该介电材料层以及侧壁层170，直至暴露出磁阻式存储器结构310的顶面，同时形成可与磁阻式存储器结构310的顶面齐平的介电层190，以及与之齐平的侧壁层170顶面171，如图2所示。再继续形成密封层210，覆盖在区域102内的磁阻式存储器结构310以及区域104内的介电层190上。
如图3所示，进行一图案化制作工艺，移除覆盖在区域104内的密封层210，而形成密封层215。密封层215仅位于区域102内，并覆盖在磁阻式存储器结构310以及部分的介电层190上。然后，于基底100的两个区域102、104上形成一介电层230。需注意的是，介电层230虽是形成在密封层215上，但其在两区域102、104内具有平坦的一顶面，如图4所示。
后续，则在两区域102、104内分别形成导电图案330、320，电连接导电图案120。其中，在区域104中，导电图案320是形成在介电层230、介电层190、侧壁层170、介电层150与停止层130内，贯穿侧壁层170而直接电连接至介电层110内的导电图案120。在本实施例中，导电图案320例如具有一双镶嵌(dual damascene)结构，其具有形成在侧壁层170、介电层150与停止层130内的一插塞结构320b，以及形成在介电层230与介电层190内的一导线结构320a，如图5所示。导电图案320的制作工艺例如是通过前介质孔/接触孔(via first)的双镶嵌制作工艺，其是先利用一图案化掩模(未绘示)于介电层230、介电层190、侧壁层170、介电层150与停止层130内定义一介质孔(via hole,未绘示)或一接触孔(contact hole,未绘示)，再利用另一图案化掩模(未绘示)并利用侧壁层170当作一停止层(etching stoplayer)，以于介电层230与介电层190内蚀刻出与该介质孔或接触孔部分重叠的一沟槽(trench,未绘示)，然后，进行沉积与蚀刻制作工艺，而于该沟槽与该介质孔内形成一阻障层(barrier layer)321，例如包含钛(Ti)/氮化钛(TiN)、钽/氮化钽(TaN)等材质，以及一金属层(metal layer)323，例如包含铜(Cu)等低阻质金属，但不以此为限。
另一方面，在区域102中，导电图案330则是形成在介电层230与部分的介电层190内，通过磁阻式存储器结构310、插塞140而电连接至下方的导电图案120，如图5所示。导电图案330例如是具有一插塞结构，使其制作工艺可整合前述的双镶嵌制作工艺，其是在利用该另一图案化掩模于区域104内蚀刻该沟槽时，同时在区域102内，于介电层230与介电层190内蚀刻出另一沟槽(未绘示)，再进行沉积与蚀刻制作工艺，而于该沟槽内形成一阻障层331，例如包含钛/氮化钛、钽/氮化钽等材质，以及一金属层333，例如包含钨(W)或铝(Al)等低阻质金属，但不以此为限。
在本实施例中，导电图案330贯穿密封层215而电连接至磁阻式存储器结构310。并且，因导电图案330具有大于下方磁阻式存储器结构310孔径(diameter)的一尺寸(dimension)，其可直接接触磁阻式存储器结构310，并进一步包覆磁阻式存储器结构310的部分侧壁(即部分顶电极层319的侧壁)，如图5所示。详细来说，在蚀刻介电层230、介电层190而形成该沟槽时，因其蚀刻深度(即介电层230、190的整体厚度)小于区域104内沟槽的深度(即介电层230、190、150，侧壁层170与停止层130的整体厚度)，位于磁阻式存储器结构310侧壁的侧壁层170会一并被蚀刻，其顶面171会因此退缩，而形成低于磁阻式存储器结构310的顶面的一顶面173。在此情况下，磁阻式存储器结构310的部分侧壁(即顶电极层319的部分侧壁)则无法被侧壁层170完全覆盖，而被暴露出。由此，后续形成的阻障层331、金属层333则一并覆盖在侧壁层170的顶面173以及暴露出的部分顶电极层319上，构成导电图案330。
需注意的是，前述密封层215较佳是选择包含与介电层230、190具一定蚀刻选择的材质，例如是氮氧化硅或碳氮化硅等介电材料，以避免在形成该沟槽时，因过度蚀刻而损伤磁阻式存储器结构310的顶电极层319。同时，前述密封层215还可进一步避免位于磁阻式存储器结构310侧壁的侧壁层170因蚀刻而过度退缩，以至于暴露过多的磁阻式存储器结构310。换言之，因前述密封层215的保护，退缩后的侧壁层顶部173仍可完全覆盖住磁阻式存储器结构310的磁性隧穿接面，而可有效避免导电图案330与磁阻式存储器结构310发生短路，而免于影响该半导体装置的整体效能。
由前述制作工艺即完成本发明第一优选实施例的形成方法。根据本实施例的方法，在基底100的两区域102、104上形成侧壁层170，覆盖磁阻式存储器结构310的侧壁，再于基底100的区域102内形成密封层215，覆盖磁阻式存储器结构310的顶面。由此，即可利用密封层215进一步保护磁阻式存储器结构310，避免后续在进行导电图案330的制作工艺时，因过度蚀刻而损伤磁阻式存储器结构310的顶电极层319，或者是避免位于磁阻式存储器结构310侧壁的侧壁层170过度退缩，而使磁阻式存储器结构310与导电图案330发生短路。因此，利用本实施例的方法即可有效保护磁阻式存储器结构310，避免其在进行导电图案330的制作工艺时发生损伤，故有利于整体元件效能的提升。
此外，本领域者应可轻易了解，本发明的半导体装置及其形成方法也可能有其它态样，而不限于前述。举例来说，前述导电图案320的制作工艺虽是以前介质孔/接触孔的双镶嵌制作工艺为实施样态进行说明，但其也可通过前沟槽(trench first)的双镶嵌制作工艺或是其他本领域者熟知的双镶嵌制作工艺形成，如自对准(self-aligned)的双镶嵌制作工艺等。或者，前述导电图案320的插塞结构320b也可选择整合前述插塞140的制作工艺，而一并形成。另外，下文将进一步针对本发明的半导体装置的形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图6至图10所示，其绘示本发明第二优选实施例中半导体装置的形成方法的步骤示意图。本实施例的前段步骤大体上与前述第一优选实施例相同，如图1所示，在此不再赘述。本实施例的制作工艺与前述第一优选实施例主要差异在于，在形成与磁阻式存储器结构310的顶面齐平的介电层190之后，对磁阻式存储器结构310进行一回蚀刻制作工艺。
具体来说，该回蚀刻制作工艺例如是进行一干蚀刻制作工艺或一湿蚀刻制作工艺，以部分移除磁阻式存储器结构310的顶电极层319，而形成有一顶面319a，其略低于侧壁层170的顶面171与介电层190的顶面，如图6所示。并且，在顶电极层319的顶面319a与侧壁层170的顶面171之间形成一沟槽312。
然后，如图7所示，在基底100的两个区域102、104上形成密封层250。其中，密封层250是共型地形成在介电层190、侧壁层顶面171与磁阻式存储器结构310上，并部分填入沟槽312内。接着，进行一图案化制作工艺，移除覆盖在区域104内的密封层250，而形成密封层255，如图8所示。之后，再继续于基底100的两个区域102、104上形成一介电层230。介电层230虽是形成在密封层255上，但其在两区域102、104内具有平坦的顶面，并且填满沟槽312，如图9所示。
如图10所示，在两区域102、104内分别形成导电图案330、320，电连接导电图案120。具体来说，位于区域104的导电图案320是直接电连接至介电层110内的导电图案120，而位于区域102内的导电图案330则通过下方的磁阻式存储器结构310、插塞140而电连接至下方的导电图案120。需注意的是，在形成贯穿密封层255而电连接至磁阻式存储器结构310的导电图案330时，是先蚀刻介电层230、介电层190而形成一沟槽。如同前述第一实施例所述，位于磁阻式存储器结构310侧壁的侧壁层170同样会一并被蚀刻，形成低于磁阻式存储器结构310的顶面的顶面173，并暴露出磁阻式存储器结构310的部分侧壁(即部分顶电极层319的侧壁)。另一方面，填入沟槽312内的密封层255也会一并被蚀刻，而在磁阻式存储器结构310的顶面上形成两突出部257，如图10所示。在一实施例中，突出部257是形成在侧壁层170的一侧，并具有高于顶面173的一顶面。由此，后续形成的阻障层331、金属层333则一并覆盖在侧壁层170的顶面173、密封层255的突出部257以及暴露出的部分顶电极层319上，构成导电图案330。
由前述制作工艺即完成本发明第二优选实施例的形成方法。根据本实施例的方法，先于基底100的两区域102、104上形成侧壁层170，覆盖磁阻式存储器结构310的侧壁，部分移除磁阻式存储器结构310的顶面，形成沟槽312，再于基底100的区域102内形成密封层255，填入沟槽312并覆盖磁阻式存储器结构310的顶面。由此，即可利用密封层255进一步保护磁阻式存储器结构310，避免后续在进行导电图案330的制作工艺时，因过度蚀刻而损伤磁阻式存储器结构310的顶电极层319，或者是因位于磁阻式存储器结构310侧壁的侧壁层170过度退缩，而导致磁阻式存储器结构310与导电图案330发生短路。其中，前述的密封层255在形成导电图案330时，会进一步被蚀刻为位于磁阻式存储器结构310顶面的两突出部257，而可进一步保护磁阻式存储器结构310的顶电极层319。因此，利用本实施例的方法即可更有效保护磁阻式存储器结构310，避免其在进行导电图案330的制作工艺时发生损伤，故有利于整体元件效能的提升。
整体来说，本发明是通过先形成可同时覆盖两区域与磁阻式存储器结构侧壁的一侧壁层，再形成仅覆盖两区域之一与磁阻式存储器结构顶面的一密封层，并利用该密封层保护其下方的磁阻式存储器结构，以有效避免该磁阻式存储器结构于后续形成导电图案的制作工艺中，遭到过度蚀刻而损伤磁阻式存储器结构，或者是因位于该磁阻式存储器结构侧壁的侧壁层过度退缩，而导致该磁阻式存储器结构侧壁与该导电图案发生短路。因此，由前述方法所形成的半导体装置可免于结构的损伤而具有优化的结构，更能有利于整体元件效能的提升。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (15)

1.一种半导体装置，其特征在于，包含：
基底，具有第一区域与第二区域；
介电层，设置在该基底上；
第一插塞，设置在该介电层内并位于该第一区域；
磁阻式存储器结构，设置在该介电层内，且电连接该第一插塞；
侧壁层，设置在该第一区域与该第二区域内，以覆盖该磁阻式存储器结构；
密封层，设置在该侧壁层与该磁阻式存储器结构上，并仅位于该第一区域内；以及
第一导电图案，贯穿该密封层而电连接至该磁阻式存储器结构。
2.依据权利要求1所述的半导体装置，其特征在于，该侧壁层的一顶面低于该磁阻式存储器结构的一顶面。
3.依据权利要求1所述的半导体装置，其特征在于，该侧壁层的一顶面高于该磁阻式存储器结构的一顶面。
4.依据权利要求3所述的半导体装置，其特征在于，该密封层具有突出部，设置在该磁阻式存储器结构上。
5.依据权利要求4所述的半导体装置，其特征在于，该突出部的一顶面高于该侧壁层的该顶面。
6.依据权利要求1所述的半导体装置，其特征在于，还包含：
第二导电图案，设置在该介电层内并位于该第二区域内，该第二导电图案贯穿该侧壁层。
7.依据权利要求6所述的半导体装置，其特征在于，该第二导电图案包含双镶嵌结构。
8.依据权利要求1所述的半导体装置，其特征在于，该磁阻式存储器结构包含依序堆叠的底电极层、隧穿层以及顶电极层。
9.一种半导体装置的形成方法，其特征在于，包含：
提供一基底，该基底具有一第一区域与一第二区域；
形成一第一介电层，位于该第一区域与该第二区域内；
在该第一介电层内形成一第一插塞，位于该第一区域内；
在该第一介电层上形成一磁阻式存储器结构，该磁阻式存储器结构位于该第一区域内并电连接该第一插塞；
形成一侧壁层，覆盖在该磁阻式存储器结构的侧壁以及该第二区域内的该介电层的表面上；
在该侧壁层上形成一第二介电层；
在该第二介电层上形成一密封层，该密封层仅位于该第一区域内；以及
在一第三介电层内形成一第一导电图案，该第一导电图案形成在该密封层上，贯穿该密封层而电连接至该磁阻式存储器结构。
10.依据权利要求9所述的半导体装置的形成方法，其特征在于，该侧壁层的形成包含：
形成一材料层，整体地覆盖该磁阻式存储器结构以及该第二介电层；以及
进行一平坦化制作工艺，暴露出该磁阻式存储器结构的一顶面。
11.依据权利要求10所述的半导体装置的形成方法，其特征在于还包含：
在该平坦化制作工艺后，进行一蚀刻制作工艺以降低该阻式存储器结构的该顶面直至低于该侧壁层的一顶面。
12.依据权利要求11所述的半导体装置的形成方法，其特征在于，形成该第一导电图案后，该密封层在该磁阻式存储器结构的该顶面上形成一突出部。
13.依据权利要求11所述的半导体装置的形成方法，其特征在于，该侧壁层的该顶面高于该磁阻式存储器结构的该顶面。
14.依据权利要求9所述的半导体装置的形成方法，其特征在于，该侧壁层的一顶面高于该磁阻式存储器结构的一顶面。
15.依据权利要求9所述的半导体装置的形成方法，其特征在于，还包含：
在该第二介电层与该第三介电层内形成一第二导电图案。
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