KR100755240B1 - 엠램을 위한 금속화 구조 및 엠램 어레이 소자 - Google Patents

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Abstract

메모리 셀(10) 상부 위의 희생 캡층(20) 및 이로부터 생기는 구조를 이용하여 엠램을 형성하는 방법이 기술된다. 각기 캡층(20)을 갖는 복수의 자기 메모리 장치(10)가 기판 위에서 제조된다. 연속적인 제1절연층(20,22)이 기판 및 자기 메모리 장치 위에 퇴적된다. 제1절연층의 일부는 적어도 자기 메모리 장치(10) 상에서 제거되고, 그런 다음 캡층(20)은 자기 메모리 장치(10)로부터 선택적으로 제거되어 자기 메모리 장치(10)의 활성인 상부표면이 노출된다. 자기 메모리 장치(10)의 상부 표면은 제1절연층(22)의 상부표면 아래로 우묵하게 들어가 있다. 상부 도전체는 자기 메모리 장치(10)의 활성인 상부표면과 접촉하면서 형성되어 있다. 예시적인 실시예에서, 스페이서(36)가 또한 제1절연층(20,22)이 퇴적되기 전에 자기 메모리 장치(10)의 측면을 따라 형성된다.
자기 메모리 장치, 캡층, 스페이서, 절연층, 트렌치, 선택적 에칭

Description

엠램을 위한 금속화 구조 및 엠램 어레이 소자{A METALLIZATION FOR A TUNNELING MAGNETORESISTANCE MRAM AND AN ELEMENT OF A MAGNETIC RANDOM ACCESS MEMORY ARRAY}
도1은 종래기술에 따르는 것으로서, 스터드 구성을 갖는 TMR 자기 메모리 장치의 어레이 일부를 나타내는 단면도이다.
도2는 본 발명의 바람직한 실시예에 따라 구성된 것으로서, 자기 메모리 스택과 캡 재료의 블랭킷 층(blanket layer)의 단면도이다.
도3은 도2의 블랭킷 층으로부터 에칭된 스터드 구성에서 캡 층을 갖는 개별적인 자기 메모리 장치의 단면도이다.
*도4는 제1절연층에 의해 둘러싸인 도3의 메모리 장치의 단면도이다.
도5는 본 발명의 하나의 배치에 따른 것으로서, 캡이 제거되고 표준 금속화 공정에 의해 형성된 상부 도전체가 메모리 장치에 접촉하는 도4의 메모리 장치의 단면도이다.
도6a는 본 발명의 다른 배치에 따른것으로서, 제2절연층이 퇴적되고 트렌치가 상기 제2절연층으로에칭된 후의 도4의 메모리 장치의 단면도이다.
도6b는 캡이 제거되고 메모리 장치와 접촉하는 상부 도전체가 이중 다마 신(dual damascene) 공정에 의해 형성된 후의 도6a의 메모리 장치의 단면도이다.
도7a은 에칭 저지층이 제1절연층과 제2절연층 사이에 퇴적된 이중 다마신 공정을 위한 다른 실시예의 단면도이다.
도7b는 에칭 저지층이 제2절연층 내의 트렌치의 바닥으로부터 제거되고, 캡이 제거되고나서 상부 도전체가 형성된 후의 도7a의 다른 실시예의 단면도이다.
도8은 본 발명의 또 다른 실시예에 따라 메모리 장치 위에 스페이서 재료층이 퇴적된 도3의 메모리장치의 단면도이다.
도9는 스페이서 에칭 후의 도8의 메모리 장치의 단면도이다.
도10은 제1절연층에 의해 둘러싸인 도9의 메모리 장치의 단면도이다.
도11은 캡이 제거되고 표준 금속화 공정에 의해 형성된 상부 도전체가 메모리 장치에 접촉하는 도10의 메모리 장치의 단면도이다.
도12는 본 발명의 바람직한 실시예에 따라 캡이 제거되고 이중 다마신 공정에 의해 형성된 상부 도전체가 메모리 장치에 접촉하는 도10의 메모리 장치의 단면도이다.
도13은 본 발명의 다른 실시예에 따라 캡이 제거되고 이중 다마신 공정에 의해 형성된 상부 도전체가 메모리 장치에 접촉하는 도10의 메모리 장치의 단면도로서, 제2절연층이오버에칭되어 금속이 제1절연층으로 부분적으로 연장되어 있는 것을도시하고 있다.
본 발명은 일반적으로는 디지털 정보를 저장하는 자기 메모리 장치에 관한 것으로서, 보다 상세하게는 자기 메모리 장치에 전기적인 컨택트를 형성하는 방법 및 구조에 관한 것이다.
컴퓨터 및 컴퓨터 시스템 부품에서 가장 일반적으로 사용되는 디지털 메모리로는 커패시터에 저장된 전압이 정보의 디지털 비트를 나타내는 동적 램덤 액세스 메모리(DRAM)가 있다. 정보를 유지하기 위해서는 이러한 메모리에 전력이 반드시 공급되어야 하는데, 이는 빈번한 리프레시(refresh) 사이클이 없는 경우 커패시터에 저장된 전하가 소모되어 정보가 상실되기 때문이다. 일정한 전력을 요구하는 메모리는 휘발성 메모리로 알려져 있다.
비휘발성 메모리는 저장된 정보를보존하기 위해 리프레시 사이클을 요구하지 않고, 따라서 휘발성 메모리 보다 적은 전력을 소모하며 전원이 항상 온(ON)으로 되어 있지 않은 환경에서도 동작할 수 있다. 비휘발성 메모리가 선호되거나 요구되는 많은 응용들이 있는데, 그 예로는 셀룰러 폰 또는 자동차의 제어 시스템에서의 응용들을 들 수 있다.
자기 램(엠램)(MRAM)은 비휘발성 메모리이다. 정보의 디지털 비트는 자기 기억 소자 또는 셀 내에서 서로 교호하는 자화방향으로 저장된다. 기억 소자는 단순한 얇은 강자성 필름, 또는 보다 복잡하게 층이 형성된 자기 박막 구조, 예를 들어 터널링 자기저항(tunneling magnetoresistance)(TMR) 또는거대 자기 저항(GMR)소자일 수 있다.
메모리 어레이 구조는 일반적으로 절연층으로 커버되는 병렬 도전선의 제1세트로 형성되는데, 이 병렬 도전선의 제1세트 위에 병렬 도전선의 제2세트가 위치하고 이 제2세트의 도전선은 제1세트의 도전선과 수직을 이루고 있다. 이들 도전선 세트들의 어느 하나는 비트 라인이고, 다른 하나는 워드 라인이다. 가장 간단한 구성에서, 자기 기억 셀은 비트 라인들과 워드 라인들의 교차점들에서 비트라인들과 워드라인들 사이에 샌드위치되어 있다. 트랜지스터 또는 다이오드 래칭(diode latching)을 갖는 보다 복잡한 구조도 사용될 수 있다. 비트 라인 또는 워드 라인을 통해 전류가 흐를 때, 전류는 이들 라인 주위로 자기장을 발생시킨다. 어레이는 각각의 도전선이 기억소자의 자화를 반전시키는데 필요한 자장의 일부만을 공급하도록 설계되어 있다. 하나의 배열에서, 스위칭은 워드라인과 비트라인 양자가 전류를 운반하는 교차점에서만 발생한다. 라인의 하나만으로는 스스로 비트를 스위칭할 수 없다. 비트라인과 워드라인 양자에 의해 어드레스된 셀만이 스위칭될 수 있다.
도1의 자기 메모리 어레이는 기본적인 방식으로서 TMR 장치의 3개의기능층들을 설명하고 있다. TMR 장치(10)는 얇은 장벽층(12)을 통한 하나의 자기층으로부터 다른 자기층으로의 전자 터널링에 의해 동작한다. 터널링 확률은 장벽층(12)의 어느 한쪽 면 상의 자기층(14, 16)이 평행의 자화방향을 가질 때 가장 크며, 반-평행의 자화방향을 가질 때 가장 작다. 이 TMR 장치가 적절하게 기능하기 위해서는 이들 층은 서로 전기적으로 절연되어야 한다. 이들 층의 단락회로화는 TMR 장치의 데이터 저장을 바이패스(bypass)시킨다.
현재 엠램(MRAM) 어레이를 위한 구리 전도체는, 비트 라인 및 워드 라인에 의해 운반되는 높은 전류밀도에 의해 유발되는 일렉트로마이그레이션(electromigration)에 의한 문제의 가능성을 줄이기 위해서 선호된다. 구리 도전선은 다마신(damascene) 공정을 이용하여 통상 만들어 진다. 도1에서 구리 도전선(18)은 TMR 장치(10)의 바닥과 접촉하고 있는데, 도면의 수평면으로 도시되어 있다. 이 TMR 장치 위에 도전선을 만들기 위해서 먼저 두꺼운 절연층이 엠램 어레이 위에 퇴적(deposition)된다. 트렌치가절연층으로 에칭되고 TMR 장치(10)의 상부 표면이 노출된다. 구리가 퇴적되어 트렌치를 채우게 됨으로써 TMR 장치(10)로의 전기적 접촉을 형성하게 된다. TMR 장치(10) 위의 상부 전극(도1에는 미도시) 역시 다마신 공정에 의해 형성하는 것이 바람직하다.
비록 트렌치가 패턴화된 마스크를 통해 이방성 에칭되는 것이 일반적이지만, 트렌치의 폭과 에칭의깊이 모두에서 오버에칭이 발생할 수 있다. 에칭이 너무 깊으면 메모리 장치의 측벽을 따라 갭이 발생할 수 있다. 이어지는 구리의 퇴적은 갭을 채우고 이는 메모리 장치를 단락시킬 수 있다. 자기 기억 장치 위에 도전선을 형성하는데 있어 보다 믿을 만한 방법이 요구된다.
본 발명에 따르면 엠램(MRAM)을 형성하는 방법이 제공된다. 각기 캡층을 갖는 복수의 자기 메모리 장치가 기판 위에 구획된다. 연속적인 제1 절연층이 상기 기판 및 자기 메모리 장치 위에 제공된다. 상기 제1 절연층의 일부는 적어도 상기 자기 메모리 장치 위에서 제거되고, 그런 다음 상기 캡층이 선택적으로 제거됨으로 써 자기 메모리 장치의 활성 상부 표면을 노출시킨다. 상부 도전체가 상기 자기 메모리 장치의 상기 활성 상부 표면과 접촉하면서 형성된다.
본 발명의 다른 형태에 따르면, 하부에 위치하는 집적회로부품을 갖는 반도체 기판 상에 자기저항 메모리를 형성하는 방법이 제공된다. 최상층으로서 캡층을 갖는 자기저항 메모리층을 구비하는 복수의 돌출부가 형성된다. 공형(共形)의 스페이서 재료층이 상기 돌출부 상에 퇴적(deposition)되고 스페이서 에칭이 수행됨으로써, 상기 돌출부의 측면을 따라 스페이서가 형성된다. 절연재료층은 상기 돌출부, 상기 스페이서 및 상기 기판 상에 형성된다. 상기 절연층은 적어도 상기 돌출부상에서 제거되고, 상기 캡층은 선택적으로 에칭되며, 상기 자기저항메모리층으로의 접촉을 형성하기 위해 금속화 공정이 수행된다.
본 발명의 다른 형태에 있어서, 자기 기억 구조가 제공된다. 상기 구조는 각각 스터드(stud) 구성으로 되어 있는 복수의 자기 메모리 스택을 구비한다. 상기 자기 메모리 스택 주위에는 제1절연층이 있고, 상기 자기 메모리 스택의 상부 표면은 상기 제1절연층의 상부 표면 보다 아래쪽에 우묵하게 들어가 있다. 상기 자기 메모리 스택의 상부표면과 접촉하는 금속 도전체가 존재한다.
전술한 요구들은 본 발명의 공정에 의해 만족된다. 바람직한 실시예들은 활성인 메모리 장치 상에서 공정을 위해 희생되는 캡을 채용하고 있다. 캡은 둘러싸는 절연체 재료 보다 용이하게 에칭되어 상부 도전체를 위한 트렌치 에칭에 있어서의 양호한 제어를 가능하게 하고 오버에칭의 가능성을 줄인다. 다른 실시예에서, 낮은 에칭속도(에칭율)를 갖는 스페이서가 활성인 메모리 장치 주위에 사용되어 비 록 오버에칭이 일어나더라도 이 스페이서는 그 영향을 상대적으로 덜 받아 메모리 장치의 측면은 스페이서에 의해 보호되어 남게 된다.
본 발명의 이러한 목적 및 다른 목적 그리고 장점들은 첨부된 도면과 연관되어 설명되는 하기의 내용으로부터 보다 명확하게 될 것이다. 참조번호가 도면에 대해 붙여지며 전체적으로 유사한 번호는 유사한 부분을 언급하는 것이다.
도2는 본 발명의 예시적인 실시예의 시작점이다. 본 실시예는 상부 표면 및 외부 표면을 갖는 TMR 자기 메모리 셀에 대해 설명되나, 본 발명의 실시예는 다른 형태의 메모리 셀에 대해서도 동등하게 적용될 수 있다. 금속의 도전선(18)은 바람직하기로는 구리 또는 알루미늄으로서 기판(미도시)상 또는 기판 내에 형성된다. 도전선(18)은 도면의 좌우로연장되어 있다. 자기층 및 연관된 인접 블랭킷 층의 제1스택(14)이 퇴적된다. 얇은 터널링 장벽층(12)이 상기 제1스택(14)위에 퇴적되고, 자기층 및 연관된 인접 블랭킷 층의 제2스택(16)이 TMR 자기 메모리 셀 제조기술분야에서 알려진 바와 같은 터널링 층(12)상에 퇴적된다. 블랭킷 캡층(20)이 상기 제2 TMR 재료 스택(16) 위에 퇴적된다. 캡 재료(20)는 상기 제2 TMR 스택(16)의 상부 부분에 대해 선택적으로 에칭가능한 것이 바람직하다. 보다 바람직하기로는,상기 캡 재료는 BLOKTM(AMAT) 공정에 의해 퇴적되는 비정질 탄소, 다이아몬드-유사 탄소(diamond-like carbon), 비정질 실리콘, 실리콘 카바이드, 또는 유전체 반사방지 코팅(DARC, dielectric anti-reflective coating)과 같은 실리콘이 풍부한 옥시질화물(oxynitride)과 같은 비금속을 포함한다.
도3은 도2의 블랭킷 층이 패턴화되어 메모리 셀의 어레이로 에칭된 후, 캡 층(20)을 갖는 하나의 TMR 메모리 셀 스터드(10)를 도시하고 있다. 패턴화 및 에칭은 캡 층 위에 마스크 층을 퇴적하고, 그런 다음 마스크 층을 패턴화하고, 마스크 내의 노출된 영역을 통해 캡 층과 자기 메모리 층을 에칭함으로써 수행될 수 있다. 실리콘 산화물의 경질 마스크 재료는 마스크층을 위해 적합한 하나의 재료이다.
도4에서, 연속적인 제1절연체 또는 수준간 유전체층(interlevel dielectric, ILD1)(22)이 퇴적되고, 바람직하기로는 화학적-기계적 평탄화(CMP)에 의해 평탄화되어 캡층(20)의 상부가 노출된다. 비록 CMP가 선호되지만 에칭과 같은 다른 방법도 캡(20)위로부터ILD1(22)을 제거하기 위해 사용될 수 있다. 하나의 실시예에서, ILD1(22)은 TEOS(테트라에틸오르토실리케이트)의 분해에 의해 형성되는 실리콘 산화물을 포함한다. 다른 실시예에서, ILD1(22)은 실리콘 질화물이다. 예시된 실시예의 장점들중 하나는 본 단계에서 명확해 진다. 일반적으로, 상부 자기 스택(16)의 윗부분은 탈탄과 같은 금속을 포함한다. 이는 메모리 셀(10)의 정확한 상부 위치에서CMP 공정을 멈추게 하는 것을 어렵게 한다. 만약 메모리 셀(10)의 윗부분인 얇은 금속층이 손상되거나 제거되면, 셀로의 양호한 전기적 접촉이 어렵게 될 수 있다. 너무 많은 금속이 제거되면 셀의 전체 동작을 간섭하게 된다. 더욱이, 일부 금속은 CMP 동안에 깍여서 퍼지는(문대어지는) 경향이 있어 원하는 것보다 넓은 범위로 금속이 적용되게 된다. 캡층(20)은 전술한 악영향없이 CMP를 진행할 수 있다. 캡은 메모리 셀의 활성인 기능부가 아니다. 비록 캡(20)의 일부가 CMP 동안에 제거되더라도 아래에 놓인 셀(10)은 본래 대로 유지된다. 전술한 바와 같은 캡(20)으로서 선호되는 재료는 CMP 동안에 깍여서 퍼지는 성향을 갖고 있지 않다. 따라 서, 캡 재료는 메모리 셀(10) 위에 국한하여 존재하게 된다.
표준 금속화를 포함하는 실시예가 도5에 도시되어 있다. 캡(20)은 제거되어 있다. 바람직하게, 캡(20)은 ILD1(22) 보다 캡 재료를 선호하는 에칭공정에 의해 제거된다. 선택적 에칭은 캡(20)을 제거하기 위해 수행된다. 캡(20)이 비정질 탄소 또는 다이아몬드-유사 탄소를 포함한다면, 산소 플라즈마를 이용하여 제거하는 것이 바람직하다. 캡(20)이 비정질 실리콘을 포함한다면, Cl, HBr, HI 또는 NF3 플라즈마를 이용하여 제거하는 것이 바람직하다. 캡(20)이 실리콘 카바이드 또는 실리콘이 풍부한 옥시질화물을 포함한다면 탄소를 갖지 않는 할로겐화합물, 예를 들어 Cl2, 또는 NF3를 이용하여 제거하는 것이 바람직하다. 캡(20)이 DARC(실리콘이 풍부한 실리콘 옥시질화물을 포함하는 유전체 반사방지 코팅)를 포함한다면, DARC 대 TEOS로부터의 실리콘 산화물에 대한 에칭속도가 2대1인 NF3/Cl2를 이용하여 제거하는 것이 바람직하다. 본 예시적인 실시예의 상기 재료 및 다른 재료 그리고 화합물에 대해서는 표1에 요약되어 있다. 본 개시를 위해, 본 발명자는 선택적으로 에칭되는 재료에 대해 정의하는데, 이때 이 재료는 주위의 재료 보다 해당 재료에 대한 에칭속도가 적어도 약2배, 바람직하게는 5배, 보다 바람직하게는 10배 크다.
금속층, 바람직하게는 알루미늄 등의 금속층이 퇴적되고, 패턴화되며, 에칭된다. 금속(24)은 앞서 캡(20)에 의해 차지되었던 영역을 채우게 된다. ILD1(22)의 상부 표면 상의 패턴화된 금속(24)의 일부는 도5의 앞뒤로 뻗어가는 상부 도전선을 구성하는데, 이 상부 도전선은 셀(10)의 행을 따라 전기적 연결을 형성한다. 제2절연층(미도시)이 도전선(24)위에 퇴적될 수 있고, 공정이 계속될 수 있다.
도5에 예시된 실시예의 구조는 도전선(18), 바람직하게는 알루미늄 또는구리로 구성된 도전선(18)과 그 하부표면에서 접촉하는 다층 자기 메모리 셀(10), 바람직하게는 TMR 메모리 셀을 포함한다. 도전선(18)의 두께는 약 100nm 내지 약 350nm이다. 다층 자기 메모리 셀(10)의 두께는 약 20nm 내지 약 50nm이다. 셀의 폭은 약 150nm 내지 약 500nm이다. 셀은 절연층(22), 바람직하게는 실리콘 산화물 또는 실리콘 질화물에 의해 그 측면이 둘러싸여져 있다. 절연층(22)은 메모리 셀(10) 보다 두꺼운데, 그 두께는 약 50nm 내지 약 100nm이다. 메모리 셀(10)의 상부 표면은 절연층(22)의 상부표면으로부터 약 20nm 내지 약 50nm 정도 움푹 들어가 있다. 홈의 상부에 있는 절연층(22)의 모서리들은 캡 에칭 공정에 의해 약간 둥글게 되어 있다. 금속(24), 바람직하게는 알루미늄을 포함하는 금속은 메모리 셀(10)과 절연층(22)의 상부 사이의 홈을 채우게 되어 메모리 셀(10)로의 전기적 접속을 형성하고, 홈의 어느 한쪽 상의 약 10nm 내지약 50nm 정도의 범주에서 절연층(22)의 상부 표면 상에서 연장하고 메모리 셀(10)의 행을 연결하는 라인을 형성한다. 메모리 셀(10)상의 금속선(24)의 단면은 T자 형상이다. T자 형상(24)의 상부는 메모리 셀(10) 보다 넓다. 금속선(24)의 여분의 폭은 보다 좁은 금속선으로부터의 자기장 보다 비트(10)로의 기록에 있어 보다 효율적인 자기장을 형성하는 유리한 점이 있다. 선택적으로 에칭가능한 캡은 이러한 전극폭에도 불구하고 단락의 위험성을 낮춘다.
본 발명의 다른 실시예는 도6a 및도6b를 참조하여 기술되는 이중 다마신 공정을 이용하여 금속화하는 것을 포함한다. 도4에 대해 전술한 바와 같이, ILD1(22)은 퇴적되고 평탄화된다. 도6a에서, 캡(20)은 여전히 제위치에 있다. 제2 블랭킷 절연층인 ILD2(26)는 ILD1(22)위에 퇴적된다. 트렌치(28)는 ILD2(26)으로 에칭되는데, 캡(20)의 상부표면 및 ILD1(22)의 상부표면을 향해 아래쪽으로 그리고 도면에 대해 수직방향으로 메모리 셀(10)의 행을 따라 에칭된다. 바람직하게는, 트렌치(28)는 도6a에 도시된 바와 같이 캡(20) 보다 더 넓다.
도6b에 도시된 바와 같이, 금속층, 바람직하게는 구리층은 캡(20)제거로 남겨진 메모리 셀(10) 위의 개구를 채우고, 메모리 셀(10)의 행을 연결하는 트렌치(28)를 채우기 위해 퇴적된다. 다른 방법으로서, 트렌치(28)는 금속으로 채워지기 전에 장벽층 및/또는 시드(seed)층으로 라이닝될 수 있다. ILD2(26)의 상부 표면은 여분의 금속을 제거하고 추가의 공정단계를 위한 평편한 표면을 남겨놓기 위해 평탄화된다. 그 결과로 얻어진 상부의 도전선(30)은 메모리 셀(10)위에서 T자 형상의 단면을 갖는데, 이는 전술한 바와 같이 비트에서 보다 효율적인 자기장을 형성하게 한다.
도6b에 예시된 구조는 도전선(18), 바람직하게는 알루미늄 또는 구리로 구성된 도전선(18)과 그 하부표면에서 접촉하는 다층 자기 메모리 셀(10), 바람직하게는 TMR 메모리 셀을 포함한다. 도전선(18)의 두께는 약 100nm 내지 약 350nm이다. 다층 자기 메모리 셀(10)의 두께는 약 20nm 내지 약 50nm이다. 셀의 폭은 약 150nm 내지 약 500nm이다. 셀은 절연층(22), 바람직하게는 실리콘 산화물 또는 실리콘 질화물에 의해 그 측면이 둘러싸여져 있다. 절연층(22)은 메모리 셀(10) 보다 두꺼운데, 그 두께는 약 50nm 내지 약 100nm이다. 메모리 셀(10)의 상부 표면은 절연층의 상부표면으로부터 약 20nm 내지 약 50nm 정도 움푹 들어가 있다. 홈의 상부에 있는 절연층(22)의 모서리들은 약간 둥글게 되어 있다. 제2절연층(26), 바람직하게는 실리콘 산화물 또는 실리콘 질화물을 포함하는 제2절연층은 약 100nm 내지 300nm의 두께를 가지며 제1절연층(22)위에 위치하게 된다. 자기 메모리 셀(10) 바로 위에는 제2절연층 내에 트렌치가 존재하는데, 이 트렌치는 바람직하게는 자기 메모리 셀보다 큰 폭을 갖는다. 트렌치의 폭은 약 50nm 내지 약 1500nm이다. 제2절연층(26)내의 트렌치와, 자기 메모리 셀(10)과 제1절연층(22)의 상부 사이의 홈이 전도성 재료(30), 바람직하게는 구리로 연속적으로 채워진다.다른 방법으로서, 트렌치(28)는 금속으로 채워지기 전에 장벽층 및/또는 시드(seed)층으로 라이닝될 수 있다. 도전선(30)의 단면은 자기 메모리 셀(10) 위의 영역에서 T자 형상을 가진다. 도전선(30)의 상부 표면은 제2절연층(26)의 상부표면과 동일평면상에 있다.
도7a에 도시된 바와 같은 대안의 이중 다마신 공정에서, 에칭 저지층(32)이 ILD2(26)의 퇴적 전에 ILD1(22) 및 캡(20)의 상부표면 위에 형성된다. 바람직하게는, 에칭 저지층(32)은 ILD2(26) 보다 느린 속도로 에칭될 수 있는 재료, 예를 들어 실리콘 카바이드 또는 일부 실리콘 질화물을 포함한다. 물론, 에칭속도는 재료 및 에천트(etchant)에 의해 좌우된다. 일부 배치에서, 에칭 저지층(32)은 캡(20)과동일한 재료로 구성될 수 있다. ILD2(26)의 퇴적 후에, 트렌치(28)는 ILD2(26)으로 에칭되는데, 에칭 저지층(32)쪽 하방으로 그리고 메모리 셀(10)의행을 따라 에칭된다. 도7b에 도시된 바와 같이, 에칭 저지층(32)을 선택적으로 제거 하기 위해 추가 에칭이 수행된다. 또 다른 에칭이 캡(20)을 선택적으로 제거하기 위해 수행된다.물론, 에칭 저지층(32) 및 캡(20)이 동일한 재료로 구성되면, 이들은 동일한 에칭 단계에서 같이 제거될 수 있다. 마지막으로, 금속층(30), 바람직하게는 구리층이 캡(20)제거로 남겨진 메모리 셀(10) 위의 개구를 채우고, 메모리 셀(10)의 행을 연결하는 트렌치(28)를 채우기 위해 퇴적된다. 다른 방법으로서, 캡(20) 제거에 의해 남겨진 개구와 트렌치(28)는 금속으로 채워지기 전에 장벽층 및/또는 시드(seed)층으로 라이닝될 수 있다. ILD2(26)의 상부 표면은 여분의 금속을 제거하고 추가의 공정단계를 위한 평편한 표면을 남겨놓기 위해 평탄화된다.
도7b에 예시된 실시예는 하나의 변경을 제외하고는 도6b의 실시예와 동일하다. 에칭 저지층(32), 바람직하게는 실리콘 카바이드 또는 실리콘 질화물은 약 10nm 내지 약 300nm의 두께를 가지며 제2절연층(26)의 하부 표면과 제1절연층(22)의 상부 표면 사이에 위치한다. 에칭 저지층(32)은 제2절연층(26)내에서 잘려져 나가 형성된 트렌치 영역으로 연장되지 않고 단지 제2절연층(26)의 아래의 영역으로만 제한되어 있다.
본 발명의 다른 실시예에서는, 스페이서가 자기 메모리 셀 주위에 제공된다. 이 공정 및 구조는 도8 내지 도13을 참조하여 이해될 수 있다. 도8은 스페이서 재료층(34)이 동형(同形)으로 메모리 셀의 어레이 위에 퇴적된 후, 도3의 캡(20)을 가진 메모리 셀(10)을 도시하고 있다. 바람직하게는 스페이서 재료(34)는 캡 재료 및 ILD1 보다 느리게 에칭된다. 물론, 에칭속도는 재료 및 에천트 양자에 의해 좌우된다. 보다 바람직하게, 스페이서 재료는 퇴적되는 ILD1(22)(도10 참조) 보다 빠 르게 에칭된다. 예를 들어, 스페이서 재료는 실리콘 카바이드 또는 실리콘 질화물을 포함할 수 있다.
도9는 이방성 스페이서 에칭이 수행된 후, 캡(20)을 갖는 메모리 셀(10)을 도시하고 있다. 스페이서 재료층(34)의 수평방향 부분은 제거되어 있다. 스페이서 재료층(34)의 수직방향 부분은 메모리 셀(10) 및 캡(20) 주위에 스페이서(36)를 형성하기 위해 남아 있게 된다. 도9는 메모리 셀(10)의 대략 중심으로부터 그려진 단면으로서 메모리 셀(10) 및 캡(20)의 양 측면을 따라서만 존재하는 스페이서(36)를 도시하고 있다. 실제로, 스페이서(36)는 메모리 셀(10) 및 캡(20)의 측면 주위 전체를 연속적으로 커버하고 있다.
도10에서, 제1절연층 또는 ILD1(22)은 도4에 대해 상술된 바와 같이 퇴적되고 평탄화된다. 바람직하게는 ILD1(22)은 스페이서(36) 보다 느리게 에칭된다. 바람직하게는, ILD1(22)은 연질의 리플로(reflow)가능한 산화물, 예를 들어, TEOS(테트라에틸오르토실리케이트)로부터 퇴적된 산화물을 포함한다. 메모리 셀(10)의 상부 표면(16)의 금속표면이 문대어지거나, 캡(20)을 노출시키기 위한 ILD1(22)의 CMP 동안에 메모리 셀(10)이 손상될 위험이없고, 메모리 셀(10)은 캡(20)에 의해 보호된다.
도11은 표준 금속화 공정 이후에 스페이서(36)를 갖는 메모리 셀(10)을 도시하고 있다. 캡(20)은 선택적 에칭에 의해 제거되어 있다. 캡(20)은 에칭 공정에 의해 완전히 제거되고, 캡(20)근처의 스페이서(36) 및 ILD1(22)의 상부표면의 일부가 또한 에칭에 의해 제거된다. 비록 에칭이 캡(20)의 제거를 위해 선택적이지만 스페이서(36) 및 ILD1(22)과 같은 주변 재료를 에칭하는데에도 일부 유효하다. 바람직하게는, 스페이서(36)는 ILD1(22) 보다 빠르게 에칭된다. 금속층, 바람직하게는 알루미늄층이 에칭 공정 후 남겨진 홈을 채우기 위해 퇴적된다. 금속층은 패턴화되고 에칭되어, 도면에 대해 수직방향으로 앞뒤로 뻗어있고 메모리 셀(10)과 전기적으로 접촉을 하는 금속선(30)을 남기게되는데, 이 금속선은 ILD1(22) 위에서 메모리 셀(10)의 행을 연결하는 상부 도전체로서 역할을 하게 된다. 또한, 전극(30)은 메모리 셀(10) 보다 폭이 넓은데, 이는 비트(10)를 플립하는데 있어 보다 좋다. 선택적인 공정은 마스크의 잘못된 정렬로부터 야기되는 메모리 셀의 단락없이 보다 폭이 넓은 전극의 제공을 용이하게 한다. 제2절연층(미도시)은 금속선(30)위에 퇴적될 수 있다.
도11에 예시된 실시예의 구조는 도전선(18), 바람직하게는 알루미늄 또는구리로 구성된 도전선(18)과 그 하부표면에서 접촉하는 다층 자기 메모리 셀(10), 바람직하게는 TMR 메모리 셀을 포함한다. 도전선(18)의 두께는 약 100nm 내지 약 350nm이다. 다층 자기 메모리 셀(10)의 두께는 약 20nm 내지 약 50nm이다. 셀의 폭은 약 150nm 내지 약 500nm이다. 셀은 절연층(22), 바람직하게는 실리콘 산화물 또는 실리콘 질화물에 의해 그 측면이 둘러싸여져 있다. 절연층(22)은 메모리 셀(10) 보다 두꺼운데, 그 두께는 약 50nm 내지 약 100nm이다. 메모리 셀(10)의 상부 표면은 절연층의 상부표면으로부터 약 20nm 내지 약 50nm 정도 움푹 들어가 있다. 홈의 상부에 있는 절연층(22)의 모서리들은 약간 둥글게 되어 있다. 메모리 셀(10)과, 둘러싸는 절연층(22) 사이에는 스페이서(36), 바람직하게는 실리콘 카바이드 또는 실리콘 질화물을 포함하는 스페이서가 존재한다. 스페이서(36)는 메모리 셀(10)의 높이와 절연층(22) 높이 사이의 높이를 갖는다. 스페이서(36)는 도전선(18)에 인접한 바닥에서 가장 두껍고, 최고 높이에 도달함에 따라 점점 가늘어 진다. 가장 두꺼운 부분에서, 스페이서(36)는 약10nm 내지 약 40nm의 두께를 갖는다. 금속(24), 바람직하게는 알루미늄을 포함하는 금속은 메모리 셀(10)과 절연층의 상부 사이의 홈을 채우게 되어, 메모리 셀(10)로의 전기적 접속을 형성하고 홈의 가장자리를 따라 스페이서(36)의 상부표면 및 내부와 접촉하게된다. 다른 방법으로서, 홈은 금속으로 채워지기 전에 장벽층 및/또는 시드(seed)층으로 라이닝될 수 있다. 금속은 홈의 어느 한쪽 상의 약 10nm 내지 약 50nm 정도의 범주에서 절연층(22)의 상부 표면 상에서 연장됨으로써, 비트(10)를 플립하는데 있어서 보다 양호한 자기장을 제공하게 된다.
이중 다마신 공정에 의한 금속화는 도12에 도시되어 있다. 도10에 도시된 바와 같이 스페이서(36)의 형성, ILD1(22)의 퇴적 및 평탄화 후에, 제2절연층인 ILD2(26)가 형성된다. 트렌치는 ILD2(26)으로 에칭되는데, ILD1(22) 및 캡(20)의 표면을 향해 아래쪽으로 에칭된다. 캡(20)은 선택적 에칭에 의해 제거되는데, 이때 캡(20)근처의 스페이서(36) 및 ILD1(22)의 상부표면의 일부가 또한 제거된다. 에칭속도가 캡(20)에 대해 가장 빠르고, 스페이서(36)에 대해서는 상대적으로 느리며 ILD1(22)에 대해서는 가장 느린 것이 바람직하다.
도12에 예시된 실시예의 구조는 도전선(18), 바람직하게는 알루미늄 또는구리로 구성된 도전선(18)과 그 하부표면에서 접촉하는 다층 자기 메모리 셀(10), 바람직하게는 TMR 메모리 셀을 포함한다. 도전선(18)의 두께는 약 100nm 내지 약 350nm이다. 다층 자기 메모리 셀(10)의 두께는 약 20nm 내지 약 50nm이다. 셀(10)의 폭은 약 150nm 내지 약 500nm이다. 셀(10)은 절연층(22), 바람직하게는 실리콘 산화물 또는 실리콘 질화물에 의해 그 측면이 둘러싸여져 있다. 절연층(22)은 메모리 셀(10) 보다 두꺼운데, 그 두께는 약 500nm 내지 약 1000nm이다. 메모리 셀(10)의 상부 표면은 절연층의 상부표면으로부터 약 20nm 내지 약 50nm 정도 움푹 들어가 있다. 홈의 상부에 있는 절연층(22)의 모서리들은 약간 둥글게 되어 있다. 메모리 셀(10)과, 둘러싸는 절연층(22) 사이에는 스페이서(36), 바람직하게는 실리콘 카바이드 또는 실리콘 질화물을 포함하는 스페이서가 존재한다. 스페이서(36)는 메모리 셀(10)의 높이와 절연층(22) 높이 사이의 높이를 갖는다. 스페이서(36)는 도전선(18)에 인접한 바닥에서 가장 두껍고, 최고 높이에 도달함에 따라 점점 가늘어진다. 가장 두꺼운 부분에서, 스페이서(36)는 약 10nm 내지 약 40nm의 두께를 갖는다. 제2절연층(26), 바람직하게는 실리콘산화물 또는 실리콘 질화물을 포함하는 제2절연층은 약 100nm 내지 300nm의 두께를 가지며 제1절연층(22)위에 위치하게 된다. 자기 메모리 셀(10) 바로 위에는 제2절연층 내에 트렌치가 존재하는데, 이 트렌치는바람직하게는 자기 메모리 셀(10)과 스페이서(36)를 합친 폭 보다 큰 폭을 갖는다. 트렌치의 폭은 약 300nm 내지 약 1000nm이다. 제2절연층(26)내의 트렌치와, 자기 메모리 셀(10)과 제1절연층(22)의 상부 사이의 홈이 전도성 재료(30), 바람직하게는 구리로연속적으로 채워진다. 다른 방법으로서, 트렌치와 홈은 금속으로 채워지기 전에 장벽층 및/또는 시드(seed)층으로 라이닝될 수 있다.
도7a 및 도7b의 스페이서가 없는 실시예에 대해 도시된 바와 같이, 다른 배치(미도시)의 경우, 에칭 저지층이 도12의 구조에서 ILD2(26)의 퇴적 전에 ILD1(22)위에 형성될 수 있다.
본 발명의 또 다른 실시예가 도13에 도시되어 있는데, 이 도13의 실시예는 구조의 형성에 사용된 재료 및/또는 에천트가 도12의 것과 다르고 따라서 다른 구조를 갖는다. ILD2(26)내에 트렌치를 형성하기 위해 사용된 에천트는 스페이서(36)를 에칭하는 것 보다 빠르게 ILD1(22)를 에칭한다. 에칭 속도는 캡층(20)에 대해 가장 빠르고, ILD1(22)에 대해서는 상대적으로 느리며 스페이서(36)에 대해서는 가장 느리다. 에칭된 영역이 ILD1(22)으로 연장되는데, 위에 놓인 트렌치의 폭 때문에 스페이서(36)의 바깥 표면을 따라 연장된다. 스페이서(36) 재료는 ILD1(22) 보다 에천트에 대해 잘 견딘다. 금속층이 퇴적될 때, 캡이 제거되고 남겨진 홈과, ILD2(26)내로 에칭된 트렌치 외에도 오버에칭된 영역을 채우게 된다. 물론, 트렌치, 홈 및 오버에칭된 영역 모두는 금속이 퇴적되기 전에 장벽층 및/또는 시드층으로 라이닝될 수 있다. 설명된 바와 같은 오버에칭에도 불구하고, 메모리 장치(10)는 손상되거나 단락되지 않는데, 이는 메모리 장치를 둘러싸는 스페이서(36)에 의해 보호되기 때문이다.
하기의 표1은 전술한 실시예들에 따라 사용가능한 다양한 재료 및 화합물의 조합을 요약한 것이다.
[표 1]
실시예 1a 1b 2a 2b 3 4
캡(20) 비정질 탄소 다이아몬드-유사 탄소(DLC) 비정질 실리콘 실리콘 카바이드(BLOKTM AMAT) DARC(실리콘이 풍부한 옥시질화물)
ILD1(22) TEOS Si-N TEOS Si-N TEOS TEOS
ILD2(26) TEOS Si-N TEOS Si-N TEOS TEOS
에칭 저지층(32) (선택) SiC 또는 Si-N SiC SiC 또는 Si-N SiC SiC 또는 Si-N SiC 또는 Si-N
스페이서 (36) SiC 또는 Si-N SiC SiC 또는 Si-N SiC Si-N ---
캡(20)을 선택적으로 제거하기 위한 에천트 산소 플라즈마 Cl, HBr, HI, NF3 (할로겐화합물) 플라즈마 Cl2/NF3 탄소없음 NF3/Cl2
실시예 1a의 경우, 캡(20)은 비정질 탄소 또는 다이아몬드-유사 탄소를 포함한다. ILD1(22) 및 ILD2(26)은 TEOS로부터 형성된 실리콘 산화물을 포함한다. 캡(20)은 산소 플라즈마를 이용하여 선택적으로 에칭될 수 있다. 실시예 1b의 경우, 캡(20)은 비정질 탄소 또는 다이아몬드-유사 탄소를 포함한다. ILD1(22) 및 ILD2(26)은 실리콘 질화물을 포함한다. 캡(20)은 산소 플라즈마를 이용하여 선택적으로 에칭될 수 있다. 실시예 2a의 경우, 캡(20)은 비정질 실리콘을 포함한다. ILD1(22) 및 ILD2(26)은 TEOS로부터 형성된 실리콘 산화물을 포함한다. 캡(20)은 할로겐 화합물 플라즈마를 이용하여 선택적으로 에칭될 수 있다. 실시예 2b의 경우, 캡(20)은 비정질 실리콘을 포함한다. ILD1(22) 및 ILD2(26)은 실리콘 질화물을 포함한다. 캡(20)은 할로겐 화합물 플라즈마를 이용하여 선택적으로 에칭될 수 있다. 실시예 3의 경우, 캡(20)은 실리콘 카바이드를 포함한다. ILD1(22) 및 ILD2(26)은 TEOS로부터 형성된 실리콘 산화물을 포함한다. 캡(20)은 Cl2 또는 NF3를 이용하여 선택적으로 에칭될 수 있다. 실시예 4의 경우, 캡(20)은 DARC를 포함한다. ILD1(22) 및 ILD2(26)은 TEOS로부터 형성된 실리콘 산화물을 포함한다. 캡(20)은 Cl2 및 NF3 중 적어도 하나를 이용하여 선택적으로 에칭될 수 있다. 선택적인 에칭저지층(32) 재료 및 스페이서(36) 재료 또한 각 실시예에 대해 표1에 목록화되어 있다.
선택적인 에칭은 재료 및 에천트 양자에 의해 좌우됨을 이해하여야 한다. 따라서, 재료 및 에천트는 소정의 상대적인 에칭 제거 속도를 얻기 위해서 신중하게 선택되어야 한다. 표1의 각 실시예의 에천트는 연관된 절연층인 ILD1(22) 및 ILD2(26)에 비해 연관된 캡(20)재료를 선택적으로 제거하기 때문에 선택되었다. 본 개시된 내용의 목적을 위해 본 발명자는 선택적으로 에칭되는 재료에 대해 정의하는데, 이때 이 재료는 주위의 재료 보다 해당 재료에 대한 에칭속도가 적어도 약2배, 바람직하게는 5배, 보다 바람직하게는 10배 크다.
본 발명의 바람직한 실시예에 대한 전술한 상세한 설명이 본 발명의 기본적인 신규한 특성을 나타내고 설명하며 지적하고 있음에도 불구하고, 예시된 구조의 구체적인 형태에 있어서의 다양한 생략, 치환 및 변경 그리고 이들의 용도 등은 본 발명이 속하는 기술분야의 당업자라면 본 발명의 정신으로부터 벗어나지 않으면서 생각해 낼 수 있는 것이다. 결론적으로, 본 발명의 범위는 전술한 논의에 의해 제한되어서는 아니되며 첨부된 청구항들에 의해 한정되어야 한다.

Claims (8)

  1. 제1, 제2 자기층을 구비하는 메모리 셀 위에서 전류의 흐름방향에 대해 수직인 단면이 T자 형상을 가지며, 각각의 가장 밑바닥 표면의 적어도 일부는 상기 메모리 셀의 상부표면과 접촉하는 구리선들과,
    상기 메모리 셀의 적어도 제1, 제2 자기층의 주위에 형성되며 상기 메모리 셀보다 높고 상기 구리선들의 측면의 적어도 일부와 접촉하는 절연 스페이서와,
    상기 절연 스페이서의 적어도 외부 표면을 따라서 상기 절연 스페이서와 접촉하는 절연 재료를 포함하는 터널링 자기저항 엠램을 위한 금속화 구조.
  2. 제1항에 있어서,
    상기 절연재료는 TEOS(테트라에틸오르토실리케이트)로부터 형성된 실리콘 산화물을 포함하는 터널링 자기저항 엠램을 위한 금속화 구조.
  3. 제1항에 있어서,
    상기 메모리 셀 주위에 위치하고, 상기 메모리 셀 보다 키가 크며 상기 구리선들의 측면들의 적어도 일부와 접촉하는 절연 스페이서를 더 포함하는 터널링 자기저항 엠램을 위한 금속화 구조.
  4. 제3항에 있어서,
    상기 스페이서는 실리콘 카바이드 및 실리콘 질화물로 구성된 군으로부터 선택된 재료를 포함하는 터널링 자기저항 엠램을 위한 금속화 구조.
  5. 기판으로부터의 돌출부로서 구성되어 있고 제1, 제2 자기층을 구비하며 상부표면과 바깥표면을 갖는 자기 메모리 셀과,
    상기 자기 메모리 셀의 바깥 표면과 접촉하는 부분과, 상기 자기 메모리 셀의 상부 표면 위에서 연장하는 부분을 구비하는, 상기 자기 메모리 셀의 적어도 제1, 제2 자기층의 주위에 형성된 절연 스페이서와,
    상기 스페이서의 내부 표면 사이에서 상기 자기 메모리 셀의 상부표면과 접촉하는 전극으로서, 상기 스페이서의 상부 표면 위에서 연장하면서 상기 스페이서의 내부 표면에 의해 한정되는 폭 이상으로 넓어지는 상부영역을 갖는 전극을 포함하는 엠램 어레이 소자.
  6. 제5항에 있어서,
    상기 자기 메모리 셀은 터널링 자기저항 구조를 포함하는 엠램 어레이 소자.
  7. 제5항에 있어서,
    상기 스페이서는 실리콘 카바이드 및 실리콘 질화물로 구성된 군으로부터 선택된 재료를 포함하는 엠램 어레이 소자.
  8. 제5항에 있어서,
    상기 전극은 구리 및 알루미늄으로 구성된 군으로부터 선택된 재료를 포함하는 엠램 어레이 소자.
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