KR20050013543A - 엠램 장치를 형성하는 방법 - Google Patents
엠램 장치를 형성하는 방법Info
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Abstract
Description
실시예 | 1a | 1b | 2a | 2b | 3 | 4 |
캡(20) | 비정질 탄소다이아몬드-유사 탄소(DLC) | 비정질 실리콘 | 실리콘 카바이드(BLOKTMAMAT) | DARC(실리콘이 풍부한 옥시질화물) | ||
ILD1(22) | TEOS | Si-N | TEOS | Si-N | TEOS | TEOS |
ILD2(26) | TEOS | Si-N | TEOS | Si-N | TEOS | TEOS |
에칭 저지층(32)(선택) | SiC 또는Si-N | SiC | SiC 또는Si-N | SiC | SiC 또는Si-N | SiC 또는Si-N |
스페이서(36) | SiC 또는Si-N | SiC | SiC 또는Si-N | SiC | Si-N | --- |
캡(20)을 선택적으로 제거하기 위한 에천트 | 산소 플라즈마 | Cl, HBr, HI, NF3(할로겐화합물) 플라즈마 | Cl2/NF3탄소없음 | NF3/Cl2 |
Claims (57)
- 기판 위에 자기 메모리층의 스택을 제공하는 단계와,상기 자기 메모리층 위에 캡층을 퇴적시키는 단계와,상기 캡층과 자기 메모리층의 영역을 제거하여 각기 캡층을 갖는 복수의 자기 메모리 장치를 구획하는 단계와,상기 기판 및 자기 메모리 장치 위에 연속적인 제1절연층을 제공하는 단계와,적어도 상기 자기 메모리 장치 위에서 상기 제1절연층의 일부를 제거하는 단계와,상기 자기 메모리 장치로부터 상기 캡층을 선택적으로 제거하여 상기 자기 메모리 장치의 활성인 상부 표면을 노출시키는 단계와,상기 자기 메모리 장치의 활성인 상부표면과 접촉하는 상부 도전체를 형성하는 단계를 포함하는 엠램을 형성하는 방법.
- 제1항에 있어서,상기 캡층을 퇴적시키는 단계는 탄소, 비정질 실리콘, 폴리실리콘, 실리콘 카바이드 및 실리콘이 풍부한 옥시질화물로 구성된 군으로부터 선택된 재료를 퇴적시키는 것을 포함하는 엠램을 형성하는 방법.
- 제1항에 있어서,상기 캡층과 자기 메모리층의 영역을 제거하여 각기 캡층을 갖는 복수의 자기 메모리 장치를 구획하는 단계는, 상기 캡층 상에 마스크층을 퇴적시키고, 그런 다음 이 마스크층을 패턴화하며 마스크 내의 노출된 영역을 통해 상기 캡층과 자기 메모리층을 에칭하는 것을 포함하는 엠램을 형성하는 방법.
- 제3항에 있어서,상기 마스크층을 퇴적시키는 것은 실리콘 산화물의 경질 마스크 재료를 퇴적시키는 것을 포함하는 엠램을 형성하는 방법.
- 제1항에 있어서,상기 제1절연층을 제공하는 단계는, TEOS(테트라에틸오르토실리케이트)의 분해에 의한 실리콘 산화물의 화학적 증착을 포함하는 엠램을 형성하는 방법.
- 제1항에 있어서,상기 제1절연층을 제공하는 단계는 실리콘 질화물의 퇴적을 포함하는 엠램을 형성하는 방법.
- 제1항에 있어서,상기 제1절연층의 일부를 제거하는 단계는 상기 캡층이 노출되기까지의 화학적-기계적 평탄화를 포함하는 엠램을 형성하는 방법.
- 제7항에 있어서,상기 상부 도전체를 형성하는 단계는, 블랭킷 금속층을 퇴적시키고, 도전체를 구획하기 위해 상기 금속층을 에칭하고, 상기 도전체 상에 제2절연층을 퇴적시키는 것을 포함하는 엠램을 형성하는 방법.
- 제7항에 있어서,제2절연층을 퇴적시키고 이 제2절연층 내에 트렌치를 형성시키는 단계를 더 포함하되, 상기 트렌치는 상기 캡층 보다 폭이 넓고, 상기 캡층을 선택적으로 제거하기 바로 전에 오로지 상기 제2절연층을 통해 에칭되는 엠램을 형성하는 방법.
- 제9항에 있어서,상기 상부 도전체를 형성하는 단계는, 상기 캡층을 선택적으로 제거한 후에 금속을 상기 트렌치 내로 퇴적시키는 것을 포함하는 엠램을 형성하는 방법.
- 제9항에 있어서,상기 제2절연층을 퇴적시키기 전에, 상기 제1절연층 및 상기 캡층 위에 에칭 저지층을 퇴적시키는 단계를 더 포함하는 엠램을 형성하는 방법.
- 제1항에 있어서,상기 제1절연층의 일부를 제거하는 단계는, 상기 캡층을 노출시키기 위해 상기 제1절연층을 통해 개구를 에칭하는 것을 포함하는 엠램을 형성하는 방법.
- 제12항에 있어서,상기 상부 도전체를 형성하는 단계는, 상기 캡층을 선택적으로 제거한 후에 금속을 상기 개구 내로 퇴적시키는 것을 포함하는 엠램을 형성하는 방법.
- 제1항에 있어서,상기 캡층은 탄소를 포함하고, 선택적인 제거는 산소를 이용한 플라즈마 에칭을 포함하는 엠램을 형성하는 방법.
- 제1항에 있어서,상기 캡층은 실리콘을 포함하고, 선택적인 제거는 할로겐 화합물을 이용한 플라즈마 에칭을 포함하는 엠램을 형성하는 방법.
- 제1항에 있어서,상기 캡층은 실리콘 카바이드를 포함하고, 선택적인 제거는 Cl2및 NF3중 적어도 하나를 이용한 에칭을 포함하는 엠램을 형성하는 방법.
- 제1항에 있어서,상기 캡층은 실리콘이 풍부한 옥시질화물을 포함하고, 선택적인 제거는 Cl2및 NF3중 적어도 하나를 이용한 플라즈마 에칭을 포함하는 엠램을 형성하는 방법.
- 제1항에 있어서,상기 복수의 자기 메모리 장치를 구획한 후에, 상기 자기 메모리 장치 및 기판 상에 스페이서 재료층을 퇴적시키고, 스페이서 에칭을 수행하는 단계를 더 포함하는 엠램을 형성하는 방법.
- 제18항에 있어서,상기 스페이서 에칭을 수행하는 단계는 스페이서 재료층의 수평방향 부분을 선택적으로 에칭하고, 상기 제1절연층 보다 상기 스페이서 재료층을 빠르게 에칭하는 것을 포함하는 엠램을 형성하는 방법.
- 제18항에 있어서,상기 스페이서 재료는 실리콘 카바이드 및 실리콘 질화물로 구성된 군으로부터 선택되는 것을 특징으로 하는 엠램을 형성하는 방법.
- 제18항에 있어서,상기 캡 재료는 탄소인 것을 특징으로 하는 엠램을 형성하는 방법.
- 제18항에 있어서,상기 캡층을 선택적으로 제거하여 상기 자기 메모리 장치의 활성인 상부 표면을 노출시키는 단계는, 상기 제1절연층 보다 상기 캡층을 빠르게 제거하고 상기 스페이서 재료 보다 상기 제1절연층을 빠르게 제거하는 에칭을 포함하는 엠램을 형성하는 방법.
- 제18항에 있어서,상기 캡층을 선택적으로 제거하여 상기 자기 메모리 장치의 활성인 상부 표면을 노출시키는 단계는, 상기 스페이서 재료 보다 상기 캡층을 빠르게 제거하고 상기 제1절연층 보다 상기 스페이서 재료를 빠르게 제거하는 에칭을 포함하는 엠램을 형성하는 방법.
- 아래에 놓인 집적회로 부품을 갖는 반도체 기판 상에 자기저항 메모리를 형성하는 방법으로서,최상층으로서 캡층을 갖는 자기저항 메모리층을 구비하는 복수의 돌출부를 형성하는 단계와,상기 복수의 돌출부 상에 동형(同形)의 스페이서 재료층을 퇴적시키는 단계와,상기 스페이서 재료층 위에서 스페이서 에칭을 수행하여 상기 돌출부의 측면을 따라 스페이서를 형성하는 단계와,상기 돌출부, 상기 스페이서 및 상기 기판 위에 절연재료층을 형성하는 단계와,적어도 상기 돌출부 상에서 상기 절연재료를 제거하는 단계와,상기 캡층을 선택적으로 에칭하는 단계와,상기 자기저항 메모리층으로의 접촉을 형성하기 위해 금속화 공정을 수행하는 단계를 포함하는 자기저항 메모리를 형성하는 방법.
- 제24항에 있어서,상기 캡층은 비금속을 포함하는 자기저항 메모리를 형성하는 방법.
- 제24항에 있어서,상기 캡층은 탄소, 실리콘, 실리콘 카바이드 및 실리콘이 풍부한 실리콘 옥시질화물로 구성된 군으로부터 선택되는 자기저항 메모리를 형성하는 방법.
- 제24항에 있어서,상기 스페이서 재료는 실리콘 카바이드 및 실리콘 질화물로 구성된 군으로부터 선택되는 자기저항 메모리를 형성하는 방법.
- 제24항에 있어서,상기 절연재료는 TEOS(테트라에틸오르토실리케이트)로부터 형성된 실리콘 산화물을 포함하는 자기저항 메모리를 형성하는 방법.
- 제24항에 있어서,상기 캡층을 선택적으로 에칭하는 단계는, 상기 스페이서 보다 상기 캡층을 빠르게 에칭하고 상기 절연재료 보다 상기 스페이서를 빠르게 에칭하는 에칭공정을 사용하는 것을 포함하는 자기저항 메모리를 형성하는 방법.
- 제24항에 있어서,상기 캡층을 선택적으로 에칭하는 단계는, 상기 절연재료층 보다 상기 캡층을 빠르게 에칭하고 상기 스페이서 보다 상기 절연재료층을 빠르게 에칭하는 에칭공정을 사용하는 것을 포함하는 자기저항 메모리를 형성하는 방법.
- 추후 공정을 위해 희생되는 희생 캡을 구비하는 최상층을 갖는, 스터드 구조의 자기 메모리층의 스택을 형성하는 단계와,상기 스터드 구조 위와 주위에 연속적인 절연층을 제공하는 단계와,적어도 상기 스터드 구조 상에서 상기 절연층을 제거하여 상기 희생 캡을 노출시키는 단계와,상기 노출된 희생 캡을 제거하는 단계와,상기 자기 메모리 층에 전기적인 접속을 공급하는 단계를 포함하는 자기 메모리 셀을 형성하는 방법.
- 제31항에 있어서,상기 절연층을 제거하여 상기 희생 캡을 노출시키는 단계는, 상기 희생 캡의 노출을 위해, 상기 절연층의 화학적-기계적인 평탄화를 포함하는 자기 메모리 셀을 형성하는 방법.
- 제32항에 있어서,상기 전기적인 접속을 공급하는 단계는, 상기 희생 캡을 제거한 후에, 블랭킷 금속층을 퇴적시키고, 도전선을 형성하기 위해 이 금속층을 패턴화하고 에칭하는 것을 포함하는 자기 메모리 셀을 형성하는 방법.
- 제31항에 있어서,상기 절연층을 제거하여 상기 희생 캡을 노출시키는 단계는, 상기 희생 캡을 선택적으로 에칭하지 않는 에칭 방법을 이용하여 상기 절연층 내에 개구를 에칭하는 것을 포함하는 자기 메모리 셀을 형성하는 방법.
- 제34항에 있어서,상기 전기적인 접속을 공급하는 단계는, 상기 희생 캡을 제거한 후에 금속으로 상기 개구를 채우는 것을 포함하는 자기 메모리 셀을 형성하는 방법.
- 제31항에 있어서,상기 절연층을 제공하기 전에 상기 스터드 구조 주위로 스페이서를 제공하는 단계를 더 포함하는 자기 메모리 셀을 형성하는 방법.
- 기판으로부터 스터드 형태로 돌출하고 있는 캡층을 상부 표면에 갖고 있는 터널링 자기저항 구조(TMR 구조)를 형성하는 단계와,상기 스터드 위와 주위로 제1유전체층을 퇴적시키는 단계와,상기 제1유전체층 및 스터드의 상부 표면을 평탄화하는 단계와,상기 제1유전체층 및 스터드 위에 제2유전체층을 퇴적시키는 단계와,오로지 상기 제2유전체층을 통해 트렌치를 에칭하는 단계와,상기 캡층을 제거하는 단계와,상기 트렌치와, 상기 캡층을 제거한 후에 남겨진 개구를 채우기 위해 금속을 퇴적시키는 단계를 포함하는 터널링 자기저항 메모리 셀을 형성하는 방법.
- 각각 스터드 구조로 되어 있고 상부표면을 갖는 복수의 자기 메모리 스택과,상기 자기 메모리 스택 주위에 있는 제1절연층과,상기 자기 메모리 스택의 상부표면과 접촉하는 금속 도전체를 포함하되,상기 자기 메모리 스택의 상부표면은 상기 제1절연층의 상부표면의 높이 보다 아래로 우묵하게 들어간 높이를 갖는 자기 메모리 구조.
- 제38항에 있어서,상기 자기 메모리 스택의 상부층은 탄탈을 포함하는 자기 메모리 구조.
- 제38항에 있어서,상기 제1절연층은 TEOS(테트라에틸오르토실리케이트)의 분해에 의해 퇴적된 실리콘 산화물을 포함하는 자기 메모리 구조.
- 제38항에 있어서,상기 제1절연층은 실리콘 질화물을 포함하는 자기 메모리 구조.
- 제38항에 있어서,상기 금속 도전체는 구리를 포함하는 자기 메모리 구조.
- 제38항에 있어서,자기 메모리 구조 주위에 있는 스페이서를 더 포함하는 자기 메모리 구조.
- 제43항에 있어서,상기 스페이서는 실리콘 카바이드 및 실리콘 질화물로 구성된 군으로부터 선택되는 자기 메모리 구조.
- 제43항에 있어서,상기 스페이서는 상기 자기 메모리 스택의 상부표면의 높이와, 상기 제1절연층의 상부표면의 높이 사이의 상부표면 높이를 갖는 것을 특징으로 하는 자기 메모리 구조.
- 제43항에 있어서,상기 제1절연층 위의 제2절연층을 더 포함하는 자기 메모리 구조.
- 제46항에 있어서,상기 제1절연층과 상기 제2절연층 사이의 에칭 저지층을 더 포함하는 자기 메모리 구조.
- 제46항에 있어서,상기 제2절연층 내에서 금속도전체 재료로 채워지고 상기 자기 메모리 스택 바로 위에 있는 트렌치를 더 포함하는 자기 메모리 구조.
- 제48항에 있어서,상기 제2절연층 내에서 금속도전체 재료로 채워지는 트렌치는 상기 자기 메모리 스택 보다 폭이 넓은 것을 특징으로 하는 자기 메모리 구조.
- 메모리 셀 위에서 T자 형상의 단면을 갖는 구리선들을 구비하고,상기 구리선들의 측면들은 절연재료와 접촉하고, 각 구리선의 가장 밑바닥 표면의 적어도 일부는 상기 메모리 셀의 상부표면과 접촉하는 터널링 자기저항 엠램을 위한 금속화 구조.
- 제50항에 있어서,상기 절연재료는 TEOS(테트라에틸오르토실리케이트)로부터 형성된 실리콘 산화물을 포함하는 터널링 자기저항 엠램을 위한 금속화 구조.
- 제50항에 있어서,상기 메모리 셀 주위에 위치하고, 상기 메모리 셀 보다 키가 크며 상기 구리선들의 측면들의 적어도 일부와 접촉하는 절연 스페이서를 더 포함하는 터널링 자기저항 엠램을 위한 금속화 구조.
- 제52항에 있어서,상기 스페이서는 실리콘 카바이드 및 실리콘 질화물로 구성된 군으로부터 선택된 재료를 포함하는 터널링 자기저항 엠램을 위한 금속화 구조.
- 기판으로부터의 돌출부로서 구성되어 있고 상부표면과 바깥표면을 갖는 자기 메모리 셀과,상기 자기 메모리 셀의 바깥 표면과 접촉하는 부분과, 상기 자기 메모리 셀의 상부 표면 위에서 연장하는 부분을 구비하는, 상기 자기 메모리 셀 주위의 스페이서와,상기 스페이서의 내부 표면 사이에서 상기 자기 메모리 셀의 상부표면과 접촉하는 전극으로서, 상기 스페이서의 상부 표면 위에서 연장하면서 상기 스페이서의 내부 표면에 의해 한정되는 폭 이상으로 넓어지는 상부영역을 갖는 전극을 포함하는 엠램 어레이 소자.
- 제54항에 있어서,상기 자기 메모리 셀은 터널링 자기저항 구조를 포함하는 엠램 어레이 소자.
- 제54항에 있어서,상기 스페이서는 실리콘 카바이드 및 실리콘 질화물로 구성된 군으로부터 선택된 재료를 포함하는 엠램 어레이 소자.
- 제54항에 있어서,상기 전극은 구리 및 알루미늄으로 구성된 군으로부터 선택된 재료를 포함하는 엠램 어레이 소자.
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