CN1820375A - 用于磁性随机存取存储装置的自对准导电线及其形成方法 - Google Patents

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Abstract

一种用于基于场效应晶体管(FET)的磁性随机存取存储器(MRAM)装置的导电线结构包括导电地耦合到下部金属化线(302)的横向金属带(326)。磁性隧道结(MTJ)叠层(316)形成在金属带(326)上，以及金属屏蔽(324)形成在所述MTJ叠层(316)上，该金属屏蔽(324)相对于所述金属带(326)自对准。上部金属化线(332)导电地耦合到金属屏蔽(324)，其中金属屏蔽(324)在上部金属化线(332)的形成的过程中用作蚀刻停止件。

Description

用于磁性随机存取存储装置 的自对准导电线及其形成方法
技术领域
本发明一般地涉及半导体器件处理，更具体地说涉及用于基于FET的磁性随机存取存储装置的自对准导电线及其形成方法。
背景技术
磁性(或磁电阻)随机存取存储器(MRAM)是一种可能替代动态随机存取存储器(DRAM)作为计算装置的标准存储器的非易失性随机存取存储器技术。MRAM作为非易失性RAM的使用最终将允许“即时(instant on)”系统，只要这种系统一接通它就可使用，由此省去了例如常规PC在系统加电过程中将引导数据从硬盘驱动器转印到易失性DRAM所需的时间。
磁性存储元件(也称为隧道磁电阻或TMR装置)包括具有通过非磁性层(阻挡层)分隔的并被设置成磁性隧道结(MTJ)的铁磁层的结构。数字信息在存储元件中被存储并表示为磁性层中的磁化矢量的方向。更具体地说，一个磁性层(也称为参考层)的磁矩被固定或钉扎，而其它磁性层(也称为“自由”层)的磁矩可以在相对于参考层的固定磁化方向相同的方向和相反的方向之间切换。自由层的磁矩的取向也称为“平行”和“逆平行”状态，其中平行状态指自由和参考层的相同磁对准，而逆平行状态指与其间的磁对准(方向)相反。
根据自由层的磁状态(平行或逆平行)，磁性存储元件响应在隧道结阻挡层上施加的电压具有两个不同的电阻值。TMR装置的特定的电阻因此反映了自由层的磁化状态，其中在磁化是平行的时电阻为“低”，而在磁化是逆平行的时为“高”。因此，电阻变化的检测允许MRAM装置提供存储在磁性存储元件中的信息(即读操作)。此外，通过在特定的方向上施加双向电流对MRAM单元进行写，以便以平行或逆平行状态磁性地对准自由层。
实际的MRAM装置例如可以具有交叉点单元(XPC)结构，其中每个单元位于在一个水平面平面上的平行导电字线和在另一水平面平面上的垂直行进的感测线之间的交叉点上。这种特定的结构是有利的，即单元的设计有助于增加该装置的阵列单元密度。然而，与交叉点MRAM阵列的实际操作相关的一个困难涉及特定单元的感测，假设在阵列中的每个单元通过几个平行泄漏路径耦合到其它的单元。在一个交叉点上看见的电阻等于在其它的行和列上与存储器单元的电阻并联的交叉点上的存储器单元的电阻，因此可能难以精确测量它。
因此，MRAM装置也以基于场效应晶体管(FET)的结构制造。在基于FET的结构中，除了MTJ之外，每个MRAM单元包括与其关联的存取晶体管。通过保持存取晶体管在非导电状态下不被读取的单元中，防止了寄生装置电流流经这些其它单元。基于FET的结构和基于XPC的结构的折衷是与存取晶体管的位置和附加的金属化线关联的面积损失。
在常规形成的基于FET的MRAM装置中，MTJ通常形成在将MTJ的底部横向地连接到存取FET(通过通孔、金属化线和接触面积栓)的导电金属带上。此外，金属硬掩膜(hardmask)的相对厚的层形成在MTJ的顶部以使沟槽蚀刻步骤可用于形成连接到该单元的上部金属化层。如果金属硬掩膜太薄，则上部金属化层的沟槽的形成也可以结束暴露金属带(例如通过比如“微刻沟(microtrenching)”)。这将又使随后形成的上部金属材料填充接触金属带，因此在MTJ上短路并破坏存储元件。在另一方面，具有太厚的硬掩膜将增加上部金属化层和MTJ之间的距离，由此增加产生切换磁化存储元件之状态的磁场所需的电流电平。
因为减少器件基本规则和更小的布线尺寸的趋势，理想的是能够使基于FET的MRAM装置的上部金属化层面更加接近MTJ元件，但不增加使上部金属化层面与该装置的金属带部分短路的危险。
发明内容
通过用于基于场效应晶体管(FET)的磁性随机存取存储器(MRAM)装置的自对准的保护性导电线结构克服已有技术中前文讨论的缺陷和不足，这种导电线结构包括导电地耦合到下部金属化线的横向金属带。磁性隧道结(MTJ)叠层形成在金属带上，并且金属屏蔽形成在MTJ叠层上，该金属屏蔽相对于金属带自对准。上部金属化线导电地耦合到金属屏蔽，其中金属屏蔽在上部金属化线的形成过程中用作蚀刻停止件。
附图说明
参考示例性附图，其中相似的元件在几幅附图中类似地编号。
附图1所示为常规地形成的基于FET的MRAM装置的剖视图；
附图2所示为附图1的MRAM装置的上部金属化层面沟槽的形成的详细视图，特别地示出了“微沟刻”现象；以及
附图3(a)至3(f)所示为根据本发明的实施例形成具有自对准导电线的基于FET磁性随机存取存储装置的示例性过程。
具体实施方式
本发明公开了一种形成基于FET的磁性存储装置的方法，其中自对准金属屏蔽结合位于磁性存储元件的底部的导电带而形成。此外，金属带被用于将存储元件耦合到设置于该元件下面的存取晶体管。因此在后面的处理步骤中(特别是其中为接触磁性存储元件的顶部而对上部金属化沟槽进行蚀刻的步骤)金属屏蔽提供了对金属带的保护。这种保护防止了存储元件短路，以及提供了允许上部金属化线形成得更靠近顶部存储元件的附加优点。这进一步使得对切换存储元件所需的电流量的要求更加宽松。
首先参考附图1，所示为常规地形成的基于FET的MRAM装置100的剖视图。更具体地说，附图1所示为设置在下部金属化层面和上部金属化层面之间的基于FET的存储元件102的一部分。在所描述的实例中，下部金属化层面对应于MRAM装置100的第一金属化层面(M1)，而上部金属化层面对应于MRAM装置100的第二金属化层面(M2)。然而，本领域普通技术人员认识到，单个存储元件也可以形成在该装置100内的其它层之间(例如在M2和M3之间)。
如附图1所示，存储元件102包括具有带非磁性层(例如氧化物)的下部磁性层104和形成在其顶部的上部磁性层的MTJ叠层(总体地示作层106)。虽然单元102位于在字线108和位线110之间的对应交叉部分上，但是单元102的底部部分不与字线108直接电接触，与XPC结构不同。相反，单元102形成在金属带112的顶部，该金属带112用于将单元102通过通孔柱销116与下部层面金属化线114互连。线114又实现通过接触面柱销118将单元102连接到相关的衬底层面存取晶体管(未示)。
如前文所示，附图1的常规的基于FET的单元结构提供了用作位于单元102的顶层和位线110之间互连的相对较厚的金属硬掩膜120(例如，在大约1700埃()的数量级)。装置100的剩余部分(以122总体地表示)代表用于层面间隔离的绝缘(例如电介质)层。应该注意，在这一点上在附图1所示的装置100的M2层面(即在虚线上的附图部分)为说明的目的已经旋转了90°，这在下文将更加明显。本领域普通技术人员将会认识到，由于在M1和M2上的金属化线彼此垂直，因此在M2上的位线110实际上沿附图1的顶部水平地设置。此外，附图1也示出了装置100的周边区域124以便说明在下部金属层面M1、上部金属层面M2和连接通孔柱销V1之间的关系。
还如前文所描述，已有的方法在TJ元件的顶部上使用相对较大厚度的金属硬掩膜120以使定时的沟槽蚀刻可用于界定M2位线100。希望在达到金属硬掩膜120之后但在暴露金属带112之前蚀刻终止。随着人们进一步渴望使装置小型化和降低功耗，减小布线尺寸相应地需要减小在位线和MTJ叠层之间的距离。然而，作为不可避免的蚀刻非均匀性和微刻沟效应的结果，在不造成与金属带短路的危险下，不能随意地使M2层面靠近MTJ叠层的顶部。微刻沟效应在附图2中说明。可以相信，在M2沟槽形成的蚀刻处理过程中，由于沿着边缘的电荷效应使得它的外部边缘接收相对更大的离子轰击。因此，在M2沟槽的外部边缘126上的附加蚀刻(延伸到硬掩膜120的外部边缘之外)导致了不规则的沟槽形状，其中在外部边缘上在M2和金属带112之间存在更小的间隙。同样地，在硬掩膜120的厚度方面的极大减小导致了装置短路的危险性增加。
因此，根据本发明的一种实施例，公开了一种具有自对准导电线的基于FET的磁性随机存取存储装置，其中在存储元件上形成的附加金属硬掩膜具有与在存储元件下面的金属带相同的形状。金属硬掩膜由此用作阻止M2沟槽形成到达存储元件的顶部之下的深度并防止与金属带短路的屏蔽。因此，这种金属屏蔽允许薄得多的MTJ金属硬掩膜的形成和在M2和MTJ之间的距离的相应减小，由此对于给定量的位线电流得到了更高的磁场强度。此外，由于使用了更薄的硬掩膜，在MTJ硬掩膜蚀刻方面，该过程允许更好的图形转印保真度。
示例性处理序列在附图3(a)至3(f)中示出。为了简洁，在M1金属化层面之下的FET和其它相关的通孔/连接都被省去。一般地说，在形成该装置直至部分完成在附图3(a)中所示的结构的处理步骤都可以根据常规的技术生产。具体地，在金属化的M1层面上形成的线优选包括在电介质304(比如二氧化硅)中形成的铜填充的沟槽302。此外，金属带通孔306通过金属镶嵌处理形成在另一电介质308中。
首先，金属底层310用于金属带的形成中。然后，活性磁性叠层材料(以312总体地表示)在导电硬掩膜盖层314之后淀积在金属底层310上。在优选实施例中，带金属底层和硬掩膜盖层都是基于钽(Ta)或氮化钽(TaN)的材料。然而，其它类似的适合材料比如氮化钛(TiN)、钨(W)、铂(Pt)等也都可以使用。此外，硬掩膜盖层314的初始厚度优选选择在大约500，虽然根据特定的存储元件设计的特定需要，这可以调节到在大约100至大约500的范围内。应该注意的是，已有的装置处理填充通常利用非常厚的金属硬掩膜盖层(例如大约1700)。
本发明的处理流程的示例性处理流程实施例与以附图3(b)中所示的方式进行常规处理不同。光致抗蚀剂(未示)(或者光致抗蚀剂加上适合的硬掩膜)被用于通过盖层314和磁性叠层312而不通过带金属底层310蚀刻来界定隧道结316。这种光刻法和蚀刻步骤由此在适合于通过来自相关的M1和M2布线(即字线和位线)的磁场切换的区域中界定了存储元件。因为本发明的实施例使用相对薄的金属硬掩膜盖层314，因此存储元件界定蚀刻简单得多，由此在图形转印中允许更高的保真性。在通过磁性层312进行蚀刻之后，电介质膜318被淀积以封装隧道结存储元件316。
关于用于电介质膜318的电介质材料(例如，氮化硅、氧化硅、碳化硅、低K材料等)的选择具有相当大的灵活性，只要电介质适合于通过化学机械平面化(CMP)或通过内腐蚀平面化进行随后的抛光即可。因此，电介质材料可以被选择为使存储元件的性能最佳，与考虑处理兼容性相反。在电介质淀积之后，CMP步骤用于将在隧道结金属硬掩膜314顶部的电介质抛光，仅剩下(例如)硬掩膜厚度的原始500中的大约200。在变型实施例中，(不同的金属硬掩膜材料和厚度)，剩余厚度可以根据CMP的有效性变化。然而，应该理解的是，金属硬掩膜材料和厚度的选择对于处理流程的成功不是重要问题，而是仅仅在随后形成的M2布线和存储元件之间最终产生的间隔方面影响装置的性能。
如附图3(c)，CMP抛光步骤之后淀积金属“屏蔽”层320，以及用于随后的屏蔽层320的构图的任何适当的硬掩膜层322。在优选的实施例中，屏蔽层320也是Ta或TaN，厚度大约为200。然而，对于屏蔽材料，变型实施例可以利用其它的材料和厚度，只要它们易于蚀刻即可，并且在适合于蚀刻电介质材料比如氧化硅、氮化硅、低-K材料等的环境中时适合于用作蚀刻停止件。此外，理想的是，能够将屏蔽层320的厚度保持最小，这将影响在M2布线和存储元件之间的距离。也如附图3(c)所示，如果光致抗蚀剂不适合于单独使用，则适合厚度的电介质膜322可以用作在屏蔽层320的顶部上的硬掩膜。
现在参考附图3(d)，在所述屏蔽和掩膜层的淀积之后，金属带的形状通过屏蔽层材料320、中间电介质318和在底层材料310之下的带金属以使所得的金属屏蔽324与横向金属带326重叠的自对准方式被构图。虽然这个构图一般通过活性离子蚀刻实施，但是可以通过其它的技术比如湿化学蚀刻或离子铣削完成。在带构图蚀刻步骤之后，在不损坏隧道结存储元件的情况下，也可以执行湿化学蚀刻清洁或其它的适合的干化学蚀刻清洁。由于这时完全封装了存储元件，因为可适于改善要淀积的随后的层的粘合的任何化学清洁，该存储元件其性能将不会降低。
如附图3(e)所示，如果需要，封装粘性电介质328的附加层形成在屏蔽324的顶部上(以及沿着屏蔽324和带326的侧面)。然后，淀积上部金属化(M2)层面电介质330，它可以包括例如氮化硅、氧化硅、碳化硅、低K的材料等，或者包括一个或多个这种材料的多层。在M2层面电介质淀积之后，执行CMP步骤以使它的顶部表面平面化到距屏蔽324的顶部适合的距离。这个距离一般通过M2电介质厚度和CMP抛光时间的初始选择确定，并且将由此导致M2金属厚度的自动确定。
最后，附图3(f)所示为M2金属沟槽(即单元位线的形成)的形成和填充，其中位线332通过导电屏蔽324而与存储元件316的顶部接触。此外，为了说明的目的，M2沟槽相对于下部装置层面旋转90度。应该理解的是，在位线332和存储元件叠层316的顶部之间的距离由在叠层316顶部的TaN隧道结硬掩膜314的厚度和屏蔽324的厚度界定。由于在所示的实施例中，硬掩膜314和屏蔽314的总厚度是在大约400到大约500的数量级，因此位线332设置得相对靠近存储元件316，由此有利于存储元件的低电流布线。此外，由于屏蔽324用作M2沟槽的蚀刻停止件，因此M2填充的淀积不会通过接触带326而使存储元件叠层316分路。
因此，应该理解的是使用保护性上部屏蔽金属有利于在金属带326之上的设定距离处以很好地界定的蚀刻停止件在电介质330中蚀刻M2沟槽。通过适当地选择金属屏蔽材料、M2层面电介质和RIE处理参数，可以实现在电介质和金属屏蔽之间的极高的选择性，以使M2沟槽蚀刻在薄的屏蔽金属上立即停止。然后以金属填充M2沟槽(例如，通过铜镶嵌技术)，由此得到如附图3(f)中所示的自对准结构。此外，蚀刻磁性存储元件时这种处理过程增强了图形转印保真性，在该磁性存储元件中允许使用更薄的掩膜材料。改进的图形转印导致改善了存储元件阵列的均匀性，由此提高了产量并允许缩小到更小的尺寸。
虽然V1通孔的形成在示例性处理流程中还没有被描述，但是通过使用在本领域中普通技术人员公知的已有技术容易加以增添。此外，在增添M2沟槽(以及任何V1通孔)中的金属之前，可以添加湿或干化学清洁步骤以改善接触可靠性和导电性。因为屏蔽结构324完全覆盖隧道结叠层316和在MTJ蚀刻过程中可能形成的任何侧壁残余，因此屏蔽结构324在清洁步骤的过程中有效地保护隧道结叠层316的质量不会降低。
还应该注意，存储元件可以置于相对于硅表面除了在M1和M2层面之间以外的位置。同样地术语“M1”和“M2”的使用并不希望将存储元件限制到在硅表面之上的第一和第二布线层面之间的位置。
虽然针对分路的磁性存储元件的问题提出了上文公开的示例性的实施例，但是也可以设想在此公开的原理也可用于其它半导体器件，这些半导体器件要求与上面比如二极管、铁电存储器和双向开关半导体器件等等接触。此外，虽然示例性的实施例描述了水平地延伸以连接到不直接在存储元件之下的通孔的横向金属带，所述的处理流程也可适用于其中通孔被直接包括在存储元件之下的装置。
虽然本发明参考优选的实施例已经进行了描述，但是本领域普通技术人员应该理解的是在不脱离本发明的范围的前提下可以进行各种修改和对它的元件进行等效替代。此外，在不脱离本发明的实质范围的前提下可以进行许多修改以使特定的情况或材料适合于本发明的教导。因此，希望本发明并不限于在此作为实施本发明而设计的最佳模式的特定的实施例，但本发明包括在附加的权利要求的范围内的所有
实施例。
工业实用性
本发明的公开方案在半导体器件处理领域中具有工业实用性，特别是在半导体存储装置比如磁性随机存取存储器(MRAM)的形成中具有工业实用性。

Claims (15)

1.一种用于基于场效应晶体管(FET)的磁性随机存取存储器(MRAM)装置的导电线结构，包括：
导电地耦合到下部金属化线(302)的横向金属带(326)；
形成在所述金属带(326)上的磁性隧道结(MTJ)叠层(316)；
形成在所述MTJ叠层(316)上的金属屏蔽(324)，所述金属屏蔽(324)相对于所述金属带(326)自对准；以及
导电地耦合到所述金属屏蔽(324)的上部金属化线(332)，其中所述金属屏蔽(324)在所述上部金属化线(332)的形成过程中用作蚀刻停止件。
2.权利要求1所述的结构，其中所述MTJ叠层(316)进一步包括：
形成在下部磁性层(104)和上部磁性层(106)之间的非磁性层(106)；和
形成在所述上部磁性层(106)上的金属硬掩膜层(314)；
其中在所述上部金属化线(322)和所述上部磁性层(106)之间的距离由所述金属硬掩膜层(314)和所述金属屏蔽(324)的总厚度界定。
3.权利要求2所述的结构，其中所述金属硬掩膜层(314)和所述金属屏蔽(324)的所述总厚度是大约400至大约500埃。
4.权利要求1所述的结构，其中所述金属屏蔽(324)包括如下材料中的一种材料：钽、氮化钽、氮化钛、钨、铂和包括前述材料中至少一种的组合物。
5.权利要求1所述的结构，其中所述金属硬掩膜层(314)和所述金属带(326)包括如下材料中的一种材料：钽、氮化钽、氮化钛、钨、铂和包括前述材料中至少一种的组合物。
6.权利要求1所述的结构，其中所述下部金属化线(302)形成在MRAM装置的第一金属化层面(M1)上，所述上部金属化线(332)形成在MRAM装置的第二金属化层面(M2)上。
7.权利要求1所述的结构，进一步包括：
形成在下部金属化层面(M1)上并与所述下部金属化线(114)相邻的字线(108)，所述字线(108)与所述横向金属带(326)电绝缘，所述字线(108)设置在所述MTJ叠层(316)之下；
其中所述上部金属化线(332)包括单个MRAM单元(102)的位线(110)，所述单元(102)也包括所述MTJ叠层(316)和所述字线(108)。
8.一种形成权利要求1所述的导电线结构的方法，该方法包括：
在金属底层(310)上形成磁性叠层(312)，所述金属底层(310)与所述下部金属化线(302)导电接触；
在所述磁性叠层(312)上形成金属硬掩膜层(314)；
对所述磁性叠层(312)和所述金属硬掩膜层(314)进行构图以形成所述磁性隧道结(MTJ)叠层(316)；
以电介质材料(318)封装所述MTJ叠层(316)并将所述电介质材料(318)平面化到所述金属硬掩膜(314)；
在所述电介质材料和所述金属硬掩膜(314)上形成金属屏蔽层(320)；
对所述金属屏蔽层(320)和所述金属底层(310)进行构图以形成与所述金属带(326)自对准的所述金属屏蔽(324)；和
在所述金属屏蔽(324)上形成所述上部金属化线(332)，其中所述金属屏蔽(324)在所述上部金属化线(332)的形成过程中用作蚀刻停止件。
9.权利要求8所述的方法，其中所述金属硬掩膜层(314)在其上形成金属屏蔽层(320)之前被平面化到大约200埃的厚度。
10.权利要求8所述的方法，其中所述MTJ叠层(316)进一步包括：
形成在下部磁性层(104)和上部磁性层(106)之间的非磁性层(106)；和
形成在所述上部磁性层(306)上的所述金属硬掩膜层(314)；
其中在所述上部金属化线(322)和所述上部磁性层(106)之间的距离由所述金属硬掩膜层(314)和所述金属屏蔽(324)的总厚度界定。
11.权利要求10所述的方法，其中所述金属硬掩膜层(314)和所述金属屏蔽(324)的所述总厚度是大约400至大约500埃。
12.权利要求11所述的方法，其中所述金属硬掩膜层(314)在其平面化之前被淀积在大约500埃的初始厚度。
13.权利要求8所述的方法，其中所述金属屏蔽层(320)包括如下材料中的一种材料：钽、氮化钽、氮化钛、钨、铂和包括前述材料中至少一种的组合物。
14.权利要求8所述的方法，进一步包括：
在所述金属屏蔽层(320)和所述金属底层(310)的所述构图之后，以封装电介质(308)封装所述自对准的金属屏蔽(324)和所述金属带(326)；和
在所述封装电介质(308)上淀积上部金属化层面电介质(330)。
15.权利要求8所述的方法，其中在所述金属底层(310)和下部金属化线(302)之间的所述导电接触通过金属带通孔(306)形成。
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