CN106415727B - 用于屏蔽磁敏感组件的结构和方法 - Google Patents

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Abstract

公开了用于屏蔽磁敏感组件的结构和方法。一种结构包括：衬底；设置在衬底上的底屏蔽件；具有第一表面和与所述第一表面相反的第二表面的磁电阻半导体器件，磁电阻半导体器件的第一表面设置在底屏蔽件上；设置在磁电阻半导体器件的第二表面上的顶屏蔽件；以及将磁电阻半导体器件连接到多个导电元件的多个互连，其中顶屏蔽件具有用于接入所述磁电阻半导体器件的窗口。

Description

用于屏蔽磁敏感组件的结构和方法
相关申请的交叉引用
本申请要求于2014年5月15日提交的美国临时申请No.61/993,668和于2015年5月14日提交的美国非临时申请号No.14/712,130的优先权，其全部内容通过引用并入本文中。
技术领域
本公开涉及屏蔽半导体器件。更具体地，本公开涉及屏蔽包括一个或多个具有磁敏感材料的半导体器件。
背景技术
例如，在磁存储器单元和磁传感器中使用磁材料。磁电阻随机存取存储器(Magnetoresistive Random Access Memory,“MRAM”)是使用磁荷(magnetic charges)来储存数据的非易失性计算机存储器技术。MRAM包括磁电阻存储器元件或单元等。在一个示例中，每个存储器单元具有包括由不同非磁层分开的多个磁层的结构。一般而言，通过向磁电阻存储器单元施加磁场或自旋矩(spin torque)，并由此使得在存储器单元中的磁材料被磁化为两个可能的存储器状态中的一个，来完成储存数据。通过感测存储器单元中的电阻水平来完成复现数据。
对用于数据保持的MRAM器件的发展和使用的兴趣日益增长，这是因为MRAM结合了静态随机存取存储器(Static Random Access Memory,“SRAM”)的速度与闪存的非易失性。此外，与闪存相比，MRAM具有相对低的功率消耗、好的可靠性特性，并且随着时间几乎没有退化。不幸地，MRAM器件的问题是来自外部磁场的干扰可能导致错误。
由于磁的性质，需要提供一种磁电阻存储器器件和封装方法，其导致对外部磁场干扰的较高的抗扰度。
发明概述
根据本公开一个方面，提供了一种半导体封装件，包括：设置在第一平面中的底屏蔽件，所述底屏蔽件包括第一侧、第二侧以及在第一侧与第二侧之间延伸的第一尺寸；磁电阻半导体器件，具有第一表面和与所述第一表面相反的第二表面，所述磁电阻半导体器件的所述第一表面设置在所述底屏蔽件的至少一部分上；以及顶屏蔽件，设置在所述磁电阻半导体器件的所述第二表面上，所述顶屏蔽件具有用于接入所述磁电阻半导体器件的窗口，其中所述顶屏蔽件设置在与所述第一平面平行的第二平面中，所述顶屏蔽件包括第一侧、第二侧以及在第一侧与第二侧之间延伸的第二尺寸。
根据本公开另一方面，提供了一种半导体封装件，包括：第一屏蔽件；磁电阻半导体器件，具有第一表面和与所述第一表面相反的第二表面，所述磁电阻半导体器件的所述第一表面设置在所述第一屏蔽件上；第二屏蔽件，设置在所述磁电阻半导体器件的所述第二表面上，所述第二屏蔽件具有用于接入所述磁电阻半导体器件的窗口；以及第三屏蔽件，设置在所述第一屏蔽件与所述第二屏蔽件之间，并且与所述磁电阻半导体器件相邻。
根据本公开另一方面，提供了一种封装磁电阻半导体器件的方法，所述方法包括：形成衬底；在衬底上设置底屏蔽件，所述底屏蔽件包括第一侧、第二侧以及在第一侧与第二侧之间延伸的第一尺寸；在所述底屏蔽件上设置磁电阻半导体器件，所述磁电阻半导体器件具有第一表面和与所述第一表面相反的第二表面；以及在所述磁电阻半导体器件的所述第二表面上设置顶屏蔽件，所述顶屏蔽件具有用于接入所述磁电阻半导体器件的窗口，其中所述顶屏蔽件设置在与所述第一平面平行的第二平面中，所述顶屏蔽件包括第一侧、第二侧以及在第一侧与第二侧之间延伸的第二尺寸。
附图说明
在以下详细描述的过程中，将参考附图。附图示出本公开的不同方面，并且在适当的情况下，在不同的图中说明相似的结构、组件、材料和/或元件的参考标号被相似地标示。可理解，除了那些具体示出的，还构思了结构、组件和/或元件的各种修改，并且它们在本公开的范围内。
此外，本文描述和说明了本公开的许多实施例。本公开既不限于其任何单个方面或实施例，也不限于这样的方面和/或实施例的任何组合和/或排列。此外，本公开的每个方面和/或实施例可以被单独采用，或与本公开的一个或多个其它方面和/或实施例组合采用。为了简洁，本文不对某些排列和组合进行单独讨论和/或说明。
图1示出了根据本公开的实施例的磁电阻半导体器件封装件的俯视图；
图2示出了根据本公开的实施例的磁电阻半导体器件封装件的剖面透视图；
图3示出了根据本公开的实施例的磁电阻半导体器件封装件的截面图；
图4A、4B和4C示出了根据本公开的实施例的各种屏蔽布置的截面图；
图5A和5B示出了根据本公开的实施例的二维仿真，其中屏蔽在沿着垂直轴的方向上提供了大于100Oe的磁场抗扰度；
图5C示出了根据本公开的实施例的在图5A和5B的二维仿真中的屏蔽的顶屏蔽件和底屏蔽件布置的截面图；
图6示出了根据本公开的实施例的六种顶屏蔽件和底屏蔽件布置，其中在难轴的方向上施加100Oe的外部磁场；
图7A、7B和7C示出了根据本公开的实施例的具有中心屏蔽件的多种屏蔽布置的截面图；
图8A、8B和8C示出了根据本公开的实施例在使用多种屏蔽布置的磁电阻半导体器件上的垂直磁场的图；
图9示出了根据本公开的实施例的具有中心屏蔽件的另一个屏蔽布置的透视图；
图10A和10B示出了根据本公开的实施例的在图9中示出的屏蔽布置的仿真的俯视图；并且
图11示出用于生产磁电阻存储器器件的制造工艺的流程图。
再次地，本文描述和说明了许多实施例。本公开既不限于其任何单个方面或实施例，也不限于这样的方面和/或实施例的任何组合和/或排列。本公开的每个方面和/或实施例可以被单独采用或与本公开的一个或多个其它方面和/或实施例组合采用。为了简洁，本文不对那些组合和排列中的许多进行单独讨论。
具体实施方式
在本公开的第一个方面中，磁屏蔽结构可以被实现用于磁电阻半导体器件，以保护磁电阻半导体器件免受可能被施加到磁电阻半导体器件的一个或多个外部磁场的影响。磁场屏蔽结构可以被设置来促进外部磁场通过屏蔽件传播而非通过磁电阻半导体器件传播。
在示例性实施例中，图1示出窗口球栅阵列(window ball grid array,“WBGA”)封装件100的俯视图。WBGA封装件100可以包括磁电阻半导体器件110，诸如磁电阻存储器器件。例如，磁电阻存储器器件可以包括具有磁隧道结(magnetic tunnel junction,“MTJ”)比特的阵列的MRAM芯片。为了接入磁电阻半导体器件110，可以将窗口120用于磁电阻半导体器件110与多个导电元件130之间的多个互连(未示出)。在一些实施例中，多个导电元件130可以包括焊球。
如在图2中示出的，磁电阻半导体器件110可以包括多个接触件115，多个接触件115可以被用于控制、接入、读、写和/或操作磁电阻半导体器件110。多个互连125可以通过窗口120将磁电阻半导体器件110连接到多个导电元件130，诸如球栅阵列(“BGA”)。所述多个互连125可以是细导线，使用例如导线接合技术将其附接到多个接触件115和多个导电元件130，其中该技术采用热、压力和/或超声波能量的一些组合来进行焊接。
多个导电元件130可以被粘附到衬底170的表面，用于与在印刷电路板上的衬垫(未示出)的附接，所述衬垫在印刷电路板(未示出)上以与所述多个导电元件130的布置对应的样式布置。封装件100可以被加热，使得多个导电元件130熔化。当多个导电元件130冷却并固化时，表面张力使得熔化的多个导电元件130使封装件100以恰当的分隔距离保持与印刷电路板对齐。虽然本文构思了BGA表面安装技术，替代地，也可以利用其它安装技术。
为了保护磁电阻半导体器件110免受外部磁场的影响，可以将屏蔽并入封装件100中。如在图2中示出的，底屏蔽件140可以被设置在磁电阻半导体器件110的第一表面111之下，顶屏蔽件150可以被设置在磁电阻半导体器件110的第二表面112之上。虽然本文描述了使用顶屏蔽件和底屏蔽件，但是本领域的普通技术人员将理解，在本公开的原理内，可以仅提供底屏蔽件或顶屏蔽件。
底屏蔽件140和顶屏蔽件150可以由具有相对高磁导率的金属形成。一种这样的高磁导率金属是镍铁合金，诸如可商业获得的高磁导率金属在筛除和/或滤除静态或低频率磁场方面可以是有效的。可以以片或箔的形式提供高磁导率金属，其可以被容易地制造成底屏蔽件140和顶屏蔽件150，并随后利用合适的粘附技术粘附到磁电阻半导体器件110。虽然本文讨论了镍铁合金，但应理解，可以使用具有相对高磁导率并且在磁场移除时不保留其磁化的其它材料。此外和/或替代地，在一些实施例中，底屏蔽件140和顶屏蔽件150可以是软磁材料。可以利用光刻和湿法蚀刻工艺将底屏蔽件140和顶屏蔽件150制造成特定的尺寸。替代地，可以采用冲压技术来将底屏蔽件140和顶屏蔽件150制造成精确的尺寸。
在一个实施例中，粘合剂145可以在底屏蔽件140与磁电阻半导体器件110之间。粘合剂145可以将底屏蔽件140接合到磁电阻半导体器件110。另外地和/或替代地，粘合剂155可以在顶屏蔽件150与磁电阻半导体器件110之间。粘合剂155可以相似地将顶屏蔽件150接合到磁电阻半导体器件110。粘合剂145和155可以是非导电膏和非导电粘合膜中的至少一个。
如图2中示出的，当在沿着易轴(easy axis,“EA”)和/或难轴(hard axis,“HA”)的方向上存在外部磁场(“H”)时，外部磁场可以通过顶屏蔽件150或底屏蔽件140传播。顶屏蔽件150和底屏蔽件140可以被配置为限制或者抑制外部磁场(“H”)从顶屏蔽件150向底屏蔽件140传播，并因此，在垂直轴的方向上，磁电阻半导体器件110可以经受较少的磁场，这可以由顶屏蔽件150与底屏蔽件140之间的耦合导致。
图3示出了本公开的示例性实施例的截面图。图3可以呈现如图1的虚线A示出的封装件100的截面。底屏蔽件140可以被设置在衬底160的平坦的表面上。磁电阻半导体器件110的第一表面111可以被设置在底屏蔽件140上。顶屏蔽件150a和顶屏蔽件150b可以被设置在磁电阻半导体器件110的第二表面112上。窗口120可以在顶屏蔽件150a与顶屏蔽件150b之间。衬底170a和衬底170b可以被分别设置在顶屏蔽件150a和顶屏蔽件150b上。多个导电元件130(诸如焊球)可以被设置在衬底170a和衬底170b上。多个互连125可以通过窗口120将磁电阻半导体器件110连接到多个导电元件130。
在本公开的一个实施例中，底屏蔽件140以及顶屏蔽件150a和150b的厚度可以在从50μm到500μm的范围内。在特定的实施例中，底屏蔽件140以及顶屏蔽件150a和150b的厚度可以是150μm。在一些实施例中，顶屏蔽件150a和150b可以包括相似的或相异的厚度。相似地，底屏蔽件140的厚度可以与顶屏蔽件150a和150b中的一个或两者的厚度相似或不同。如本文使用的，术语“约”可以包括在所指示的厚度+/-15％的范围内的厚度。
磁电阻半导体器件110可以包括下层磁敏感电路。磁电阻半导体器件110可以对内部感生的磁场敏感。此外，磁电阻半导体器件110可以对外部磁场敏感。
磁电阻半导体器件110可以是具有磁存储器单元的阵列的磁电阻存储器器件，诸如具有磁隧道结(“MTJ”)比特(未示出)的阵列的MRAM芯片。在磁电阻半导体器件110中，比特可以在第二表面112约50μm之下并且在顶屏蔽件150a和150b下方，并且在第一表面111约150μm之上并且在底屏蔽件140之上形成。在这样的配置下，在沿着易轴、难轴和垂直轴的方向上，所得到的磁场抗扰度可以约为至少100Oe+/-15％。
图4A、4B和4C示出了根据本公开的实施例的多种屏蔽布置的截面图。图4A示出了如图3中示出的顶屏蔽件和底屏蔽件布置。底屏蔽件140以及顶屏蔽件150a和150b可以在沿着难轴的方向上延伸超出磁电阻半导体器件110。如所示出的，底屏蔽件140延伸超过半导体器件110的距离可以与顶屏蔽件150a和150b中的一个或两者延伸超过半导体器件110的距离相似。当在沿着难轴的方向上施加外部磁场时，外部磁场可以更优先地通过底屏蔽件140传播，因为底屏蔽件140是单个连续屏蔽件。此外地和/或替代地，外部磁场可以通过顶屏蔽件150a和150b传播。顶屏蔽件150a和150b以及底屏蔽件140可以被配置为限制或者抑制外部磁场从顶屏蔽件150a和150b向底屏蔽件140的传播，或者反之，由此在垂直轴的方向上减少磁场的影响。这样的顶屏蔽件和底屏蔽件布置可以沿着易轴、难轴和垂直轴的方向为磁电阻半导体器件110提供至少为100Oe+/-15％的磁场抗扰度。
图4B示出了顶屏蔽件和底屏蔽件布置，其中底屏蔽件在沿着难轴的方向上延伸超过顶屏蔽件。底屏蔽件240可以在沿着难轴的方向上延伸超过磁电阻半导体器件110以及顶屏蔽件150a和150b。例如，底屏蔽件240可以在沿着难轴的方向上延伸超过顶屏蔽件150a和150b约0μm到约210μm+/-15％。在一个实施例中，底屏蔽件240可以在沿着难轴的方向上延伸超过顶屏蔽件150a和150b约150μm+/-15％。当在沿着难轴的方向上施加外部磁场时，外部磁场可以较优先地通过底屏蔽件240传播，因为底屏蔽件240是单个屏蔽，相比于顶屏蔽件150a和150b，底屏蔽件240延伸得更远离半导体器件110。此外地和/或替代地，外部磁场可以通过顶屏蔽件150a和150b传播。顶屏蔽件150a和150b以及底屏蔽件240可以被配置为限制或者抑制外部磁场从顶屏蔽件150a和150b向底屏蔽件240的传播，或者反之，由此在垂直轴的方向上减少磁场的影响。这样的顶屏蔽件和底屏蔽件布置可以沿着易轴、难轴和垂直轴的方向为磁电阻半导体器件110提供100Oe+/-15％的磁场抗扰度。
由于在顶屏蔽件和底屏蔽件与被设置在顶屏蔽件与底屏蔽件之间的磁电阻半导体器件之间的间隔，磁场可以更容易通过顶屏蔽件或底屏蔽件传播。如上面提及的，顶屏蔽件和底屏蔽件可以由具有高磁导率的金属形成，并因而可以更容易传播磁场。在顶屏蔽件和底屏蔽件与磁电阻半导体器件之间的空隙会不如顶屏蔽件和底屏蔽件那样容易传播磁场。
当在沿着难轴的方向上施加外部磁场时，外部磁场可以较优先地通过底屏蔽件240传播，因为底屏蔽件240是延伸超过顶屏蔽件150a和150b的单个屏蔽。此外地和/或替代地，外部磁场可以通过顶屏蔽件150a和150b传播。顶屏蔽件150a和150b以及底屏蔽件240可以被配置为限制或者抑制外部磁场从顶屏蔽件150a和150b向底屏蔽件240传播，由此在垂直轴的方向上减少磁场的影响。这样的顶屏蔽件和底屏蔽件布置可以沿着易轴、难轴和垂直轴的方向为磁电阻半导体器件110提供至少为100Oe+/-15％的磁场抗扰度。
图4C示出了顶屏蔽件和底屏蔽件布置，其中两个底屏蔽件在沿着难轴的方向上延伸超过顶屏蔽件。底屏蔽件340a和340b可以在沿着难轴的方向上延伸超过磁电阻半导体器件110以及顶屏蔽件150a和150b。例如，底屏蔽件340a和340b可以在沿着难轴的方向上延伸超过顶屏蔽件150a和150b约150μm。图4C的实施例示出了顶屏蔽件150a和150b与底屏蔽件340a和340b在沿着难轴的方向上的长度和间隙上的较对称的设计。如图4C所示，在底屏蔽件340a和340b之间可以有空隙或者间隔。在沿着难轴的方向上，在底屏蔽件340a与340b之间的空隙可以小于在顶屏蔽件150a与150b之间的空隙。然而，在一些实施例中，在底屏蔽件340a与340b之间的空隙可以大于或等于在顶屏蔽件150a与150b之间的空隙。
当在沿着难轴的方向上施加外部磁场时，外部磁场可以以与通过顶屏蔽件150a和150b传播的相等的量通过底屏蔽件340a和340b传播，由此减少在顶屏蔽件150a和150b与底屏蔽件340a和340b之间的分别耦合，并且在垂直轴的方向上减少磁场的影响。替代地，当在沿着难轴的方向上施加外部磁场时，外部磁场可以较优先地通过底屏蔽件340a和340b传播，因为底屏蔽件340a和340b延伸超过顶屏蔽件150a和150b，并且在沿着难轴的方向上，在底屏蔽件340a与340b之间的空隙小于在顶屏蔽件150a与150b之间的空隙。此外地和/或替代地，外部磁场可以通过顶屏蔽件150a和150b传播。顶屏蔽件150a和150b以及底屏蔽件340a和340b可以被配置来减少在顶屏蔽件150a和150b与底屏蔽件340a和340b之间的分别耦合，并且在垂直轴的方向上减少磁场的影响。这样的顶屏蔽件和底屏蔽件布置可以在沿着易轴、难轴和垂直轴的方向上为磁电阻半导体器件110提供至少为100Oe+/-15％的磁场抗扰度。
图5A和5B示出了根据本公开的实施例的二维仿真，其中屏蔽在沿着垂直轴的方向上提供了大于100Oe的磁场抗扰度。该仿真考虑了在顶屏蔽件中的中心开口(窗口)以及在沿着难轴的方向上延伸超过顶屏蔽件的底屏蔽件。在图5A中，轮廓线代表当沿着难轴施加约为100Oe的外部磁场时沿着难轴的方向的磁场H。在图5B中，轮廓线代表当沿着难轴施加约为100Oe的外部磁场时沿着垂直轴的方向的磁场H。
图5C示出了在图5A和5B的二维仿真中的屏蔽的顶屏蔽件和底屏蔽件布置的截面图。当在难轴的方向上施加100Oe的外部磁场时，在x＝-600μm的位置处评估二维仿真，其中x是在WBGA封装件100中在沿着难轴的方向上的位置。在这一实施例中，磁电阻半导体器件110是磁电阻存储器器件，诸如具有磁隧道结(“MTJ”)比特的阵列的MRAM芯片。比特可以位于约x＝-700μm到约x＝-2700μm，以及约x＝700μm到约x＝2700μm处。优选的设计位置可以是x＝200μm并且y＝150μm周围，该位置在图5A和5B中由星星标记。Y可以是在WBGA封装件100内在沿着垂直轴的方向上的位置。在图5A和5B中，星星周围的圆角矩形块示出了在屏蔽件尺寸和对准中的100μm的偏差。
如图5C中示出的，底屏蔽件340a和340b可以在沿着难轴的方向上延伸超过磁电阻半导体器件110以及顶屏蔽件150a和150b。例如，底屏蔽件340a和340b可以在沿着难轴的方向上延伸超过顶屏蔽件150a和150b约150μm。此外，在沿着难轴的方向上，在底屏蔽件340a与340b之间的空隙可以小于在顶屏蔽件150a与150b之间的空隙。
现在参考图6，示出了六种顶屏蔽件和底屏蔽件布置，其中在难轴的方向上施加100Oe的外部磁场。在表中示出的磁场强度是在垂直轴的方向上测量的最大耦合磁场强度。如由阴影单元所指示的，对称的顶屏蔽件和底屏蔽件布置在垂直轴的方向上具有最小的磁场强度。
如由屏蔽性能所指示的，当顶屏蔽件与底屏蔽件对称，并且顶屏蔽件和底屏蔽件包括中心开口而非具有两个分开的屏蔽件时，出现最好的性能。顶屏蔽件和底屏蔽件的两个桥接的部分在沿着易轴的方向上可以约为500μm宽。
图7A、7B和7C示出了根据本公开的实施例的具有中心屏蔽件的各种屏蔽布置的截面图。可以在顶屏蔽件与底屏蔽件之间并且与磁电阻半导体器件相邻地提供中心屏蔽件。在一个实施例中，中心屏蔽件的厚度可以等于在顶屏蔽件与底屏蔽件磁电阻之间的空隙。当磁电阻半导体器件是包括磁隧道结(“MTJ”)比特的阵列的磁电阻存储器器件时，在沿着难轴和易轴的方向上，比特可以位于中心屏蔽件中。虽然本文描述了顶屏蔽件、中心屏蔽件和底屏蔽件的使用，但是本领域的普通技术人员将理解，在本公开的原理内，可以仅提供底屏蔽件、中心屏蔽件或顶屏蔽件。进一步地，本领域的普通技术人员将理解，在本公开的原理内，可以提供底屏蔽件和中心屏蔽件、顶屏蔽件和中心屏蔽件或者顶屏蔽件和底屏蔽件的组合。
如在图7A中示出的，磁电阻半导体器件110的屏蔽布置可以包括顶屏蔽件250a和250b、中心屏蔽件710a和710b以及底屏蔽件440a和440b。在垂直轴的方向上，空隙和/或竖直间隙(“VG”)可以在顶屏蔽件250a与中心屏蔽件710a之间以及在顶屏蔽件250b与中心屏蔽件710b之间。如下面会详细讨论的，竖直间隙可以是从约0μm到约200μm。在本公开的一个实施例中，竖直间隙可以是约10μm+/-15％。在本公开的另一个实施例中，竖直间隙可以小于约30μm+/-15％。在难轴的方向上，空隙和/或中心间隙(“CG”)可以在底屏蔽件440a与底屏蔽件440b之间。如下面会详细讨论地，中心间隙可以是从约0μm到约700μm。在本公开的一个实施例中，中心间隙可以是约400μm+/-15％，或者中心间隙可以是约500μm+/-15％。在难轴的方向上，中心屏蔽件710a与底屏蔽件440a重叠的地方可以存在重叠部(“O”)。如下面会详细讨论的，重叠部可以是从约0μm到约800μm。在本公开的一个实施例中，重叠部可以是约700μm+/-15％。
当在沿着难轴的方向上施加外部磁场时，外部磁场可以更优先地通过底屏蔽件440a和440b传播。此外地和/或替代地，外部磁场可以通过顶屏蔽件250a和250b传播。顶屏蔽件250a和250b以及底屏蔽件440a和440b可以被配置为限制或者抑制在难轴的方向上的外部磁场从顶屏蔽件250a和250b向底屏蔽件440a和440b传播，由此在垂直轴的方向上减少磁场的影响。这样的屏蔽布置可以沿着垂直轴的方向为磁电阻半导体器件110提供小于或等于100Oe+/-15％的磁场抗扰度。
当在沿着垂直轴的方向上施加外部磁场时，外部磁场可以更优先地通过顶屏蔽件250a、中心屏蔽件710a和底屏蔽件440a和/或通过顶屏蔽件250b、中心屏蔽件710b和底屏蔽件440b传播。如在图7A中示出的屏蔽布置可以减少在垂直轴的方向上的外部磁场通过磁电阻半导体器件110。这样的屏蔽布置可以沿着垂直轴的方向为磁电阻半导体器件110提供小于或等于约100Oe+/-15％的磁场抗扰度。
如在图7B中示出的，磁电阻半导体器件110的屏蔽布置可以包括顶屏蔽件250a和250b、中心屏蔽件710a和710b以及单个底屏蔽件540。在垂直轴的方向上，在顶屏蔽件250a与中心屏蔽件710a之间以及顶屏蔽件250b与中心屏蔽件710b之间可以有空隙和/或竖直间隙(“VG”)。如下面会详细讨论地，竖直间隙可以是从约0μm到约200μm。在本公开的一个实施例中，竖直间隙可以是约10μm+/-15％。在本公开的另一个实施例中，竖直间隙可以小于约30μm+/-15％。在难轴的方向上，中心屏蔽件710a与底屏蔽件540重叠的地方可以存在重叠部(“O”)。如下面将详细讨论的，重叠部可以是从约0μm到约800μm。在本公开的一个实施例中，重叠部可以是约700μm+/-15％。
当在沿着难轴的方向上施加外部磁场时，外部磁场可以更优先地通过底屏蔽件540传播。此外地和/或替代地，外部磁场可以通过顶屏蔽件250a和250b传播。顶屏蔽件250a和250b以及底屏蔽件540可以被配置为限制或者抑制在难轴的方向上的外部磁场从顶屏蔽件250a和250b向底屏蔽件540传播，由此在垂直轴的方向上减少磁场的影响。这样的屏蔽布置可以沿着垂直轴的方向为磁电阻半导体器件110提供小于或等于100Oe+/-15％的磁场抗扰度。
当在沿着垂直轴的方向上施加外部磁场时，外部磁场可以更优先地通过顶屏蔽件250a、中心屏蔽件710a和底屏蔽件540和/或通过顶屏蔽件250b、中心屏蔽件710b和底屏蔽件540传播。在图7B中示出的屏蔽布置可以限制或者抑制在垂直轴的方向上的外部磁场通过磁电阻半导体器件110。这样的屏蔽布置可以沿着垂直轴的方向为磁电阻半导体器件110提供小于或等于100Oe+/-15％的磁场抗扰度。
参考图7C，磁电阻半导体器件110的屏蔽布置可以包括顶屏蔽件250a和250b、中心屏蔽件710a和710b以及单个底屏蔽件640。在垂直轴的方向上，空隙和/或竖直间隙(“VG”)可以在顶屏蔽件250a与中心屏蔽件710a之间以及在顶屏蔽件250b与中心屏蔽件710b之间。如下面将详细讨论的，竖直间隙可以是从约0μm到约200μm。在本公开的一个实施例中，竖直间隙可以是约10μm+/-15％。在本公开的另一个实施例中，竖直间隙可以小于约30μm+/-15％。在难轴的方向上，中心屏蔽件710a与底屏蔽件640重叠的地方可以存在重叠部(“O”)。如下面将详细讨论的，重叠部可以是从约0μm到约800μm。在本公开的一个实施例中，重叠部可以是约700μm+/-15％。
当在沿着难轴的方向上施加外部磁场时，外部磁场可以更优先地通过底屏蔽件640传播，因为底屏蔽件在难轴的方向上延伸超过顶屏蔽件250a和250b。此外地和/或替代地，外部磁场可以通过顶屏蔽件250a和250b传播。顶屏蔽件250a和250b以及底屏蔽件640可以被配置为限制或者抑制在难轴的方向上的外部磁场从顶屏蔽件250a和250b向底屏蔽件640传播，由此在垂直轴的方向上减少磁场的影响。这样的屏蔽布置可以沿着垂直轴的方向为磁电阻半导体器件110提供小于或等于100Oe+/-15％的磁场抗扰度。
当在沿着垂直轴的方向上施加外部磁场时，外部磁场可以较优先地通过顶屏蔽件250a、中心屏蔽件710a和底屏蔽件640和/或通过顶屏蔽件250b、中心屏蔽件710b和底屏蔽件640传播。如在图7C中示出的屏蔽布置可以减少在垂直轴的方向上的外部磁场通过磁电阻半导体器件110。这样的屏蔽布置可以沿着垂直轴的方向为磁电阻半导体器件110提供小于或等于100Oe+/-15％的磁场抗扰度。
图8A、8B和8C示出了在使用多种屏蔽布置的磁电阻半导体器件上的垂直磁场的图。图8A示出了在具有各种重叠部长度的中心屏蔽件和底屏蔽件(如在图7A、7B和7C中示出的)的磁电阻半导体器件上的垂直磁场。如在图中示出的，当在难轴的方向上施加约100Oe的外部磁场时，随着重叠部从约200μm增大到约700μm，在磁电阻半导体器件上的垂直磁场从约5Oe变化到约1Oe。当在垂直轴的方向上施加约100Oe的外部磁场时，随着重叠部从约200μm增大到约700μm，在磁电阻半导体器件上的垂直磁场从约50Oe减小到约28Oe。
图8B示出了在如图7A中示出的底屏蔽件之间具有各种潜在的中心间隙距离的情况下在沿着垂直轴的方向上的磁场。如在图中示出的，当在难轴的方向上施加约100Oe的外部磁场时，随着中心间隙从约0μm增大到约400μm，在磁电阻半导体器件上的垂直磁场从约18Oe减小到约2Oe。当在垂直轴的方向上施加约100Oe的外部磁场时，随着中心间隙从约0μm增大到约400μm，在磁电阻半导体器件上的垂直磁场从约28Oe变化到约26Oe。
图8C示出了在如图7A、7B和7C中示出的顶屏蔽件与中心屏蔽件之间的各种竖直间隙距离的情况下在沿着垂直轴的方向上的磁场。如在图中示出的，当在难轴的方向上施加约100Oe的外部磁场时，随着竖直间隙从约0μm增大到约200μm，在磁电阻半导体器件上的垂直磁场从约0Oe变化到约5Oe。当在垂直轴的方向上施加约100Oe的外部磁场时，随着竖直间隙从约0μm增大到约200μm，在磁电阻半导体器件上的垂直磁场从约0Oe增大到约110Oe。
在屏蔽布置(如在图7A、7B和7C中示出的)中，依赖于屏蔽布置，沿着垂直方向的磁场可以小于或等于100Oe。如上描述的，通过包括在顶屏蔽件与底屏蔽件之间的中心屏蔽件，可以调整中心间隙、竖直间隙和重叠部。此外地和/或替代地，可以调整中心屏蔽件的厚度来增大和/或减小当在沿着垂直轴的方向上施加外部磁场时在磁电阻半导体器件上的沿着垂直方向的磁场。中心屏蔽件的厚度可以从约50μm到约500μm变化。在本公开的一个特定的实施例中，中心屏蔽件的厚度可以是约150μm+/-15％。
图9示出了根据本公开的实施例的具有中心屏蔽件的另一个屏蔽布置的透视图。如在图9中示出的，磁电阻半导体器件110的屏蔽布置可以包括顶屏蔽件350、中心屏蔽件810和底屏蔽件740。在垂直轴的方向上，在顶屏蔽件350与中心屏蔽件810之间可以有空隙和/或竖直间隙，在中心屏蔽件中可以存在中心开口，并且在难轴的方向上中心屏蔽件810与底屏蔽件740重叠的地方可以存在重叠部。在一个实施例中，顶屏蔽件和底屏蔽件是对称的，并且顶屏蔽件、中心屏蔽件和底屏蔽件包括中心开口而非具有两个分开的屏蔽部。在沿着易轴的方向上，顶屏蔽件、中心屏蔽件和底屏蔽件的桥接部分可以约为500μm宽。
图10A和10B示出了根据本公开的实施例的在图9中示出的屏蔽布置的仿真的俯视图。在图10A和10B中，包括在图9中示出的屏蔽布置的WBGA封装件100的响应被分成了沿着易轴的方向测量的响应(左侧图)、沿着难轴的方向测量的响应(中间图)和沿着垂直轴的方向测量的响应(右侧图)。当磁电阻半导体器件110是磁电阻存储器器件时，在图10A和10B中示出的虚线中的区域示出了磁隧道结(“MTJ”)比特的激活阵列的区域。
图10A示出了磁场响应，其中沿着难轴的方向施加约100Oe的外部磁场。磁场响应由各种阴影示出。左侧仿真示出了在易轴的方向上的磁场响应，中间仿真示出了在难轴的方向上的磁场响应，而右侧仿真示出了在垂直轴的方向上的磁场响应。
图10B示出了磁场响应，其中沿着垂直轴的方向施加约100Oe的外部磁场。磁场响应由各种阴影示出。左侧仿真示出了在易轴的方向上的磁场响应，中间仿真示出了在难轴的方向上的磁场响应，而右侧仿真示出了在垂直轴的方向上的磁场响应。如由图10B的右侧仿真所指示的，当在图9中示出的顶屏蔽件与中心屏蔽件之间有约为10μm的竖直间隙时，在垂直轴的方向上可以有约为55Oe的磁场响应。当在图9中示出的顶屏蔽件与中心屏蔽件之间的竖直间隙被减少到小于10μm时，在垂直轴的方向上的55Oe的磁场响应可以被减少。
图11示出了用于封装磁电阻半导体器件的制造方法的流程图1100。流程图1100可以在步骤1102处开始，在该步骤中可以形成衬底，诸如衬底160。然后，在步骤1104处，可以在衬底上设置底屏蔽件，诸如底屏蔽件140。在步骤1106处，可以在底屏蔽件上设置粘合剂，诸如粘合剂145。在设置粘合剂之后，在步骤1108处，可以将磁电阻半导体器件(诸如磁电阻半导体器件110)设置在底屏蔽件上和/或通过粘合剂接合到底屏蔽件。可选地，在步骤1110处，可以在底屏蔽件上和/或相邻于半导体器件的侧面地设置中心屏蔽件，诸如具有窗口的中心屏蔽件810或中心屏蔽件710a和710b。
在步骤1112处，可以在半导体器件上设置粘合剂，诸如粘合剂155。然后，在步骤1114处，可以在粘合剂上设置包括窗口的顶屏蔽件，诸如顶屏蔽件150。可以设置多个顶屏蔽件而非设置具有窗口的单个顶屏蔽件。然后，在步骤1116处，可以在顶屏蔽件上形成上衬底，诸如衬底170。上衬底可以包括窗口，以允许到半导体器件的连接。
在步骤1118处，可以在上衬底上形成多个导电元件。然后，在步骤1120处，可以形成多个互连，以通过窗口将磁电阻半导体器件的多个接触件连接到在衬底上形成的多个导电元件。当然，后续可以进行其它制造工艺，诸如包封在模制化合物中。
虽然已经详细说明和描述了本公开的各种实施例，本领域技术人员会容易地明了，可以进行各种修改而不背离本公开或所附权利要求的范围。

Claims (14)

1.一种半导体封装件，包括：
在第一平面中延伸的底屏蔽件，所述底屏蔽件包括第一侧、第二侧以及在第一平面中延伸的第一长度；
磁电阻元件，具有第一表面和与所述第一表面相反的第二表面，所述磁电阻元件的所述第一表面在第一界面处布置在所述底屏蔽件的至少一部分上，其中所述第一界面与所述第一平面平行；以及
顶屏蔽件，布置在所述磁电阻元件的所述第二表面上，所述顶屏蔽件具有用于接入所述磁电阻元件的窗口，其中所述顶屏蔽件在与所述第一平面平行的第二平面中延伸，所述顶屏蔽件包括第一侧、第二侧以及在第二平面中延伸的第二长度，
其中所述底屏蔽件的第一长度大于所述顶屏蔽件的第二长度。
2.根据权利要求1所述的半导体封装件，其中所述底屏蔽件的整体与所述顶屏蔽件的整体以恒定距离间隔开。
3.根据权利要求1所述的半导体封装件，其中所述顶屏蔽件包括第一顶屏蔽件和第二顶屏蔽件，其中所述第一顶屏蔽件和所述第二顶屏蔽件布置在所述磁电阻元件的所述第二表面上，以形成所述窗口，并且其中所述窗口延伸穿过所述顶屏蔽件的整体宽度。
4.根据权利要求1所述的半导体封装件，其中所述磁电阻元件包括磁电阻存储器器件，所述磁电阻存储器器件包括磁隧道结比特的阵列。
5.根据权利要求1所述的半导体封装件，进一步包括：
多个互连，将所述磁电阻元件连接到多个导电元件。
6.根据权利要求1所述的半导体封装件，进一步包括：
第一粘合剂，布置在所述底屏蔽件与所述磁电阻元件之间；以及
第二粘合剂，布置在所述顶屏蔽件与所述磁电阻元件之间。
7.根据权利要求1所述的半导体封装件，进一步包括：
中心屏蔽件，设置在所述顶屏蔽件与所述底屏蔽件之间，并且与所述磁电阻元件相邻。
8.根据权利要求1所述的半导体封装件，其中所述底屏蔽件包括第一底屏蔽件和第二底屏蔽件，所述第一底屏蔽件被布置为与所述第二底屏蔽件相邻，其中所述第一侧由所述第一底屏蔽件限定，并且所述第二侧由所述第二底屏蔽件限定。
9.根据权利要求8所述的半导体封装件，其中所述第一底屏蔽件的第一侧被设置为在所述第一平面的方向上超过所述顶屏蔽件的第一侧至少150μm，其中所述第二底屏蔽件的第二侧被设置为在所述第一平面的方向上超过所述顶屏蔽件的第二侧至少150μm，其中所述第一底屏蔽件和所述第二底屏蔽件形成底窗口，所述底窗口延伸穿过所述底屏蔽件的整体宽度，并且其中所述底窗口的长度小于由所述顶屏蔽件形成的窗口的长度。
10.根据权利要求1所述的半导体封装件，其中所述底屏蔽件包括第一底屏蔽件和第二底屏蔽件，所述第一底屏蔽件被布置为与所述第二底屏蔽件相邻，并且
其中在所述第一底屏蔽件与所述第二底屏蔽件之间的中心间隙为0μm到700μm。
11.根据权利要求1所述的半导体封装件，其中所述底屏蔽件与所述顶屏蔽件中的至少一个的厚度在从50μm到500μm的范围内。
12.根据权利要求1所述的半导体封装件，其中所述底屏蔽件和所述顶屏蔽件中的至少一个由下列之一形成：具有高磁导率的金属或软磁材料。
13.根据权利要求1所述的半导体封装件，其中所述底屏蔽件和所述顶屏蔽件中的至少一个由包含镍和铁中的一个或多个的材料形成。
14.根据权利要求1所述的半导体封装件，其中所述底屏蔽件的整体在所述第一平面中延伸，所述顶屏蔽件的整体在所述第二平面中延伸，其中所述底屏蔽件的整体与所述顶屏蔽件的整体以恒定距离间隔开，并且其中所述顶屏蔽件的第一长度和所述顶屏蔽件的第二长度都大于所述磁电阻元件的第三长度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9954163B2 (en) 2014-05-15 2018-04-24 Everspin Technologies, Inc. Structures and methods for shielding magnetically sensitive components

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6219212B1 (en) * 1998-09-08 2001-04-17 International Business Machines Corporation Magnetic tunnel junction head structure with insulating antiferromagnetic layer
CN1388972A (zh) * 2000-06-23 2003-01-01 皇家菲利浦电子有限公司 磁存储器
CN1820375A (zh) * 2003-06-24 2006-08-16 国际商业机器公司 用于磁性随机存取存储装置的自对准导电线及其形成方法
TW200908270A (en) * 2007-08-13 2009-02-16 Ind Tech Res Inst Magnetic shielding package structure of a magnetic memory device
US7829980B2 (en) * 2007-04-24 2010-11-09 Everspin Technologies, Inc. Magnetoresistive device and method of packaging same
CN102169863A (zh) * 2009-12-23 2011-08-31 马维尔国际贸易有限公司 窗口球栅阵列半导体封装体

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6906396B2 (en) 2002-01-15 2005-06-14 Micron Technology, Inc. Magnetic shield for integrated circuit packaging
US7445942B2 (en) 2005-07-15 2008-11-04 Magic Technologies, Inc. Process for manufacturing segmented MRAM array with patterned segmented magnetic shields
US7906371B2 (en) * 2008-05-28 2011-03-15 Stats Chippac, Ltd. Semiconductor device and method of forming holes in substrate to interconnect top shield and ground shield
JP2012109307A (ja) * 2010-11-15 2012-06-07 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8415775B2 (en) 2010-11-23 2013-04-09 Honeywell International Inc. Magnetic shielding for multi-chip module packaging
US9070692B2 (en) * 2013-01-12 2015-06-30 Avalanche Technology, Inc. Shields for magnetic memory chip packages
US9954163B2 (en) 2014-05-15 2018-04-24 Everspin Technologies, Inc. Structures and methods for shielding magnetically sensitive components

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6219212B1 (en) * 1998-09-08 2001-04-17 International Business Machines Corporation Magnetic tunnel junction head structure with insulating antiferromagnetic layer
CN1388972A (zh) * 2000-06-23 2003-01-01 皇家菲利浦电子有限公司 磁存储器
CN1820375A (zh) * 2003-06-24 2006-08-16 国际商业机器公司 用于磁性随机存取存储装置的自对准导电线及其形成方法
US7829980B2 (en) * 2007-04-24 2010-11-09 Everspin Technologies, Inc. Magnetoresistive device and method of packaging same
TW200908270A (en) * 2007-08-13 2009-02-16 Ind Tech Res Inst Magnetic shielding package structure of a magnetic memory device
CN102169863A (zh) * 2009-12-23 2011-08-31 马维尔国际贸易有限公司 窗口球栅阵列半导体封装体

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