JP4069100B2 - 自己整合型バイポーラ・トランジスタ及びこれの製作方法 - Google Patents
自己整合型バイポーラ・トランジスタ及びこれの製作方法 Download PDFInfo
- Publication number
- JP4069100B2 JP4069100B2 JP2004192192A JP2004192192A JP4069100B2 JP 4069100 B2 JP4069100 B2 JP 4069100B2 JP 2004192192 A JP2004192192 A JP 2004192192A JP 2004192192 A JP2004192192 A JP 2004192192A JP 4069100 B2 JP4069100 B2 JP 4069100B2
- Authority
- JP
- Japan
- Prior art keywords
- extrinsic base
- opening
- base
- emitter
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims description 67
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 55
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 50
- 229920005591 polysilicon Polymers 0.000 claims description 50
- 239000000463 material Substances 0.000 claims description 31
- 125000006850 spacer group Chemical group 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 16
- 239000000945 filler Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 80
- 238000001459 lithography Methods 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000013459 approach Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000000576 coating method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- AGVAZMGAQJOSFJ-WZHZPDAFSA-M cobalt(2+);[(2r,3s,4r,5s)-5-(5,6-dimethylbenzimidazol-1-yl)-4-hydroxy-2-(hydroxymethyl)oxolan-3-yl] [(2r)-1-[3-[(1r,2r,3r,4z,7s,9z,12s,13s,14z,17s,18s,19r)-2,13,18-tris(2-amino-2-oxoethyl)-7,12,17-tris(3-amino-3-oxopropyl)-3,5,8,8,13,15,18,19-octamethyl-2 Chemical compound [Co+2].N#[C-].[N-]([C@@H]1[C@H](CC(N)=O)[C@@]2(C)CCC(=O)NC[C@@H](C)OP(O)(=O)O[C@H]3[C@H]([C@H](O[C@@H]3CO)N3C4=CC(C)=C(C)C=C4N=C3)O)\C2=C(C)/C([C@H](C\2(C)C)CCC(N)=O)=N/C/2=C\C([C@H]([C@@]/2(CC(N)=O)C)CCC(N)=O)=N\C\2=C(C)/C2=N[C@]1(C)[C@@](C)(CC(N)=O)[C@@H]2CCC(N)=O AGVAZMGAQJOSFJ-WZHZPDAFSA-M 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- -1 or alternatively Polymers 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
Description
本発明は、一般に、自己整合型バイポーラ・トランジスタに関し、より詳細には、突出外因性ベースを有する自己整合型バイポーラ・トランジスタおよびその形成方法に関する。
シリコン−ゲルマニウム（ＳｉＧｅ）内因性ベースおよびドープしたポリシリコンの突出外因性ベースを備えた自己整合型バイポーラ・トランジスタは、高性能混合信号用途向けに製作される集積回路が対象とするものである。外因性ベースを備えた自己整合型バイポーラ・トランジスタの性能は、エミッタの寸法が小さくなると、ドーパントの横方向拡散によって生じる内因性ベースの境界が明確でなくなるために劣化する。電気的な性能を高く維持するために、今後の新しいトランジスタは、エピタキシャル成長させた内因性ＳｉＧｅベースの上部上に、エミッタに自己整合したポリシリコンの外因性ベース層、すなわち突出外因性ベースを備えなければならない。現在まで、この手法を用いて製作されたトランジスタは、最も高い遮断周波数（Ｆｔ）および最大振動周波数（Ｆｍａｘ）を示している。
図１に、横方向のドープ・プロフィールが均一な突出外因性ベース１２を備えた従来技術のトランジスタ１０を示す。トランジスタ１０の主要な性能上の特徴は、ベース・ドーパントの内因性部分を含む、エピタキシャル成長させた内因性ＳｉＧｅベース２０である。エミッタからコレクタへの走行時間およびそれに対応するＦｔにおける主要なファクタは、内因性ベースのＧｅ／Ｓｉ比、ドープ・レベルおよび被膜の厚さである。トランジスタ１０の別の主要な性能上の特徴は、自己整合性、すなわち（非自己整合的な）リソグラフィではなく側壁スペーサ１６によって決まる外因性ベース１２のポリシリコンとエミッタ１４のポリシリコンの間隔にある。スペーサ１６の下のべースの抵抗成分を小さくして高Ｆｍａｘを維持するために、この間隔を狭めることが必要である。
ポリシリコンの突出外因性ベースを備えた自己整合型バイポーラ・トランジスタを形成するいくつかの異なる方法が実施されている。１つの方法では、米国特許第５，１２８，２７１号および６，３４６，４５３号に記載されているように、化学機械研磨（ＣＭＰ）を用いて、あらかじめ画定した犠牲エミッタ・ペデスタルの上の外因性ベース・ポリシリコンを平坦化する。この手法では、面積Ａ、深さＤの外因性ベースのアスペクト比が小さいと（Ｄ／Ａ＜＜１）、ＣＭＰにより生じるディッシングのために、小型デバイスと大型デバイスの間だけでなく、分離されたデバイスと入れ子になったデバイスの間で、外因性ベース層の厚さに大きな差が生じる。別の手法では、米国特許第５，４９４，８３６号、５，５０６，４２７号および５，９６２，８８０号に記載されているように、エミッタ開口内で選択エピタキシャルを用いて内因性ベースを成長させ、外因性ベース・ポリシリコンの下にアンダーカットを形成する。この手法では、外因性ベースの自己整合は、このアンダーカット内のエピタキシャル成長によって実現される。この場合、内因性ベースと外因性ベースの間で良好な連結接点を確保するために特別な技術が必要である。これらの手法はどれも、プロセスおよび製造がかなり複雑である。
米国特許第５，１２８，２７１号
米国特許第６，３４６，４５３号
米国特許第５，４９４，８３６号
米国特許第５，５０６，４２７号
米国特許第５，９６２，８８０号
本発明は当技術分野では、突出外因性ベースを備えた改良型自己整合トランジスタおよびこのようなトランジスタを製作する上記関連技術の問題がない改善された方法を提供することを目的とする。
本発明は、異なるドープ濃度の外部領域および内部領域を備える突出外因性ベースを有する自己整合型バイポーラ・トランジスタ構造ならびにこのようなトランジスタを製作する方法を含む。より具体的には、外因性ベースとエミッタの自己整合は、２つの領域内に外因性ベースを形成することによって実現される。第１に、第１ドープ濃度のシリコンまたはポリシリコンを含む第１材料を設けて、外因性ベース外部領域を形成する。次いで、リソグラフィによってこの第１材料層内に第１開口を形成し、その中にダミー・エミッタ・ペデスタル（pedestal）を形成し、それによって、第１開口の側壁とダミー・ペデスタルの間にトレンチが形成される。その後、このトレンチ内に第２ドープ濃度を有するシリコンまたはポリシリコンの第２材料層を設けて、突出外因性ベース縁部がダミー・ペデスタル縁部に自己整合する別個の外因性ベース内部延長領域を形成する。エミッタは、ダミー・ペデスタルが存在したところに形成されるので、この外因性ベースはエミッタにも自己整合する。外因性ベース内部延長領域を形成するポリシリコンまたはシリコンは、選択エピタキシャルまたは非選択エピタキシャルによってトレンチ内で成長させることもできる。
一実施形態では、このダミー・ペデスタルは、第１開口内に、第１開口よりも小さい第２開口を形成する共形の犠牲層を被着させることによって形成することができる。この犠牲層の厚さおよび第１開口の寸法により、外因性ベース延長領域の寸法（すなわち、トレンチ）およびダミー・ペデスタル（すなわち、第２開口）の寸法がともに画定される。この第２開口にフィラー材料を充填し、犠牲層をエッチングして、第１開口内にエミッタ・ペデスタルおよびそれに隣接したトレンチを形成する。この場合、犠牲層の厚さを調節することによって、リソグラフィにより可能な寸法よりも小さいエミッタ・サイズを実現することができる。すなわち、このエミッタ寸法は、犠牲層の厚さによって画定され、リソグラフィよりも寸法分解能が高い。あるいは、別の実施形態では、このダミー・ペデスタルは、第１開口に犠牲材料を被着させ充填し、この犠牲材料の上に従来方式のリソグラフィ技術によってエミッタ・ペデスタルを画定することによって形成することができる。この場合、エミッタ寸法は、フォトレジスト・マスクを用いて、第１開口内の犠牲材料からダミー・ペデスタルおよび外因性ベース内部延長領域を画定するリソグラフィ技術によって画定される。この場合、リソグラフィによって生じる第１開口とダミー・ペデスタルの位置合わせ不良は、本明細書で説明する独特の自己整合技術によって帳消しになり、それによって自己整合型トランジスタ構造が得られる。いずれの場合でも、後でダミー・ペデスタルを除去して、エミッタ開口を形成し、その中にエミッタを形成する。
本発明の第１態様は、外部領域と、この外部領域からエミッタに向かって横方向内側に延び、この外部領域に水平に重なり合わない内部延長領域とを含む突出外因性ベースと、突出外因性ベースの下に配置された内因性ベースとを備える自己整合型バイポーラ・トランジスタ構造を対象とする。
本発明の第２態様は、第１位置で内因性ベースに接触する外部領域と、この外部領域とは別個の、横方向内側に第１位置から離れた第２位置で内因性ベースに接触する内部延長領域とを含む突出外因性ベースを備えるトランジスタを対象とする。
本発明の第３態様は、自己整合型バイポーラ・トランジスタを製作する方法を対象とする。この方法は、第１開口を形成して第１外因性ベース領域を露出させるステップと、第１開口内に、周囲トレンチを有するダミー・ペデスタルを生成するステップと、このトレンチ内に、第１外因性ベース領域を内因性ベースに接続する外因性ベース延長領域を形成するステップと、ダミー・ペデスタルを除去してエミッタ開口を形成するステップと、このエミッタ開口内にエミッタを形成するステップとを含む。
本発明の第４態様は、自己整合型バイポーラ・トランジスタを製作する方法を対象とする。この方法は、リソグラフィを用いて第１開口を形成して外因性ベース外部領域を露出させるステップと、第１開口内に犠牲層を被着させるステップと、リソグラフィを用いて、第１開口内の犠牲層内に周囲トレンチを備えたダミー・ペデスタルを形成するステップと、このトレンチ内にシリコンおよびポリシリコンのうちの１つを形成して、外因性ベース外部領域を内因性ベースに接続する外因性ベース内部延長領域を形成するステップと、ダミー・ペデスタルを除去してエミッタ開口を形成するステップと、このエミッタ開口内にエミッタを形成するステップとを含む。
本発明の第５態様は、自己整合型バイポーラ・トランジスタを製作する方法を対象とする。この方法は、外因性ベース外部領域内に開口を形成するステップと、この外因性ベース外部領域を内因性ベースに接続する外因性ベース内部延長領域を生成するステップであって、この外因性ベース外部領域と外因性ベース内部領域が突出外因性ベースを形成するステップと、外因性ベース内部延長領域内で突出外因性ベースに自己整合したエミッタを形成するステップとを含む。
本発明の上記その他の特徴は、本発明の実施形態の以下のより詳細な説明から明らかであろう。
次に、添付の図を参照して本発明の実施形態を詳細に説明する。図では、同じ指示番号は同じ要素を示す。
図２を参照すると、本発明による突出外因性ベース１０１を備えた自己整合型バイポーラ・トランジスタ１００（以下、「トランジスタ１００」）が示されている。トランジスタ１００は、外因性ベース外部領域１０２（以下、「外部領域」）と、外部領域１０２からエミッタ１０６に向かって横方向内側に延びる内部外因性ベース延長領域１０４（以下、「内部延長領域」）とを有する突出外因性ベース１０１を含む。内部延長領域１０４と外部領域１０２は、それらが異なる時点で形成されるか、あるいは単一層では作製されないという点で別個のものである。また、内部延長領域１０４は、外部領域１０２に水平に重なり合わない。内因性ベース１０８は、突出外因性ベース１０１の下で、かつエミッタ１０６の下に配置される。外部領域１０２は第１ドープ濃度を有し、内部延長領域１０４は第２ドープ濃度を有する。一実施形態では、内部延長領域１０４のポリシリコン（またはシリコン）の第２ドープ濃度は、外部領域１０２のポリシリコン（またはシリコン）の第１ドープ濃度とは異なり、好ましくは、外部領域１０２よりもドーパントを多く含む。あるいは、これらのドープ濃度は同じにすることができるが、ドーパント濃度が異なると、デバイス性能を向上させることができる。内部延長領域１０４は、スペーサ１１０によってエミッタ１０６から分離される。外部領域１０２は、誘電体層１１１によって、浅いトレンチ分離１２３の上に配置された内因性ベース１０８の外部領域１０９から分離される。トランジスタ１００の他の特徴は、以下の説明から明らかであろう。
次に、図３〜図１４を参照して、トランジスタ１００を形成するプロセスの第１実施形態を説明する。図３を参照すると、結晶質シリコン基板１２０があらかじめ提供される。基板１２０は、コレクタ領域１２２と、コレクタ領域１２２への接触を行うコレクタ・リーチスルー領域１２１とを有する。コレクタ領域１２２の上部上には、コレクタ領域１２２に電気的に接触する、シリコンまたはシリコン−ゲルマニウム（ＳｉＧｅ）の内因性ベース層１０８がある。内因性ベース層１０８は、例えば、エピタキシャル・プロセスによって同時に形成することもできるし、あるいは、注入によって後で形成することもできる。図３に示す他の構造は、必要なトレンチ分離である浅いトレンチ分離１２３、サブ・コレクタおよびコレクタ・インプラントを含む。これらは、従来方式で生成される。これらの構造は、本発明のプロセスに関連しないので、必要な場合を除いてはこれらをさらに論じない。
図４に、このプロセスの最初のステップを示す。このステップは、第１誘電体層１２４を被着させることを含む。図２に関連して論じたように、後続の処理により、第１誘電体層１２４から誘電体層１１１が形成される。次に、第１ポリシリコン１２６を被着させる。第１ポリシリコン１２６は、最終的に外部領域１０２を形成する。あるいは、外部領域１０２は、シリコン層として形成することもできる。いずれの場合でも、この材料（すなわち、第１ポリシリコン１２６またはシリコン）は、ドープした材料として形成する（例えば、被着または成長させる）ことが好ましいが、あるいは、この材料を形成した後で、任意の周知の方法でドープすることができる。最後に、第２誘電体層１２８を被着させて、外因性ベース１０１（図２）とエミッタ１０６（図２）を分離する。各層は、少なくとも内因性ベース１０８の上に被着させる。以下で説明するように、第１誘電体層１２４は、内因性ベース１０８を保護するエッチ・ストップ層として働く。誘電体層１２４、１２８はそれぞれ、酸化シリコン、窒化シリコンなど現時点で周知の、または今後開発される任意の誘電体材料で作製することができる。図４に、リソグラフィを用いて、内因性ベース１０８の上で、外部領域１０２、すなわち第１ポリシリコン１２６を露出させる第１開口１３０を形成するステップも示す。具体的には、基板１２０上にフォトレジストを被覆し、露光し現像し、次いで、第２誘電体層１２８および第１ポリシリコン層１２６を貫通し、第１誘電体層１２４上で止まるようにエッチングすることができる。注入される内因性ベース１０８のドープが必要な場合には、この時点でそれを行うことができる。
図５〜図７に、第１開口１３０内のダミー・ペデスタル１４０（図７）およびダミー・ペデスタル１４０の周りの周囲トレンチ１４２（図７）を生成する第１実施形態を示す。図５に、第１開口１３０内に犠牲層１３４を共形に被着させ、それによって、第１開口１３０よりも小さい第２開口１３６を形成するところを示す。犠牲層１３４は、窒化シリコンなど犠牲層として使用する現時点で周知の、あるいは今後開発される任意の共形の誘電体被膜とすることができる。以下にさらに説明するように、犠牲層１３４は、第２開口１３６のサイズを画定し、第２開口１３６は、ダミー・ペデスタル１４０（図７）のサイズを画定する。最終的に、ダミー・ペデスタル１４０が存在するところにエミッタ１０６（図２）が設けられることになるので、このペデスタルは、エミッタのサイズも画定する。さらに、犠牲層１３４は、トレンチ１４２（図７）のサイズを画定し、したがって内部延長領域１０４（図２）のサイズを画定する。犠牲層１３４の厚さは、リソグラフィで可能な寸法未満に制御することができるので、エミッタ１０６（図２）のサイズは、リソグラフィにより生成することができるサイズよりも小さく（＜０．１ミクロン）設定することができる。図６に示すように、第２開口１３６内にフォトレジストなどのフィラー材料１３８を被着させ、エッチバックする。あるいは、共形の誘電体被膜の形態の他のフィラー材料、例えば、二酸化シリコン、窒化シリコン、ポリシリコンまたはそれらの組合せを被着させ、エッチバックまたはＣＭＰにより平坦化して、第２開口１３６内にハード・マスクが得られる。
図７に、犠牲層１３４およびフィラー材料１３８を、例えばエッチング・マスクとしてフィラー材料１３８を用いる異方性エッチングにより除去することによって形成された（第２開口１３６が存在したところの下の）ダミー・ペデスタル１４０と、ダミー・ペデスタル１４０の周りのトレンチ１４２とを示す。これらが完成した後で、フィラー材料１３８が除去される。図７に示すように、エッチングは第１誘電体層１２４上で止まる。
図８に、内部延長領域１０４を形成する第１実施形態を示す。この形成ステップは、湿式またはＲＩＥによってトレンチ１４２の底部の第１誘電体層１２４の露出部分を除去して内因性ベース１０８を露出させた後で、トレンチ１４２内に第２ポリシリコン１５０を被着させることを含む。次いで、図９に示すように、第２ポリシリコン１５０を陥凹させて、外部領域１０２および内因性ベース１０８と電気的に接続する内部延長領域１０４を形成する。第２ポリシリコン１５０は、ドープしたポリシリコンとして被着させることが好ましいが、あるいは、ポリシリコンを被着させ、陥凹させ、次いで、任意の周知の方法でドープすることもできる。第２ポリシリコン１５０は、トレンチ１４２を充填し、かつエッチバックによって、またはＣＭＰおよびエッチバックによってこのポリシリコンを平坦化することを可能にするのに十分な厚さで被着させる。第２ポリシリコン１５０を平坦化するのにＣＭＰを用いると、トレンチ１４２のアスペクト比が大きい（すなわち、Ｄ／Ａ＞＞１）ので、小型デバイスと大型デバイス、または分離されたデバイスと入れ子になったデバイスで、外因性ベースのポリシリコンの厚さに大きな差が生じないはずであることに留意されたい。内部延長領域１０４を形成して、内因性ベース１０８に外部領域１０２を電気的に接続し、エミッタ１０６（図２）の縁部に外因性ベース１０１（図２）の縁部を自己整合させる。内部延長領域１０４を形成する第２ポリシリコン１５０のドープ濃度は、第１ポリシリコン１２６（外部領域１０２）と同じにしてもよいし、デバイス性能を最適化するために異なるものとしてもよい。上記で述べたように、一実施形態では、内部延長領域１０４のドーパント濃度は、外部領域１０２よりも高い。図９には、好ましくは、ダミー・ペデスタル１４０の上部表面１６２の下に内部延長領域１０４の上部を設ける方法も示す。すなわち、トレンチ１４２の一部が、ダミー・ペデスタル１４０に隣接して存続し、それによって各内部延長領域１０４が覆われる。
図１０に、内部延長領域１０４を形成する代替方法を示す。この場合、内部延長領域１０４は、選択エピタキシャル成長によってシリコンとして形成される。具体的には、トレンチ１４２内にシリコンを選択的に成長させて内部延長領域１０４を形成し、それによって、内因性ベース１０８に外部領域１０２を電気的に接続し、全体として外因性ベースをダミー・ペデスタル１４０に自己整合させる。この場合、内部延長領域１０４を形成するためにＣＭＰまたはエッチバックは必要ない。内部延長領域１０４は、その成長中にｉｎ−ｓｉｔｕでドープするか、あるいは成長させた後で注入を行うことができ、それによって、外部領域１０２とは異なるドープ濃度が得られる。簡単にするために、図１０以外の図面には、シリコンの内部延長領域１０４は示していない。
図１１に、内部延長領域１０４とエミッタ１０６（図２）を電気的に分離するための内部延長領域１０４用のキャップ１５８、すなわち誘電体層延長部の形成を示す。一実施形態では、キャップ１５８は、（図示しない）第３誘電体層を被着させ、次いで、それをダミー・ペデスタル１４０の上部表面１６２および第２誘電体層１２８の上部表面まで平坦化またはエッチバックすることによって形成し、それによって内部延長領域１０４用のキャップ１５８が形成される。キャップ１５８は、トレンチ１４２を通して選択的に内部延長領域１０４を酸化することによって設けることもできる。図に示すように、この第３誘電体層は、第２誘電体層１２８と単一の誘電体層を形成することができる。あるいは、第２誘電体層１２８は、湿式またはＲＩＥエッチングで除去することができ、内部延長領域１０４および外部領域１０２の上部表面を酸化することによって、内部延長領域１０４および外部領域１０２の上に単一の誘電体分離層を形成することができる。この場合、図１１に示すように、この酸化物は、外因性ベース領域１０２および１０４の上部表面上にだけ形成されることになり、ダミー・ペデスタル１４０の上部表面１６２上には形成されない。
次に、図１２に示すように、ダミー・ペデスタル１４０を、例えば、選択ＲＩＥまたは湿式エッチングで第１誘電体層１２４の部分に対して選択的に除去して、第３エミッタ開口１６６を形成する。内部延長領域１０４を設けると、外因性ベース（領域１０２および１０４）と第３エミッタ開口１６６内に形成されるエミッタ１０６（図２）の自己整合を精密に制御することができる。
図１３に、第３エミッタ開口１６６の側壁上にスペーサ１１０を形成するところ示す。スペーサ１１０は、窒化シリコンなど現時点で周知の、または今後開発される任意のスペーサ材料を含み得る。スペーサ１１０により、エミッタと外因性ベースが電気的に分離される。さらに、スペーサ１１０の幅により、最終的なエミッタのサイズおよびエミッタ縁部と外因性ベース縁部の最終的な間隔が決まる。この幅を調節してデバイス性能を向上させることができる。より具体的には、スペーサ１１０の幅を薄くして、スペーサの下のベース抵抗成分を最小限に抑え、それによってトランジスタのＦｍａｘをさらに高くすることができる。
図１４に、第３エミッタ開口１６６（図１３）内にエミッタ１０６を形成するステップ後のトランジスタ構造を示す。図１３のスペーサ１１０の形成後、湿式またはＲＩＥエッチングによって第１誘電体層１２４の露出部分を選択的に除去し、それによって内因性ベース１０８を露出させて、エミッタ１０６と内因性ベース１０８の間で電気的な接触が行われるようにする。図１４に、ドープした第３のポリシリコン１７２を被着させパターン化して、第３エミッタ開口１６６内にエミッタ１０６を形成した結果を示す。エミッタ１０６の幅は、現在のリソグラフィの能力よりも狭い最小の幅、例えば０．１ミクロン未満になる。図１４には、外部領域１０２および内部延長領域１０４を含む突出外因性ベース領域１０１（図２）を画定する別のステップの結果も示す。図１４に示す処理は単なる例であり、他の処理を施してエミッタ１０６を形成し、突出外因性ベース領域１０１（図２）を画定するか、あるいは他の方法でトランジスタ１００（図２）を完成させることができることを理解されたい。トランジスタを完成させるための他のステップには、ドーパントを送り込む高温アニール、ならびにシリサイド、誘電体層、金属接点などの形成が含まれ、それによって図２に示すトランジスタ１００が得られる。
図３〜図１４に示す構造の具体的な形状および位置を調節し、依然として本発明の教示を実施することができることを理解されたい。例えば、図１５〜図２０を参照すると、上記プロセスのステップの一部の代替実施形態が示されている。この代替実施形態では、図１５〜図１６に示すように、全体を覆う第１誘電体層１２４を設けるのではなくて、この層を、従来方式の（図１５のフォトレジストＰＲによる）リソグラフィによってパターン化し、エッチングして、内因性ベース１０８の上にエッチ・ストップ・パッド１８０（図１６）を形成することができる。エッチ・ストップ・パッド１８０により、内因性ベース１０８の露出領域１８２が残る。図１７に示すように、外因性ベース外部領域１８４が、エッチ・ストップ・パッド１８０と浅いトレンチ分離１２３の間の領域内で内因性ベース１０８に直接接触するように、第１ポリシリコン１２６および第２誘電体層１２８の被着を行うことができる。次いで、図４〜図１４に示す実施形態の場合と同様な処理を行うことができる。この場合、第１開口１３０は、エッチ・ストップ・パッド１８０に位置合わせされ、それよりも小さくなるように、エッチ・ストップ・パッド１８０の上に形成される。次いで、図５〜図７に関して上記で説明し、図１８に示すように、ダミー・ペデスタル１４０およびトレンチ１４２を形成する。図１９に示すように、トレンチ１４２内のエッチ・ストップ・パッド１８０を除去した後に、エッチ・ストップ・パッド１８０の一部１８６が残る。図１９に、外因性ベース内部延長領域１８８を形成する第２ポリシリコン１５０も示す。外因性ベース内部延長領域１８８により、外因性ベース外部領域１８４が内因性ベース１０８に電気的に接続され、突出外因性ベースがエミッタに自己整合する。
図２０に示すように、部分１８６は、外因性ベース外部領域１８４と外因性ベース延長領域１８８の間に配置され、それによって、延長領域１８８が内因性ベースに接触する位置から離れた位置で、外部領域１８４が内因性ベース１０８に接触する。したがって、外因性ベース外部領域１８４は、図２に示す外部領域１０２に比べると、部分１８６の外側縁部と浅いトレンチ分離１２３の間の領域内で内因性ベース１０８に直接接触する。すなわち、外部領域１８４および延長領域１８８はそれぞれ、内因性ベース１０８に接触する。突出外因性ベース１８４、１８８および内因性ベース１０８の間の接触面積が大きくなると、全体としてベース抵抗値が小さくなる。浅いトレンチ分離１２３の縁部の近くで外因性ベース外部領域１８４と内因性ベース１０８の接触面積が大きくなると、ベース−コレクタ寄生容量（Ｃｃｂ）が大きくなり得る。これは、浅いトレンチ分離１２３の縁部の近くで、外因性ベース外部領域１８４からベース／コレクタ接合部へのドーパントの拡散により生じる。ただし、外因性ベース外部領域１８４のドープ濃度を低くすることによって、外因性ベース１８４、１８８と内因性ベース１０８の接触面積を大きく保ちながら、この寄生容量を低く保つことができる。これは、本明細書で説明する独特なトランジスタ２００製作方法によって可能である。
図２１〜図２７を参照すると、上記のプロセスのステップの一部の別の代替実施形態が示されている。図２１に示すように、この代替実施形態は、第１誘電体層１２４を被着させる前に熱酸化物層１９０を熱成長させることを含む。図２１に示すように、この後の処理では、リソグラフィを利用して内因性ベース１０８の上の少なくとも第１ポリシリコン１２６を貫通する第１開口１３０の形成を行う。具体的には、基板１２０の上に（図示しない）フォトレジストを被着させ、それを露光し現像する。この代替実施形態の場合、図２１〜図２２に示すように、第１開口１３０は、第２誘電体層１２８、第１ポリシリコン１２６および第１誘電体層１２４をエッチングし、熱酸化物層１９０上で選択的にエッチングを止めることによって形成する。次いで、第１開口１３０内に（図示しない）犠牲層を被着させて、第１開口１３０よりも小さい第２開口（図５の１３６）を形成する。この犠牲層を用いて、所望のエミッタ１０６（図２）のサイズを設定する。次に、第２開口（図６の１３６）内にフィラー材料（図６の１３８）を被着させる。図２３に、（第２開口が存在したところの下に）得られたダミー・ペデスタル１４０およびダミー・ペデスタル１４０の周りのトレンチ１４２を示す。ダミー・ペデスタル１４０は、異方性ＲＩＥエッチングによって犠牲層を除去し、湿式またはＲＩＥエッチングによってフィラー材料を除去することによって形成される。トレンチ１４２は、第１誘電体層１２４までではなく、熱酸化物層１９０まで延びる。図２４に、湿式エッチングによって、等方的かつ熱酸化物層１９０に対して選択的に、第１誘電体層１２４を陥凹させて、第１ポリシリコン１２６の下にレッジ（またはキャビティ）１９４を形成するところを示す。この場合のエッチング化学物質は、例えば二酸化シリコンの第１誘電体層１２４が、熱酸化物層１９０よりも速くエッチングされるようなものである。図２３および図２４のエッチングは、所望のところに隣接して止めることができる。
図２５に、レッジ１９４の下で、等方的かつ第１誘電体層１２４の縁部に対して選択的に熱酸化物層１９０を除去し、内因性ベース１０８までトレンチ１４２を延長するところを示す。この処理の結果、Ｌ形断面を有するトレンチ１４２が得られる。この場合のエッチング化学物質（例えば、気相フッ化水素酸）は、熱酸化物層１９０が第１誘電体層１２４よりも速くエッチングされるようなものである。熱酸化物層１９０は、ダミー・ペデスタル１４０の下に残る。図２６に、トレンチ１４２内に第２ポリシリコン１５０を被着させて、図２７に示す外因性ベース内部延長領域２０４を形成するところを示す。この場合、延長領域２０４は、Ｌ形断面を有し、外部領域１０２の下を延び、それによって外部領域１０２との追加の接触領域が得られる。この構成により、突出外因性ベース１０２、２０４の全体的な抵抗値が小さくなり、デバイス性能が向上する。後続の処理は、図９〜図１４に示したものとほぼ同様に行われ、それによって、図２７に示すように、トランジスタ３００が生成される。
図２８〜図３２を参照すると、従来方式のリソグラフィ技術を利用して、ダミー・ペデスタルおよびそれに関連するトレンチを生成するための代替ステップが示されている。これらのステップには本発明の利点も示す。図２８に、例えば窒化物の犠牲層３３４を中に被着させた後の第１開口３３０を示す。このステップは、第１開口３３０が完全に充填され、第２開口が形成されないように、犠牲層３３４を十分な厚さに被着させる点を除き、図５に示すものと類似のものである。図２９に、第１開口３３０の外側で第２誘電体層１２８まで犠牲層３３４をエッチバックさせた後で、従来方式のリソグラフィ技術を利用してフォトレジスト・マスク３０８を形成するところを示す。図に示すように、フォトレジスト・マスク３０８は、第１開口３３０との位置合わせがずれている。フォトレジスト３０８と第１開口３３０の間の位置合わせ不良は、第１開口３３０およびフォトレジスト３０８のパターン形成を行うのに使用する２つの異なるマスク間の限界位置合わせ公差によるものである。図２９に示すように、位置合わせがずれたフォトレジスト・マスク３０８は、後でダミー・ペデスタル３４０（図３０）になる領域３７０をマスクするように形成される。この場合、図３０に示すように、領域３７０（図２９）の外側および第１開口３３０（図２９）内で犠牲層３３４（図２９）を除去すると、ダミー・ペデスタル３４０および周囲トレンチ３４２が形成される。ダミー・ペデスタル３４０と第１開口３３０の間の位置合わせ不良により、非対称なトレンチ３４２が得られる。すなわち、ダミー・ペデスタル３４０およびトレンチ３４２が同心でなくなる。しかし、外因性ベース内部延長領域３０４（図３２）を生成する本発明の教示を実施すると、この位置合わせ不良が解消される。すなわち、図３０に示すように、リソグラフィ技術により、第１開口３３０に対して相対的にダミー・ペデスタル（およびエミッタ）の位置合わせ不良が生じても、第２ポリシリコン３５０（図３１）の被着により、非対称トレンチ３４２が完全に充填され、それによって、全体的な突出外因性ベースとエミッタの構造は、依然として自己整合している。具体的には、図３２に示すように、外因性ベース内部延長領域３０４とエミッタ３０６の間隔は、スペーサ３１０によって決まり、リソグラフィによって生じる位置合わせ不良の影響を受けない。ただし、この場合、エミッタ３０６は、リソグラフィにより可能なサイズよりも小さくはならず、リソグラフィの能力によって制限される。外因性ベース内部延長領域３０４の幅は不均一になる。
上記で概略を示した特定の実施形態に即して本発明を説明してきたが、当業者には多くの代替形態、改変形態および変形形態が明らかであることは明白である。したがって、上記で述べた本発明の実施形態は例示するためのものであり、限定するためのものではない。添付の特許請求の範囲に定義する本発明の趣旨および範囲から逸脱することなく、様々な変更を加えることができる。
１０ トランジスタ
１２ 突出外因性ベース
１４ エミッタ
１６ 側壁スペーサ
２０ 内因性ＳｉＧｅベース
１００ 自己整合型バイポーラ・トランジスタ
１０１ 突出外因性ベース
１０２ 外因性ベース外部領域
１０４ 外因性ベース内部延長領域
１０６ エミッタ
１０８ 内因性ベース
１０９ 内因性ベース外部領域
１１０ スペーサ
１１１ 誘電体層
１２０ 結晶質シリコン基板
１２１ コレクタ・リーチスルー領域
１２２ コレクタ領域
１２３ 浅いトレンチ分離
１２４ 第１誘電体層
１２６ 第１ポリシリコン
１２８ 第２誘電体層
１３０ 第１開口
１３４ 犠牲層
１３６ 第２開口
１３８ フィラー材料
１４０ ダミー・ペデスタル
１４２ 周囲トレンチ
１５０ 第２ポリシリコン
１５８ キャップ
１６２ 上部表面
１６６ 第３エミッタ開口
１７２ ドープした第３のポリシリコン
１８０ エッチ・ストップ・パッド
１８２ 露出領域
１８４ 外因性ベース外部領域
１８６ エッチ・ストップ・パッドの一部
１８８ 外因性ベース内部延長領域
１９０ 熱酸化物層
１９４ レッジ（またはキャビティ）
２００ トランジスタ
２０４ 外因性ベース内部延長領域
３００ トランジスタ
３０４ 外因性ベース内部延長領域
３０６ エミッタ
３０８ フォトレジスト・マスク
３１０ スペーサ
３３０ 第１開口
３３４ 犠牲層
３４０ ダミー・ペデスタル
３４２ 周囲トレンチ
３５０ 第１ポリシリコン
３７０ 領域
１２ 突出外因性ベース
１４ エミッタ
１６ 側壁スペーサ
２０ 内因性ＳｉＧｅベース
１００ 自己整合型バイポーラ・トランジスタ
１０１ 突出外因性ベース
１０２ 外因性ベース外部領域
１０４ 外因性ベース内部延長領域
１０６ エミッタ
１０８ 内因性ベース
１０９ 内因性ベース外部領域
１１０ スペーサ
１１１ 誘電体層
１２０ 結晶質シリコン基板
１２１ コレクタ・リーチスルー領域
１２２ コレクタ領域
１２３ 浅いトレンチ分離
１２４ 第１誘電体層
１２６ 第１ポリシリコン
１２８ 第２誘電体層
１３０ 第１開口
１３４ 犠牲層
１３６ 第２開口
１３８ フィラー材料
１４０ ダミー・ペデスタル
１４２ 周囲トレンチ
１５０ 第２ポリシリコン
１５８ キャップ
１６２ 上部表面
１６６ 第３エミッタ開口
１７２ ドープした第３のポリシリコン
１８０ エッチ・ストップ・パッド
１８２ 露出領域
１８４ 外因性ベース外部領域
１８６ エッチ・ストップ・パッドの一部
１８８ 外因性ベース内部延長領域
１９０ 熱酸化物層
１９４ レッジ（またはキャビティ）
２００ トランジスタ
２０４ 外因性ベース内部延長領域
３００ トランジスタ
３０４ 外因性ベース内部延長領域
３０６ エミッタ
３０８ フォトレジスト・マスク
３１０ スペーサ
３３０ 第１開口
３３４ 犠牲層
３４０ ダミー・ペデスタル
３４２ 周囲トレンチ
３５０ 第１ポリシリコン
３７０ 領域
Claims (23)
- 自己整合型バイポーラ・トランジスタであって、
外因性ベース外部領域と、前記外因性ベース外部領域からエミッタに向かって横方向内側に延び、前記外因性ベース外部領域に水平に重なり合わない外因性ベース内部延長領域とを含む突出外因性ベースと、
前記突出外因性ベースの下に配置された内因性ベースとを備え、
前記外因性ベース外部領域および前記外因性ベース内部延長領域がそれぞれ、前記内因性ベースに接触する、トランジスタ。 - 前記外因性ベース内部延長領域により開口が画定され、前記開口内で前記エミッタが前記突出外因性ベースに自己整合する、請求項１に記載のトランジスタ。
- 前記外因性ベース内部延長領域と前記エミッタの間にスペーサをさらに備える、請求項１に記載のトランジスタ。
- 前記エミッタの幅が０．１ミクロン未満である、請求項１に記載のトランジスタ。
- さらに前記内因性ベース直下のコレクタ領域を備える、請求項１に記載のトランジスタ。
- 前記外因性ベース内部延長領域が前記内因性ベースに接触する第２位置から離れた第１位置で、前記外因性ベース外部領域が前記内因性ベースに接触する、請求項１に記載のトランジスタ。
- 前記外因性ベース外部領域が、浅いトレンチ分離の上に配置され、内因性ベースの外部領域に接触する、請求項１に記載のトランジスタ。
- 前記外因性ベース外部領域が第１ドープ濃度を有し、前記外因性ベース内部延長領域が第２ドープ濃度を有し、前記第２ドープ濃度が前記第１ドープ濃度とは異なる、請求項１に記載のトランジスタ。
- 第１位置で内因性ベースに接触する外因性ベース外部領域と、
前記外因性ベース外部領域とは別個のものであり、前記外因性ベース外部領域に接触し且つ前記第１位置からエミッタに向かって横方向内側に離れた第２位置で前記内因性ベースに接触する外因性ベース内部延長領域とを含む突出外因性ベースを備え、
前記外因性ベース外部領域が第１ドープ濃度を有し、前記外因性ベース内部延長領域が第２ドープ濃度を有し、前記第２ドープ濃度が前記第１ドープ濃度よりも高い、トランジスタ。 - 前記外因性ベース外部領域の材料がポリシリコンであり、前記外因性ベース内部延長領域の材料がシリコン又はポリシリコンである、請求項９に記載のトランジスタ。
- 自己整合型バイポーラ・トランジスタを製作する方法であって、
内因性ベースが表面に設けられた基板に第１誘電体層、突出外因性ベースの外因性ベース外部領域用の第１層及び第２誘電体層を形成するステップと、
前記第２誘電体層及び前記第１層を選択的にエッチングすることにより、前記内因性ベースの上方に前記第１誘電体層を露出する第１開口を形成するステップと、
前記第１開口を充填するように犠牲層を被着し、前記第１開口よりも小さく、ダミー・ペデスタルのサイズを画定する第２開口を前記犠牲層に形成するステップと、
前記第２開口内にフィラー材料を被着するステップと、
前記フィラー材料をマスクとして前記犠牲層を選択的に除去することにより、前記第１開口内に前記ダミー・ペデスタルおよび該ダミーペデスタルを囲むトレンチを生成するステップと、
前記トレンチ内に、前記突出外因性ベースの外因性ベース外部領域用の第１層を前記内因性ベースに接続する前記突出外因性ベースの外因性ベース内部延長領域を形成するステップと、
前記ダミー・ペデスタルを除去してエミッタ開口を形成するステップと、
前記エミッタ開口内にエミッタを形成するステップとを含む、方法。 - 前記外因性ベース内部延長領域の材料が、シリコン又はポリシリコンであり、前記外因性ベース外部領域の材料が、前記外因性ベース内部延長領域とは異なるドープ濃度を有するシリコン又はポリシリコンである、請求項１１に記載の方法。
- 前記外因性ベース内部延長領域が、前記外因性ベース外部領域よりも高いドープ濃度を有する、請求項１２に記載の方法。
- 前記エミッタを形成するステップが、
前記エミッタ開口の側壁上にスペーサを形成するステップと、
前記エミッタ開口内にポリシリコンを被着するステップとを含む、請求項１１に記載の方法。 - 前記エミッタを形成するステップが、前記第１開口内の前記第１誘電体層を除去するステップをさらに含む、請求項１１に記載の方法。
- 前記外因性ベース内部延長領域の上に誘電体のキャップを形成するステップをさらに含む、請求項１１に記載の方法。
- 前記第１誘電体層を被着させる前に、熱酸化物層を熱成長させるステップをさらに含み、前記ダミー・ペデスタル及び前記トレンチを生成するために、
前記第１開口を充填するように犠牲層を被着し、前記第１開口よりも小さく、前記ダミー・ペデスタルのサイズを画定する第２開口を前記犠牲層に形成するステップと、
前記第２開口内にフィラー材料を被着するステップと、
前記フィラー材料をマスクとして前記犠牲層を選択的に除去することにより、前記第１開口内に前記ダミー・ペデスタルおよび該ダミーペデスタルを囲む前記トレンチを生成するステップであって、前記トレンチが前記熱酸化物層を露出するステップと、
前記第１誘電体層をエッチングして、前記外因性ベース外部領域の下にレッジを形成するステップと、
前記熱酸化物層をエッチングして、前記レッジを拡大し、前記トレンチを前記内因性ベースまで延ばすステップとを含む、請求項１１に記載の方法。 - 自己整合型バイポーラ・トランジスタを製作する方法であって、
内因性ベースが表面に設けられた基板に第１誘電体層を形成するステップと、
前記第１誘電体層を選択的にエッチングすることにより、前記内因性ベースの両端部を露出するパッドを形成するステップと、
前記内因性ベースの両端部に接触するように突出外因性ベースの外因性ベース外部領域用の第１層を積層するステップと、
前記第１層上に第２誘電体層を形成するステップと、
前記第２誘電体層及び前記第１層を選択的にエッチングすることにより、前記パッドよりも小さい寸法を有し且つ前記パッドを露出する第１開口を形成するステップと、
前記第１開口を充填するように犠牲層を被着し、前記第１開口よりも小さく、ダミー・ペデスタルのサイズを画定する第２開口を前記犠牲層に形成するステップと、
前記第２開口内にフィラー材料を被着するステップと、
前記フィラー材料をマスクとして前記犠牲層を選択的に除去することにより、前記第１開口内に前記ダミー・ペデスタルおよび該ダミーペデスタルを囲むトレンチを生成するステップと、
前記トレンチにより露出された前記パッドの部分を除去するステップと、
前記トレンチ内に、前記突出外因性ベースの外因性ベース外部領域用の第１層を前記内因性ベースに接続する前記突出外因性ベースの外因性ベース内部延長領域を形成するステップと、
前記ダミー・ペデスタルを除去してエミッタ開口を形成するステップと、
前記エミッタ開口内にエミッタを形成するステップとを含む、方法。 - 前記外因性ベース内部延長領域の材料が、シリコン又はポリシリコンであり、前記外因性ベース外部領域の材料が、前記外因性ベース内部延長領域とは異なるドープ濃度を有するシリコン又はポリシリコンである、請求項１８に記載の方法。
- 前記外因性ベース内部延長領域が、前記外因性ベース外部領域よりも高いドープ濃度を有する、請求項１９に記載の方法。
- 前記エミッタを形成するステップが、
前記エミッタ開口の側壁上にスペーサを形成するステップと、
前記エミッタ開口内にポリシリコンを被着するステップとを含む、請求項１８に記載の方法。 - 前記エミッタを形成するステップが、前記第１開口内の前記第１誘電体層を除去するステップをさらに含む、請求項１８に記載の方法。
- 前記外因性ベース内部延長領域の上に誘電体のキャップを形成するステップをさらに含む、請求項１８に記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/604,212 US6960820B2 (en) | 2003-07-01 | 2003-07-01 | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005026689A JP2005026689A (ja) | 2005-01-27 |
| JP4069100B2 true JP4069100B2 (ja) | 2008-03-26 |
Family
ID=34062236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004192192A Expired - Fee Related JP4069100B2 (ja) | 2003-07-01 | 2004-06-29 | 自己整合型バイポーラ・トランジスタ及びこれの製作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6960820B2 (ja) |
| JP (1) | JP4069100B2 (ja) |
| KR (1) | KR100640524B1 (ja) |
| TW (1) | TWI309857B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003026018A1 (fr) * | 2001-09-18 | 2003-03-27 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteur et son procede de production |
| US7541624B2 (en) * | 2003-07-21 | 2009-06-02 | Alcatel-Lucent Usa Inc. | Flat profile structures for bipolar transistors |
| US7087940B2 (en) * | 2004-04-22 | 2006-08-08 | International Business Machines Corporation | Structure and method of forming bipolar transistor having a self-aligned raised extrinsic base using self-aligned etch stop layer |
| US7341920B2 (en) * | 2005-07-06 | 2008-03-11 | International Business Machines Corporation | Method for forming a bipolar transistor device with self-aligned raised extrinsic base |
| US7300850B2 (en) | 2005-09-30 | 2007-11-27 | Semiconductor Components Industries, L.L.C. | Method of forming a self-aligned transistor |
| US7342293B2 (en) * | 2005-12-05 | 2008-03-11 | International Business Machines Corporation | Bipolar junction transistors (BJTS) with second shallow trench isolation (STI) regions, and methods for forming same |
| US7888745B2 (en) * | 2006-06-21 | 2011-02-15 | International Business Machines Corporation | Bipolar transistor with dual shallow trench isolation and low base resistance |
| US7892910B2 (en) | 2007-02-28 | 2011-02-22 | International Business Machines Corporation | Bipolar transistor with raised extrinsic self-aligned base using selective epitaxial growth for BiCMOS integration |
| US7927958B1 (en) * | 2007-05-15 | 2011-04-19 | National Semiconductor Corporation | System and method for providing a self aligned bipolar transistor using a silicon nitride ring |
| EP2281302B1 (en) * | 2008-05-21 | 2012-12-26 | Nxp B.V. | A method of manufacturing a bipolar transistor semiconductor device |
| EP2327089A1 (en) * | 2008-08-19 | 2011-06-01 | Nxp B.V. | Gringo heterojunction bipolar transistor with a metal extrinsic base region |
| US8405186B2 (en) * | 2010-06-17 | 2013-03-26 | International Business Machines Corporation | Transistor structure with a sidewall-defined intrinsic base to extrinsic base link-up region and method of forming the structure |
| US8513084B2 (en) * | 2010-06-17 | 2013-08-20 | International Business Machines Corporation | Transistor structure with a sidewall-defined intrinsic base to extrinsic base link-up region and method of forming the transistor |
| US20120313146A1 (en) * | 2011-06-08 | 2012-12-13 | International Business Machines Corporation | Transistor and method of forming the transistor so as to have reduced base resistance |
| US8716096B2 (en) | 2011-12-13 | 2014-05-06 | International Business Machines Corporation | Self-aligned emitter-base in advanced BiCMOS technology |
| CN109887843B (zh) * | 2019-01-31 | 2022-03-08 | 上海华虹宏力半导体制造有限公司 | 采用非选择性外延的自对准锗硅hbt器件的制造方法 |
Family Cites Families (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269374A (ja) | 1985-05-23 | 1986-11-28 | Sony Corp | 半導体装置の製造方法 |
| JPH0433409Y2 (ja) | 1987-09-30 | 1992-08-11 | ||
| US5128271A (en) * | 1989-01-18 | 1992-07-07 | International Business Machines Corporation | High performance vertical bipolar transistor structure via self-aligning processing techniques |
| US5391503A (en) * | 1991-05-13 | 1995-02-21 | Sony Corporation | Method of forming a stacked semiconductor device wherein semiconductor layers and insulating films are sequentially stacked and forming openings through such films and etchings using one of the insulating films as a mask |
| JP2582519B2 (ja) * | 1992-07-13 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | バイポーラ・トランジスタおよびその製造方法 |
| JPH06124956A (ja) | 1992-10-12 | 1994-05-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0793315B2 (ja) * | 1992-11-27 | 1995-10-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| FR2711674B1 (fr) * | 1993-10-21 | 1996-01-12 | Creusot Loire | Acier inoxydable austénitique à hautes caractéristiques ayant une grande stabilité structurale et utilisations. |
| JP3156436B2 (ja) * | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP2630237B2 (ja) * | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2970425B2 (ja) * | 1994-09-26 | 1999-11-02 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
| JP2629644B2 (ja) * | 1995-03-22 | 1997-07-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2914213B2 (ja) * | 1995-03-28 | 1999-06-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| AU5316996A (en) * | 1995-04-05 | 1996-10-23 | Mcnc | A solder bump structure for a microelectronic substrate |
| US5834800A (en) * | 1995-04-10 | 1998-11-10 | Lucent Technologies Inc. | Heterojunction bipolar transistor having mono crystalline SiGe intrinsic base and polycrystalline SiGe and Si extrinsic base regions |
| JP3545503B2 (ja) * | 1995-08-11 | 2004-07-21 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| KR100191270B1 (ko) * | 1995-09-29 | 1999-06-15 | 윤종용 | 바이폴라 반도체장치 및 그의 제조방법 |
| JP2746225B2 (ja) * | 1995-10-16 | 1998-05-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2937253B2 (ja) * | 1996-01-17 | 1999-08-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| DE19609933A1 (de) * | 1996-03-14 | 1997-09-18 | Daimler Benz Ag | Verfahren zur Herstellung eines Heterobipolartransistors |
| US5788999A (en) * | 1996-07-04 | 1998-08-04 | Fuji Photo Film Co., Ltd. | Disk producing apparatus for a photo film cassette |
| EP0818829A1 (en) * | 1996-07-12 | 1998-01-14 | Hitachi, Ltd. | Bipolar transistor and method of fabricating it |
| US5798581A (en) * | 1996-12-17 | 1998-08-25 | Lutron Electronics Co., Inc. | Location independent dimmer switch for use in multiple location switch system, and switch system employing same |
| US6261097B1 (en) * | 1997-06-02 | 2001-07-17 | Institut Straumann Ag | Retaining element for an implant and ampoule for preserving said implant |
| US6267929B1 (en) * | 1997-09-16 | 2001-07-31 | BIO MéRIEUX, INC. | Textured surface for test sample cards |
| JPH11126781A (ja) * | 1997-10-24 | 1999-05-11 | Nec Corp | 半導体装置及びその製造方法 |
| US6121101A (en) * | 1998-03-12 | 2000-09-19 | Lucent Technologies Inc. | Process for fabricating bipolar and BiCMOS devices |
| US6020246A (en) * | 1998-03-13 | 2000-02-01 | National Semiconductor Corporation | Forming a self-aligned epitaxial base bipolar transistor |
| JP2000012553A (ja) * | 1998-06-26 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3658745B2 (ja) * | 1998-08-19 | 2005-06-08 | 株式会社ルネサステクノロジ | バイポーラトランジスタ |
| US6383855B1 (en) * | 1998-11-04 | 2002-05-07 | Institute Of Microelectronics | High speed, low cost BICMOS process using profile engineering |
| JP3329762B2 (ja) * | 1999-04-27 | 2002-09-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3346348B2 (ja) * | 1999-08-19 | 2002-11-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6346453B1 (en) * | 2000-01-27 | 2002-02-12 | Sige Microsystems Inc. | Method of producing a SI-GE base heterojunction bipolar device |
| JP2001332563A (ja) * | 2000-05-23 | 2001-11-30 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタ及びその製造方法 |
| US6465670B2 (en) * | 2000-08-01 | 2002-10-15 | The Goodyear Tire & Rubber Company | Preparation of surface modified silica |
| DE10044451C1 (de) * | 2000-09-08 | 2002-04-04 | Epcos Ag | Elektrode und Kondensator mit der Elektrode |
| US6688396B2 (en) * | 2000-11-10 | 2004-02-10 | Baker Hughes Incorporated | Integrated modular connector in a drill pipe |
| US6465870B2 (en) * | 2001-01-25 | 2002-10-15 | International Business Machines Corporation | ESD robust silicon germanium transistor with emitter NP-block mask extrinsic base ballasting resistor with doped facet region |
| US6696710B2 (en) | 2001-02-27 | 2004-02-24 | Agilent Technologies, Inc. | Heterojunction bipolar transistor (HBT) having an improved emitter-base junction |
| US6455919B1 (en) | 2001-03-19 | 2002-09-24 | International Business Machines Corporation | Internally ballasted silicon germanium transistor |
| US6461888B1 (en) * | 2001-06-14 | 2002-10-08 | Institute Of Microelectronics | Lateral polysilicon beam process |
| US6475848B1 (en) * | 2001-06-15 | 2002-11-05 | National Semiconductor Corporation | Polysilicon-edge, low-power, high-frequency bipolar transistor and method of forming the transistor |
| US6380017B1 (en) * | 2001-06-15 | 2002-04-30 | National Semiconductor Corporation | Polysilicon-edge, base-emitter super self-aligned, low-power, high-frequency bipolar transistor and method of forming the transistor |
| US6826602B1 (en) * | 2002-09-12 | 2004-11-30 | Bellsouth Intellectual Property Corporation | System and method for reverse content distribution |
| US6858485B2 (en) * | 2003-05-07 | 2005-02-22 | International Business Machines Corporation | Method for creation of a very narrow emitter feature |
-
2003
- 2003-07-01 US US10/604,212 patent/US6960820B2/en not_active Expired - Lifetime
-
2004
- 2004-06-04 KR KR1020040040812A patent/KR100640524B1/ko not_active IP Right Cessation
- 2004-06-28 TW TW093118903A patent/TWI309857B/zh not_active IP Right Cessation
- 2004-06-29 JP JP2004192192A patent/JP4069100B2/ja not_active Expired - Fee Related
-
2005
- 2005-06-13 US US11/150,894 patent/US7611954B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050233535A1 (en) | 2005-10-20 |
| KR100640524B1 (ko) | 2006-10-30 |
| JP2005026689A (ja) | 2005-01-27 |
| KR20050003994A (ko) | 2005-01-12 |
| US7611954B2 (en) | 2009-11-03 |
| US20050012180A1 (en) | 2005-01-20 |
| TW200507080A (en) | 2005-02-16 |
| TWI309857B (en) | 2009-05-11 |
| US6960820B2 (en) | 2005-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7611954B2 (en) | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same | |
| US9508824B2 (en) | Method for fabricating a bipolar transistor having self-aligned emitter contact | |
| JP4170246B2 (ja) | 縦型バイポーラ・トランジスタ | |
| US10468508B2 (en) | Heterojunction bipolar transistor and method of manufacturing the same | |
| JP2720793B2 (ja) | 半導体装置の製造方法 | |
| JPH04215469A (ja) | 相補形バイポーラ・トランジスタの形成方法 | |
| EP1842229B1 (en) | Bipolar transistor and method of fabricating the same | |
| US20090212394A1 (en) | Bipolar transistor and method of fabricating the same | |
| JPH10242440A (ja) | 半導体装置およびその製造方法 | |
| EP1955367B1 (en) | Method of manufacturing a semiconductor device and semiconductor device obtained with such a method | |
| US7005723B2 (en) | Bipolar transistor and method of producing same | |
| CN107527812B (zh) | 与扩散区域完全自对准的异质结双极晶体管 | |
| JP3107806B2 (ja) | 半導体装置の製造方法 | |
| CN107527813B (zh) | 用于制造高速异质结双极晶体管的发射极的方法 | |
| JP2800692B2 (ja) | 半導体装置の製造方法 | |
| JP3193736B2 (ja) | 半導体装置とその製造方法 | |
| JP3166729B2 (ja) | 半導体装置の製造方法 | |
| US6830988B1 (en) | Method of forming an isolation structure for an integrated circuit utilizing grown and deposited oxide | |
| JPH07249677A (ja) | 半導体装置の製造方法 | |
| JPH04294543A (ja) | 半導体装置の製造方法 | |
| JP2004253502A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPH08148590A (ja) | 半導体装置及びその製造方法 | |
| JPH04280636A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH0541383A (ja) | 半導体装置の製造方法 | |
| JPH09237790A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071130 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4069100 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140118 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |