KR101460666B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 제1 도전형의 웰(well)이 형성된 반도체 기판; 상기 반도체 기판 상에 게이트 절연막을 개재한 제1 도전형의 게이트 전극; 상기 반도체 기판 상에 상기 게이트 전극과 이격되어 형성된 제2 도전형의 바디 전극; 상기 반도체 기판 상에 상기 게이트 전극 및 상기 바디 전극과 이격되어 형성된 제1 도전형의 드레인 전극; 상기 바디 전극 하의 상기 웰 내에 형성된 제2 도전형의 제1 바디 영역; 상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 상기 웰 내에 형성된 제2 도전형의 제2 바디 영역; 상기 제2 바디 영역 내에 형성되며 상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 형성되는 제1 도전형의 소스 영역; 및 상기 소스 영역에서부터 신장하며, 절연막을 개재하여 상기 기판 상에서 상기 게이트 전극을 둘러싸도록 형성되는 제1 도전형의 소스 전극;을 포함하는 DMOS 소자를 이용한 반도체 소자이다.
Figure R1020080032705
DMOS, CMOS, 바이폴라, 이온주입, 트렌치

Description

반도체 소자 및 그 제조방법{Semiconductor device and methods for fabricating the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 이중 폴리실리콘 공정을 통해 형성하는 DMOS 반도체 소자를 가지는 반도체 소자 및 그 제조방법에 관한 것이다.
바이폴라 트랜지스터는 빠른 스위칭 및 입/출력 속도를 구현할 수 있다. CMOS 트랜지스터는 낮은 소비 전력, 작은 노이즈 마진 및 높은 집적 밀도를 구현할 수 있다. 따라서, 바이폴라 트랜지스터와 CMOS 트랜지스터가 하나의 동일한 기판 상에 형성된 BiCMOS 소자는 다양한 형태가 제안되고 있다. 상기 BiCMOS 소자는 예를 들어, 미국 등록특허 US5943564, US5557131, US5466615, US5319234, US5028557, US4957874 및 US5017995 등에서 개시된다.
한편, 상기 BiCMOS 소자에서 고전압 특성이 요구되는 경우에는 하나의 동일한 기판 상에 바이폴라 트랜지스터, CMOS 트랜지스터 이외에 DMOS 트랜지스터가 형성되는 BiCDMOS 소자가 필요하다. 그러나, 상기 미국 등록특허 US5943564, US5557131, US5466615, US5319234, US5028557, US4957874 및 US5017995 등에서는 DMOS 트랜지스터가 제공되지 않는다. 이것은 DMOS 트랜지스터를 하나의 동일한 기판 상에 함께 제공하기 위해서는 제조 기술이 매우 복잡해지고 많은 수의 마스크 층을 사용하게 되어 제조 비용이 높아지기 때문이다. 따라서, 보다 적은 마스크 층을 사용하여 제조 비용을 낮추면서 소자의 성능을 향상시킬 수 있는 반도체 소자 및 그 제조방법이 필요하게 되었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 제조 비용을 낮추면서 하나의 기판 상에 BiCDMOS 소자를 형성할 수 있도록 하는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 제조 비용을 낮추면서 하나의 기판 상에 BiCDMOS 소자를 형성할 수 있도록 하는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자가 제공된다. 상기 반도체 소자는 제1 도전형의 웰(well)이 형성된 반도체 기판; 상기 반도체 기판 상에 게이트 절연막을 개재한 제1 도전형의 게이트 전극; 상기 반도체 기판 상에 상기 게이트 전극과 이격되어 형성된 제2 도전형의 바디 전극; 상기 반도체 기판 상에 상기 게이트 전극 및 상기 바디 전극과 이격되어 형성된 제1 도전형의 드레인 전극; 상기 바디 전극 하의 상기 웰 내에 형성된 제2 도전형의 제1 바디 영역; 상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 상기 웰 내에 형성된 제2 도전형의 제2 바디 영역; 상기 제2 바디 영역 내에 형성되며 상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 형성되는 제1 도전형의 소스 영역; 및 상기 소스 영역에서부터 신장하며, 절연막을 개재하여 상기 기판 상에서 상기 게이트 전극을 둘러싸도록 형성되는 제1 도전형의 소스 전극;을 포함하는 DMOS 소자를 이용한 반도체 소자이다. 상기 제1 바디 영역은 상기 제2 바디 영역보다 상기 제2 도전형의 농도가 더 높은 것이 바람직하다. 상기 바디 전극 상에 형성된 제1 콘택홀 패턴; 상기 소스 전극 상에 형성된 제2 콘택홀 패턴; 및 상기 드레인 전극 상에 형성된 제3 콘택홀 패턴;을 더 포함하고, 상기 제1 콘택홀 패턴과 상기 제2 콘택홀 패턴은 전기적으로 연결되는 것이 바람직하다. 상기 게이트 전극, 상기 바디 전극 및 상기 드레인 전극은 제1 폴리실리콘막으로 형성되고, 상기 소스 전극은 제2 폴리실리콘막으로 형성되는 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태의 변형예에 따른 반도체 소자가 제공된다. 상기 반도체 소자는 하나의 반도체 기판 상에 바이폴라 소자, CMOS 소자 및 DMOS 소자가 각각 횡방향으로 이격되어 형성된다. 상기 바이폴라 소자는 제2 도전형의 베이스 전극; 제1 도전형의 콜렉터 전극; 및 제1 도전형의 에미터 전극;을 포함한다. 상기 CMOS 소자는 제1 도전형의 제1 게이트 전극; 제1 도전형의 제1 드레인 전극; 및 제1 도전형의 제1 소스 전극;을 포함한다. 상기 DMOS 소자는 상기 반도체 기판 내에 형성된 제2 도전형의 웰(well); 상기 반도체 기판 상에 게이트 절연막을 개재한 제1 도전형의 제2 게이트 전극; 상기 반도체 기판 상에 상기 제2 게이트 전극과 이격되어 형성된 제1 도전형의 바디 전극; 상기 반도체 기판 상에 상기 제2 게이트 전극 및 상기 바디 전극과 이격되어 형성된 제2 도전형의 제2 드레인 전극; 상기 바디 전극 하의 상기 웰 내에 형성된 제1 도전형의 제1 바디영역; 상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 상기 웰 내에 형성된 제1 도전형의 제2 바디 영역; 상기 제2 바디 영역 내에 형성되며 상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 형성되는 제2 도전형의 소스 영역; 및 상기 소스 영역에서부터 신장하여 절연막에 의해 상기 제2 게이트 전극과 이격되어 상기 제2 게이트 전극을 감싸도록 형성되는 제2 도전형의 제2 소스 전극;을 포함한다. 상기 제1 게이트 전극, 상기 베이스 전극, 상기 콜렉터 전극, 상기 제2 게이트 전극, 상기 제2 드레인 전극 및 상기 바디 전극은 제1 폴리실리콘막으로 형성되고, 그리고 상기 에미터 전극, 상기 제1 드레인 전극, 상기 제1 소스 전극, 및 상기 제2 소스 전극은 제2 폴리실리콘막으로 형성된다. 상기 콜렉터 전극, 상기 베이스 전극, 상기 에미터 전극, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 드레인 전극, 상기 바디 전극, 상기 제2 소스 전극 상에 각각 형성된 콘택홀 패턴을 더 포함하며, 상기 바디 전극 및 상기 제2 소스 전극 상에 각각 형성된 콘택홀 패턴은 서로 전기적으로 연결되는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자의 제조방법이 제공된다. 상기 반도체 소자의 제조방법은 게이트 전극, 드레인 전극, 바디 전극 및 소스 전극을 포함하는 DMOS 트랜지스터;를 기판 상에 형성하는 반도체 소자의 제조방법으로서, (a) 상기 DMOS 트랜지스터가 형성될 액티브 영역을 구비하는 상기 기판을 제공하는 단계; (b) 상기 게이트 전극이 형성될 부분에 대응하는 상기 기판 상에 게이트 절연막 패턴을 형성하는 단계; (c) 상기 게이트 절연막 패턴을 포함하여 상기 기판의 전면 상에 제1 폴리실리콘막을 형성하는 단계; (d) 상기 게이트 전극 및 상기 바디 전극이 형성될 부분에 해당하는 상기 제1 폴리실리콘막 상에 제1 도전형의 고농도 불순물을 이온주입하는 단계; (e) 상기 드레인 전극이 형성될 부분에 대응하는 상기 제1 폴리실리콘막 상에 제2 도전형의 고농도 불순물을 이온주입하는 단계; (f) 상기 제1 폴리실리콘막을 패터닝하여 상기 바디 전극 및 상기 게이트 전극을 각각 형성하는 단계; (g) 상기 바디 전극 하의 상기 기판 내에 각각 제1 도전형의 제1 불순물 영역을 형성하고, 상기 드레인 전극 하의 상기 기판 내에 각각 제2 도전형의 제1 불순물 영역을 형성하도록 상기 기판을 제1 열처리하는 단계; (h) 상기 바디 전극, 상기 게이트 전극 및 상기 바디 전극과 상기 게이트 전극의 사이에 제1 도전형의 저농도 불순물과 제2 도전형의 저농도 불순물을 순차적으로 이온주입하는 단계; (i) 상기 액티브 영역에서는 상기 게이트 전극과 상기 바디 전극 사이에 제2 도전형의 제2 불순물 영역과 이를 감싸는 제1 도전형의 제2 불순물 영역을 형성하도록, 상기 기판을 제2 열처리하는 단계; (j) 상기 기판 상의 구조물을 포함하여 상기 기판의 전면 상에 제2 폴리실리콘막을 형성하는 단계; 및 (k) 상기 제2 폴리실리콘막을 패터닝하여 상기 소스 전극을 각각 형성하는 단계;를 포함한다. 상기 (f)단계는 상기 제1 폴리실리콘을 패터닝 할 때 상기 게이트 전극과 상기 바디 전극 사이의 상기 기판의 일부를 식각하여 상기 기판 상에 트렌치를 형성하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태의 변형예에 따른 반도체 소자의 제조방법이 제공된다. 상기 반도체 소자의 제조방법은 베이스 전극, 콜렉터 전극 및 에미터 전극을 포함하는 바이폴라 트랜지스터; 제1 게이트 전극, 제1 드레인 전극 및 제1 소스 전극을 포함하는 CMOS 트랜지스터; 및 제2 게이트 전극, 제2 드레인 전극, 바디 전극 및 제2 소스 전극을 포함하는 DMOS 트랜지스터;를 하나의 기판 상에 각각 횡방향으로 이격하여 형성하는 반도체 소자의 제조방법으로서, (a) 상기 바이폴라 트랜지스터가 형성될 제1 액티브 영역, 상기 CMOS 트랜지스터가 형성될 제2 액티브 영역 및 상기 DMOS 트랜지스터가 형성될 제3 액티브 영역을 구비하는 상기 기판을 제공하는 단계; (b) 상기 제1 게이트 전극이 형성될 부분 및 상기 제2 게이트 전극이 형성될 부분에 대응하는 상기 기판 상에 게이트 절연막 패턴을 형성하는 단계; (c) 상기 게이트 절연막 패턴을 포함하여 상기 기판의 전면 상에 제1 폴리실리콘막을 형성하는 단계; (d) 상기 콜렉터 전극, 상기 제1 게이트 전극, 제2 게이트 전극 및 상기 바디 전극이 형성될 부분에 해당하는 상기 제1 폴리실리콘막 상에 제1 도전형의 고농도 불순물을 이온주입하는 단계; (e) 상기 베이스 전극 및 상기 제2 드레인 전극이 형성될 부분에 대응하는 상기 제1 폴리실리콘막 상에 제2 도전형의 고농도 불순물을 이온주입하는 단계; (f) 상기 제1 폴리실리콘막을 패터닝하여 상기 콜렉터 전극, 상기 베이스 전극, 상기 제1 게이트 전극, 상기 바디 전극 및 상기 제2 게이트 전극을 각각 형성하는 단계; (g) 상기 콜렉터 전극 하의 상기 기판 내에 그리고 상기 바디 전극 하의 상기 기판 내에 각각 제1 도전형의 제1 불순물 영역을 형성하고, 상기 베이스 전극 하의 상기 기판 내에 그리고 상기 제2 드레인 전극 하의 상기 기판 내에 각각 제2 도전형의 제1 불순물 영역을 형성하도록 상기 기판을 제1 열처리하는 단계; (h) 상기 콜렉터 전극, 상기 제1 게이트 전극 및 상기 제1 게이트 전극의 양측에 제1 도전형의 저농도 불순물을 이온주입하는 단계; (i) 상기 베이스 전극에 제2 도전형의 저농도 불순물을 이온주입하는 단계; (j) 상기 바디 전극, 상기 제2 게이트 전극 및 상기 바디 전극과 상 기 제2 게이트 전극의 사이에 제1 도전형의 저농도 불순물과 제2 도전형의 저농도 불순물을 순차적으로 이온주입하는 단계; (k) 상기 제1 액티브 영역에서는 상기 제2 도전형의 제1 불순물 영역 사이에 제2 도전형의 제2 불순물 영역을 형성하고, 상기 제2 액티브 영역에서는 상기 제1 게이트 전극의 양측에 제1 도전형의 제2 불순물 영역을 형성하고, 상기 제3 액티브 영역에서는 상기 제2 게이트 전극과 상기 바디 전극 사이에 제2 도전형의 제2 불순물 영역과 이를 감싸는 제1 도전형의 제2 불순물 영역을 형성하도록, 상기 기판을 제2 열처리하는 단계; (l) 상기 기판 상의 구조물을 포함하여 상기 기판의 전면 상에 제2 폴리실리콘막을 형성하는 단계; (m) 상기 에미터 전극, 상기 제1 소스 전극 및 상기 제1 드레인 전극이 형성될 부분에 해당하는 상기 제2 폴리실리콘막 상에 제1 도전형의 고농도 불순물을 이온주입한 후에 상기 기판을 제3 열처리하는 단계; (n) 상기 제2 폴리실리콘막을 패터닝하여 상기 에미터 전극, 상기 제1 소스 전극, 상기 제1 드레인 전극 및 상기 제2 소스 전극을 각각 형성하는 단계;를 포함한다.
본 발명에 따른 반도체 소자 및 그 제조방법에 의하면 보다 적은 마스크 층을 사용하여 제조 비용을 낮추면서 소자의 성능을 향상시킬 수 있는 BiCDMOS 소자를 제공할 수 있다.
첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형 태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다.
"상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것으로 이해될 수 있다. 예를 들어, 도면들에서 소자의 위아래가 뒤집어 진다면, 다른 요소들의 상부면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다.
본 명세서에서 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.
본 명세서에서 제1 도전형이 N형을 의미하는 경우에는 제2 도전형은 P형을 의미한다. 한편 제1 도전형이 P형을 의미하는 경우에는 제2 도전형은 N형을 의미한다.
한편, 본 명세서에서 불순물의 고농도 또는 저농도라는 표현은 서로에 대하여 상대적인 의미이다. 예를 들어 불순물의 고농도 영역이라는 의미는 불순물의 저농도 영역에서보다 상기 불순물의 농도가 높다는 것을 의미한다.
도 1은 하나의 동일한 기판 상에 형성된 BiCDMOS 소자의 일 실시예의 단면을 도시한 단면도이다.
도 1을 참조하면, CMOS 트랜지스터가 형성될 제1 액티브 영역(102), 바이폴라 트랜지스터가 형성될 제2 액티브 영역(105) 및 DMOS 트랜지스터가 형성될 제3 액티브 영역(108)이 하나의 동일한 기판 상에 제공된다. 바이폴라 트랜지스터, CMOS 트랜지스터 및 DMOS 트랜지스터는 각각 소자 분리막(140)에 의해 전기적으로 절연될 수 있다.
제1 액티브 영역(102)에서는 제2 도전형의 불순물을 이온주입하여 제1 매립층(112)과 제1 웰(122)을 형성한다. 제1 웰(122)에서는 제1 도전형의 불순물을 이온주입하여 소스 영역/드레인 영역(131)을 형성한다. 소스 영역/드레인 영역(131) 상에는 소스 전극(151)과 드레인 전극(152)이 각각 형성되고, 소스 영역/드레인 영역(131) 사이의 기판 상에는 게이트 절연막을 개재하여 게이트 전극(153)이 형성된다. 소스 전극(151), 드레인 전극(152) 및 게이트 전극(153)은 폴리실리콘막으로 형성되는 것이 바람직하다. 소스 전극(151), 드레인 전극(152) 및 게이트 전극(153) 상에는 콘택홀 패턴(162)과 배선 패턴(163)이 형성될 수 있다.
제2 액티브 영역(105)에서는 제1 도전형의 불순물을 이온주입하여 제2 매립층(115)과 제2 웰(125)을 형성한다. 에미터 전극(156), 베이스 전극(155) 및 콜렉터 전극(157)이 기판 상에 각각 이격되어 형성된다. 에미터 전극(156), 베이스 전극(155) 및 콜렉터 전극(157)은 폴리 실리콘막으로 형성되는 것이 바람직하다. 베이스 전극(155) 하의 제2 웰(125)에서는 제2 도전형의 불순물 영역(134)가 형성되고, 에미터 전극(156) 하의 제2 웰(125)에서는 제2 도전형의 불순물 영역(135)이 제1 도전형의 불순물 영역(136)을 감싸면서 형성된다. 콜렉터 전극(157) 하의 제2 웰(125)에서는 제2 매립층(115)까지 신장되는 제1 도전형의 싱크(116)가 형성된다. 에미터 전극(156), 베이스 전극(155) 및 콜렉터 전극(157) 상에는 콘택홀 패턴(162)과 배선 패턴(163)이 형성될 수 있다.
일반적으로 하나의 동일한 기판 상에 바이폴라 트랜지스터와 CMOS 트랜지스터가 형성된 BiCMOS 소자는 널리 알려져 있다. 본 발명은 고전압 특성을 구현하기 위해 상기 BiCMOS 소자에 DMOS 소자가 추가로 형성된 BiCDMOS 소자를 제공한다.
제3 액티브 영역(108)에서는 제1 도전형의 불순물을 이온주입하여 제3 매립층(118)과 제3 웰(128)이 각각 형성된다. 제3 웰(122)에서는 제2 도전형의 불순물 저농도 영역(137)이 형성되고 그 내에 제1 도전형의 불순물 고농도 영역(138)이 형성될 수 있다. 그리고 제1 도전형의 불순물 고농도 영역(138)에 인접하여 제2 도전형의 불순물 고농도 영역(139)이 형성된다.
제2 도전형의 불순물 저농도 영역(137)은 DMOS 트랜지스터에서 바디 영역을 형성한다. 제1 도전형의 불순물 고농도 영역(138)과 제2 도전형의 불순물 고농도 영역(139)은 DMOS 트랜지스터에서 소스 영역을 형성한다.
게이트 전극(158)이 게이트 절연막(141)을 개재하여 기판 상에 형성되고, 게이트 전극(158)과 소자 분리막(140)에 의해 절연된 드레인 전극(159)이 기판 상에 형성된다. 드레인 전극(159) 하에는 제3 매립층(118)까지 신장하는 제1 도전형의 싱크(119)가 제3 웰(128) 내에 형성된다. 소스 영역(138, 139), 게이트 전극(158) 및 드레인 전극(159) 상에는 콘택홀 패턴(162)과 배선 패턴(163)이 형성될 수 있다.
도 2 내지 도 4는 도 1에서 도시된 BiCDMOS 소자의 제조방법의 일부를 도시한 단면도들이다.
도 2를 참조하면, 제3 액티브 영역(108)에서 바디 영역(137)을 형성하기 위 하여 바디 영역(137)에 해당하는 부분을 노출하는 제1 마스크 층(171)을 우선 형성한다. 계속하여 제2 도전형의 불순물을 저농도로 이온주입(181)하여 제2 도전형의 불순물의 저농도 영역인 바디 영역(137)을 형성한다. 제3 액티브 영역(108)에 형성되는 DMOS 소자가 NDMOS인 경우에는 P형 바디 영역을, 그리고 PDMOS인 경우에는 N형 바디 영역을 형성하기 위해 2개의 제1 마스크 층(171)이 필요하게 된다.
도 3을 참조하면, 제1 마스크 층(171)을 제거한 후에 바디 영역(137) 내에 제1 도전형의, 예를 들어 N형의, 고농도 불순물 영역(138)을 형성하기 위해, 해당하는 부분을 노출하는 제2 마스크 층(172)을 형성한다. 계속하여 제2 마스크 층(172)을 사용하여 제1 불순물을 고농도로 이온주입(182)하여 제1 도전형의 고농도 불순물 영역(138)을 형성한다. 제1 도전형의 고농도 불순물 영역(138)은 소스 영역에 해당한다.
도 4를 참조하면, 제2 마스크 층(172)을 제거한 후에 바디 영역(137) 내에 제2 도전형의, 예를 들어 P형의, 고농도 불순물 영역(139)을 형성하기 위해, 해당하는 부분을 노출하는 제3 마스크 층(173)을 형성한다. 계속하여 제3 마스크 층(173)을 사용하여 제2 불순물을 고농도로 이온주입(183)하여 제2 도전형의 고농도 불순물 영역(139)을 형성한다. 제2 도전형의 고농도 불순물 영역(139)도 또한 소스 영역에 해당한다.
도 2 내지 도 4에서 살펴본 것처럼, BiCMOS 소자에 DMOS 트랜지스터를 추가로 형성하기 위해서는 제조 기술이 매우 복잡해지고 많은 수의 마스크 층을 사용하게 되어 제조 비용이 높다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 단면을 도시한 단면도이다.
도 5를 참조하면, DMOS 트랜지스터가 개시되고 있다. DMOS 트랜지스터에서는 반도체 기판 내에 제1 도전형의 웰(well, 228)이 형성된다. 상기 반도체 기판 상에 게이트 절연막(251)을 개재한 제1 도전형의 게이트 전극(311c)이 형성된다. 상기 반도체 기판 상에 게이트 전극(311c)과 이격되어 제2 도전형의 바디 전극(311b)이 형성된다. 상기 반도체 기판 상에 게이트 전극(311c) 및 바디 전극(311b)과 이격되어 제1 도전형의 드레인 전극(311a)가 형성된다. 바디 전극(311b) 하의 웰(228) 내에 제2 도전형의 제1 바디 영역(338)이 형성된다. 제1 바디 영역(338)에서 게이트 절연막(251)까지 신장하여 웰(228) 내에 제2 도전형의 제2 바디 영역(378)이 형성된다. 제2 바디 영역(378) 내에서 제1 바디 영역(338)에서 게이트 절연막(251)까지 신장하여 제1 도전형의 소스 영역(379)이 형성된다. 소스 영역(379)에서부터 신장하며, 절연막(410)을 개재하여 상기 기판 상에서 게이트 전극(311c)을 둘러싸도록 제1 도전형의 소스 전극(438)을 형성한다. 한편, 웰(228)의 하단에 횡방향에 걸쳐 형성된 제1 도전형의 매립층(218)이 형성될 수 있으며, 드레인 전극(311a)에서 매립층(218)까지 신장하여 형성되는 제1 도전형의 싱크(339)가 형성될 수 있다.
제1 바디 영역(338)은 제2 바디 영역(378)보다 상기 제2 도전형의 농도가 더 높은 것이 바람직하다. 바디 전극(311b) 상에 도전성의 제1 콘택홀 패턴(520b)이 형성된다. 소스 전극(438) 상에 도전성의 제2 콘택홀 패턴(520d)이 형성된다. 드레 인 전극(311a) 상에 제3 콘택홀 패턴(520a)이 형성될 수 있다. 제1 콘택홀 패턴(520b), 제2 콘택홀 패턴(520d) 및 제3 콘택홀 패턴(520a)은 층간절연막(510) 내에 콘택홀을 형성한 후 도전성의 물질을 채워 형성할 수 있다. 제1 콘택홀 패턴(520b), 제2 콘택홀 패턴(520d) 및 제3 콘택홀 패턴(520a) 상에는 배선 패턴(530)이 형성될 수 있는데, 제1 콘택홀 패턴(520b)과 제2 콘택홀 패턴(520d)은 전기적으로 연결되는 것이 바람직하다.
바디 전극(311b)과 드레인 전극(311a) 사이에 소자 분리막(235)을 더 포함할 수 있으며, 소자 분리막(235)은 STI(Shallow Trench Isolation) 구조로 형성하거나 또는 LOCOS(Local Oxidation of Silicon) 구조로 형성할 수 있다.
본 발명에서 개시된 DMOS 트랜지스터는 이중 폴리실리콘막 공정을 사용하여 형성할 수 있으며, 이 경우 게이트 전극(311c), 바디 전극(311b) 및 드레인 전극(311a)은 제1 폴리실리콘막으로 형성되고, 소스 전극(438)은 제2 폴리실리콘막으로 형성되는 것이 바람직하다.
도 15는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면을 도시한 단면도이다.
도 15를 참조하면, 본 발명의 다른 실시 예에 따른 상기 반도체 소자는 하나의 동일한 기판 상에 바이폴라 소자, CMOS 소자 및 DMOS 소자가 각각 횡방향으로 이격되어 형성된 BiCDMOS 소자를 개시한다.
상기 바이폴라 소자는 제2 도전형의 베이스 전극(311f); 제1 도전형의 콜렉터 전극(311g); 및 제1 도전형의 에미터 전극(432);을 포함한다.
상기 CMOS 소자는 제1 도전형의 제1 게이트 전극(311e); 제1 도전형의 제1 드레인 전극(436); 및 제1 도전형의 제1 소스 전극(435);을 포함한다.
상기 DMOS 소자는 상기 반도체 기판 내에 형성된 제2 도전형의 웰(well); 상기 반도체 기판 상에 게이트 절연막을 개재한 제1 도전형의 제2 게이트 전극(311c); 상기 반도체 기판 상에 상기 제2 게이트 전극과 이격되어 형성된 제1 도전형의 바디 전극(311b); 상기 반도체 기판 상에 상기 제2 게이트 전극 및 상기 바디 전극과 이격되어 형성된 제2 도전형의 제2 드레인 전극(311a); 상기 바디 전극 하의 상기 웰 내에 형성된 제1 도전형의 제1 바디영역; 상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 상기 웰 내에 형성된 제1 도전형의 제2 바디 영역; 상기 제2 바디 영역 내에 형성되며 상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 형성되는 제2 도전형의 소스 영역; 및 상기 소스 영역에서부터 신장하여 절연막에 의해 상기 제2 게이트 전극과 이격되어 상기 제2 게이트 전극을 감싸도록 형성되는 제2 도전형의 제2 소스 전극(438);을 포함한다. 상기 제1 게이트 전극, 상기 베이스 전극, 상기 콜렉터 전극, 상기 제2 게이트 전극, 상기 제2 드레인 전극 및 상기 바디 전극은 제1 폴리실리콘막으로 형성되고, 그리고 상기 에미터 전극, 상기 제1 드레인 전극, 상기 제1 소스 전극, 및 상기 제2 소스 전극은 제2 폴리실리콘막으로 형성된다.
도 6 내지 도 14는 도 5 및 도 15에 도시된 반도체 소자를 제조하는 방법을 도시한 단면도들이다.
먼저, 도 6을 참조하면, 바이폴라 트랜지스터가 형성될 제1 액티브 영 역(202), CMOS 트랜지스터가 형성될 제2 액티브 영역(205) 및 DMOS 트랜지스터가 형성될 제3 액티브 영역(208)을 구비하는 기판(200)을 제공한다. 이 단계에서 상기 기판의 하부에 매립층을 형성하는 단계 및 상기 매립층 상에 웰을 형성하는 단계를 더 포함한다. 상기 매립층을 형성하는 단계는, 제1 액티브 영역(202)에서는 제1 도전형의 고농도 불순물을 이온주입하여 매립층(212)을 형성하는 단계; 제2 액티브 영역(205)에서는 제2 도전형의 고농도 불순물을 이온주입하여 매립층(215)을 형성하는 단계; 및 제3 액티브 영역(208)에서는 제2 도전형의 고농도 불순물을 이온주입하여 매립층(218)을 형성하는 단계;를 포함한다. 상기 웰을 형성하는 단계는, 액티브 영역(202)에서는 제1 도전형의 불순물을 이온주입하여 웰(222)을 형성하는 단계; 제2 액티브 영역(205)에서는 제2 도전형의 불순물을 이온주입하여 웰(225)을 형성하는 단계; 및 제3 액티브 영역(208)에서는 제2 도전형의 불순물을 이온주입하여 웰(228)을 형성하는 단계;를 포함한다. 제1 액티브 영역(202), 제2 액티브 영역(205) 및 제3 액티브 영역(208)을 서로 절연되도록 한정하는 소자 분리막(235)을 형성할 수 있다. 제1 액티브 영역(202)에서 콜렉터 전극이 형성되는 부분에 해당하는 위치의 웰 내에 매립층(212)까지 신장하는 제1 도전형의 싱크(242)가 형성될 수 있다. 제3 액티브 영역(208)에서 드레인 전극이 형성되는 부분에 해당하는 위치의 웰 내에 매립층(218)까지 신장하는 제2 도전형의 싱크(248)가 형성될 수 있다.
계속하여 도 7을 참조하면, 상기 기판 상에 게이트 절연막(250)을 형성한다. 게이트 절연막(250)이 후속 공정에서 불순물에 의해 오염되는 것을 방지하기 위하여 게이트 절연막(250) 상에 보호막(260)을 더 형성할 수도 있다. 보호막(260)은 폴리실리콘으로 형성될 수 있다. 계속하여 기판 상에 채널 이온 주입(미도시)을 수행한다.
도 8을 참조하면, 제1 게이트 전극이 형성될 부분 및 제2 게이트 전극이 형성될 부분에 대응하는 기판 상에 감광막 패턴(270)을 형성한 후, 감광막 패턴(270)을 식각 마스크로 사용하여 보호막(260) 및 게이트 절연막(250)을 식각하여 보호막 패턴(261) 및 게이트 절연막 패턴(251)을 형성한다.
도 9를 참조하면, 게이트 절연막 패턴(251)을 포함하여 상기 기판의 전면 상에 제1 폴리실리콘막을(310) 형성한다. 계속하여, 상기 콜렉터 전극, 상기 제1 게이트 전극, 제2 게이트 전극 및 상기 바디 전극이 형성될 부분에 해당하는 제1 폴리실리콘막(310) 상에 제1 도전형의 고농도 불순물을 이온주입(322)을 수행한다. 또한 상기 베이스 전극 및 상기 제2 드레인 전극이 형성될 부분에 대응하는 상기 제1 폴리실리콘막(310) 상에 제2 도전형의 고농도 불순물을 이온주입(321)을 수행한다.
도 10을 참조하면, 제1 폴리실리콘막(310)을 패터닝하여 상기 콜렉터 전극, 상기 베이스 전극, 상기 제1 게이트 전극, 상기 바디 전극 및 상기 제2 게이트 전극을 각각 형성한다. 제1 폴리실리콘막(310)상에 보호막으로서 산화막을 증착한 후 패터닝하여 산화막 패턴(321)을 더 형성할 수 있다. 제1 폴리실리콘막(310)을 패터닝 할 때 상기 제2 게이트 전극과 상기 바디 전극 사이의 상기 기판의 일부를 식각하여 상기 기판 상에 트렌치(T2)를 형성하도록 하는 것이 바람직하다. 제1 액티브 영역(202)에서도 베이스 전극 측면에 트렌치(T1)가 형성되는 것이 바람직하다.
계속하여, 상기 기판을 제1 열처리하여 상기 콜렉터 전극 하의 상기 기판 내에 제1 도전형의 제1 불순물 영역(331)을 형성하고 상기 바디 전극 하의 상기 기판 내에 제1 도전형의 제1 불순물 영역(338)을 형성하고, 상기 베이스 전극 하의 상기 기판 내에 제2 도전형의 제1 불순물 영역(332)을 형성하고 상기 제2 드레인 전극 하의 상기 기판 내에 각각 제2 도전형의 제1 불순물 영역(337)을 형성한다.
도 11 및 도 12를 참조하면, 상기 콜렉터 전극, 상기 제1 게이트 전극 및 상기 제1 게이트 전극의 양측에 제1 도전형의 저농도 불순물을 이온주입(352)을 수행한다. 그리고 상기 베이스 전극에 제2 도전형의 저농도 불순물을 이온주입(351)을 수행한다. 계속하여 바디 영역을 형성함에 있어 중요한 이온주입(355)을 수행하는데 다음과 같이 구성된다. 즉, 순차적으로 상기 바디 전극, 상기 제2 게이트 전극 및 상기 바디 전극과 상기 제2 게이트 전극의 사이에 제1 도전형의 저농도 불순물을 이온주입(353)하고 제2 도전형의 저농도 불순물을 이온주입(354)한다. 이러한 순차적인 이온주입(355) 공정은 본 발명에서 핵심적인 단계를 구성한다.
계속하여, 상기 기판을 제2 열처리하여, 제1 액티브 영역(202)에서는 상기 제2 도전형의 제1 불순물 영역(332) 사이에 제2 도전형의 제2 불순물 영역(372)을 형성하고, 제2 액티브 영역(205)에서는 상기 제1 게이트 전극의 양측에 제1 도전형의 제2 불순물 영역(375)을 형성하고, 제3 액티브 영역(208)에서는 상기 제2 게이트 전극과 상기 바디 전극 사이에 제2 도전형의 제2 불순물 영역(379)과 이를 감싸는 제1 도전형의 제2 불순물 영역(378)을 형성한다.
계속하여, 상기 콜렉터 전극, 상기 베이스 전극, 상기 제1 게이트 전극, 상 기 바디 전극 및 상기 제2 게이트 전극의 측면에 스페이서 패턴(410)을 형성한다.
도 13을 참조하면, 상기 기판 상의 구조물을 포함하여 상기 기판의 전면 상에 제2 폴리실리콘막(430)을 형성한다. 계속하여 상기 에미터 전극, 상기 제1 소스 전극 및 상기 제1 드레인 전극이 형성될 부분에 해당하는 제2 폴리실리콘막(430) 상에 제1 도전형의 고농도 불순물을 이온주입(421)하고, 상기 제2 소스 전극이 형성될 부분에 해당하는 제2 폴리실리콘막(430) 상에 제2 도전형의 고농도 불순물을 이온주입(422)한다. 그리고 기판 구조물의 전면에 산화막을 형성한 후 상기 기판을 제3 열처리한다. 상기 제3 열처리는 RTP 공정으로 수행할 수 있다.
도 14를 참조하면, 제2 폴리실리콘막(430)을 패터닝하여 상기 에미터 전극(432), 상기 제1 소스 전극(435), 상기 제1 드레인 전극(436) 및 상기 제2 소스 전극(438)을 각각 형성한다. 제2 폴리실리콘막(430)을 패터닝 하기 이전에 실리사이드막(미도시)을 증착할 수 있다. 이 경우 상기 에미터 전극(432), 상기 제1 소스 전극(435), 상기 제1 드레인 전극(436) 및 상기 제2 소스 전극(438) 상에는 실리사이드막 패턴(442, 445 및 448)이 형성될 수 있다.
도 15를 참조하면, 상기 기판 상의 결과물 상에 층간절연막(510)을 형성한다. 계속하여 상기 콜렉터 전극, 상기 베이스 전극, 상기 에미터 전극, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 드레인 전극, 상기 바디 전극, 상기 제2 소스 전극 상에 각각 콘택홀 패턴(520)을 형성하고 콘택홀 패턴(520) 상에 배선 패턴(530)을 형성한다. 특히 상기 바디 전극 및 상기 제2 소스 전극 상에 각각 형성된 콘택홀 패턴은 서로 전기적으로 연결되는 것이 바람직하다.
도 16은 본 발명에 따른 N 타입의 DMOS 트랜지스터에서 측정한 드레인 전압 및 드레인 전류의 관계를 도시한 그래프이고, 도 17은 본 발명에 따른 P 타입의 DMOS 트랜지스터에서 측정한 드레인 전압 및 드레인 전류의 관계를 도시한 그래프이다.
도 16 및 도 17을 참조하면, 고주파 특성을 가지면서 동시에 내압 특성이 향상되는 것이(도 16의 A, 도 17의 B) 잘 나타나고 있다.
발명의 특정 실시 예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시 예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시 예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 하나의 동일한 기판 상에 형성된 BiCDMOS 소자의 일 실시예의 단면을 도시한 단면도이고,
도 2 내지 도 4는 도 1에서 도시된 BiCDMOS 소자의 제조방법의 일부를 도시한 단면도들이고,
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 단면을 도시한 단면도이고,
도 6 내지 도 14는 도 5 및 도 15에 도시된 반도체 소자를 제조하는 방법을 도시한 단면도들이고,
도 15는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면을 도시한 단면도이고, 그리고
도 16은 본 발명에 따른 N 타입의 DMOS 트랜지스터에서 측정한 드레인 전압 및 드레인 전류의 관계를 도시한 그래프이고, 도 17은 본 발명에 따른 P 타입의 DMOS 트랜지스터에서 측정한 드레인 전압 및 드레인 전류의 관계를 도시한 그래프이다.

Claims (22)

  1. 제1 도전형의 웰(well)이 형성된 반도체 기판;
    상기 반도체 기판 상에 게이트 절연막을 개재한 제1 도전형의 게이트 전극;
    상기 반도체 기판 상에 상기 게이트 전극과 이격되어 형성된 제2 도전형의 바디 전극;
    상기 반도체 기판 상에 상기 게이트 전극 및 상기 바디 전극과 이격되어 형성된 제1 도전형의 드레인 전극;
    상기 바디 전극 하의 상기 웰 내에 형성되고, 바닥 면이 상기 웰에 접하며 상기 웰의 상기 제1 도전형과 다른 제2 도전형의 제1 바디 영역;
    상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 상기 웰 내에 형성된 제2 도전형의 제2 바디 영역;
    상기 제2 바디 영역 내에 형성되며 상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 형성되는 제1 도전형의 소스 영역; 및
    상기 소스 영역에서부터 신장하며, 절연막을 개재하여 상기 기판 상에서 상기 게이트 전극을 둘러싸도록 형성되는 제1 도전형의 소스 전극;을 포함하는 DMOS 소자를 이용한 반도체 소자.
  2. 제1항에 있어서, 상기 제1 바디 영역은 상기 제2 바디 영역보다 상기 제2 도전형의 농도가 더 높은 것을 특징으로 하는 DMOS 소자를 이용한 반도체 소자.
  3. 제1항에 있어서, 상기 웰의 하단에 횡방향에 걸쳐 형성된 제1 도전형의 매립층; 상기 드레인 전극에서 상기 매립층까지 신장하여 형성되는 제1 도전형의 싱크;를 더 포함하는 것을 특징으로 하는 DMOS 소자를 이용한 반도체 소자.
  4. 제1항에 있어서, 상기 바디 전극 상에 형성된 제1 콘택홀 패턴; 상기 소스 전극 상에 형성된 제2 콘택홀 패턴; 및 상기 드레인 전극 상에 형성된 제3 콘택홀 패턴;을 더 포함하고, 상기 제1 콘택홀 패턴과 상기 제2 콘택홀 패턴은 전기적으로 연결되는 것을 특징으로 하는 DMOS 소자를 이용한 반도체 소자.
  5. 제1항에 있어서, 상기 바디 전극과 상기 드레인 전극 사이에 형성된 소자 분리막을 더 포함하는 것을 특징으로 하는 DMOS 소자를 이용한 반도체 소자.
  6. 제1항에 있어서, 상기 게이트 전극, 상기 바디 전극 및 상기 드레인 전극은 제1 폴리실리콘막으로 형성되고, 상기 소스 전극은 제2 폴리실리콘막으로 형성되는 것을 특징으로 하는 DMOS 소자를 이용한 반도체 소자.
  7. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 제1 도전형은 N형이며 상기 제2 도전형은 P형이거나 또는 상기 제1 도전형은 P형이며 상기 제2 도전형은 N형인 것을 특징으로 하는 DMOS 소자를 이용한 반도체 소자.
  8. 하나의 반도체 기판 상에 바이폴라 소자, CMOS 소자 및 DMOS 소자가 각각 횡방향으로 이격되어 형성되며,
    상기 바이폴라 소자는 제2 도전형의 베이스 전극; 제1 도전형의 콜렉터 전극; 및 제1 도전형의 에미터 전극;을 포함하고,
    상기 CMOS 소자는 제1 도전형의 제1 게이트 전극; 제1 도전형의 제1 드레인 전극; 및 제1 도전형의 제1 소스 전극;을 포함하고,
    상기 DMOS 소자는 상기 반도체 기판 내에 형성된 제2 도전형의 웰(well); 상기 반도체 기판 상에 게이트 절연막을 개재한 제1 도전형의 제2 게이트 전극; 상기 반도체 기판 상에 상기 제2 게이트 전극과 이격되어 형성된 제1 도전형의 바디 전극; 상기 반도체 기판 상에 상기 제2 게이트 전극 및 상기 바디 전극과 이격되어 형성된 제2 도전형의 제2 드레인 전극; 상기 바디 전극 하의 상기 웰 내에 형성된 제1 도전형의 제1 바디영역; 상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 상기 웰 내에 형성된 제1 도전형의 제2 바디 영역; 상기 제2 바디 영역 내에 형성되며 상기 제1 바디 영역에서 상기 게이트 절연막까지 신장하여 형성되는 제2 도전형의 소스 영역; 및 상기 소스 영역에서부터 신장하여 절연막에 의해 상기 제2 게이트 전극과 이격되어 상기 제2 게이트 전극을 감싸도록 형성되는 제2 도전형의 제2 소스 전극;을 포함하며,
    상기 제1 게이트 전극, 상기 베이스 전극, 상기 콜렉터 전극, 상기 제2 게이트 전극, 상기 제2 드레인 전극 및 상기 바디 전극은 제1 폴리실리콘막으로 형성되고, 그리고
    상기 에미터 전극, 상기 제1 드레인 전극, 상기 제1 소스 전극, 및 상기 제2 소스 전극은 제2 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서, 상기 제1 도전형은 N형이며 상기 제2 도전형은 P형이거나 또는 상기 제1 도전형은 P형이며 상기 제2 도전형은 N형인 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서, 상기 콜렉터 전극, 상기 베이스 전극, 상기 에미터 전극, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 드레인 전극, 상기 바디 전극, 상기 제2 소스 전극 상에 각각 형성된 콘택홀 패턴을 더 포함하며, 상기 바디 전극 및 상기 제2 소스 전극 상에 각각 형성된 콘택홀 패턴은 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.
  11. 게이트 전극, 드레인 전극, 바디 전극 및 소스 전극을 포함하는 DMOS 트랜지스터;를 기판 상에 형성하는 반도체 소자의 제조방법에 있어서,
    (a) 상기 DMOS 트랜지스터가 형성될 액티브 영역을 구비하는 상기 기판을 제공하는 단계;
    (b) 상기 게이트 전극이 형성될 부분에 대응하는 상기 기판 상에 게이트 절연막 패턴을 형성하는 단계;
    (c) 상기 게이트 절연막 패턴을 포함하여 상기 기판의 전면 상에 제1 폴리실 리콘막을 형성하는 단계;
    (d) 상기 게이트 전극 및 상기 바디 전극이 형성될 부분에 해당하는 상기 제1 폴리실리콘막 상에 제1 도전형의 고농도 불순물을 이온주입하는 단계;
    (e) 상기 드레인 전극이 형성될 부분에 대응하는 상기 제1 폴리실리콘막 상에 제2 도전형의 고농도 불순물을 이온주입하는 단계;
    (f) 상기 제1 폴리실리콘막을 패터닝하여 상기 바디 전극 및 상기 게이트 전극을 각각 형성하는 단계;
    (g) 상기 바디 전극 하의 상기 기판 내에 각각 제1 도전형의 제1 불순물 영역을 형성하고, 상기 드레인 전극 하의 상기 기판 내에 각각 제2 도전형의 제1 불순물 영역을 형성하도록 상기 기판을 제1 열처리하는 단계;
    (h) 상기 바디 전극, 상기 게이트 전극 및 상기 바디 전극과 상기 게이트 전극의 사이에 제1 도전형의 저농도 불순물과 제2 도전형의 저농도 불순물을 순차적으로 이온주입하는 단계;
    (i) 상기 액티브 영역에서는 상기 게이트 전극과 상기 바디 전극 사이에 제2 도전형의 제2 불순물 영역과 이를 감싸는 제1 도전형의 제2 불순물 영역을 형성하도록, 상기 기판을 제2 열처리하는 단계;
    (j) 상기 기판 상의 구조물을 포함하여 상기 기판의 전면 상에 제2 폴리실리콘막을 형성하는 단계; 및
    (k) 상기 제2 폴리실리콘막을 패터닝하여 상기 소스 전극을 각각 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 (a) 단계는 상기 기판의 하부에 매립층을 형성하는 단계 및 상기 매립층 상에 웰을 형성하는 단계를 더 포함하며,
    상기 매립층을 형성하는 단계는, 상기 액티브 영역에서는 제2 도전형의 고농도 불순물을 이온주입하여 매립층을 형성하는 단계;를 포함하고,
    상기 웰을 형성하는 단계는, 상기 액티브 영역에서는 제2 도전형의 불순물을 이온주입하여 웰을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제11항에 있어서, 상기 (k) 단계 이후에 상기 드레인 전극, 상기 바디 전극 및 상기 소스 전극 상에 각각 콘택홀 패턴을 형성하는 단계를 더 포함하며, 상기 바디 전극 및 상기 소스 전극 상에 각각 형성된 콘택홀 패턴은 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제11항에 있어서, 상기 (f)단계는 상기 제1 폴리실리콘을 패터닝 할 때 상기 게이트 전극과 상기 바디 전극 사이의 상기 기판의 일부를 식각하여 상기 기판 상에 트렌치를 형성하도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제11항 또는 제12항에 있어서, 상기 제1 도전형은 N형이며 상기 제2 도전형은 P형이거나 또는 상기 제1 도전형은 P형이며 상기 제2 도전형은 N형인 것을 특징 으로 하는 반도체 소자의 제조방법.
  16. 베이스 전극, 콜렉터 전극 및 에미터 전극을 포함하는 바이폴라 트랜지스터; 제1 게이트 전극, 제1 드레인 전극 및 제1 소스 전극을 포함하는 CMOS 트랜지스터; 및 제2 게이트 전극, 제2 드레인 전극, 바디 전극 및 제2 소스 전극을 포함하는 DMOS 트랜지스터;를 하나의 기판 상에 각각 횡방향으로 이격하여 형성하는 반도체 소자의 제조방법에 있어서,
    (a) 상기 바이폴라 트랜지스터가 형성될 제1 액티브 영역, 상기 CMOS 트랜지스터가 형성될 제2 액티브 영역 및 상기 DMOS 트랜지스터가 형성될 제3 액티브 영역을 구비하는 상기 기판을 제공하는 단계;
    (b) 상기 제1 게이트 전극이 형성될 부분 및 상기 제2 게이트 전극이 형성될 부분에 대응하는 상기 기판 상에 게이트 절연막 패턴을 형성하는 단계;
    (c) 상기 게이트 절연막 패턴을 포함하여 상기 기판의 전면 상에 제1 폴리실리콘막을 형성하는 단계;
    (d) 상기 콜렉터 전극, 상기 제1 게이트 전극, 제2 게이트 전극 및 상기 바디 전극이 형성될 부분에 해당하는 상기 제1 폴리실리콘막 상에 제1 도전형의 고농도 불순물을 이온주입하는 단계;
    (e) 상기 베이스 전극 및 상기 제2 드레인 전극이 형성될 부분에 대응하는 상기 제1 폴리실리콘막 상에 제2 도전형의 고농도 불순물을 이온주입하는 단계;
    (f) 상기 제1 폴리실리콘막을 패터닝하여 상기 콜렉터 전극, 상기 베이스 전 극, 상기 제1 게이트 전극, 상기 바디 전극 및 상기 제2 게이트 전극을 각각 형성하는 단계;
    (g) 상기 콜렉터 전극 하의 상기 기판 내에 그리고 상기 바디 전극 하의 상기 기판 내에 각각 제1 도전형의 제1 불순물 영역을 형성하고, 상기 베이스 전극 하의 상기 기판 내에 그리고 상기 제2 드레인 전극 하의 상기 기판 내에 각각 제2 도전형의 제1 불순물 영역을 형성하도록 상기 기판을 제1 열처리하는 단계;
    (h) 상기 콜렉터 전극, 상기 제1 게이트 전극 및 상기 제1 게이트 전극의 양측에 제1 도전형의 저농도 불순물을 이온주입하는 단계;
    (i) 상기 베이스 전극에 제2 도전형의 저농도 불순물을 이온주입하는 단계;
    (j) 상기 바디 전극, 상기 제2 게이트 전극 및 상기 바디 전극과 상기 제2 게이트 전극의 사이에 제1 도전형의 저농도 불순물과 제2 도전형의 저농도 불순물을 순차적으로 이온주입하는 단계;
    (k) 상기 제1 액티브 영역에서는 상기 제2 도전형의 제1 불순물 영역 사이에 제2 도전형의 제2 불순물 영역을 형성하고, 상기 제2 액티브 영역에서는 상기 제1 게이트 전극의 양측에 제1 도전형의 제2 불순물 영역을 형성하고, 상기 제3 액티브 영역에서는 상기 제2 게이트 전극과 상기 바디 전극 사이에 제2 도전형의 제2 불순물 영역과 이를 감싸는 제1 도전형의 제2 불순물 영역을 형성하도록, 상기 기판을 제2 열처리하는 단계;
    (l) 상기 기판 상의 구조물을 포함하여 상기 기판의 전면 상에 제2 폴리실리콘막을 형성하는 단계;
    (m) 상기 에미터 전극, 상기 제1 소스 전극 및 상기 제1 드레인 전극이 형성될 부분에 해당하는 상기 제2 폴리실리콘막 상에 제1 도전형의 고농도 불순물을 이온주입한 후에 상기 기판을 제3 열처리하는 단계;
    (n) 상기 제2 폴리실리콘막을 패터닝하여 상기 에미터 전극, 상기 제1 소스 전극, 상기 제1 드레인 전극 및 상기 제2 소스 전극을 각각 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  17. 제16항에 있어서, 상기 (a) 단계는 상기 기판의 하부에 매립층을 형성하는 단계 및 상기 매립층 상에 웰을 형성하는 단계를 더 포함하며,
    상기 매립층을 형성하는 단계는, 상기 제1 액티브 영역에서는 제1 도전형의 고농도 불순물을 이온주입하여 매립층을 형성하는 단계; 상기 제2 액티브 영역에서는 제2 도전형의 고농도 불순물을 이온주입하여 매립층을 형성하는 단계; 및 상기 제3 액티브 영역에서는 제2 도전형의 고농도 불순물을 이온주입하여 매립층을 형성하는 단계;를 포함하고,
    상기 웰을 형성하는 단계는, 상기 제1 액티브 영역에서는 제1 도전형의 불순물을 이온주입하여 웰을 형성하는 단계; 상기 제2 액티브 영역에서는 제2 도전형의 불순물을 이온주입하여 웰을 형성하는 단계; 및 상기 제3 액티브 영역에서는 제2 도전형의 불순물을 이온주입하여 웰을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제16항에 있어서, 상기 (a) 단계는 상기 제1 액티브 영역, 상기 제2 액티브 영역 및 상기 제3 액티브 영역을 서로 절연되도록 한정하는 소자 분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제16항에 있어서, 상기 (l)단계는 상기 제2 폴리실리콘막을 형성하기 이전에 상기 콜렉터 전극, 상기 베이스 전극, 상기 제1 게이트 전극, 상기 바디 전극 및 상기 제2 게이트 전극의 측면에 스페이서 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제16항에 있어서, 상기 (n) 단계 이후에 상기 콜렉터 전극, 상기 베이스 전극, 상기 에미터 전극, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 드레인 전극, 상기 바디 전극, 상기 제2 소스 전극 상에 각각 콘택홀 패턴을 형성하는 단계를 더 포함하며, 상기 바디 전극 및 상기 제2 소스 전극 상에 각각 형성된 콘택홀 패턴은 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제16항에 있어서, 상기 (f)단계는 상기 제1 폴리실리콘을 패터닝 할 때 상기 제2 게이트 전극과 상기 바디 전극 사이의 상기 기판의 일부를 식각하여 상기 기판 상에 트렌치를 형성하도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제16항 또는 17항에 있어서, 상기 제1 도전형은 N형이며 상기 제2 도전형은 P형이거나 또는 상기 제1 도전형은 P형이며 상기 제2 도전형은 N형인 것을 특징으로 하는 반도체 소자의 제조방법.
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