JP3336660B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にＢｉＣＭＯＳ等に使用するＭＩＳ容量の製造
方法に関するものである。
係り、特にＢｉＣＭＯＳ等に使用するＭＩＳ容量の製造
方法に関するものである。
【０００２】
【従来の技術】バイポーラとＣＭＯＳ同一基板に共存さ
せたＢｉＣＭＯＳ、ＬＳＩ等のＩＣでは、ＭＩＳ（Ｍet
al Ｉnsulator Ｓemiconductor）容量の構造として、図
４に示すようにシリコンエピタキシャル層１とアルミニ
ウム（Ａｌ）膜８ｂとの間に絶縁物としての窒化膜（Ｓ
ｉＮ膜）５を挟む構造が知られている。このような構造
のＭＩＳ容量は、基板側の寄生容量が大きくなる問題が
発生した。
せたＢｉＣＭＯＳ、ＬＳＩ等のＩＣでは、ＭＩＳ（Ｍet
al Ｉnsulator Ｓemiconductor）容量の構造として、図
４に示すようにシリコンエピタキシャル層１とアルミニ
ウム（Ａｌ）膜８ｂとの間に絶縁物としての窒化膜（Ｓ
ｉＮ膜）５を挟む構造が知られている。このような構造
のＭＩＳ容量は、基板側の寄生容量が大きくなる問題が
発生した。
【０００３】そのため、図４（ｂ）に示すように、シリ
コンエピタキシャル層１上にＬＯＣＯＳ等の酸化膜３を
設け、その上方に多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜
４ａ、ＳｉＮ膜５及びＡｌ膜８ｂからなるＭＩＳ容量が
形成された構造が考えられた。なお、図４（ａ）中９及
び１０はＮ+層及びＮ+プラグ層である。
コンエピタキシャル層１上にＬＯＣＯＳ等の酸化膜３を
設け、その上方に多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜
４ａ、ＳｉＮ膜５及びＡｌ膜８ｂからなるＭＩＳ容量が
形成された構造が考えられた。なお、図４（ａ）中９及
び１０はＮ+層及びＮ+プラグ層である。
【０００４】
【発明が解決しようとする課題】図４（ｂ）に示したＭ
ＩＳ構造の実際の面積は、ｐｏｌｙ−Ｓｉ膜４ａとＭＩ
Ｓ窓開けパターンとの形成位置によって決定される。従
って、そのとＭＩＳ容量は、ｐｏｌｙ−Ｓｉ膜４ａとＭ
ＩＳ窓開けパターンの位置合わせずれや、ＭＩＳ窓開け
エッチング、従ってＢＰＳＧ等の層間膜６のウェットエ
ッチングのばらつき等によりばらついてしまう。
ＩＳ構造の実際の面積は、ｐｏｌｙ−Ｓｉ膜４ａとＭＩ
Ｓ窓開けパターンとの形成位置によって決定される。従
って、そのとＭＩＳ容量は、ｐｏｌｙ−Ｓｉ膜４ａとＭ
ＩＳ窓開けパターンの位置合わせずれや、ＭＩＳ窓開け
エッチング、従ってＢＰＳＧ等の層間膜６のウェットエ
ッチングのばらつき等によりばらついてしまう。
【０００５】また、図４（ｂ）に示したＢｉＣＭＯＳの
エミッタｐｏｌｙ−Ｓｉをそのままエミッタ電極（Ａｌ
電極）８ａの取り出しとして用いているため電極取り出
しまでの距離が大きくなり、従って抵抗が大きくなり、
トランジスタの周波数特性を劣化させる。
エミッタｐｏｌｙ−Ｓｉをそのままエミッタ電極（Ａｌ
電極）８ａの取り出しとして用いているため電極取り出
しまでの距離が大きくなり、従って抵抗が大きくなり、
トランジスタの周波数特性を劣化させる。
【０００６】そこで、本発明は上記課題を考慮して、寄
生容量の影響が微小で、しかもばらつきが小さく、精度
の良いＭＩＳ容量を有する半導体装置の製造方法を提供
することを目的とする。
生容量の影響が微小で、しかもばらつきが小さく、精度
の良いＭＩＳ容量を有する半導体装置の製造方法を提供
することを目的とする。
【０００７】
【課題を解決するための手段】上記課題は、シリコン層
上に酸化膜を形成する工程と、酸化膜上に第１導電材料
を堆積した後、当該第１導電材料を所定の形状にパター
ンニングして第１導電膜を形成する工程と、第１導電膜
が形成されたシリコン層上の全面に第１絶縁膜を形成し
た後、該第１導電膜上の第１絶縁膜の一部に開口を形成
する工程と、開口が形成された第１絶縁膜上に第２導電
材料を堆積した後、当該第２導電材料を反応性イオンエ
ッチング処理して当該第１絶縁膜の開口上に第２導電膜
をパターン形成する工程と、第２導電膜がパターン形成
されたシリコン層上の全面にＭＩＳ容量の絶縁材として
作用する第２絶縁膜を形成した後、該第２絶縁膜上に第
３絶縁膜を形成する工程と、第１導電膜上の第３絶縁
膜、第２絶縁膜及び第１絶縁膜を選択的に順次除去して
コンタクトホールを形成する工程と、第２導電膜上方の
第３絶縁膜を除去する工程と、第２導電膜上方で第３絶
縁膜が除去されたシリコン層上の全面に第３導電材料を
堆積させた後、当該第３導電材料を所定の形状にパター
ンニングしてコンタクトホール及び第２導電膜上方に第
３導電膜を形成する工程とを有することを特徴とする半
導体装置の製造方法によって解決される。
上に酸化膜を形成する工程と、酸化膜上に第１導電材料
を堆積した後、当該第１導電材料を所定の形状にパター
ンニングして第１導電膜を形成する工程と、第１導電膜
が形成されたシリコン層上の全面に第１絶縁膜を形成し
た後、該第１導電膜上の第１絶縁膜の一部に開口を形成
する工程と、開口が形成された第１絶縁膜上に第２導電
材料を堆積した後、当該第２導電材料を反応性イオンエ
ッチング処理して当該第１絶縁膜の開口上に第２導電膜
をパターン形成する工程と、第２導電膜がパターン形成
されたシリコン層上の全面にＭＩＳ容量の絶縁材として
作用する第２絶縁膜を形成した後、該第２絶縁膜上に第
３絶縁膜を形成する工程と、第１導電膜上の第３絶縁
膜、第２絶縁膜及び第１絶縁膜を選択的に順次除去して
コンタクトホールを形成する工程と、第２導電膜上方の
第３絶縁膜を除去する工程と、第２導電膜上方で第３絶
縁膜が除去されたシリコン層上の全面に第３導電材料を
堆積させた後、当該第３導電材料を所定の形状にパター
ンニングしてコンタクトホール及び第２導電膜上方に第
３導電膜を形成する工程とを有することを特徴とする半
導体装置の製造方法によって解決される。
【０００８】
【０００９】
【作用】本発明に係る半導体装置の製造方法によれば、
図１に示すように、ＬＯＣＯＳ酸化膜等の厚い酸化膜２
２上に、第２ｐｏｌｙ−Ｓｉ膜（第２導電膜）２６、Ｓ
ｉＮ膜（第２絶縁膜）２８及びＡｌ膜（第３導電膜）３
１ｂから成るＭＩＳ容量が形成され、しかも、そのＭＩ
Ｓ容量を決定するＳｉＮ膜２８下の第２ｐｏｌｙ−Ｓｉ
膜２６の面積が反応性イオンエッチング（ＲＩＥ）処理
により自動的に決定するようになされる。 従って、寄生
容量の影響が微小で、しかも、ばらつきが少ないＭＩＳ
容量を備えた半導体装置を製造することができる。この
第２ｐｏｌｙ−Ｓｉ膜２６の面積は、ｐｏｌｙ−Ｓｉを
残す部分にマスク等を形成してＲＩＥ等によりエッチン
グ処理する高精度のパターニングによって形成すること
ができるため、ＭＩＳ容量がばらつきが少なく、精度も
良好となる。しかも、ＭＩＳ容量の誘電膜となる第２の
絶縁膜の耐圧を向上させることができる。
図１に示すように、ＬＯＣＯＳ酸化膜等の厚い酸化膜２
２上に、第２ｐｏｌｙ−Ｓｉ膜（第２導電膜）２６、Ｓ
ｉＮ膜（第２絶縁膜）２８及びＡｌ膜（第３導電膜）３
１ｂから成るＭＩＳ容量が形成され、しかも、そのＭＩ
Ｓ容量を決定するＳｉＮ膜２８下の第２ｐｏｌｙ−Ｓｉ
膜２６の面積が反応性イオンエッチング（ＲＩＥ）処理
により自動的に決定するようになされる。 従って、寄生
容量の影響が微小で、しかも、ばらつきが少ないＭＩＳ
容量を備えた半導体装置を製造することができる。この
第２ｐｏｌｙ−Ｓｉ膜２６の面積は、ｐｏｌｙ−Ｓｉを
残す部分にマスク等を形成してＲＩＥ等によりエッチン
グ処理する高精度のパターニングによって形成すること
ができるため、ＭＩＳ容量がばらつきが少なく、精度も
良好となる。しかも、ＭＩＳ容量の誘電膜となる第２の
絶縁膜の耐圧を向上させることができる。
【００１０】しかも、第２の半導体装置によれば、Ａｌ
電極３１ａは、例えば高濃度のリンをドープしたゲート
ｐｏｌｙ−Ｓｉ（第１ｐｏｌｙ−Ｓｉ膜２４）を用いる
ことができるため、電極取り出しまでの抵抗を低く抑え
ることができ、周波数特性の劣化が抑えられる。
電極３１ａは、例えば高濃度のリンをドープしたゲート
ｐｏｌｙ−Ｓｉ（第１ｐｏｌｙ−Ｓｉ膜２４）を用いる
ことができるため、電極取り出しまでの抵抗を低く抑え
ることができ、周波数特性の劣化が抑えられる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１２】図１は、本発明に係るＢｉＣＭＯＳのＭＩ
Ｓ容量の構造の一実施例を示す断面図であり、図２
（ａ）〜図３（ｂ）は図１に示したＭＩＳ容量部位の製
造工程断面図である。
Ｓ容量の構造の一実施例を示す断面図であり、図２
（ａ）〜図３（ｂ）は図１に示したＭＩＳ容量部位の製
造工程断面図である。
【００１３】図１に示すように、本実施例のＭＩＳ容量
の構造は、シリコン（Ｓｉ）エピタキシャル層２１、そ
の上に約５００ｎｍの厚さのＬＯＣＯＳ酸化膜２２、更
にその上に約４００ｎｍの厚さの第１ｐｏｌｙ−Ｓｉ膜
２４が設けられており、更に約１００ｎｍの厚さのＳｉ
Ｏ2膜２５、エミッタｐｏｌｙ−Ｓｉを兼用する第２ｐ
ｏｌｙ−Ｓｉ膜２６、ＳｉＮ膜２８、層間膜（ＢＰＳＧ
膜）３０、そしてＡｌ電極３１ａ、Ａｌ膜３１ｂが設け
られている。
の構造は、シリコン（Ｓｉ）エピタキシャル層２１、そ
の上に約５００ｎｍの厚さのＬＯＣＯＳ酸化膜２２、更
にその上に約４００ｎｍの厚さの第１ｐｏｌｙ−Ｓｉ膜
２４が設けられており、更に約１００ｎｍの厚さのＳｉ
Ｏ2膜２５、エミッタｐｏｌｙ−Ｓｉを兼用する第２ｐ
ｏｌｙ−Ｓｉ膜２６、ＳｉＮ膜２８、層間膜（ＢＰＳＧ
膜）３０、そしてＡｌ電極３１ａ、Ａｌ膜３１ｂが設け
られている。
【００１４】すなわち、本実施例では、３０ｎｍの厚さ
のＳｉＮ膜２８を挟むＡｌ膜３１ｂと第２ｐｏｌｙ−Ｓ
ｉ膜２６とでＭＩＳ容量が形成されている。このような
ＭＩＳ容量は、パターニングにより得られた第２ｐｏｌ
ｙ−Ｓｉ膜２６の面積によって決定されるが、ｐｏｌｙ
−Ｓｉのパターンは高精度に作られるため、高精度のＭ
ＩＳ容量を得ることができる。しかも、電極の取り出し
（引き出し）にゲートｐｏｌｙ−Ｓｉを兼用する第１ｐ
ｏｌｙ−Ｓｉ膜２４を用いる構造となっている。
のＳｉＮ膜２８を挟むＡｌ膜３１ｂと第２ｐｏｌｙ−Ｓ
ｉ膜２６とでＭＩＳ容量が形成されている。このような
ＭＩＳ容量は、パターニングにより得られた第２ｐｏｌ
ｙ−Ｓｉ膜２６の面積によって決定されるが、ｐｏｌｙ
−Ｓｉのパターンは高精度に作られるため、高精度のＭ
ＩＳ容量を得ることができる。しかも、電極の取り出し
（引き出し）にゲートｐｏｌｙ−Ｓｉを兼用する第１ｐ
ｏｌｙ−Ｓｉ膜２４を用いる構造となっている。
【００１５】次に、図２及び図３を用いて、本発明に係
る図１で示したＭＩＳ構造を製造するための工程を説明
する。まず、図２（ａ）に示すように、シリコンエピタ
キシャル層２１上に数百ｎｍ、例えば５００ｎｍのＬＯ
ＣＯＳ酸化膜２２を形成し、次に減圧ＣＶＤ法によって
約４００ｎｍの厚さにｐｏｌｙ−ＳｉをＬＯＣＯＳ酸化
膜２２上に堆積し、ＲＩＥを用いたエッチングによりゲ
ートｐｏｌｙ−Ｓｉを兼用する第１ｐｏｌｙ−Ｓｉ膜２
４を形成する。なお、この第１ｐｏｌｙ−Ｓｉ膜２４に
は高濃度のリン（Ｐ）がドープされている。
る図１で示したＭＩＳ構造を製造するための工程を説明
する。まず、図２（ａ）に示すように、シリコンエピタ
キシャル層２１上に数百ｎｍ、例えば５００ｎｍのＬＯ
ＣＯＳ酸化膜２２を形成し、次に減圧ＣＶＤ法によって
約４００ｎｍの厚さにｐｏｌｙ−ＳｉをＬＯＣＯＳ酸化
膜２２上に堆積し、ＲＩＥを用いたエッチングによりゲ
ートｐｏｌｙ−Ｓｉを兼用する第１ｐｏｌｙ−Ｓｉ膜２
４を形成する。なお、この第１ｐｏｌｙ−Ｓｉ膜２４に
は高濃度のリン（Ｐ）がドープされている。
【００１６】次に、図２（ｂ）に示すように、ＴＥＯＳ
（テトラエチルオルソシラン）を分解してＣＶＤ法によ
り約１００ｎｍの厚さにＳｉＯ2膜２５を堆積形成した
後、エミッタ電極形成部に開口２５ａを形成する。
（テトラエチルオルソシラン）を分解してＣＶＤ法によ
り約１００ｎｍの厚さにＳｉＯ2膜２５を堆積形成した
後、エミッタ電極形成部に開口２５ａを形成する。
【００１７】次に、図２（ｃ）に示すように、全面に減
圧ＣＶＤ法により約１００ｎｍの厚さにｐｏｌｙ−Ｓｉ
を堆積し、ＲＩＥを用いたエッチングにより開口２５ａ
を埋め込むように、エミッタｐｏｌｙ−Ｓｉを兼用した
第２ｐｏｌｙ−Ｓｉ膜２６を形成する。本実施例のＭＩ
Ｓ容量は、このＲＩＥパターニングによって得られた第
２ｐｏｌｙ−Ｓｉ膜２６の面積によってほぼ決定される
が、ＲＩＥパターニングは所定のパターンに対して高精
度のパターンを得ることができる。
圧ＣＶＤ法により約１００ｎｍの厚さにｐｏｌｙ−Ｓｉ
を堆積し、ＲＩＥを用いたエッチングにより開口２５ａ
を埋め込むように、エミッタｐｏｌｙ−Ｓｉを兼用した
第２ｐｏｌｙ−Ｓｉ膜２６を形成する。本実施例のＭＩ
Ｓ容量は、このＲＩＥパターニングによって得られた第
２ｐｏｌｙ−Ｓｉ膜２６の面積によってほぼ決定される
が、ＲＩＥパターニングは所定のパターンに対して高精
度のパターンを得ることができる。
【００１８】次に、図３（ａ）に示すように、ＭＩＳ容
量の絶縁体（insulator）として約３０ｎｍの厚さのＳ
ｉＮ膜２８を減圧ＣＶＤ法により全面に形成し、更にそ
の上に約６００ｎｍの厚さのＢＰＳＧからなる層間膜３
０をＣＶＤ法により形成する。
量の絶縁体（insulator）として約３０ｎｍの厚さのＳ
ｉＮ膜２８を減圧ＣＶＤ法により全面に形成し、更にそ
の上に約６００ｎｍの厚さのＢＰＳＧからなる層間膜３
０をＣＶＤ法により形成する。
【００１９】次に、図３（ｂ）に示すように、ＢＰＳＧ
膜３０にＲＩＥによってＡｌとのコンタクトホール３２
を形成し、ＢＰＳＧのリフロー後にウェットエッチによ
ってＭＩＳ容量形成のための窓開けを行う。なお、この
窓開けのためのエッチングではＢＰＳＧの下地がＳｉＮ
であるために、ＲＩＥは不適でウェットエッチが必須で
ある。
膜３０にＲＩＥによってＡｌとのコンタクトホール３２
を形成し、ＢＰＳＧのリフロー後にウェットエッチによ
ってＭＩＳ容量形成のための窓開けを行う。なお、この
窓開けのためのエッチングではＢＰＳＧの下地がＳｉＮ
であるために、ＲＩＥは不適でウェットエッチが必須で
ある。
【００２０】次に、図１に示したように、Ａｌをスパッ
タしパターニングすることによってＡｌ電極３１ａ、Ｍ
ＩＳ容量部のＡｌ膜３１ｂを形成して、ＢｉＣＭＯＳ構
造でのＭＩＳ容量を実現できる。
タしパターニングすることによってＡｌ電極３１ａ、Ｍ
ＩＳ容量部のＡｌ膜３１ｂを形成して、ＢｉＣＭＯＳ構
造でのＭＩＳ容量を実現できる。
【００２１】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、シリコン層上に形成された
厚い酸化膜上に第２導電膜、第２絶縁膜及び第３導電膜
から成るＭＩＳ容量が形成され、しかも、そのＭＩＳ容
量を構成する第２の導電膜の面積を反応性イオンエッチ
ング（ＲＩＥ）処理により自動的に決定するようになさ
れる。従って、寄生容量の影響が微小で、しかもばらつ
きが少ないＭＩＳ容量を製造することができる。
体装置の製造方法によれば、シリコン層上に形成された
厚い酸化膜上に第２導電膜、第２絶縁膜及び第３導電膜
から成るＭＩＳ容量が形成され、しかも、そのＭＩＳ容
量を構成する第２の導電膜の面積を反応性イオンエッチ
ング（ＲＩＥ）処理により自動的に決定するようになさ
れる。従って、寄生容量の影響が微小で、しかもばらつ
きが少ないＭＩＳ容量を製造することができる。
【００２２】更に、本発明によれば、第３の導電材料と
して高濃度のリン等の不純物をドープしたゲートｐｏｌ
ｙ−Ｓｉを用いることができるため、電極取り出しまで
の寄生抵抗を低く抑えることができ、それにより周波数
特性の劣化を抑制することができる。
して高濃度のリン等の不純物をドープしたゲートｐｏｌ
ｙ−Ｓｉを用いることができるため、電極取り出しまで
の寄生抵抗を低く抑えることができ、それにより周波数
特性の劣化を抑制することができる。
【００２３】更にまた、本発明によれば、第２の導電材
料の反応性イオンエッチング処理の際に、第２導電膜と
して残す部分にマスク等を形成する方法を採れるので、
第２の導電膜（エミッタｐｏｌｙ−Ｓｉ）と第２の絶縁
膜（絶縁層）との界面を、ＲＩＥ等によるダメージを与
えずに形成することができる。これにより、ＭＩＳ容量
の誘電体膜として使用する部分の第２の絶縁膜の耐圧を
向上させることができる。
料の反応性イオンエッチング処理の際に、第２導電膜と
して残す部分にマスク等を形成する方法を採れるので、
第２の導電膜（エミッタｐｏｌｙ−Ｓｉ）と第２の絶縁
膜（絶縁層）との界面を、ＲＩＥ等によるダメージを与
えずに形成することができる。これにより、ＭＩＳ容量
の誘電体膜として使用する部分の第２の絶縁膜の耐圧を
向上させることができる。
【図１】本発明に係る半導体装置のＭＩＳ容量の一実施
例断面図である。
例断面図である。
【図２】図１に示したＭＩＳ容量の製造工程断面図
（Ｉ）である。
（Ｉ）である。
【図３】図１に示したＭＩＳ容量の製造工程断面図（I
I）である。
I）である。
【図４】従来のＭＩＳ容量を説明するための断面図であ
る。
る。
１，２１ シリコンエピタキシャル層 ２，３，２２ ＬＯＣＯＳ酸化膜 ４ａ，４ｂ ｐｏｌｙ−Ｓｉ膜 ５，２８ ＳｉＮ膜 ６，３０ 層間膜（ＢＰＳＧ等） ９ Ｎ+層 １０ Ｎ+プラグ層 ２４ 第１ｐｏｌｙ−Ｓｉ膜 ２６ 第２ｐｏｌｉ−Ｓｉ膜 ３１ａ Ａｌ電極 ３１ｂ Ａｌ膜 ３２ コンタクトホール
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8249 H01L 27/04 H01L 27/06
Claims (1)
- 【請求項１】 シリコン層上に酸化膜を形成する工程
と、 前記酸化膜上に第１導電材料を堆積した後、当該第１導
電材料を所定の形状にパターンニングして第１導電膜を
形成する工程と、 前記第１導電膜が形成された前記シリコン層上の全面に
第１絶縁膜を形成した後、該第１導電膜上の第１絶縁膜
の一部に開口を形成する工程と、 前記開口が形成された第１絶縁膜上に第２導電材料を堆
積した後、当該第２導電材料を反応性イオンエッチング
処理して当該第１絶縁膜の開口上に第２導電膜をパター
ン形成する工程と、 前記第２導電膜がパターン形成された前記シリコン層上
の全面にＭＩＳ容量の絶縁材として作用する第２絶縁膜
を形成した後、該第２絶縁膜上に第３絶縁膜を形成する
工程と、 前記第１導電膜上の前記第３絶縁膜、第２絶縁膜及び第
１絶縁膜を選択的に順次除去してコンタクトホールを形
成する工程と、 前記第２導電膜上方の第３絶縁膜を除去する工程と、 前記第２導電膜上方で第３絶縁膜が除去された前記シリ
コン層上の全面に第３導電材料を堆積させた後、当該第
３導電材料を所定の形状にパターンニングして前記コン
タクトホール及び第２導電膜上方に第３導電膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法 。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04410593A JP3336660B2 (ja) | 1993-03-04 | 1993-03-04 | 半導体装置の製造方法 |
| KR1019940001626A KR940018967A (ko) | 1993-01-30 | 1994-01-29 | 반도체장치 및 그 제조방법 |
| US08/189,191 US5414291A (en) | 1993-01-30 | 1994-01-31 | Semiconductor device and process for fabricating the same |
| US08/323,873 US5622887A (en) | 1993-01-30 | 1994-10-17 | Process for fabricating BiCMOS devices including passive devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04410593A JP3336660B2 (ja) | 1993-03-04 | 1993-03-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260595A JPH06260595A (ja) | 1994-09-16 |
| JP3336660B2 true JP3336660B2 (ja) | 2002-10-21 |
Family
ID=12682338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04410593A Expired - Fee Related JP3336660B2 (ja) | 1993-01-30 | 1993-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3336660B2 (ja) |
-
1993
- 1993-03-04 JP JP04410593A patent/JP3336660B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06260595A (ja) | 1994-09-16 |
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