JPS59201440A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置及びその製造方法に関し詳しくは素
子間分離工程を改良した半導体装置及びその製造方法に
係る。

〔発明の技術的背景〕

周知の如く、半導体装置においては半導体基板の素子領
域を分離するための素子分離領域（フィールド絶縁膜）
を形成する工程が行なわれている。特に、最近の半導体
装置の高密度化、高集積化に伴ないフィールド領域の微
細化技術の確立等が要望されている。

ところで、従来の素子間分離法としては、一般に選択酸
化法が採用されているが、フィールド酸化膜が素子領域
に喰い込む、５わゆるバーズビーク等を生じ、微細化に
向かない欠点があった。

このようなことから、本出願人は微細化技術に適した素
子間分離法を提案した。これを、ＭＯＳ　）ラン・ゾス
タを例にして第１図（、）〜＜ｎを参照し以下に説明す
る。

（１）まず、第１図（、）に示すように高抵抗のｐ−型
シリコン基板１を１０００℃のウェット酸素雰囲気中で
熱酸化して例えば厚さ５０００Ｘの熱酸化膜２（絶縁膜
）を成長させた後、全面に７オトレジスト膜を塗布し、
写真蝕刻法にょシ素子領域を覆うレジスト・クターン３
を形成する。

（１１）次いで、レノストパターン３をマスクとシテフ
ィールド反転防止用不純物であるボロンを力ｎ迷電圧２
００　ｋｅＶ、）’　−スＪｉ　Ｉ　Ｘ　１０　”７ｃ
ｍ２の条件で熱酸化膜２を通して基板１に選択的にイオ
ン注入してｐ生型反転防止層４を形成しｆＣ後、全面に
厚さ２０００ＸのＡｔ被膜を真空蒸着する。

この時、第１図（ｂ）に示す如くレノストパターフ３上
のＡｔ被膜５１　と熱酸化膜２上のＡｔ被膜５２とに分
離される。つづいて、レノスト・やターフ３を除去して
その上のＡｔ被膜５！をリフトオフし、素子分離領域予
定部の熱酸化膜２上にＡ、を被膜５２を残存させる（第
１図（ｃ）図示）。

０１１）次いで、残存Ａｔ被膜５２をマスクとして熱酸
化膜２を反応性イオンエツチング法にょシ選択的にエツ
チングしてフィールド酸化膜（素子分離領域ン６を形成
し、更に残存Ａｔ被膜５２を除去した（第１図（ｄ）図
示）。

（Ｖ）　　次いで、熱酸化処理を施して露出した基板１
表面にダート酸化膜となる厚さ４ｏｏ１の酸化膜を成長
させ、更に全面に厚さ４０００１の燐ドーグ多結晶シリ
コン膜を堆積した後、反応性イオンエツチングにょるノ
９ターニングを行なってダート電極２を形成し、ひきつ
づき同電極７をマスクとして酸化膜をエツチングしてダ
ート酸化膜８を形成する（第１図（、）図示）。つづい
て、ダート電極７及びフィールド酸化膜６をマスクとし
て砒素拡散を行なってシリコン基板１にｎ型のソース、
ドレイン領域９，１θを形成し、更に全面にＣＶＤ−８
ｉｎ２膜Ｊ１を堆積し、コンタクトホールを開孔した後
、Ａｔ膜の蒸着、・やターニングによｐ　Ａｔ配線１２
．１３を形成してＭＯ８型半導体装置を製造する（第１
図（ｆ）図示）。

〔背景技術の問題点〕

しかしながら、上述した方法にイうっては次のような欠
点がめった。即ち、フィールド酸化膜６の形成後、熱酸
化膜１４を成長ざぜ、燐ド−プ多結晶シリコン膜１５を
堆積さセ、更（先レノスト膜１６を被覆すると、第２図
（−）に示す如く該レジスト膜１６はフィールド酸化膜
６の端部Ａに対応する多結晶シリコン膜Ｉ５の肩部で他
の部分より厚くなる。その結果、露光後のレジスト膜１
６を現像処理すると、第２図（ｂ）に示す如く、フィー
ルド酸化膜６の端部にレノスト残多１６′が生じ易くな
るため、該レジスト残シ１６’を除去する目的でオーバ
ー現像を行なわなければならず、レノストパターンの寸
法コントロールが農しくなる。また、フィールド酸化膜
６の形成後、熱酸化膜１４を成長させ、更に燐ドープ多
結晶シリコン膜１５を堆積すると、第３図（ａ）に示す
如く平坦部では多結晶シリコン膜厚（ｔｌ　）は４００
０Ｘだが、フィールド酸化膜６端部の段差部では羊の膜
厚（ｔ２　）は約９０００Ｘになる。このため、形成す
べきダート電極の微細化を目的として多結晶シリコン膜
１５を反応性イオンエツチング法でエツチングすると、
そのエツチングは表面から下方に向ってのみ進行するた
め、第３図（ｂ）に示す如く段差部に多結晶シリコンの
エツチング残り１７が牛じ。

ここで、１つの素子領域内に複数のＭＯＳ　＋−ランジ
スタを形成する場合はエツチング残りによりダート電極
間の短絡を招く。

更に、フィールド酸化膜６の形成後、ＣＶＤ　−８１０
２膜１１を堆積し、Ａｔ配線１２．１３を形成すると、
第４図に示すようにフィールド酸化膜６端部における急
峻な段差部の＠１８でＡｔ配線１２．１３が断切れを起
こし易くなる欠点がある。

〔発明の目的〕

本発明（ｄ高性能、高集積度で高信頼性の半導体装置及
びかかる半４）８体装置を簡単に製造し得る方法を提供
しようとするものである。

〔発明の概要〕

本願第１の発明は少なくとも一部の領域の不純物濃度が
１０　７ｃｍ”以上の半導体基体と、この半導体基体上
に設けられた絶縁膜からなる素子分離領域と、との素子
分離領域で分離された半導体基体上部分に設けられた単
結晶半導体装置らなる素子領域とを具備したことを特徴
、とするものである。こうした半導体装置によれば単結
晶半導体層からなる素子領域表面が素子分離領域表面と
略同レベルとなるため、この後の素子形成において該素
子分離領域の端部付近でのレジスト残シ、多結晶シリコ
ン等のエツチング残ｐ、ｈｔ配線等の段切れを防止でき
る。しかも、半導体基体として高濃度（っまシ低抵抗）
のものを用いることにより、基体電流による基体電位の
変動を抑制できる。

上記半導体基体としては、例えばｐ＋型もしくはｎ型の
半導体基板、或いはこの基板上に単結晶の半導体膜を設
けた構造のもの等を挙けることができる。

また、本願第２の発明は少なくとも一部の領域の不純物
濃度か１０”７ｃｍ３以上・の牛導体基体上に絶縁膜を
形成した後、この絶縁膜を選択的にエツチング除去して
素子分離領域を形成する工程と、全面に半導体層をエピ
タキシャル成長する工程と、素子分離領域上の多結晶半
導体層を選択、的に除去して素子分Ｓｉ＆領域で分離さ
八た半導体基体部分に準結晶半導体層からなる素子領域
を形成する工程とを具備したことを特徴とするものであ
る。こうした方法によれば、簡単な工程で微細化された
素子分離領域を形成できると共に、素子分離領域で分離
された半導体基体上部分に該領域表面と略同レベルの単
結晶半導体層からなる素子領域を形成でき、既述したレ
ノスト残シ、エツチング残り、段切れ等を防止した高信
頼性の半導体装置を製造できる。また、半導体基体とし
て高濃度のものを用いることによシ、素子分離領域下の
チャンネルストッ・ぐの形成工程を省略できる。

上記絶縁膜は素子分離領域の形成のために用いられる。

かかる絶縁膜としては、例えば熱酸化膜、　ＣＶＤ−８
ｉＯ□膜、シリコン窒化膜、アルミナ膜等を挙げること
ができる。

〔発明の実施例〕

次に、本発明をＭＯ８型半導体装置に適用した例につい
て図面を参照して説明する。

実施例Ｊ 〔１〕マず、面指数（ｉｏｏ）の不純物としてボロンを
１０”１０ｎ３以上（例えば１×１ｏ１８／ｃｒｎ３）
含んだｐ＋型シリコン基板１０１上にＣＶＤ法によ＃）
２μｍのＳ　ｉＯ２膜（絶縁膜）ｌｏ２を成長させた。

つづいて、全面にフォトレノスト膜を塗布し、写真蝕刻
法により素子分離領域予定部を覆ったレジストツヤター
ン（マスクハターン）ｌｏ３を形成した（第５図（、）
図示）。ひきつづき、レジストパターン１０３をマスク
として反応性イオンエツチングによ、！１７Ｓ１０２ｉ
ノ。２を選択エツチングして素子分離領域（フィールド
酸化膜）１０４を形成した。その後、素子分離領域１０
４上のレノスト・クターン１０３を除去した（第５図（
ｂ）図示）。

〔１１〕　次いで、素子分離領域１θ４と同厚さのｐ型
のシリコンを全面にエピタキシャル成長させた。この時
、第５図（ｃ）に示す如く素子分離領域１０４で分離さ
れた島状のｐ型シリコン基板１０１部分に単結晶シリコ
ン層１０５が、８１０２からなる素子分離領域１０４上
付近に多結晶シリコン層１０６が、夫々形成された。つ
づいて、例えば弗酸：硝酸：酢酸−１：３：３の混合液
（エッチャント）で処理した。この時、混合液は多結晶
シリコンに対して選択エツチング性を有することから、
単結晶シリコン層１０５はほとんどエツチングされず、
多結晶シリコン層１０６のみが工、７チング除去され、
素子分１Ｉｊ１ｆ領域１０４で分離された基板１０ノ上
部分に単結晶シリコン層が残存して素子領域１０７が形
成された（第５［Ｊ（ｄ）図示）。なお、このエツチン
グに際して、単結晶シリコンも少しエツチングされる場
合は、素子分離領域１０４の厚さよりも厚く単結晶シリ
コンをエピタキシャル成長すればよい。また、以下に述
べるソース・ドレイン領域等の形成に先立って素子領域
１０７に閾値制御のために、更にポロンをドービ゛ング
Ｌ、でもよい。

Ｃｉｉｌ　］　次いで、素子分離領域１０４で分離され
たｐ型巣結晶シリコンからなる素子領域１０７を熱酸化
（〜、厚さ２００Ｘの酸化膜を成長させ、更に全面に厚
さ３０００にの燐ドープ多結晶シリコン膜を堆積した後
、写真蝕刻法により形成されたレジスト・母ターンをマ
スクとして該多結晶シリコン膜を反応性イオンエツチン
グ法でエツチングしてダート電極１０８を形成した。ひ
きつづき、同電極１０８をマスクとして酸化膜を選択エ
ツチングしてダート酸化膜１０９を形成した。つづいて
、ケ゛−ト電極１θ８及び素子分離領域１０４をマスク
として砒素拡散或いは砒素のイオン注入を行なってｐ型
巣結晶シリコンからなる素子領域１０７にｎ生型のソー
ス、ドレイン領域１１０，１１１を形成し、更に全面に
ＣＶＤ−８ｉｎ２膜１１２を堆積し、コンタクトホール
を開孔した後、Ａｔ膜の蒸着、パターニングによシダー
ト取出しＡｔ配線（図示せず）、ソース、ドレイン取出
しＡｔ配線１１３，１１４を形成してｎチャンネルＭＯ
Ｓ型半導体装置を製造した。

しかして、本発明のＭＯＳ型半導体装置は、素子分離領
域１０４で分離されたシリコン基板１０１部分に該領域
１０４表面と略同レベルのｐ型巣結晶シリコンからなる
素子領域ノ０７を設けた構造になっている。つまシ、前
述した第１図（、）〜（ｆ）に示す方法のように素子分
離領域と素子領域となるシリコン基板との間の段差が生
じることなく、素子領域１０７を素子分離領域１０４に
対して平坦化できる。このため、前記［ｉｉｉ：］工程
において酸化膜成長、燐ドープ多結晶シリコン膜の堆積
後、レノスト膜塗布、写真蝕刻に際して、素子分離領域
１０４の端部でレノスト残９が生じるのを回避でき、こ
れ（でよって寸法精度の良好なレジスト・（ターフが形
成可能となシ、ひいては高精度のケ゛−ト電極１０８を
形成できる。

また、同（ｉｉｉ　）工程において、燐ドーグ多結晶シ
リコン膜を堆積し、これをレノストパターンをマスクと
して反応性イオンエツチング法によシ選択エツチングす
る場合、素子分離領域１０４とｐ型巣結晶シリコンから
なる素子領域１０７とが同一レベルで平坦化されている
ため、素子分離領域１０４端部周辺の素子領域１０７に
多結晶シリコンのエツチング残シが生じるのを防止でき
る。その結果、デート電極１０８とソース、ドレイン領
域１１θ、１１ノとの間の短絡のない高信頼性のＭＯＳ
型半導体装置を得ることができる。しかも、同Ｃ１１ｉ
　）工程においてソース、ドレイン取出しＡｔ配線１１
３，１１４を形成する際、素子分離領域ノθ４の端部で
Ａｔ配線１１３，１１４が段切れするのを防止できる。

更に、本発明のＭＯＳ型半導体装置は高濃度のボロン（
１０”７ｃｍ３）を含むｐ＋型シリコン基板１０１を用
いているため、基板１０１の低抵抗化によって基板電流
による基板電位の変動を抑制でき、ひいては閾値の変動
を抑制して高性能化を図るととができる。

一方、本発明方法によれば素子分Ｐｌ「領域の形成工程
において、選択酸化法のようなバーズビークの発生はな
いため、素子分離領域１０４の微細化、ひいては素子領
域１０７の寸法縮小を抑制でき、高集積度のＭＯＳ型半
導体装置を製造できる。また、高濃度のボロン（ｌ　Ｑ
　１８／ｃｍ３）を含むρ１型シリコン基板１０１を用
いるとと（乞より、素子分離領域１０４下にチャンネル
スト、・七を自動的に形成でき、チャンネルストツ・平
のＪｆ６成工程を省略できる。

実施例２ 〔１′３まず、面指数（１００）の不純物としてボロン
を１０１７／ｃｒｎ３以上（たとえは１．　Ｘ　ｘ０１
８／Ｃｎ、３　）　’８んたｐ＋型シリコン基板２０１
上にＣＶＤ法によシたとえば２μｍの５ＩＯ２膜（絶縁
膜）２０２を堆積さセタ。ツツいて、全面にフ、　トｖ
Ｊス）］ｋＧｔ！布し、写真蝕刻法により素子領域予定
音ｂ１夏つｆＬ／’）ス）パターン（スペーサ）２０３
をブ杉！戊した（第６図（、）図示）。

〔１１〕　　次いで、全面に厚さ２０００　”ｊ、のＡ
Ａ被ｊ換を真空蒸着した。この時、第６図（ｂ）に示す
女口〈レノスト／ぐター／２０３と５ＩＯ２膜２０２と
の段差により同パターン２０３上のＡｔ被膜２０４１と
、５ＩＯ２膜２０２上のＡｔ被膜２０４２とが不連続化
して分離された。つづいて、レジストノやターン２０３
を除去してその上のＡｔ被膜２θ４Ｉをリフトオンし、
素子分離領域予定部の５１０２膜２θ２上にＡｔ被膜２
０４２を残存させた（第６図（Ｃ）図示）。

ひきつづき、残存Ａｔ被膜２０４２ｆ：マスクとして反
応性イオンエツチングによ、６５ｈｏ２膜２０２を選択
エツチングして素子分離領域（フィールド酸化膜）２０
５を形成した。その後、素子分画１領域２０５上の残存
Ａｔ被膜２θ４ｚを除去した（第６図（ｄ）図示）。

Ｃｉｒ＊　）　次いで、素子分離領域２０５と同厚さの
ｐ型のシリコンをエピタキシャル成長させて素子分離領
域２０５で分離された島状のｐ生型シリコン基板２０１
部分に単結晶シリコン層を、素子分離領域２０５上付近
に多結晶シリコン層を。

夫々形成した。つづいて、弗酸：硝酸：酢酸−１：３：
３の混合液で処理して多結晶シリコン層のみをエツチン
グ除去し、素子分離領域２０５で分離された基板２０１
上部分に単結晶シリコン層を残存させて素子領域２０６
を形成した（第６図（、）図示）。なお、以下に述べる
ソース、ドレイン領域等の形成に先立って、単結晶７１
ノコンの素子領域２０６に閾値制御のために更にボロン
をドーピングしてもよい。

〔１■〕　　次いで、実施例１と同様な方法により、ダ
ート電極、ダート酸化膜、ソース、トンイン領域等を形
成してｎチャンネ／Ｌ−ＭＯ５型半導体装１１り（図示
せず）を製造した。

本実施例２によれば、実施例１と同様な効果を有する他
に、レノスト寸法と同寸法の微細イヒされた素子分離領
域を形成できる。

実施例３ （０まず、１０１７／ｃｒｎ３以上のホ゛ロン（９りえ
ば１０１９／ｃｒｎ３）を含むｐ＋型シリコン基板３０
１上に例えば厚さ３μｍで１０　”／α３未満のホロン
（秒１４えばＩＱ１５／ｃｍ３）を含むｐ型巣結晶シリ
コン膜３０２をエピタキシャル成長させた（第７図（ａ
）図７Ｊｅ　）　ａ（１１）次いで、実施例１と同様な
方法によりｐ型巣結晶シリコン層上に素子分離領域３０
３を形成し、エピタキシャル成長、多結晶７１ノコン層
の選択エツチングにより素子分離領域３θ３で分離され
た島状のｐ型巣結晶シリコン膜上部分にｐ型巣結晶シリ
コン層からなる素子領域３θ４を形成した（第７図（ｂ
）図示）。以下、実施例１と同様な方法によシｎチャン
ネルＭＯ８型半導体装置（図示せず）を製造した。

しかして、本実施例３によればｐ＋型シリコン基板３θ
１上にｐ型巣結晶シリコン膜３０２を成長させた半晦体
基体を用いてるため、エピタキシャル成長後の熱処理工
程時において基板３０ノ中のボロンが拡散して素子領域
３０４としての単結晶シリコン層か高濃度化するのを前
記ｐ型巣結晶シリコン膜３０２によシ防止できる。なお
、ｐ＋型単結晶シリコン基板３０ノ上のシリコン膜は前
記熱処理工程において第７図（ｂ）に示す如ぐｐ＋型単
結晶シリコン膜３０２′に変換される。但し、該シリコ
ン膜全体がｐ＋型に変換されない場合には、後熱処理に
よシル＋型シリコン基板３０１から更にボロンを拡散す
ればよい。

このようにすることによって、素子分離領域３０３下に
チャンネルストッパを自動的に形成できると共に、素子
領域３０４のボロン濃度の制御も容易となる。

実施例４ （１）　　まず、ボロンを１０１８／／ｃｔｎ３含むｐ
＋型シリコン基板４０１上に実施例１と同様な方法によ
りＳ　１０２からなる素子分離領域４０２を形成した後
、該素子分離領域４ｏｊをマスクとして露出した島状の
基板４０１の表面部分をエツチングして溝部４０３を形
成した（第８図（、）図示）。

（ｉｉ）　　次いで、実施例１と同様、エピタキシャル
成長、多結晶シリコン層の選択エツチングによ多素子分
離領域４θ２で分離された１型シリコン基板４０ノの溝
部４０３にｐ型巣結晶／リコン層からなる素子領域４０
４を形成した（第８図（ｂ）図示）。以下、実施例１と
同様な方法によりｎチャンネルＭＯ８型半導体装６．（
図示せず）を製造した。

しかして、本実施例４によれは、エピタキシャル成長し
うる基板４０１の領域に浴部４０３を形成することによ
って、エピタキシャル成長、多結晶シリコン層の選択エ
ツチング後に熱処理を施してｐ”ｊｊ１７リシン基板４
０ノからのボロン拡散を行なった場合、ｐ型巣結晶シリ
コン層（素子領域）４０４の下部及び側面のみにｐ十型
領域４０４Ｉ、つｔ、！ｌｌｌ素子分離領域４０２の反
転防止領域を形成でき、ｐ型巣結晶シリコン層の上部に
素子が作られるｐ型領域４０４２を形成できる。

実施例５ ます、ｐ４−型シリコン基板５０１にＳ　１０２膜をＣ
ＶＤ法により堆島した後、この８１０２膜の素子分離領
域予定部にレノスト・ぐターンを形成し、これをマスク
として５ｉ０２膜をチーＡ’状にエツチングして側面が
ｉ゛−パ状をなす素子分離領域５０２を形成した。次い
で、素子分離領域５０２で分離された島状の基板上部分
にエピタキシャル成長、多結晶シリコン層の選択エツチ
ングによｐｐ型単結晶シリコン層からなる素子領域５０
３を形成した（第９図図示）。

しかして、本実施例５によれば、素子分離領域５０２の
上部の幅ｒｔ＞が狭く細組・ぐターンが可能となり、し
かも素子分離領域５０２下部の幅（Ｌ）が広くフィール
ド寄生ＭＯ８トランジスタのショートチャンネル効果を
防止できる。

実施例６ ます、ｐ中型シリコン基板６０ノ上にＳ　ｒ　０２から
なる素子分離領域６０２を形成した後、全面に多結晶シ
リコン膜６θ３をＣＶＤ法によシ堆積した（第１０図（
−）図示）。次いで、多結晶シリコン膜６０３を反応性
イオンエツチング（ＲＩＥ）によシその膜厚程度除去（
７て素子分ｘｌ＋領域６０２側面に多結晶シリコンを残
存させて同側［１′ｉ′ｌに多結晶シリコンパターン６
θ４を形成した（第１０図（ｂ）図示）。

しかして、本実施例６によれは予め素子分離領域６０２
の側面に多結晶シリコンパターン６０４が形成されてい
るため、素子分離領域６０２で分離された島状の基板６
０１上部分にｐ型巣結晶シリコン層（素子領域）をエピ
タキシャル成長させる際、該ｐ型巣結晶シリコン層を素
子分離領域６０２側面に対して密着性よく形成できる。

また、ｐ型巣結晶シリコン層（素子領域）形成後に熱処
理を施した場合、素子分離領域６０２側面の多結晶シリ
コン・母ターンは単結晶シリコンに比べて不純物の拡散
が速いためｐ十型シリコン基板６０１中のボロンを多結
晶シＩＪ　コア　ｔ４ターン６０４のみに拡散でき、こ
れを反転防止層として利用できる。

なお、上記実施例１〜６において、ボロンをドーグした
５ＩＯ２からなる素子分離領域を形成した後、エピタキ
シャル成長、多結晶シリコン層の選択エツチングによＩ
）ｐ型巣結晶シリコン層を形成し、ひきつづき熱処理を
施すことにより、該素子分離領域中の□ボロンをこの側
面と接する単結晶シリコン層に拡散させて、ｐ＋型の反
転防止層を形成してもよい。この場合、ボロンドーグ５
１０２からなる素子分離領域を形成する方法としテハ、
ボロンドープ５ｌｏ２膜をパターニンクスル方法、ノン
ドーグ５ｉ０２からなる素子分離領域の側面のみにボロ
ンをイオン注入する方法が挙げられる。特に、後者の方
法において、素子分離領域の形状が第９図に示す如く軸
面がチー・（状をなす場合にはイオン注入を斜めに入射
させる必要なく、垂直に入射させればよいため、工程が
簡単になる。また、ｐ生型シリコン基板上に素子分離領
域を形成後、単結晶シリコン層及び多結晶シリコン層を
薄く途中まで成長させた段階で該単結晶シリコン層にボ
ロンのイオン注入を行なえは、直接的に素子分離領域側
面の単結晶シリコン層にボロンを添加することができる
。

上記実施例では素子領域となるｐ型巣結晶シリコン層を
素子分離領域と同厚さとなるようにエピタキシャル成長
させたが、これに限定されない。例えば第１１図に示す
如く素子分離領域７θ２の厚さよシ厚くｐ型巣結晶シリ
コン層をエピタキシャル成長させ、多結晶シリコン層を
選択エツチングして素子領域７０３を形成してもよく、
或いは第１２図に示す如く素子分前領域８０２の厚さよ
勺も薄く単結晶シリコン層をエピタキシャル成長させ、
多結晶シリコン層を選択エツチングして素子領域８０３
を形成してもよい。

上記実施例においてｐ＋型シリコン基板の代りにサファ
イアなどの単結晶絶縁基板を用いてもよい。

本発明は上記実施例の如くｎチャンネルＭＯ８型半導体
装置の製造のみに限らず、ｐチャンネル、相補型のＭＯ
８半導体装置、ＭＮＯＳ　、　ＭＡＯ８、ＭＥＳ型半導
体装痕、或いはＥＣＬ、ＩＬ等の製造にも同様に適用で
きる。

〔発明の効果〕

以上詳述した如く、本発明によれば高濃度の半導体基体
（半導体基板）上に素子分離領域を設け、かつ該領域で
分離された半導体基板上に素子分離領域表面と略同レベ
ルの単結晶半導体層からなる素子領域を設けることによ
って、素子分離領域の端部周辺でのレジスト残り、ダー
ト電極材料等のエツチング残シやＡｔ配線の段切れを防
止でき、更に基板を高濃度化することによシ基板眠流に
よる基板電位の変動を抑制し、ひいては高性能、商集積
度で高信頼性の半導体装置を提供できる。また、本発明
方法によれは↑−（１単な工程で微細な素子分離領域を
形成でき、しかも基板の高濃度化によシ累子分＃ｊ領域
下に自動的にチャンネルストッパが形成されてチャンネ
ルストッ・ぐの形成工程を省略でき、ひいては前述した
特性の半導体装置を量産的に製造できる。

【図面の簡単な説明】

第１図（、）〜（ｆ）は本出願人が既に提案した方法に
よるＭＯ８型半導体装置の製造工程を示す断面図、第２
図（ａ）　、　（ｂ）　ｉｊ：前記方法しく−よる欠点
の１つであるレジスト残シが生じることを説明した断面
図、第３図（ａ）　、　（ｂ）　ｕ前記方法の他の欠点
である多結晶シリコンのエツチング残シが生じることを
説明した断面図、第４図は８＋＋記方法の更に他の欠点
であるＡｔ配線の断切れを説明した断面図、第５図（−
）〜（、）は本発明の実施例１におけるｎチャンネルＭ
Ｏ８型半導体装置の製造工程を示す断面図、第６図（ａ
）〜（、）は本発明の実施例２におけるｎチャンネルＭ
Ｏ８型半導体装置の製造工程の１部を示す断面図、第７
図（ａ）　、　（ｂ）は本発明の実施例３における同半
導体装置の製造工程の１部を示す断面図、第８図（ａ）
　、　（ｂ）は本発明の実施例４における同半導体装置
の製造工程の１部を示す断面図、第９図は本発明の実施
例５によりテーパ状の側面を有する素子分離領域で分離
された基板上部分に素子領域を形成した状態を示す断面
図、第１０図（ａ）　、　（ｂ）は本発明の実施例６に
おける同半導体装置の製造工程の１部を示す断面図、第
１１図及び第１２図は夫々本発明の他の実施例における
素子分離領域で分離された基板上部分に素子領域を形成
した状態を示す断面図である。 １０１．２０１，３０１．４０１．５０１．６０１　。 ７０１．８０１・・・ｐ＋型シリコン基板、１０２，２
０２・・・ｓｔｏ膜、１０４，２０５，３０３．４’０
３，５０２゜６０２．７０２．８０２・・・素子分離領
域（フィールド領域）、１０６・・・多結晶シリコン層
、１０７゜２０６．３０４，４０４，５０３，７０３，
８０３・・・素子領域（ｐ型巣結晶シ１）コン層）、１
０８・・・ダート電極、１１０・・・ｎ＋型ンース領域
、１１１・・・ｎＩ型ドレイン領域、１１３．１１４・
・・Ａｔ西己線、６０４・・・多結晶シリコン・母ター
ン。 出願人代理人　　弁理士　鈴　江　武　彦第３図 第３図 第　５　図 第　５　図 第７回

Claims (1)

1. 【特許請求の範囲】 （１）少なくとも一部の領域の不純物濃度が１０１７／
   ｃｒｎ３以上の半導体基体と、この半導体基体上に設け
   られた絶縁材からなる素子分離領域と、この素子分離領
   域で分離された半導体基体上部分に設けられた単結晶半
   導体層からなる素子領域とを具備したことを特徴とする
   半導体装置。 （２）半導体基体が１０　／ｃｍ３以上の不純物濃度を
   有する半導体基板であることを特徴とする特許請求の範
   囲第１項記載の半導体装置。 （３）素子分離領域が８１０２からなることを特徴とす
   る特許請求の範囲第１項記載の半導体装置。 （４）少なくとも一部の領域の不純物濃度が１０１７／
   ｃｒｎ３以上の半導体基体上に絶縁膜を形成した後、こ
   の絶縁膜を選択的にエツチング除去して素子分離領域を
   形成する工程と、全面に半導体層をエピタキシャル成長
   する工程と、素子分離領域上の多結晶半導体層を選択的
   に除去して素子分離領域で分離された半導体基体部分に
   単結晶半導体層からなる素子領域を形成する工程とを具
   備したことを特徴とする半導体装置の製造方法。 （５）少なくとも一部の領域の不純物濃度が１０１７／
   ｃｒｎ３以上の半導体基体上に絶縁膜を形成した後、こ
   の絶縁膜上の素子領域予定部を覆うスペーサを形成する
   工程と、とのス被−サを含む絶縁膜上に被膜を堆積した
   後、該ス４−サを除去してその上の被膜部分をリフトオ
   ンして前記絶縁膜の素子分離領域予定部に被膜を残存さ
   せる工程と、この残存被膜をマスクとして前記絶縁膜を
   選択的にエツチング除去して素子分離領域を形成する工
   程と、残存被膜を除去した後、全面に半導体層をエピタ
   キシャル成長する工程と、前記素子分離領域上の多結晶
   半導体層を選択的に除去して素子分離領域で分離された
   半導体基体上部分に単結晶半導体層からなる素子領域を
   形成する工程とを具備したことを特徴とする特許請求の
   範囲第４項記載の半導体装置の製造方法。 （６）半導体基体が１０１７／６ｎ３以上の不純物濃度
   を有する半導体基板であることを特徴とする特許請求の
   範囲第４項記載の半導体装置の製造方法０ （７）半導体基体は不純物濃度が１０”／ｌｘ３以上の
   半導体基板と、この基板上に形成された不純物濃度が１
   ０１７１０ｎ３未満の単結晶半導体膜とからなるもので
   あることを特徴とする特許請求の範囲第４項記載の半導
   体装置の製造方法。 （８）絶縁膜を選択的にエツチング除去して素子分離領
   域を形成した後、露出した半導体基体表面を更にエツチ
   ングして溝部を形成することを特徴とする特許請求の範
   囲第４項記載の半導体装置の製造方法。 （９）絶縁膜を選択的にエツチング除去して素子分離領
   域を形成する工程において、絶縁膜をテーパ状にエツチ
   ング除去してテーパ状の側面を有する素子分離領域を形
   成することを特徴とする特許請求の範囲第４項記載の半
   導体装置の製造方法。 α０　素子分離領域の側面に半導体基体中の不純物と同
   導電型の不純物をドーピングすることを特徴とする特許
   請求の範囲第４項記載の半導体装置の製造方法。 ０ｖ　　不純物のドーピングをイオン注入により行なう
   ことを特徴とする特許請求の範囲第１０項記載の半導体
   装置の製造方法。 （６）絶縁膜として半導体基体中の不純物と同導電型の
   不純物を含むものを用いることを特徴とする特許請求の
   範囲第４項記載の半導体装置の製造方法。 ◇１　絶縁膜として５１０２膜を用いることを特徴とす
   る特許請求の範囲第４項記載の半導体装置の製造方法。 ０→　素子分離領域の側面に多結晶シリコンパターンを
   選択的に形成することを特徴とする特許請求の範囲第４
   項記載の半導体装置の製造方法。 （至）素子分離領域の側面に多結晶シリコンノやターン
   を形成する工程を、素子分離領域を含む全面に多結晶シ
   リコン膜を堆積した後、該多結晶シリコン膜を異方性エ
   ツチング法にょシ全面エツチングして素子分離領域側面
   に多結晶シリコン膜を残存させることによって行なうこ
   とを特徴とする特許請求の範囲第１４項記載の半導体装
   置の製造方法。 ０Ｑ　　単結晶半導体層には半導体基体中の不純物と同
   ４電型の不純物を含むことを特徴とする特許ｆｉ？求の
   範囲第４項記載の半導体装置の製造方法。 ０７）単結晶半導体層には半導体基体中の不純物に対し
   逆導電型の不純物を含むことを特徴とする特許請求の範
   囲第４項記載の半導体装置の製造方法。