JPS59195841A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59195841A JPS59195841A JP7042783A JP7042783A JPS59195841A JP S59195841 A JPS59195841 A JP S59195841A JP 7042783 A JP7042783 A JP 7042783A JP 7042783 A JP7042783 A JP 7042783A JP S59195841 A JPS59195841 A JP S59195841A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、詳しくは素子間
分離工程を改良した半導体装置の製造方法に係る。
分離工程を改良した半導体装置の製造方法に係る。
周知の如く、半導体装置においては半導体基板の素子領
域を分離するだめの素子分離領域（フィールド絶縁膜）
を形成する工程が行なわれている。特に、最近の半導体
装置の高密度化、高集積化に伴ないフィールド領域の微
細化技術の確立等が要望されている。
域を分離するだめの素子分離領域（フィールド絶縁膜）
を形成する工程が行なわれている。特に、最近の半導体
装置の高密度化、高集積化に伴ないフィールド領域の微
細化技術の確立等が要望されている。
ところで、従来の素子間分離法としては、一般に選択酸
化法が採用されているが、フィールド酸化膜が素子領域
に喰い込む、いわゆるバーズビーク等を生じ、微細化に
向かない欠点があった。
化法が採用されているが、フィールド酸化膜が素子領域
に喰い込む、いわゆるバーズビーク等を生じ、微細化に
向かない欠点があった。
このようなことから、本出願人は微細化技術に適した素
子間分離法を提案した。これを、ＭＯＳトランジスタを
例にして第１図（ａ）〜（ｆ）を参照し以下に説明する
。
子間分離法を提案した。これを、ＭＯＳトランジスタを
例にして第１図（ａ）〜（ｆ）を参照し以下に説明する
。
（１） まず、第１図（ａ＞に示すように高抵抗のｐ
−型シリコン基板１を１０００℃のウェット酸素雰囲気
中で熱酸化して例えば厚さ５０００Ｘの熱酸化膜２（絶
縁膜）を成長させた後、全面に７オトレソスト膜を塗布
し、写真蝕刻法にょ多素子領域を狡うレジスト・ぐター
ン３を形成する。
−型シリコン基板１を１０００℃のウェット酸素雰囲気
中で熱酸化して例えば厚さ５０００Ｘの熱酸化膜２（絶
縁膜）を成長させた後、全面に７オトレソスト膜を塗布
し、写真蝕刻法にょ多素子領域を狡うレジスト・ぐター
ン３を形成する。
（１１）次いで、レジストパターン３をマスクとしてフ
ィールド反転防止用不純物であるボロンを加速電圧２０
０ ｋｅｙ、 ドーズ量ｌＸ１０１シー２の条件で熱
酸化膜２を通して基板１に遇択的にイオン注入してｐ生
型反転防止層４を形成した後、全面に厚さ２０００Ｘの
Ａｔ被膜を真空蒸着する。この時、第１図（ｂ）に示す
如くレジストパターン３上のＡｔ被膜５１と熱酸化膜２
上のＡＡ被膜５２とに分離される。つづいて、レジスト
パターン３を除去してその上のｈｔ ４Ｊ１膜５１をリ
フトオフし、素子分離領域予定部の熱酸化膜２上にＡＡ
被膜５２を残存させる（第１図（ｃ）図示）。
ィールド反転防止用不純物であるボロンを加速電圧２０
０ ｋｅｙ、 ドーズ量ｌＸ１０１シー２の条件で熱
酸化膜２を通して基板１に遇択的にイオン注入してｐ生
型反転防止層４を形成した後、全面に厚さ２０００Ｘの
Ａｔ被膜を真空蒸着する。この時、第１図（ｂ）に示す
如くレジストパターン３上のＡｔ被膜５１と熱酸化膜２
上のＡＡ被膜５２とに分離される。つづいて、レジスト
パターン３を除去してその上のｈｔ ４Ｊ１膜５１をリ
フトオフし、素子分離領域予定部の熱酸化膜２上にＡＡ
被膜５２を残存させる（第１図（ｃ）図示）。
（ｉｉｉ） 次いで、残存Ａｔ被ｇｉ５２をマスクと
して熱酸化に２を反応性イオンエツチング法にょシ選択
的にエツチングしてフィールド酸化膜（素子分離領域６
を形成し、更に残存Ａｔ被膜５２を除去した（第１図（
ｄ）図示）。
して熱酸化に２を反応性イオンエツチング法にょシ選択
的にエツチングしてフィールド酸化膜（素子分離領域６
を形成し、更に残存Ａｔ被膜５２を除去した（第１図（
ｄ）図示）。
４Ｖ） 次いで、熱酸化処理を施して露出した基板１
表面にｒ−ト酸化膜となる厚さ４００Ｘの酸化膜を成長
させ、更に全面に厚さ４０００Ｘの燐ドーグ多結晶シリ
コン膜を堆積した後、反応性イオンエツチングによる・
ぞターニングを行なってゲート電極７を形成し、ひきつ
づき同電極７をマスクとして酸化膜をエツチングしてダ
ート酸化膜８を形成する（第１図（ｅ）図示）。つづい
て、ケ゛−ト電極７及びフィールド酸化膜６をマスクと
して砒素拡散を行なってシリコン基板１にｎ＋型のノー
、ス、ドレイン填域ｑ、１ｏを形成し、更に全面にＣＶ
Ｄ −Ｓ １．０２ 膜１１を堆積し、コンタクトホー
ルを開孔した後、Ａｔ膜の蒸着、・にターニングによｆ
ｉ Ａ７配＋ｖｊ！１２ 、１３を形成してＭｏ５ｑ半
導体装置を製造する（第１図（ｆ）図示）。
表面にｒ−ト酸化膜となる厚さ４００Ｘの酸化膜を成長
させ、更に全面に厚さ４０００Ｘの燐ドーグ多結晶シリ
コン膜を堆積した後、反応性イオンエツチングによる・
ぞターニングを行なってゲート電極７を形成し、ひきつ
づき同電極７をマスクとして酸化膜をエツチングしてダ
ート酸化膜８を形成する（第１図（ｅ）図示）。つづい
て、ケ゛−ト電極７及びフィールド酸化膜６をマスクと
して砒素拡散を行なってシリコン基板１にｎ＋型のノー
、ス、ドレイン填域ｑ、１ｏを形成し、更に全面にＣＶ
Ｄ −Ｓ １．０２ 膜１１を堆積し、コンタクトホー
ルを開孔した後、Ａｔ膜の蒸着、・にターニングによｆ
ｉ Ａ７配＋ｖｊ！１２ 、１３を形成してＭｏ５ｑ半
導体装置を製造する（第１図（ｆ）図示）。
しかしながら、上述した方法にあっては次のような欠点
があった。即ち、フィールド酸化膜６の形成後、熱酸化
膜１４を成長させ、燐ドープ多結晶シリコン膜１５を堆
積させ、更にレジスト膜１６を被覆すると、第２図（、
）に示す如く該レノスト）腐１６はフィールド酸化膜６
の端部Ａに対応する多結晶シリコン膜１５の肩部で他の
部分よシ厚くなる。その結果、露光後のレゾスト膜１６
を現像処理すると、第２図（ｂ）に示す如く、フィール
ド酸化膜６の端部にレノスト残υ１６′が生じ易くなる
ため、該レジスト残少１６′を除去する目的でオー・々
−現像を行なわなければならず、レジスト膜やターンの
寸法コントロールが難しくなる。また、フィールド酸化
膜６の形成後、熱酸化膜１４を成長させ、更に燐ドーグ
多結晶シリコン膜１５を堆積すると、第３図（ａ）に示
す如く平担部では多結晶シリコン膜厚（ｔ！ ）は４０
００Ｘだが、フィールド酸化膜６端部の段差部ではその
膜厚（ｔ２）は約９０００Ｘになる。このため、形成す
べきダート電極の微細化を目的として多結晶シリコン膜
１５を反応性イオンエツチング法でエツチングすると、
そのエツチングは表面から下方に向ってのみ進行するた
め、第３図（ｂ）に示す如く段差部に多結晶シリコンの
エツチング残少１７が生じ、ここで、１つの素子領域内
に複数のＭＯＳ ）ランジスタを形成する場合はエツチ
ング残少によシケ゛−ト電極間の短絡を招く。
があった。即ち、フィールド酸化膜６の形成後、熱酸化
膜１４を成長させ、燐ドープ多結晶シリコン膜１５を堆
積させ、更にレジスト膜１６を被覆すると、第２図（、
）に示す如く該レノスト）腐１６はフィールド酸化膜６
の端部Ａに対応する多結晶シリコン膜１５の肩部で他の
部分よシ厚くなる。その結果、露光後のレゾスト膜１６
を現像処理すると、第２図（ｂ）に示す如く、フィール
ド酸化膜６の端部にレノスト残υ１６′が生じ易くなる
ため、該レジスト残少１６′を除去する目的でオー・々
−現像を行なわなければならず、レジスト膜やターンの
寸法コントロールが難しくなる。また、フィールド酸化
膜６の形成後、熱酸化膜１４を成長させ、更に燐ドーグ
多結晶シリコン膜１５を堆積すると、第３図（ａ）に示
す如く平担部では多結晶シリコン膜厚（ｔ！ ）は４０
００Ｘだが、フィールド酸化膜６端部の段差部ではその
膜厚（ｔ２）は約９０００Ｘになる。このため、形成す
べきダート電極の微細化を目的として多結晶シリコン膜
１５を反応性イオンエツチング法でエツチングすると、
そのエツチングは表面から下方に向ってのみ進行するた
め、第３図（ｂ）に示す如く段差部に多結晶シリコンの
エツチング残少１７が生じ、ここで、１つの素子領域内
に複数のＭＯＳ ）ランジスタを形成する場合はエツチ
ング残少によシケ゛−ト電極間の短絡を招く。
更に、フィールド酸化膜６の形成後、ＣＶＤ−８ｉＯ２
膜１１を堆積し、Ａｔ配置！１Ｉｉｌ １２ 、１３
を形成すると、第４図に示すようにフィールド酸化膜
６端部における急峻な段差部の肩１８でＡ７配線１２．
１３が断切れを起こし易くなる欠点がある。
膜１１を堆積し、Ａｔ配置！１Ｉｉｌ １２ 、１３
を形成すると、第４図に示すようにフィールド酸化膜
６端部における急峻な段差部の肩１８でＡ７配線１２．
１３が断切れを起こし易くなる欠点がある。
本発明は高性能、高集積度で高信頼性の半導体装置を製
造し得る方法を提供しようとするものである。
造し得る方法を提供しようとするものである。
本発明は少なくとも一部の領域の不純物濃度が１０”７
ｃｍ３以上の半導体基体上に絶縁膜を形成した後、この
絶縁膜を選択的にエツチング除去して素子分離領域を形
成する工程と、この素子分離領域で分離された半導体基
体上部分に単結晶半導体層を選択エピタキシャル成長に
より堆積して素子領域を形成する工作とを具備したこと
を特徴とするものである。こうした方法によれば、簡単
な工程で微細化された素子分離領域を形成できると共に
、同素子分離領域表面と略同レベルの単結晶半導体層か
らなる素子領域を形成することにより該素子分離領域の
端部付近でのレノスト残り、多結晶シリコン膜等のエツ
チング残少、ＡＡ配線等の断切れを防止でき、７５）つ
半導体基体として高濃度（つまシ低抵抗）のものを用い
ることにより素子分離領域下のチャンネルストッパの形
成工程を省略でき、更にイ氏抵抗化によυ基体電流によ
る基体電位の変動を抑制して既述の如く優れた性態を有
する半導体装置を製造できる。
ｃｍ３以上の半導体基体上に絶縁膜を形成した後、この
絶縁膜を選択的にエツチング除去して素子分離領域を形
成する工程と、この素子分離領域で分離された半導体基
体上部分に単結晶半導体層を選択エピタキシャル成長に
より堆積して素子領域を形成する工作とを具備したこと
を特徴とするものである。こうした方法によれば、簡単
な工程で微細化された素子分離領域を形成できると共に
、同素子分離領域表面と略同レベルの単結晶半導体層か
らなる素子領域を形成することにより該素子分離領域の
端部付近でのレノスト残り、多結晶シリコン膜等のエツ
チング残少、ＡＡ配線等の断切れを防止でき、７５）つ
半導体基体として高濃度（つまシ低抵抗）のものを用い
ることにより素子分離領域下のチャンネルストッパの形
成工程を省略でき、更にイ氏抵抗化によυ基体電流によ
る基体電位の変動を抑制して既述の如く優れた性態を有
する半導体装置を製造できる。
上記半導体基体としては、例えばｐ＋型もしくはｎ＋ｌ
Ｊ１の半導体基板、或いはこの基板上に単結晶の半導体
膜を設けた構造のもの等を挙げることができる。
Ｊ１の半導体基板、或いはこの基板上に単結晶の半導体
膜を設けた構造のもの等を挙げることができる。
上記絶縁膜は素子分離領域の形成のために用いられる。
かかる絶縁膜としては、例えば熱酸化膜、ＣＶＤ−８ｉ
Ｏ□膜、シリコン窒化膜、アルミナ膜等を挙げることが
できる。
Ｏ□膜、シリコン窒化膜、アルミナ膜等を挙げることが
できる。
次に、本発明をＭＯ８型半導体装置の製造に適用した例
について図面を参照して説明する。
について図面を参照して説明する。
実施例１
〔１〕まず、面指数（１’００ ）の不純物としてがロ
ンを１０ ”７／ｃｒｎ’以上（例えば１×１０１シ’
ｃｙｎ６）含んだｐ十型シリコン基板１０１上にＣ’Ｊ
Ｄ法により２μｍの５ＩＯ２膜（絶縁膜）１０２を成長
源せた。
ンを１０ ”７／ｃｒｎ’以上（例えば１×１０１シ’
ｃｙｎ６）含んだｐ十型シリコン基板１０１上にＣ’Ｊ
Ｄ法により２μｍの５ＩＯ２膜（絶縁膜）１０２を成長
源せた。
つづいて、全匍にフォトレジスト膜を塗布し、写真蝕刻
法によシ累子分離領域予定部を覆ったレジストパターン
（マスクパターン）１θ３を形成した（第５図（ａ）図
示）。ひきつづき、レジスト膜Ｒり〜ン１０３をマスク
として反応性イオンエツチングにより ８１０２Ｍ １
０２を選択エツチングして素子分離領域（フィールド酸
化膜）１０４を形成した。その後、素子分離領域１０４
上のレジストパターン１０３を除去した（第５図（ｂ）
図示）。
法によシ累子分離領域予定部を覆ったレジストパターン
（マスクパターン）１θ３を形成した（第５図（ａ）図
示）。ひきつづき、レジスト膜Ｒり〜ン１０３をマスク
として反応性イオンエツチングにより ８１０２Ｍ １
０２を選択エツチングして素子分離領域（フィールド酸
化膜）１０４を形成した。その後、素子分離領域１０４
上のレジストパターン１０３を除去した（第５図（ｂ）
図示）。
〔１１〕 次いで、素子分離領域１０４と同厚さのｐ
型巣結晶シリコン（例えはボロンを＝ １０”／ｕ含ん
だもの）を選択工♂タキシャル成長した。
型巣結晶シリコン（例えはボロンを＝ １０”／ｕ含ん
だもの）を選択工♂タキシャル成長した。
この時、第５図（ｃ）に示す如く素子分離領域１０４で
分離された島状のシリコン基板１０１上部分のみに選択
的に基板と同導電型のｐ型の単結晶シリコンが成長され
、同単結晶シリコンからなる菓子領域１０５が形成され
た。なお、以下に述べるソース、ドレイン領域等の形成
に先立って、単結晶シリコンの素子領域１０５に閾値制
御のために更にボロンをドーピングしてもよい。
分離された島状のシリコン基板１０１上部分のみに選択
的に基板と同導電型のｐ型の単結晶シリコンが成長され
、同単結晶シリコンからなる菓子領域１０５が形成され
た。なお、以下に述べるソース、ドレイン領域等の形成
に先立って、単結晶シリコンの素子領域１０５に閾値制
御のために更にボロンをドーピングしてもよい。
［ｌ１ｉＤ 次いで、素子分離領域１０４で分離され
たｐ型巣結晶シリコンからなる菓子領域１θ５を熱酸化
し、厚さ２００Ｘの酸化膜を成長させ、更に全面に厚さ
３０００７．の燐ドープ多結晶シリコン膜を堆積した後
、写真蝕刻法によシ形成されたレジストパターンをマス
クとして該多結晶シリコン膜を反応性イオンエツチング
法でエツチングしてケ９−ト電極１０６を形成した。ひ
きつづき、同電極１０６をマスクとして酸化膜を選択エ
ツチングしてダート酸化膜１０７を形成した。つづいて
、ケ゛−ト電極１０６及び素子分離領域１０４をマスク
として砒素拡散或いは砒素のイオン注入を行なってｐｍ
早結晶シリコンからなる菓子領域１θ４にｎ十型のソー
ス、ドレイン領域１０８，１０９を形成し、更に全面に
ｃｖＤ”’ Ｓ ＩＯ２膜１１０を堆積し、コンタクト
ホールを開孔した後、Ａｔ膜の蒸着、パターニングによ
りケ゛−ト取出しＡｔ配線（図示せず）、ソース、ドレ
イン取出しＡｔ配線１１．７ 、１１２を形成してｎチ
ャンネルＭＯ３型半導体装置を製造した。
たｐ型巣結晶シリコンからなる菓子領域１θ５を熱酸化
し、厚さ２００Ｘの酸化膜を成長させ、更に全面に厚さ
３０００７．の燐ドープ多結晶シリコン膜を堆積した後
、写真蝕刻法によシ形成されたレジストパターンをマス
クとして該多結晶シリコン膜を反応性イオンエツチング
法でエツチングしてケ９−ト電極１０６を形成した。ひ
きつづき、同電極１０６をマスクとして酸化膜を選択エ
ツチングしてダート酸化膜１０７を形成した。つづいて
、ケ゛−ト電極１０６及び素子分離領域１０４をマスク
として砒素拡散或いは砒素のイオン注入を行なってｐｍ
早結晶シリコンからなる菓子領域１θ４にｎ十型のソー
ス、ドレイン領域１０８，１０９を形成し、更に全面に
ｃｖＤ”’ Ｓ ＩＯ２膜１１０を堆積し、コンタクト
ホールを開孔した後、Ａｔ膜の蒸着、パターニングによ
りケ゛−ト取出しＡｔ配線（図示せず）、ソース、ドレ
イン取出しＡｔ配線１１．７ 、１１２を形成してｎチ
ャンネルＭＯ３型半導体装置を製造した。
しかして、本発明によれば第５図（ｃ）に示す如く素子
分離領域１０４で分離されたシリコン基板１０１部分に
該領域１０４表面と略同レベルのｐ型巣結晶シリコンか
らなる素子領域１０５を形成できる。つまり、前述した
第１図（ａ）〜（ｆ）に示す方法のように素子分離領域
と素子領域となるシリコン基板との間の段差が生じるこ
となく、素子領域１０５を素子分離領域１０４に対して
平坦化できる。このため、前記［ｉｉＩ〕工程において
酸化膜成長、燐ドープ多結晶シリコン膜の堆積後、レジ
スト膜塗布、写真蝕刻に際して、素子分離領域１０４の
端部でレジスト残少が生じるのを回避でき、これによっ
て寸法軸度の良好なレジストパターンが形成可能となシ
、ひいては高精度のケ゛−ト電極１０６を形成できる。
分離領域１０４で分離されたシリコン基板１０１部分に
該領域１０４表面と略同レベルのｐ型巣結晶シリコンか
らなる素子領域１０５を形成できる。つまり、前述した
第１図（ａ）〜（ｆ）に示す方法のように素子分離領域
と素子領域となるシリコン基板との間の段差が生じるこ
となく、素子領域１０５を素子分離領域１０４に対して
平坦化できる。このため、前記［ｉｉＩ〕工程において
酸化膜成長、燐ドープ多結晶シリコン膜の堆積後、レジ
スト膜塗布、写真蝕刻に際して、素子分離領域１０４の
端部でレジスト残少が生じるのを回避でき、これによっ
て寸法軸度の良好なレジストパターンが形成可能となシ
、ひいては高精度のケ゛−ト電極１０６を形成できる。
丑だ、同［ｉｉＤ工程において、燐ドーグ多結晶シリコ
ン膜を堆積し、これをレノスト／ぐターンをマスクとし
て反応性イオンエツチング法によシ選択エツチングする
場合、素子分離領域１０４とｐ型巣結晶シリコンからな
る素子領域１０５とが同一レベルで平坦化されているた
め、素子分離領域１０４端部周辺の素子領域１０５に多
結晶シリコンのエツチング残りか生じるのを防止できる
。その結果、ダート電極１０６とソース、ドレイン領域
１０８，１０９との間の短絡のない高信頼性のＭＯ８型
半導体装置を得ることができる。しかも、同［ｉｉ＋）
工程においてソース、ドレイン取出しＡＡ配線１１１，
１１２を形成する際、素子分離領域１０４の端部で該Ａ
ｔ配線１１１゜１１２が断切れするのを防止できる。
ン膜を堆積し、これをレノスト／ぐターンをマスクとし
て反応性イオンエツチング法によシ選択エツチングする
場合、素子分離領域１０４とｐ型巣結晶シリコンからな
る素子領域１０５とが同一レベルで平坦化されているた
め、素子分離領域１０４端部周辺の素子領域１０５に多
結晶シリコンのエツチング残りか生じるのを防止できる
。その結果、ダート電極１０６とソース、ドレイン領域
１０８，１０９との間の短絡のない高信頼性のＭＯ８型
半導体装置を得ることができる。しかも、同［ｉｉ＋）
工程においてソース、ドレイン取出しＡＡ配線１１１，
１１２を形成する際、素子分離領域１０４の端部で該Ａ
ｔ配線１１１゜１１２が断切れするのを防止できる。
更に、素子分離領域の形成工程Ｃζνいて、選択酸化法
のようなバーズビークの発生はないため、素子分路を領
域１０４の１ａ細化、ひいては素子領域１０５の寸法縮
小を抑制でき、高梨禎度のＭＯ８型半導体装置を得るこ
とかできる。
のようなバーズビークの発生はないため、素子分路を領
域１０４の１ａ細化、ひいては素子領域１０５の寸法縮
小を抑制でき、高梨禎度のＭＯ８型半導体装置を得るこ
とかできる。
更に、高濃度のボロン（１０１％ｎ３）を含むｐ十型シ
リコン基板１０１を用いることにょシ、索子分熱領域１
θ４下にチャンネルストッ・ぐを自動的に形成でき、チ
ャンネルストッパの形成工程を省略できると共に、基板
１０１の低抵抗化によって基板電流による基板電位の変
動を抑制でき、ひいては閾値の変動の少ないＭｏｓ型半
導体装１〆を得ることができる。
リコン基板１０１を用いることにょシ、索子分熱領域１
θ４下にチャンネルストッ・ぐを自動的に形成でき、チ
ャンネルストッパの形成工程を省略できると共に、基板
１０１の低抵抗化によって基板電流による基板電位の変
動を抑制でき、ひいては閾値の変動の少ないＭｏｓ型半
導体装１〆を得ることができる。
実施例２
〔１〕゛まず、面指数（１００）の不純物としてボロン
を１０１７／１７ｎ６以上（たとえばｌ Ｘ １０ ’
”７ｃｍ３）含んだｐ＋ ＢＱシリコン基板２０１上
にＣＶＤ法にょシたとえば２μｍのＳｉＯ２膜（絶縁膜
）２ｏ２を堆積させた。つづいて、全面にフォトレジス
ト膜を塗布し、写真蝕刻法にょシ素子領域予定部を覆ス
へ′−ツ ったレジストパターン（刊左矢汁ナーイ→２０３を形成
した（第６図（ａ）図示）。
を１０１７／１７ｎ６以上（たとえばｌ Ｘ １０ ’
”７ｃｍ３）含んだｐ＋ ＢＱシリコン基板２０１上
にＣＶＤ法にょシたとえば２μｍのＳｉＯ２膜（絶縁膜
）２ｏ２を堆積させた。つづいて、全面にフォトレジス
ト膜を塗布し、写真蝕刻法にょシ素子領域予定部を覆ス
へ′−ツ ったレジストパターン（刊左矢汁ナーイ→２０３を形成
した（第６図（ａ）図示）。
〔Ｉ；〕 次いで、全面に厚さ２０００ＸのＡ７被膜
を真空蒸着した。この時、第６図（ｂ）に示す如くレジ
ストパターン２０３とＳｉＯ２膜２０２との段差によシ
同パターン２０３上のＡｔ被膜２０４１と、Ｓ ｉＯ２
膜２０２上のＡｔ被膜２ｏ４２とが不連続化して分離さ
れた。つづいて、レジストパターン２０３を除去してそ
の上のＡｔ被膜２０４．をり７トオフし、素子分離領域
予定部の５ｌｏ２膜２０２上にＡｔ被膜２０４□を残存
させた（第６図（ｃ）図示）。
を真空蒸着した。この時、第６図（ｂ）に示す如くレジ
ストパターン２０３とＳｉＯ２膜２０２との段差によシ
同パターン２０３上のＡｔ被膜２０４１と、Ｓ ｉＯ２
膜２０２上のＡｔ被膜２ｏ４２とが不連続化して分離さ
れた。つづいて、レジストパターン２０３を除去してそ
の上のＡｔ被膜２０４．をり７トオフし、素子分離領域
予定部の５ｌｏ２膜２０２上にＡｔ被膜２０４□を残存
させた（第６図（ｃ）図示）。
ひきつづき、残存Ａｔ被膜２ｏ４２をマスクとして反応
性イオンエツチングにょＩ） ８１０２膜２０２を選択
エツチングして素子分離領域（フィールド酸化膜）２ｏ
５を形成した。その後、素子分離領域２０５上の残存Ａ
ｔ被膜２ｏ４２を除去した（第６図（ｄ）図示）。
性イオンエツチングにょＩ） ８１０２膜２０２を選択
エツチングして素子分離領域（フィールド酸化膜）２ｏ
５を形成した。その後、素子分離領域２０５上の残存Ａ
ｔ被膜２ｏ４２を除去した（第６図（ｄ）図示）。
帥〕 次いで、素子分離領域２０５と同厚さのｐ型巣結
晶シリコンを選択エピタキシャル成長した。この時、第
６図（ｅ）に示す如く素子分離領域２０５で分離された
島状のシリコン基板２０１上部分のみに選択的に基板２
０１と同導電型のｐ型の単結晶シリコンが成長され、同
単結晶シリコンからなる素子領域２０６が形成された。
晶シリコンを選択エピタキシャル成長した。この時、第
６図（ｅ）に示す如く素子分離領域２０５で分離された
島状のシリコン基板２０１上部分のみに選択的に基板２
０１と同導電型のｐ型の単結晶シリコンが成長され、同
単結晶シリコンからなる素子領域２０６が形成された。
なお、以下に述べるソース、ドレイン領域等の形成に先
立って、単結晶シリコンの素子領域２０６に闇値制御の
ために更にボロンをドーピングしてもよい。
立って、単結晶シリコンの素子領域２０６に闇値制御の
ために更にボロンをドーピングしてもよい。
０ｖａｌ 次いで、実施例１と同様な方法にょシ、ダ
ート電極、ダート酸化膜、ソース、ドレイン領域等を形
成してｎチャンネルＭＯ８型半導体装置（図示せず）を
製造した。
ート電極、ダート酸化膜、ソース、ドレイン領域等を形
成してｎチャンネルＭＯ８型半導体装置（図示せず）を
製造した。
本実施例２によれば、実施例１と同様な効果を有する他
に、レジスト寸法と同寸法の微細化された素子分離領域
を形成できる。
に、レジスト寸法と同寸法の微細化された素子分離領域
を形成できる。
実施例３
（１）まず、１０１７／ｃｒｎ３以上のボロン（例えば
１０１９／ｃｒｎりを含むｐ十型シリコン基板３０１上
に例えば厚さ３μｍで１０’し２未満のボロン（例えば
１０１％ｎ３）を含むｐ型巣結晶シリコン膜３０２をエ
ピタキシャル成長させた（第７図（ａ）図示）。
１０１９／ｃｒｎりを含むｐ十型シリコン基板３０１上
に例えば厚さ３μｍで１０’し２未満のボロン（例えば
１０１％ｎ３）を含むｐ型巣結晶シリコン膜３０２をエ
ピタキシャル成長させた（第７図（ａ）図示）。
（１１）次いで、実施例１と同様な方法によりｐ型巣結
晶シリコン層上に素子分離領域３０３を形成し、素子分
離領域３０３で分離された島状のｐ型巣結晶シリコン膜
上部分にｐ型巣結晶シリコンを選択エピタキシャル成長
によシ堆積してｐ型巣結晶シリコン層からなる素子領域
３０４を形成した（第７図（ｂ）図示）。以下、実施例
１と同様な方法によｐｎチャンネルＭＯ８型半導体装置
（図示せず）を製造した。
晶シリコン層上に素子分離領域３０３を形成し、素子分
離領域３０３で分離された島状のｐ型巣結晶シリコン膜
上部分にｐ型巣結晶シリコンを選択エピタキシャル成長
によシ堆積してｐ型巣結晶シリコン層からなる素子領域
３０４を形成した（第７図（ｂ）図示）。以下、実施例
１と同様な方法によｐｎチャンネルＭＯ８型半導体装置
（図示せず）を製造した。
しかして、本実施例３によればｐ十型シリコン基板３０
ノ上にｐ型巣結晶シリコン膜３０２を成長させた半導体
基体を用いてるため、選択エピタキシャル成長後の熱処
理工程時において基板３０ノ中のボロンが拡散して素子
領域３０４としての単結晶シリコン層が高濃度化するの
を前記ｐ型巣結晶シリコン膜３０２によシ防止できる。
ノ上にｐ型巣結晶シリコン膜３０２を成長させた半導体
基体を用いてるため、選択エピタキシャル成長後の熱処
理工程時において基板３０ノ中のボロンが拡散して素子
領域３０４としての単結晶シリコン層が高濃度化するの
を前記ｐ型巣結晶シリコン膜３０２によシ防止できる。
なお、ｐ十型単結晶シリコン基板３０ノ上のシリコン膜
は前記熱処理工程において第７図（ｂ）に示す如くｐ十
型単結晶シリコン膜３０２′に変換される。但し、該シ
リコン膜全体がｐ十型に変換されない場合には、後熱処
理にょシル十型シリコン基板３０ノから更にボロンを拡
散ずればよい。このようにするととによって、素子分離
領域３０．９下にチャンネルストッパを自動的に形成で
きると共に、素子領域３０４のボロン濃度の制御も容易
となる。
は前記熱処理工程において第７図（ｂ）に示す如くｐ十
型単結晶シリコン膜３０２′に変換される。但し、該シ
リコン膜全体がｐ十型に変換されない場合には、後熱処
理にょシル十型シリコン基板３０ノから更にボロンを拡
散ずればよい。このようにするととによって、素子分離
領域３０．９下にチャンネルストッパを自動的に形成で
きると共に、素子領域３０４のボロン濃度の制御も容易
となる。
実施例４
（１） まず、ボロンを１０１％５含むｐ生型シリコ
ン基板４０１上に実施例１と同様な方法によりＳ ｉＯ
２からなる素子分離領域４０２を形成した後、該素子分
離領域４０２をマスクとして露出しだ島状の基板４０１
の表面部分をエツチングして溝部４０３を形成した（第
８図（、）図示）。
ン基板４０１上に実施例１と同様な方法によりＳ ｉＯ
２からなる素子分離領域４０２を形成した後、該素子分
離領域４０２をマスクとして露出しだ島状の基板４０１
の表面部分をエツチングして溝部４０３を形成した（第
８図（、）図示）。
（１１）次いで、実施例１と同様、選択エピタキシャル
成長により素子分離領域４０２で分離されたｐ＋型シリ
コン基板４０１の溝部４０３にｐ型単結晶シリコン層を
堆積して素子領域４０４を形成した（第８図（ｂ）図示
）。以下、実施例１と同様な方法によすｎチャンイルＭ
Ｏ８型半導体装置（図示せず）を製造した。
成長により素子分離領域４０２で分離されたｐ＋型シリ
コン基板４０１の溝部４０３にｐ型単結晶シリコン層を
堆積して素子領域４０４を形成した（第８図（ｂ）図示
）。以下、実施例１と同様な方法によすｎチャンイルＭ
Ｏ８型半導体装置（図示せず）を製造した。
しかして、本実施例４によれば、選択エピタキシャル成
長しうる基板４０１の領域に蒲郡４０３を形成すること
によって、エピタキシャル成長後に熱処理を方角してｐ
十型シリコン基板４０ノからのボロン拡散を行なった場
合、ｐ壓単結晶シリコン層（素子領域）４０４の下部及
び側面のみにｐ十型領域４０４１、つまシ索子分離領域
４θ２の反転防止領域を形成でき、ｐ型単結晶シリコン
層の上部にｐ型領域４０４２を形成できる。
長しうる基板４０１の領域に蒲郡４０３を形成すること
によって、エピタキシャル成長後に熱処理を方角してｐ
十型シリコン基板４０ノからのボロン拡散を行なった場
合、ｐ壓単結晶シリコン層（素子領域）４０４の下部及
び側面のみにｐ十型領域４０４１、つまシ索子分離領域
４θ２の反転防止領域を形成でき、ｐ型単結晶シリコン
層の上部にｐ型領域４０４２を形成できる。
実施例５
まず、ｐ十型シリコン基板５０１にＳ ｉＯ２膜をＣＶ
Ｄ法によシ堆積した後、このＳ 五〇 ２膜の素子分離
領域予定部にレジストハターンを形成し、これをマスク
としてＳ １０２膜をテーパ状にエツチングして側面が
テーパ状をなす素子分離領域５０２を形成した。次いで
、素子分離領域５０２で分ジノＩＬされた島状の基板上
部分に選択工ざタキシャル成長によりｐ型巣結晶シリコ
ン層を堆積して素子領域５０３を形成した（第９図図示
）。
Ｄ法によシ堆積した後、このＳ 五〇 ２膜の素子分離
領域予定部にレジストハターンを形成し、これをマスク
としてＳ １０２膜をテーパ状にエツチングして側面が
テーパ状をなす素子分離領域５０２を形成した。次いで
、素子分離領域５０２で分ジノＩＬされた島状の基板上
部分に選択工ざタキシャル成長によりｐ型巣結晶シリコ
ン層を堆積して素子領域５０３を形成した（第９図図示
）。
しかして、本実施例５によれば、素子分離領域５０２の
上部の幅（Ａ）が狭く細細・ぐターンが可能となシ、シ
かも素子分離領域５０２下部の幅（Ｌ）カ広くフィール
ド寄生ＭＯ３）ランノスタのショートチャンネル効果を
防止できる。
上部の幅（Ａ）が狭く細細・ぐターンが可能となシ、シ
かも素子分離領域５０２下部の幅（Ｌ）カ広くフィール
ド寄生ＭＯ３）ランノスタのショートチャンネル効果を
防止できる。
実施例６
まず、ｐ十型シリコン基板６０１上にＳ １０２からな
る素子分離領域６０２を形成し７°こ後、全面に多結晶
シリコン膜６θ３をＣＶＤ法にょシ堆積した（第１０図
（、）図示）。次いで、多結晶シリコンｙ＜ ６０３を
反応性イオンエツチング（ＲＩＥ）によシその膜厚程度
除去して素子分離領域６０２１１０ ｍに多結晶シリコ
ンを残存させて同側面に多結晶シリコンパターン６０４
を形成した（第１０図（ｂ）図示）。
る素子分離領域６０２を形成し７°こ後、全面に多結晶
シリコン膜６θ３をＣＶＤ法にょシ堆積した（第１０図
（、）図示）。次いで、多結晶シリコンｙ＜ ６０３を
反応性イオンエツチング（ＲＩＥ）によシその膜厚程度
除去して素子分離領域６０２１１０ ｍに多結晶シリコ
ンを残存させて同側面に多結晶シリコンパターン６０４
を形成した（第１０図（ｂ）図示）。
しかして、本実施例６によれば予め素子分離領域６０２
の側面に多結晶シリコンパターン６０４が形成されてい
るため、素子分離領域６０２で分離された島状の基板６
０１上部分にｐ型単結晶シリコン層（素子領域）を選択
エピタキシャル成長させる際、該ｐ型単結晶シリコン層
を素子分離領域６０２１１１Ｉ面に対して密着性よく形
成できる。また、ｐ型単結晶シリコン層（素子領域）形
成後に熱処理を施した場合、素子分離領域６０２側面の
多結晶シリコンパターンは単結晶シリ、コンに比べて不
純物の拡散が速いためｐ十型シリコン基板６０１中のボ
ロンを多結晶シリコンパターン６０４のみに拡散でき、
これを反転防止層として利用できる。
の側面に多結晶シリコンパターン６０４が形成されてい
るため、素子分離領域６０２で分離された島状の基板６
０１上部分にｐ型単結晶シリコン層（素子領域）を選択
エピタキシャル成長させる際、該ｐ型単結晶シリコン層
を素子分離領域６０２１１１Ｉ面に対して密着性よく形
成できる。また、ｐ型単結晶シリコン層（素子領域）形
成後に熱処理を施した場合、素子分離領域６０２側面の
多結晶シリコンパターンは単結晶シリ、コンに比べて不
純物の拡散が速いためｐ十型シリコン基板６０１中のボ
ロンを多結晶シリコンパターン６０４のみに拡散でき、
これを反転防止層として利用できる。
なお、上記実施例１〜６において、ボロンをドープした
Ｓ ＩＯ２からなる素子分離領域を形成した後、選択エ
ピタキシャル成長によりｐ型単結晶シリコン層を形成し
、ひきつづき熱処理を施すことによυ、該素子分離領域
中のボロンをこの側面と接する単結晶シリコン層に拡散
させてｐ−卵の反転防止層を形成してもよい。この場合
、ボロンドープＳ １０２からなる素子分離領域を形成
する方法としては、ボロンドープ５１０２膜をパターニ
ングする方法、ノンドープＳｉＯ２からなる素子分離領
域の側面のみにボロンをイオン注入する方法が挙げられ
る。特に、後者方法において、端子分離領域の形状が第
９図に示す如く側面がテーパ状をなす場合にはイオン注
入を虜めに入射させる必要なく、垂直に入射させればよ
いため、工程が簡羊になる。また、ｐ十型シリコン基板
上に素子分離領域を形成後、単結晶シリコン層を薄く途
中まで成長させた段階でボロンのイオン注入を行なえば
、直接的に素子分離領域側面の単結晶シリコン層にボロ
ンを冷加することができる。
Ｓ ＩＯ２からなる素子分離領域を形成した後、選択エ
ピタキシャル成長によりｐ型単結晶シリコン層を形成し
、ひきつづき熱処理を施すことによυ、該素子分離領域
中のボロンをこの側面と接する単結晶シリコン層に拡散
させてｐ−卵の反転防止層を形成してもよい。この場合
、ボロンドープＳ １０２からなる素子分離領域を形成
する方法としては、ボロンドープ５１０２膜をパターニ
ングする方法、ノンドープＳｉＯ２からなる素子分離領
域の側面のみにボロンをイオン注入する方法が挙げられ
る。特に、後者方法において、端子分離領域の形状が第
９図に示す如く側面がテーパ状をなす場合にはイオン注
入を虜めに入射させる必要なく、垂直に入射させればよ
いため、工程が簡羊になる。また、ｐ十型シリコン基板
上に素子分離領域を形成後、単結晶シリコン層を薄く途
中まで成長させた段階でボロンのイオン注入を行なえば
、直接的に素子分離領域側面の単結晶シリコン層にボロ
ンを冷加することができる。
上記実施例では素子領域となるｐ型巣結晶／リコン層を
素子分離領域と同厚さとなるように選択エピタキシャル
成長させたが、これに限定されない。例えば第１１図に
示す如く素子分離）直載７０２の厚さより厚くｐ型巣結
晶シリコンノ・脚を選択エピタキシャル成長させて素子
領域７０３を形成してもよく、或いは第１２図に示す如
く累子分ｌ１ｉＩｆ、領域８０２の厚さよりも薄く単結
晶シリコン層を選択エピタキシャル成長させ−ご素子領
域８０３を形成してもよい。
素子分離領域と同厚さとなるように選択エピタキシャル
成長させたが、これに限定されない。例えば第１１図に
示す如く素子分離）直載７０２の厚さより厚くｐ型巣結
晶シリコンノ・脚を選択エピタキシャル成長させて素子
領域７０３を形成してもよく、或いは第１２図に示す如
く累子分ｌ１ｉＩｆ、領域８０２の厚さよりも薄く単結
晶シリコン層を選択エピタキシャル成長させ−ご素子領
域８０３を形成してもよい。
上記実施例においてｐ＋型シリコン基板の代シにザファ
イアなどの単結晶絶縁基板を用いてもよい。
イアなどの単結晶絶縁基板を用いてもよい。
本発明は上記実施例の如くｎチャン；ｌ（ルＭＯ８型半
導体装置の製造のみに限らず、ｐチャンネル、相補型の
ＭＯ８半導体装置、ＭＮＯ８，八りＡＯ８，ＭＥＳ型半
４）２体装置、或いはＥＣＬ、工２Ｌ等の製造にも同様
に適用できる。
導体装置の製造のみに限らず、ｐチャンネル、相補型の
ＭＯ８半導体装置、ＭＮＯ８，八りＡＯ８，ＭＥＳ型半
４）２体装置、或いはＥＣＬ、工２Ｌ等の製造にも同様
に適用できる。
以上詳述した如く、本発明によればｊ司単な工程で微細
な素子分離領域を形成できると共に、同素子分離領域の
表面と略同レベルの単結晶シリコンからなる素子領域を
形成することにより素子分離領域端部周辺でのレジスト
残り、ケ°−ト電極材料等のエツチング残りやＡ７配線
の断切れを防止でき、更に半導体基体（半導体基板）と
して高濃度、つまシ低抵抗のものを用いることによシ素
子分離領域下のチロンネルストッパの形成工程を省略で
き、かつ基板′ｉｚ流による基板電位の変動を抑制した
高性能、高集積度で高信頼性の半導体装置を製造し得る
方法を提供できる。
な素子分離領域を形成できると共に、同素子分離領域の
表面と略同レベルの単結晶シリコンからなる素子領域を
形成することにより素子分離領域端部周辺でのレジスト
残り、ケ°−ト電極材料等のエツチング残りやＡ７配線
の断切れを防止でき、更に半導体基体（半導体基板）と
して高濃度、つまシ低抵抗のものを用いることによシ素
子分離領域下のチロンネルストッパの形成工程を省略で
き、かつ基板′ｉｚ流による基板電位の変動を抑制した
高性能、高集積度で高信頼性の半導体装置を製造し得る
方法を提供できる。
第１図（ａ）〜（ｆ）は本出願人が既に提案した方法に
よるＭＯ８型半導体装置の製造工程を示す断面図、第２
図（ａ） 、 ’（ｂ）は前記方法による欠点の１つで
あるレジスト残りが生じることを説明した断面図、第３
図（ａ） 、 （ｂ）は前記方法の他の欠点である多結
晶シリコンのエツチング％９が生じることを説明した断
面図、第４図は前記方法の更に他の欠点でｈるＡｔ配線
の断切れを説明した断面図、第５図（、）〜（ｄ）は本
発明の実施例１に２けるｎチャン坏ルＭＯ８型半導体装
置の製造工程を示す断面図、第６図（、）〜（ｅ）は本
発明の実施例２におけるｎチャンネルＭＯ８ｉＱ半半導
体体装置製造工程の１部を示す断面図、第７図（ａ）
、 （ｂ）は本発明の実施例３における同半導体装置の
製造工程のイ部を示す断面図、第８図（ａ）、（ｂ）は
本発明の実施例４における同半導体装置の製造工程の１
部を示す断面図、第９図は本発明の実施例５によりテー
パ状の側面を有する素子分離領域で分離された基板上部
分に素子領域を形成した状態を示す断面図、第１０図（
ａ） 、 （ｂ）は本発明の実施例６における同半導体
装置の製造工程の１部を示す断面図、第１１図及び第１
２図は夫々本発明の他の実施例における素子分離領域で
分離された基板上部分に素子領域を形成した状態を示す
断面図である。 １０１．２０１，３０１，４０１，５０１，６０１，７
０１゜８０１・・・ｐ＋型シリコン基板、１０２，２０
２・・・Ｓ １０２ｊ夙、１０４，２０５，３０３，４
０３，５０２，６０２゜７０２．８０２・・・素子分離
領域（フィールド領域）、１０５．２０６．３０４，４
０４，５０３．７’０’３，８０．３・・・素子領域（
ｐ型単結晶シリコン層）、ｌθ６・・・ダート電極、１
０８・・・ｎ十型ソース領域、１０９・・・ｎ十型ドレ
イン領域、１１１．１１２−ＩＬＬ配線、６０４・・・
多結晶シリコンパターン・ 出ｊ顧人代理人 弁理士 鈴 江 武 彦第１図 第１図 ＠ 区 ＜Ｄ ！ ト 百 較 派 区 −３ Ｂ ｔｏ 。 −ノ ω −ノ城
よるＭＯ８型半導体装置の製造工程を示す断面図、第２
図（ａ） 、 ’（ｂ）は前記方法による欠点の１つで
あるレジスト残りが生じることを説明した断面図、第３
図（ａ） 、 （ｂ）は前記方法の他の欠点である多結
晶シリコンのエツチング％９が生じることを説明した断
面図、第４図は前記方法の更に他の欠点でｈるＡｔ配線
の断切れを説明した断面図、第５図（、）〜（ｄ）は本
発明の実施例１に２けるｎチャン坏ルＭＯ８型半導体装
置の製造工程を示す断面図、第６図（、）〜（ｅ）は本
発明の実施例２におけるｎチャンネルＭＯ８ｉＱ半半導
体体装置製造工程の１部を示す断面図、第７図（ａ）
、 （ｂ）は本発明の実施例３における同半導体装置の
製造工程のイ部を示す断面図、第８図（ａ）、（ｂ）は
本発明の実施例４における同半導体装置の製造工程の１
部を示す断面図、第９図は本発明の実施例５によりテー
パ状の側面を有する素子分離領域で分離された基板上部
分に素子領域を形成した状態を示す断面図、第１０図（
ａ） 、 （ｂ）は本発明の実施例６における同半導体
装置の製造工程の１部を示す断面図、第１１図及び第１
２図は夫々本発明の他の実施例における素子分離領域で
分離された基板上部分に素子領域を形成した状態を示す
断面図である。 １０１．２０１，３０１，４０１，５０１，６０１，７
０１゜８０１・・・ｐ＋型シリコン基板、１０２，２０
２・・・Ｓ １０２ｊ夙、１０４，２０５，３０３，４
０３，５０２，６０２゜７０２．８０２・・・素子分離
領域（フィールド領域）、１０５．２０６．３０４，４
０４，５０３．７’０’３，８０．３・・・素子領域（
ｐ型単結晶シリコン層）、ｌθ６・・・ダート電極、１
０８・・・ｎ十型ソース領域、１０９・・・ｎ十型ドレ
イン領域、１１１．１１２−ＩＬＬ配線、６０４・・・
多結晶シリコンパターン・ 出ｊ顧人代理人 弁理士 鈴 江 武 彦第１図 第１図 ＠ 区 ＜Ｄ ！ ト 百 較 派 区 −３ Ｂ ｔｏ 。 −ノ ω −ノ城
Claims (9)
- （１）少なくとも一部の領域の不純物濃度が１０１’／
ｃｎｒ’以上の半導体基体上に絶縁膜を形成した後、こ
の絶縁膜を選択的にエツチング除去して素子分離領域を
形成する工程と、この素子分離領域で分離された半導体
基体上部分に単結晶半導体層を選択エピタキシャル成長
によシ堆積して素子領域を形成する工程とを具備したこ
とを特徴とする半導体装置の製造方法。 - （２）少なくとも一部の領域の不純物濃度が１０１７／
ｃｒｎ３以上の半導体基体上に絶縁膜を形成した後、こ
の絶縁膜上の素子領域予定部を覆うスヘ０−−９ を形
成する工程と、この 人Ｒ−サを含む絶縁膜上に被膜を
堆積した後、該尺八・−フ を除去してその上の被膜
部分をリフトオンして前記絶縁膜の素子分離領域予定部
上に被膜を残存させる工程と、この残存被膜をマリとし
て前言告を選択的にエツチング除去して素子分離領域を
形成する工程と、この素子分離領域で分離された半導体
基体上部分に単結晶半導体層を選択エビタキシャ／し成
長により堆積して素子領域とを形成する工程とを具備し
たことを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 - （３）半導体基体は不純物濃度が１０ ／ｃｎｒ 以上
の半導体基板と、この基板上に形成された不純物濃度が
１０１’／ａｎ３未満の単結晶半導体膜とからなるもの
であることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - （４）絶縁膜を選択的にエツチング除去して素子分離領
域を形成した後、露出した半導体基体表面を更にエツチ
ングして溝部を形成することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - （５）絶縁膜を選択的にエツチング除去して素子分離領
域を形成する工程において、絶縁膜をチー・ぐ状にエツ
チング除去してテーノＪ？状の側面を有する素子分離領
域を形成することを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 - （６）素子分離領域の側面に半導体基体中の不純物と同
導電型の不純物をドーピングすることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 - （７）不純物のドーピングをイオン注入により行なうこ
とを特徴とする特許請求の範囲第６項記載の半導体装置
の製造方法。 - （８）絶縁膜として半導体基体中の不純物と同導電型の
不純物を含むものを用いることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 - （９）絶縁膜としてＳ ｉＯ２膜を用いることを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 ００ 素子分離領域の側面に多結晶シリコンパターン
を選択的に形成することを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 αη 素子分離領域の側面に多結晶シリコンパターンを
形成する工程を、素子分離領域を含む全面に多結晶シリ
コン膜を堆積した後、該多結晶シリコン膜を異方性エツ
チング法にょシ全面エツチングして素子分離領域側面に
多結晶シリコン膜を残存させることによって行なうこと
を特徴とする特許請求の範囲第１０項記載の半導体装置
の製造方法。 （ハ）単結晶半導体層には半導体基体中の不純物と同導
電型の不純物を含むことを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 ０３ 単結晶半導体層には半導体基体中の不純物に対
し逆導電型の不純物を含むことを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7042783A JPS59195841A (ja) | 1983-04-21 | 1983-04-21 | 半導体装置の製造方法 |
| EP84104279A EP0126292B1 (en) | 1983-04-21 | 1984-04-16 | Semiconductor device having an element isolation layer and method of manufacturing the same |
| DE8484104279T DE3467953D1 (en) | 1983-04-21 | 1984-04-16 | Semiconductor device having an element isolation layer and method of manufacturing the same |
| US06/895,599 US4755863A (en) | 1983-04-21 | 1986-08-15 | Semiconductor device having a semiconductor substrate with a high impurity concentration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7042783A JPS59195841A (ja) | 1983-04-21 | 1983-04-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59195841A true JPS59195841A (ja) | 1984-11-07 |
Family
ID=13431165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7042783A Pending JPS59195841A (ja) | 1983-04-21 | 1983-04-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59195841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
-
1983
- 1983-04-21 JP JP7042783A patent/JPS59195841A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
| US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
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