JPS59195840A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、詳しくは素子間
分離工程を改良した半導体装置の製造方法に係る。

〔発明の技術的背景〕一。

周知の如く、半導体装置においては半導体基板の素子領
域を分離するだめの素子分離領域（フィールド絶縁膜）
を形成する工程が行なわれている０特に、最近の半導体
装置の高密度化、高集積化に伴ないフィールド領域の微
細化技術の確立等が要望されている。

ところで、従来の素子間分離法としては、一般に選択酸
化法が採用されているが、フィールド酸化膜が素子領域
に喰い込む、いわゆるバーズビーク等を生じ、微細化に
向かない欠点があった０ このようなことから、本出願人は微細化技術に適した素
子間分離法を提案上た。これを、ＭＯＳ　）ランジスタ
を例にして第１図（ａ）〜（ｆ）を参照し以下に説明す
る。

（１〕　　まず、第１図（＆）に示すように高抵抗のｐ
−型シリコン基板Ｉを１０００℃のウェット酸素雰囲気
中で熱酸化して例えば厚さ５０００Ｘの熱酸化膜２（絶
縁膜）を成長させた後、全面にフォトレジスト膜を塗布
し、写真蝕刻法によ多素子領域を酎りレジスト・母ター
ン３を形成する。

（１１〕　　次いで、レジストパターン３をマスクとし
てフィールド反転防止用不純物であるボロンを加速電圧
２００ｋｅＶ，　　ドーズ量ｌＸＩＯ／ｃｍの条件で熱
酸化膜２を通して基板Ｉに選択的にイオン注入してｐ＋
型反転防止層４を形成した後、全面に厚さ２０００Ｘの
Ａｔ被膜を真空蒸着する。

この時、第１図（ｂ）に示す如くレジストパターン３上
のＡｔ被膜５１と熱酸化膜２上のＡｔ被膜５２とに分離
される。つづいて、レジス）　Ａ？ターン３を除去して
その上のｌｔ被膜５ｌをリ７トオフし、素子分離領域予
定部の熱酸化膜２上にＡｔ被膜５２を残存させる（第１
図（ｅ）図示）。

（１１１）次いで、残存Ａｔ被膜５２をマスクとして熱
酸化膜２を反応性イオンエツチング法によシ選択的にエ
ツチングしてフィールド酸化膜（素子分離領域６を形成
し、更に残存Ａｔ被膜５２を除一去した（第１図（Ｗ図
示）。

（ｉＶ）　　次いで、熱酸化処理を施して露出した基板
１表面にダート酸化膜となる厚さ４００Ｘの酸化膜を成
長させ、更に全面に厚さ４０００Ｘの燐ド−プ多結晶シ
リコン膜を堆積した後、反応性イオンエツチングによる
パターニングを行なってダート電極７を形成し、ひきつ
づき同電極７をマスクとして酸化膜をエツチングしてダ
ート酸化膜８を形成する（第１図（ｅ）図示）。つづい
て、ダート電極７及びフィールド酸化膜Ｃをマスクとし
て砒素拡散を行なってシリコン基板１にｎ＋型のソース
、ドレイン領域９，１ｏを形成し、更に全面にＣＶＤ　
−Ｓ　１０２膜１１を堆積し、コンタクトホールを開孔
した後、Ａｔ膜の蒸着、パターニングによシＡｔ配線１
２．１３を形成してＭＯ８型半導体装置を製造する（第
１図（ｆ）図示へ〔背景技術の問題点〕 しかしながら、上述した方法にあっては次のような欠点
があった。即ち、フィールド酸化膜６の形成後、熱酸化
膜Ｉ４を成長させ、燐ドープ多結晶シリコン膜１５を堆
積させ、更にレジスト膜Ｉ６を被覆すると、第２図（ａ
）に示す如く該レジスト膜１６はフィールド酸化ｆＮ６
の端部Ａに対応する多結晶シリコン膜１５の肩部で他の
部分よシ厚くなる。その結果、露光後のレジスト膜１６
を現像処理すると、第２図（ｂ）に示す如く、フィール
ド酸化膜６の端部にレジスト残シ１６’が生じ易くなる
ため、該レジスト残り１６′を除去する目的でオーバー
現像を行なわなければならず、レジストパターンの寸法
コントロールが難しくなる。また、フィールド酸化膜６
の形成後、熱酸化膜Ｉ４を成長させ、更に燐ドープ多結
晶シリコン膜１５を堆積すると、第３図（ａ）に示す如
く平担部では多結晶シリコン膜厚（ｔｌ　）は４０ＣＩ
ＣＩＸだが、フィールド酸化膜６端部の段差部ではその
膜厚（ｔ２　）は約９０００Ｘになる。このため、形成
すべきダート電極の微細化を目的として多結晶シリコン
膜１５を反応性イオンエツチング法でエツチングすると
、そのエツチングは表面から下方に向ってのみ進行する
ため、第３図（ｂ）に示す如く段差部に多結晶シリコン
のエツチング残１）ｚ、ｙが生じ１ここで、１つの素子
領域内に複数のＭＯＳ　）ランジスタを形成する場合は
エツチング残シによシグート電極間の短絡を招く〇 更に、フィールド酸化膜６の形成後、ＣＶＤ　−Ｓ　ｉ
０２膜１１を堆積し、Ａｊ配線１２　、（１３）を形成
すると、第４図に示すようにフィールド酸化膜６端部に
おける急峻な段差部の肩１８でＡｔ配線１２、（１３）
が断切れを起こし易くなる欠点がある。

〔発明の目的〕

本発明は高性能、高集積度で高信頼性の半導体装置を製
造し得る方法を提供しようとするものである。

〔発明の概要〕

本発明は少なくとも一部の領域の不純物濃度が１０／ｃ
ｍ以上の半導体基体上に絶縁膜を形成した後、この絶縁
膜を選択的にエツチング除去して素子分離領域を形成す
る工程と、非単結晶半導体層を堆積する工程と、この半
導体層にエネルギービームを照射して単結晶化する工程
と、前記素子分離領域上の単結晶半導体層を選択エツチ
ングして該素子分離領域で分離された半導体基体上部分
に単結晶半導体層からなる素子領域を形成する工程とを
具備したことを特徴とするものである。こうした方法に
よれば、簡単な工程で微細化された素子分離領域を形成
できると共に、同素子分離領域表面と略同レベルの単結
晶半導体層からなる素子領域を形成することによシ該素
子分離領域の端部付近でのレジスト残シ、多結晶シリコ
ン膜等のエツチング残シ、Ａｔ配線等の断切れを防止で
き、かつ半導体基体として高濃度（つまシ低抵抗）のも
のを用いることによ多素子分離領域下のチャンネルスト
ッパの形成工程を省略でき、更に低抵抗化によシ基体（
基板）の電流による基板電位の変動を抑制して既述の如
く優れた性能を有する半導体装置を製造できる。

上記半導体基体としては、例えばｐ＋型もしくはｎ”ｆ
ｆｉの半導体基板、或いはこの基板上に単結晶半導体膜
を設けた構造のもの等を挙げることかできる。

上記絶縁膜は素子分離領域形成材として用いられる。か
かる絶縁膜として、例えば熱酸化膜１ＣＶＤ　−Ｓ　ｚ
　Ｏ２膜、シリコン窒化膜、アルミナ膜等を挙げること
ができる。

上記非単結晶半導体層は素子領域の出発材として用いら
れる。かかる非単結晶半導体層としては、例えば多結晶
シリコン層、非晶質シリコン層等を挙げることができる
。

上記エネルギービームとしては、例えばレーザビーム、
電子ビーム等を挙げることができる。

上記累子分離領域上の単結晶半導体層の選択エツチング
手段と［７ては、例えばニッパツク法幻を採用し得る。

〔発明の実施例〕

次に、本発明をｎチャンネルＭＯ８型半導体装危の製造
に適用した例について図面を参照して説明する。

実施例１ 〔１〕　　まず、面指数（１００）の不純物としてボロ
ンを１０”／ａｍ３以上（例えばＩ　Ｘ　１０１８／ｃ
ｍ３）含んだダ型シリコン基板１０１上にＣＶＤ法によ
シ２μｍのＳｉＯ膜（絶縁膜）１０２を成長させた。

つづいて、全面にフォトレジスト膜を塗布し、写真蝕刻
法によシ素子分離領域予定部を覆ったレジストパターン
１０３を形成した（第５図（ａ）図示〕。

Ｉｊ自次イで、レジストノやターンＩ０３をマスクとし
て反応性イオンエツチングによｐ　Ｓ　ｚ　Ｏ２膜１０
２を選択エツチングして素子分離領域（フィールド酸化
膜）ＩＯ２を形成した。その後、素子分離領域１０４上
のレジストパターンを除去した（第５図（ｂ）図示）。

〔１１０次いで、第５図（ｃ）に示す如く素子分離領域
１０４と同厚さの多結晶シリコン層１０５を全面に堆積
した。つづいて、多結晶シリコン層１０５の全面にレー
ザビームを照射し、該多結晶シリコン層１０５と接触し
たｐ＋型シリコン基板１０１を結晶核として単結晶化し
て、ｐ型の単結晶シリコン層１０６を形成した後、単結
晶シリコン層１０６にテラズマ窒化膜１０７を堆積した
（第５図（司図示）。ひきつづき、反応性イオンエツチ
ングで処理した。この時、第５図（ｅ）に示す如く単結
晶シリコン層１０６の凹部に堆積されたプラズマ窒化膜
部分が他の平坦な同単結晶シリコン層上のプラズマ窒化
膜部分に比べてエツチングレートが遅くなシ、同単結晶
シリコン層１０６の凹部のみに自己整合的にプラズマ窒
化膜１０７′が残存した。その後、残存プラズマ窒化膜
Ｉ０７′と単結晶シリコン層１０６とを同時にエツチン
グし、第５図（ｆ）に示す如く素子分離領域１０４で分
離された島状のｐ型シリコン基板ｒｔｊｚ部分のみにｐ
型巣結晶シリコン層からなる素子領域１０８を形成した
。なお、以下に述べるソース、ドレイン領域等の形成に
先立って、単結晶シリコン層からなる素子領域１０８に
閾値制御のために更にゾロン等のｐ型不純物をドーピン
グしてもよい。

０■〕　　次いで、素子分離領域１０４で分離されたｐ
型巣結晶シリコンからなる素子領域１０８を熱酸化し、
厚さ４００Ｘの酸化膜を成長させ、更に全面に厚さ３０
００Ｘの燐ドーゾ多結晶シリコン膜を堆積した後、写真
蝕刻法によシ形成すレタレジストパターンをマスクとし
て該多結晶シリコン膜を反応性イオンエツチング法でノ
々ターニングしてダート電極１０９を形成し、ひきづづ
き、同電極１０９をマスクとして酸化膜を選択エツチン
グしてダート酸化膜１１０を形成した。つづいて、ダー
ト電極１０９及び素子分離領域１０４をマスクとして砒
素拡散或いは砒素のイオン注入を行なってｐ型巣結晶シ
リコンからなる素子領域１０８にｎ＋型のソース、ドレ
イン領域ＩＩＩ、１１２を形成し、更に全面にＣＶＤ　
−Ｓ　ｉ０２膜１１３を堆積し、コンタクトホールを開
孔した後、Ａｔ膜の蒸着、７ソターニングによシグート
取出しＡｔ配線（図示せず）、ソース。

ドレイン取出しＡｔ配線１１４，１１５を形成してＭＯ
８型半導体装置を製造した（第５図（ｇ）図示）。

しかして、本発明によれば第５図（ｆ）に示す如く素子
分離領域１０４で分離されたダ型シリコン基板１０１部
分に該領域１０４表面と略同レベルのｐ型巣結晶シリコ
ンからなる素子領域１０Ｂを極めて簡単に形成できる。

っまシ、既述した第１図（ａ）〜（ｆ）に示す方法のよ
うに素子分離領域と素子領域となるシリコン基板との間
の段差が生じることなく、素子領域、ＩＯ２を素子分離
領域１０４に対して平担化できる。このため、前記〔１
ｖ〕工程において酸化膜成長、燐ドープ多結晶シリコン
膜の堆積後、レジスト膜塗布、写真蝕刻に際して、素子
分離領域１０４の端部でレジスト残シが生じるのを回避
でき、これによって寸法精度の良好なレジストパターン
の形成が可能となシ、ひいては高精度のダート電極１０
９を形成できる。また、同〔１ｖ〕工程において、燐ド
ープ多結晶シリコン膜を堆積し、これ−をレジストパタ
ーンをマスクとして反応性イオンエツチング法によシ選
択エツチングする場合、素子分離領域１０４とｐ型巣結
晶シリコンからなる素子領域１０８とが同一レベルで平
担化されているため、素子分離領域１０４端部周辺の素
子領域１０Ｂに多結晶シリコンのエツチング残シが生じ
るのを防止できる。その結果、ダート電極１０９とソー
ス、ドレイン領域１１１１１１２との間の短絡のない高
信頼性のＭＯ８型半導体装置を得ることができる。しか
も、同〔１■〕工程においてソース、ドレイン取出しＡ
ｔ配線１１４．１１５を形成する際、素子分離領域１０
４の端部で該Ａｔ配線１１４．１１５が断切れするのを
防止できる。

更に、素子分離領域の形成工程において、選択酸化法の
ようなバーズビークの発生はないため、素子分離領域１
０４の微細化、ひいては素子領域１０ｇの寸法縮小を抑
制でき、高集積度のＭＯ３型半導体装置を得ることがで
きる。

更に、高濃度のボロン（１０７ｃｍ　　）を含むｐ“ｍ
シリコン基板１０１を用いることによシ、素子分離領域
１０４下にチャンネルストッパを自動的に形成でき、チ
ャンネルストッパの形成工程を省略できると共に、基板
１０１の低抵抗化によって基板電流による基板電位の変
動を抑制でき、ひいては閾値の変動の少ないＭＯ８型半
導体装置を得ることができる。

なお、上記実施例においては多結晶シリコン層のエッチ
バックをプラズマ窒化膜の堆積。

ＲＩＥによる単結晶シリコン層の四部へのプラズマ窒化
膜の残存、残存プラズマ窒化膜と単結晶シリコン層の同
時エツチングによシ行なったが、これに限定されない。

例えばレジスト膜を四部を有する単結晶シリコン層上に
その膜表面が平担となるように形成した後、レジスト膜
を順次エツチングし、更に露出した素子分離領域上の単
結晶シリコン層とレジスト膜を同時にエツチングするエ
ッチパック法を採用してもよい。

実施例２ ＣＤ　　まず、面指数（１００）の不純物としてボロン
を１０１７々♂以上（たとえばＩ　Ｘ　１０１８／（海
３）含んだｐ＋型シリコン基板２０１上にＣＶＤ法によ
シたとえば２μｍのＳ　ｉＯ２膜（絶縁ｍ）２０２を成
長させた。つづいて全面に７オトレジスト膜を塗布し、
写真蝕刻法によシ素子領域予定部を覆ったレジスト膜や
ターン（ス滅−サ）２０３を形成した（第６図（ａ）図
示〕。

〔１１〕　　次いて、全面に厚さ２０００ＸのＡｔ被膜
を真空蒸着した。この時、第６図（ｂ）に示す如くレジ
ストパターン２０３とＳｉＯ２膜２０２との段差によシ
同パターン２０３上のＡｔ被膜２０４１と、Ｓ　１０２
膜２０２上のＡ１被膜２０４２とが不連続化して分離さ
れた。つづいて、レジストパターン２０３を除去してそ
の上のＡｔ被膜２０４１をリフトオンし、素子分離領域
予定部のＳｉＯ２膜２０膜上０２上被膜２０４２を残存
させた（第６図（ｅ）図示）。ひきつづき、残存Ａｔ被
膜２０４２をマスクとして反応性イオンエツチングによ
シ酸化膜２０２をエツチングして素子分離領域（フィー
ルド酸化膜）２０５を形成した。その後、素子分離領域
２０５上の残存Ａｔ被膜２０４２を除去した（第６図（
ｄ）図示） 〔１１Ｄ　　次いで、第６図（、）に示す如く素子分離
領域２０５と同厚さの多結晶シリコン層を全面に堆積し
、これにレーザビームを照射してｐ型単結晶シリマン層
２０６に変換した。

１］Ｖ）　　次いで、実施例１と同様な方法により、素
子分離領域で分離された基板上部分にｐ型単結晶シリコ
ンからなる素子領域を形成し、更にダート電極、ダート
酸化膜、ソース、ドレイン領域等を形成してｎチャンネ
ルＭＯ８型半導体装置（図示せず）を製造した。

本実施例２によれば、実施例１と同様な効果を有する他
に、レジスト寸法と同寸法の微細化された素子分離領域
を形成できる。

実施例 （１）　　−まず、ｌＯ／ｃｍ以上のボロン（例えば１
Ｏ１９々♂）を含むｐ１型シリコン基板３０１上に例え
ば厚さ３μｍで１０”／ｃｍ３未満のボロン（例えば１
０　／ｃｍ　）を含むｐ型巣結晶シリコン膜３θ２をエ
ピタキシャル成長させた（第７図（ａ）図示）。

（１０次いで、実施例１と同様な方法によりｐ型単結晶
シリコン層上に素子分離領域３０３を形成し、素子分離
領域３０３で分離された島状のｐ型巣結晶シリコン膜上
部分にｐ型単結晶シリコンからなる素子領域３０４を形
成した（第７図（ｂ）図示）。以下、実施例１と同様な
方法によＪｏｎチャンネルＭＯ８型半導体装置（図示せ
ず）。

を製造した。

しかして、本実施例３によればｐ型シリコン基板３０１
上にｐ型巣結晶シリコン膜３０２を成長させた半導体基
体を用いてるため、素子領域３０４形成後の熱処理工程
′時において基板３０１中のがロンが拡散して素子領域
３０４としての単結晶シリコン層が高濃度化するのを前
記ｐ型単結晶シリコン膜３０２によシ防止できる。なお
、ｐ＋＋単結晶シリコン基板３０１上のシリコン膜は前
記熱処理工程において第７図（ｂ）に示す如くｐ＋型単
結晶シリコン膜３０２′に変換される。但し、該シリコ
ン膜全体がｐ＋型に変換されない場合には、後熱処理に
よりｐ型シリコン基板３０１から更にぎロンを拡散すれ
ばよい。

このようにすることによって、素子分離領域３０３下に
チャンネルストッパを自動的に形成できると共に、素子
領域３０４のボロン濃度の制御も容易となる。

実施例４ （１）　　まず、ボロンを１０１８々♂含むｐ“型シリ
コン基板４０１上に実施例１と同様な方法によシ５１０
２からなる素子分離領域４０２を形成した後、該素子分
離領域４０２をマスクとして露出した島状の基板４０１
の表面部分をエツチングして溝部４０３を形成し、た（
第８図（ａ）図示）。

（１１）　　次いで、実施例１と同様な方法によ多素子
分離領域４０２で分離されたダ型シリコン基板４０１の
溝部４０３にｐ型単結晶シリコンからなる素子領域４０
４を形成した（第８図（ｂ）図示）。以下、実施例１と
同様な方法によシｎチャンネルＭＯ８型半導体装置（図
示せず）を製造した。

しかして、本実施例４によれば、単結晶シリコン層を形
成すべき基板４０１の領域に溝部４０３を形成すること
によって、素子領域４０４の形成後に熱処理を施してｐ
＋＋シリコン基板４０１からのゾロン拡散を行なった場
合、ｐ型巣結晶シリコン層（素子領域）４０４の下部及
び側面のみにｐ＋型領領域４０４１つま多素子分離領域
４θ２の反転防止領域、を形成でき、ｐ型巣結晶シリコ
ン層の上部にｐ型領域４０４２を形成できる。

実施例５ まず、ｐ＋＋シリコン基板５０ノにＳ　ｉＯ２膜をＣＶ
Ｄ法によシ堆積した後、この５ｉ０２膜の素子分離領域
予定部にレジストパターンを形成し、これをマスクとし
て５ＩＯ２膜をテーパ状にエツチングして側面がテーパ
状をなす素子分離領域５０２を形成した。次いで、素子
分離領域５０２で分離された島状の基板上部分に前記実
施例１と同様な方法によりｐ型単結晶シリコンからなる
素子領域−５０３を形成した（第９図図示）。

しかして、本実施例５によれば、素子分離領域５０２の
上部の幅Ｃ１）が狭く、微細パターンが可能となシ、シ
かも素子分離領域５０２下部の幅（Ｌ）が広く、フィー
ルド寄生ＭＯ８トランジスタノショートチャンネル効果
を防止できる。

なお、上記実施例１〜５において、ボロンをドーグした
Ｓ　ｔｏ２からなる素子分離領域を形成した後、多結晶
シリコン層の堆積、エッチバゾク＼レーザビームの照射
にょシ単結晶シリコン層を形成し、ひきつづき熱処理を
施すことにより、該素子分離領域中のボロンをこの側面
と接する単結晶シリコン層に拡散させてｐ＋型の反転防
止層を形成してもよい。この場合、ボロンドーグＳ　ｉ
Ｏ２からなる素子分離領域を形成する手段としては、ぎ
ロンドープＳ　１０２膜を７？ターニングする方法、ノ
ンドープ５１０２からなる素子分離領域の側面のみにボ
ロンをイオン注入する方法が挙げられる。特に、後者方
法において、素子分離領域の形状が第９図に示す如く側
面がチー・（状をなす場合にはイオン注入を斜めに入射
させる必要なく、垂直に入射させればよいため、工程が
簡単になる。

上記実施例では素子領域となるｐ型巣結晶シリコン層を
素子分離領域と同厚さとなるように形成したが、これに
限定されない。例えば第１０図に示す如く素子分離領域
６０２の厚さよシ厚いｐ型巣結晶シリコンからなる素子
分離領域６０３を形成してもよく、或いは第１１図に示
す如く素子分離領域７０２の厚さよシも薄いｐ型巣結晶
シリコンから力る素子領域７０３を形成してもよい。

上記実施例においてｐ＋型シリコン基板の代シにサファ
イアなどの単結晶絶縁基板を用いてもよい。

本発明は上記実施例の如くｎチャンネルＭＯ８型半導体
装置の製造のみに限らず、ｐチャンネル、相補型のＭＯ
８半導体装置、ＭＮＯＳ　、　ＭＡＯ８Ｍ１１３型Ｏ８
Ｍ装夕或いはＥＣＬ　、　Ｉ２Ｌ等の製造にも同様に適
用できる。

〔発明の効果〕

以上詳述した如く、本発明によれば簡単な工程で微細な
素子分離領域を形成できると共に、同素子分離領域の表
面と略同レベルの単結晶シリコンからなる素子領域を形
成することＫよル累子分離領域端部周辺でのレジスト残
夛、ダート電極材料等のエッテンダ残夛やＡｔ配線の断
切れを防止でき、更に半導体基体（半導体基板）として
高濃度、つまシ低抵抗のものを用いることによシ素子分
離領域下のチャンネルストッパの形成工程を省略でき、
かつ基板電流による基板電位の変動を抑制した高性能、
高集積度で高信頼性の半導体装置を製造し得る方法を提
供できる。

【図面の簡単な説明】

第１図（、）〜（ｆ）は本出願人が既に提案した方法に
よるＭＯ８型半導体装置の製造工程を示す断面図、第２
図（ａ）　ｐ　（ｂ）は前記方法による欠点の−っであ
るレジスト残少が生じることを説明した断面図、第３図
（ａＬ’（ｂ）は前記方法の他の欠点である多結晶シリ
コンの一エツチング残夛が生じることを説明した断面図
、第４図は前記方法の更に他の欠点であるＡｔ配線の断
切れを説明した断面図、第５図（ａ）〜（ｇ）は本発明
の実施例１におけるｎチャンネルＭＯ８型半導体装置の
製造工程を示す断面図、第６図（ａ）〜（ｅ）は本発明
の実施例２における同半導体装置の製造工程の一部を示
す断面図、第７図（ａ）　、　（ｂ）は本発明の実施例
３における同半導体装置の製造工程の一部を示す断面図
、第８図（ａ）　ｊ　（ｂ）は本発明の実施例４におけ
る同半導体装置の製造工程の一部を示す断面図、第９図
は本発明の実施例５によシテーノ４状の側面を有する素
子分離領域で分離された基板上部分に素子領域を形成し
た状態を示す断面図、第１０図及び第１１図は夫々本発
明の他の実施例における素子分離領域で分離された基板
上部分に素子領域を形成した状態を示す断面図である。 １０１．２０１，３０１，４０１，５０１゜６ｏ１．７
０１・・・ｐ＋型シリコン基板、１０２゜２０２・・・
Ｓ　ｉＯ２膜、１０４，２０５，３０３゜４０２．５０
２，６０２，７０２・・・素子分離領域（フィールド領
域）、１０５・・・多結晶シリコン層、１０６，２０６
・・・単結晶シリコン層、１θ７・・・プラズマ窒化膜
、１０８　ｔ　３θ４゜４０４．５０３，６０３，７０
３・・・素子領域、１０９・・・ケ８−ト電極、１１０
・・・ダート酸化膜、１１１・・・ｎ＋＋ソース領域、
１１２・・・ｎ＋型トドレイン領域１１４，１１５・・
・Ａｔ配線、２０４１＋２０４２・・・Ａｔ被膜、４０
３・・・溝部。 出願人代理人、　弁理士　鈴　江　武　彦第１図 第五図 第２図 第３図 第３図 第５図 第６図′ ２０５　　　　　　　　　　　　　　　２０５第７図 第８図

Claims (9)

【特許請求の範囲】
1. （１）少なくとも一部の領域の不純物濃度が１０／ｃＩ
   ｎ以上の半導体基体上に絶縁膜を形成した後、この絶縁
   膜を選択的にエツチング除去して素子分離領域を形成す
   る工程と、非単結晶半導体層を堆積する工程と、この半
   導体層にエネルギービームを照射して単結晶化する工程
   と、前記素子分離領域上の単結晶半導体層を選択エツチ
   ングして該素子分離領域で分離され、た半導体基体上部
   分に単結晶半導体層からなる素子領域を形成する工程と
   を具備したことを特徴とする半導体装置の製造方法。
2. （２）素子分離領域上の単結晶半導体層を選択エツチン
   グする工程を、エッチバック法によシ行なうことを特徴
   とする特許請求の範囲第１項記載の半導体装置の製造方
   法。
3. （３）少なくとも一部の領域の不純物濃度が１０１７／
   ｃ７ｎ３以上の半導体基体上に絶縁膜を形成し−た後、
   この絶縁膜上の紫子領域予定部を覆うスペーサを形成す
   る工程と、とのス被−サを含む絶縁膜上に第１被膜を堆
   積した後、該スーミーザを除去してその上の第１被膜部
   分をリフトオンし前記絶縁膜の素子分離領域予定部上に
   第１被膜を残存させる工程と、残存第１被膜をマスクと
   して前記絶縁膜を選択的にエツチング除去して素子分離
   領域を形成する工程と、残存第１被膜を除去した後非単
   結晶半導体層を堆積する工程と、この半導体層にエネル
   ギービームを照射して単結晶化する工程と、前記素子分
   離領域で分離された半導体基体領域に対応する単結晶半
   導体層の四部を少なくとも含む領域に第２被膜を堆積し
   た後、反応性イオンエツチングで処理して前記単結晶半
   導体層の凹部に第２被膜を残存させる工程と、この残存
   第２被膜と単結晶半導体層とを同時にエツチングして前
   記素子分離領域で分離された半導体基体上部分に同半導
   体層からなる素子領域を形成する工程とを具備したこと
   を特徴とする特許請求の範囲第１項記載の半導体装置の
   製造方法。
4. （４）第２被膜がプラズマ窒化膜であることを特徴とす
   る特許請求の範囲第３項記載の半導体装置の製造方法。
5. （５）半導体基体は不純物濃度が１０１７／ｃｒｎ３以
   上の半導体基板と、この基板上に形成された不純物濃度
   がｌＯ／ｃＩｎ未満の単結晶半導体膜とからなるもので
   あることを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。
6. （６）絶縁膜を選択的にエツチング除去して素子分離領
   域を形成した後、露出した半導体基体表面を更にエツチ
   ングして溝部を形成することを特徴とする特許請求の範
   囲第１項記載の半導体装置の製造方法。
7. （７）絶縁膜を選択的にエツチング除去して素子分離領
   域を形成する工程において、絶縁膜をテーパ状にエツチ
   ング除去してテーパ状の側面を有する素子分離領域を、
   形成することを特徴とする特許請求の範囲第１項記載の
   半導体装置の製造方法。
8. （８）素子分離領域の側面に半導体基体中の不純物と同
   導電型の不純物をド−ピングすることを特徴とする特許
   請求の範囲第１項記載の半導体装置の製造方法。
9. （９）不純物のドーピングをイオン注入によシ行なうこ
   とを特徴とする特許請求の範囲第８項記載の半導体装置
   の製造方法。 αＯ絶縁膜として半導体基体中の不純物と同導電型の不
   純物を含むものを用いることを特徴とする特許請求の範
   囲第１項記載の半導体装置の製造方法。 αη　絶縁膜として５ｉ０２膜を用いることを特徴とす
   る特許請求の範囲第１項記載の半導体装置の製造方法。