JP2567832B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関し、特にMIS型
半導体装置のソース、ドレイン領域と多結晶シリコンか
らなる配線との接続工程を改良した方法に係わる。
半導体装置のソース、ドレイン領域と多結晶シリコンか
らなる配線との接続工程を改良した方法に係わる。
最近、半導体装置の高集積化の目的から多層配線技術
が多く採用され、それに伴ってソース、ドレイン領域と
接続する配線を多結晶シリコンにより形成したMOS型半
導体装置が開発されている。こうした半導体装置（例え
ばｎチャネルMOS型半導体装置）は、従来、次のような
方法によって製造されている。
が多く採用され、それに伴ってソース、ドレイン領域と
接続する配線を多結晶シリコンにより形成したMOS型半
導体装置が開発されている。こうした半導体装置（例え
ばｎチャネルMOS型半導体装置）は、従来、次のような
方法によって製造されている。
まず、ｐ型シリコン基板の主面に素子分離領域として
のフィールド酸化膜を形成した後、熱酸化処理を施して
フィールド酸化膜で分離された基板の島領域にゲート酸
化膜を形成する。つづいて、全面にゲート電極材料膜で
ある多結晶シリコン膜を堆積した後、該多結晶シリコン
膜をパターニングしてゲート電極を形成する。ひきつづ
き、前記フールド酸化膜及びゲート電極をマスクとして
ｎ型不純物、例えばリンを基板の島領域にイオン注入
し、活性化したn+型のソース、ドレイン領域を形成す
る。更に、全面に層間絶縁膜であるCVD−SiO2膜を堆積
し、前記ソース、ドレイン領域に対応するCVD−SiO2膜
にコンタクトホールを開口した後、全面に多結晶シリコ
ン膜を堆積する。次いで、多結晶シリコン膜にリンの拡
散又はイオン注入を行なった後、950℃以上の熱処理を
施してコンタクトホール内のn+型ソース、ドレイン領域
と多結晶シリコンとの界面に生成された自然酸化膜を熱
的に破壊してそれらをオーミック接続する。この後、該
多結晶シリコン膜をパターニングしてソース、ドレイン
の配線を形成する。
のフィールド酸化膜を形成した後、熱酸化処理を施して
フィールド酸化膜で分離された基板の島領域にゲート酸
化膜を形成する。つづいて、全面にゲート電極材料膜で
ある多結晶シリコン膜を堆積した後、該多結晶シリコン
膜をパターニングしてゲート電極を形成する。ひきつづ
き、前記フールド酸化膜及びゲート電極をマスクとして
ｎ型不純物、例えばリンを基板の島領域にイオン注入
し、活性化したn+型のソース、ドレイン領域を形成す
る。更に、全面に層間絶縁膜であるCVD−SiO2膜を堆積
し、前記ソース、ドレイン領域に対応するCVD−SiO2膜
にコンタクトホールを開口した後、全面に多結晶シリコ
ン膜を堆積する。次いで、多結晶シリコン膜にリンの拡
散又はイオン注入を行なった後、950℃以上の熱処理を
施してコンタクトホール内のn+型ソース、ドレイン領域
と多結晶シリコンとの界面に生成された自然酸化膜を熱
的に破壊してそれらをオーミック接続する。この後、該
多結晶シリコン膜をパターニングしてソース、ドレイン
の配線を形成する。
ところで、MOS型半導体装置においては、集積度を向
上する目的でソース、ドレイン領域がシャロー化され、
これに伴もなってソース、ドレイン領域の形成時の活性
化のための熱処理温度が低温側に抑えられる傾向にあ
る。このため、従来のように高温熱処理の適用は困難に
なり、その結果ソース、ドレイン領域と多結晶シリコン
との界面に生成された自然酸化膜を十分に破壊できなく
なり、それら領域と多結晶シリコンからなる配線との間
が非抵抗接触になる。
上する目的でソース、ドレイン領域がシャロー化され、
これに伴もなってソース、ドレイン領域の形成時の活性
化のための熱処理温度が低温側に抑えられる傾向にあ
る。このため、従来のように高温熱処理の適用は困難に
なり、その結果ソース、ドレイン領域と多結晶シリコン
との界面に生成された自然酸化膜を十分に破壊できなく
なり、それら領域と多結晶シリコンからなる配線との間
が非抵抗接触になる。
本発明は、シャロー化に伴う低温プロセスを適用した
場合でもソース、ドレイン領域と多結晶シリコンからな
る配線とを良好にオーミック接続し得る高集積度で高速
動作が可能な半導体装置の製造方法を提供しようとする
ものである。
場合でもソース、ドレイン領域と多結晶シリコンからな
る配線とを良好にオーミック接続し得る高集積度で高速
動作が可能な半導体装置の製造方法を提供しようとする
ものである。
［発明の概要］ 本発明は、第１導電型の半導体基板の主面に素子分離
領域を選択的に形成する工程と、 前記素子分離領域で分離された前記半導体基板の島領
域にゲート絶縁膜を介して多結晶シリコンからなるゲー
ト電極を形成する工程と、 前記素子分離領域および前記ゲート電極をマスクとし
て第２導電型の不純物を前記島領域にドーピングして第
２導電型のソース、ドレイン領域を形成する工程と、 前記ゲート電極を含む全面に層間絶縁膜を形成する工
程と、 前記ソース、ドレイン領域に対応する前記層間絶縁膜
にコンタクトホールを開口する工程と、 前記層間絶縁膜上に多結晶シリコン膜を堆積する工程
と、 Ｐ、As、ＢおよびBF2から選ばれる不純物を少なくと
も前記コンタクトホール内の多結晶シリコン膜部分を通
して前記多結晶シリコン膜と半導体基板の界面における
注入量が１×1017cm-3〜１×1021cm-3となるように前記
界面にイオン注入して前記界面の自然酸化膜を劣化乃至
破壊する工程と、 前記多結晶シリコン膜をパターニングする工程と、 950℃未満の温度で熱処理を施すことにより前記ソー
ス、ドレイン領域と接続されたソース、ドレインの多結
晶シリコン配線を形成する工程と を具備したことを特徴とする半導体装置の製造方法であ
る。
領域を選択的に形成する工程と、 前記素子分離領域で分離された前記半導体基板の島領
域にゲート絶縁膜を介して多結晶シリコンからなるゲー
ト電極を形成する工程と、 前記素子分離領域および前記ゲート電極をマスクとし
て第２導電型の不純物を前記島領域にドーピングして第
２導電型のソース、ドレイン領域を形成する工程と、 前記ゲート電極を含む全面に層間絶縁膜を形成する工
程と、 前記ソース、ドレイン領域に対応する前記層間絶縁膜
にコンタクトホールを開口する工程と、 前記層間絶縁膜上に多結晶シリコン膜を堆積する工程
と、 Ｐ、As、ＢおよびBF2から選ばれる不純物を少なくと
も前記コンタクトホール内の多結晶シリコン膜部分を通
して前記多結晶シリコン膜と半導体基板の界面における
注入量が１×1017cm-3〜１×1021cm-3となるように前記
界面にイオン注入して前記界面の自然酸化膜を劣化乃至
破壊する工程と、 前記多結晶シリコン膜をパターニングする工程と、 950℃未満の温度で熱処理を施すことにより前記ソー
ス、ドレイン領域と接続されたソース、ドレインの多結
晶シリコン配線を形成する工程と を具備したことを特徴とする半導体装置の製造方法であ
る。
前記Ｐ、As、ＢおよびBF2から選ばれる不純物を少な
くとも前記コンタクトホール内の多結晶シリコン膜部分
を通して前記多結晶シリコン膜と半導体基板の界面にお
ける注入量を１×1017cm-3〜１×1021cm-3とすることに
よって、自然酸化膜を構成するＯ−Si−Ｏの結合を断ち
切ることができるため、前記自然酸化膜を劣化乃至破壊
することが可能になる。ここで、前記不純物の注入量を
１×1017cm-3未満にすると、前述した自然酸化膜を構成
するＯ−Si−Ｏの結合を断ち切ることが困難になる。一
方、前記不純物の注入量が１×1021cm-3を越えると、前
記半導体基板に導入される欠陥が多くなって、素子特性
を低下させる。
くとも前記コンタクトホール内の多結晶シリコン膜部分
を通して前記多結晶シリコン膜と半導体基板の界面にお
ける注入量を１×1017cm-3〜１×1021cm-3とすることに
よって、自然酸化膜を構成するＯ−Si−Ｏの結合を断ち
切ることができるため、前記自然酸化膜を劣化乃至破壊
することが可能になる。ここで、前記不純物の注入量を
１×1017cm-3未満にすると、前述した自然酸化膜を構成
するＯ−Si−Ｏの結合を断ち切ることが困難になる。一
方、前記不純物の注入量が１×1021cm-3を越えると、前
記半導体基板に導入される欠陥が多くなって、素子特性
を低下させる。
前記不純物のイオン注入後に950℃未満の温度で熱処
理を施すことにより、前記自然酸化膜を確実に破壊する
ことが可能になる。
理を施すことにより、前記自然酸化膜を確実に破壊する
ことが可能になる。
また、前記多結晶シリコンをパターニングする前に、
配線の低抵抗化を目的として前記多結晶シリコン膜上に
金属や金属シリサイドの膜を被覆してもよい。このよう
な金属としては、例えばモリブデン、タングステン、チ
タン、タンタル、白金等を挙げることができる。前記金
属シリサイドとしては、例えばモリブデンシリサイド、
タングステンシリサイド、チタンチリサイド、タンタル
シリサイド、白金シリサイド等を挙げることができる。
配線の低抵抗化を目的として前記多結晶シリコン膜上に
金属や金属シリサイドの膜を被覆してもよい。このよう
な金属としては、例えばモリブデン、タングステン、チ
タン、タンタル、白金等を挙げることができる。前記金
属シリサイドとしては、例えばモリブデンシリサイド、
タングステンシリサイド、チタンチリサイド、タンタル
シリサイド、白金シリサイド等を挙げることができる。
以下、本発明の実施例を第１図（ａ）〜（ｆ）を参照
して詳細に説明する。
して詳細に説明する。
まず、比抵抗１〜10Ω・cm、面方位（100）のｐ型シ
リコン基板１の主面にボロンのイオン注入技術及び選択
酸化技術により素子分離領域としての厚さ4000Åのフィ
ールド酸化膜２及び該フィールド酸化膜２下の基板表面
のｐ型反転防止層３を夫々形成した（第１図（ａ）図
示）。つづいて、ドライ酸素雰囲気中で熱酸化処理を施
してフィールド酸化膜２で分離された基板１の島領域表
面に厚さ250Åのゲート酸化膜４を成長させた後、全面
に厚さ3500Åの多結晶シリコン膜を堆積し、POCl3の雰
囲気下で多結晶シリコン膜にリン拡散を行ない該多結晶
シリコン膜を低抵抗化させ、更にフォットエッチング技
術により多結晶シリコン膜をパターニングしてゲート電
極５を形成した。この後、フィールド酸化膜２及びゲー
ト電極５をマスクとしてｎ型不純物、例えば砒素を加速
電圧40keV、ドーズ量 ５×1015cm-2の条件でイオン注入を行ない、活性化処理
を施してn+型のソース、ドレイン領域６、７を前記島領
域に形成した（同図（ｂ）図示）。
リコン基板１の主面にボロンのイオン注入技術及び選択
酸化技術により素子分離領域としての厚さ4000Åのフィ
ールド酸化膜２及び該フィールド酸化膜２下の基板表面
のｐ型反転防止層３を夫々形成した（第１図（ａ）図
示）。つづいて、ドライ酸素雰囲気中で熱酸化処理を施
してフィールド酸化膜２で分離された基板１の島領域表
面に厚さ250Åのゲート酸化膜４を成長させた後、全面
に厚さ3500Åの多結晶シリコン膜を堆積し、POCl3の雰
囲気下で多結晶シリコン膜にリン拡散を行ない該多結晶
シリコン膜を低抵抗化させ、更にフォットエッチング技
術により多結晶シリコン膜をパターニングしてゲート電
極５を形成した。この後、フィールド酸化膜２及びゲー
ト電極５をマスクとしてｎ型不純物、例えば砒素を加速
電圧40keV、ドーズ量 ５×1015cm-2の条件でイオン注入を行ない、活性化処理
を施してn+型のソース、ドレイン領域６、７を前記島領
域に形成した（同図（ｂ）図示）。
次いで、全面に厚さ3000ÅのCVD−SiO2膜８を堆積し
た後、前記ソース、ドレイン領域６、７に対応するCVD
−SiO2膜８にコンタクトホール９を開口した（同図
（ｃ）図示）。つづいて、全面に厚さ2000Å多結晶シリ
コン膜10を堆積した後、全面にリンを加速電圧160keV、
ドーズ量１×1016cm-2の条件でイオン注入した（同図
（ｄ）図示）。この時、コンタクトホール９内のソー
ス、ドレイン領域６、７と多結晶シリコン膜10との界面
には ５×1020cm-3の濃度のリンが注入され、それら界面の自
然酸化膜が破壊された。ひきつづき、多結晶シリコン膜
10をフォットエッチング技術によりパターニングして前
記ソース、ドレイン領域６、７とコンタクトホール９を
通して接続されたソース、ドレインの配線11、12を形成
した（同図（ｅ）図示）。
た後、前記ソース、ドレイン領域６、７に対応するCVD
−SiO2膜８にコンタクトホール９を開口した（同図
（ｃ）図示）。つづいて、全面に厚さ2000Å多結晶シリ
コン膜10を堆積した後、全面にリンを加速電圧160keV、
ドーズ量１×1016cm-2の条件でイオン注入した（同図
（ｄ）図示）。この時、コンタクトホール９内のソー
ス、ドレイン領域６、７と多結晶シリコン膜10との界面
には ５×1020cm-3の濃度のリンが注入され、それら界面の自
然酸化膜が破壊された。ひきつづき、多結晶シリコン膜
10をフォットエッチング技術によりパターニングして前
記ソース、ドレイン領域６、７とコンタクトホール９を
通して接続されたソース、ドレインの配線11、12を形成
した（同図（ｅ）図示）。
次いで、全面に保護膜としてのCVD−SiO2膜13を堆積
した後、900℃の熱処理を施した（同図（ｆ）図示）。
この後、常法に従ってCVD−SiO2膜13にコンタクトホー
ル（図示せず）を開口し、Al膜の蒸着、パターニングに
より前記ソース、ドレインの配線11、12とコンタクトホ
ールを通して接続するAl配線を形成してｎチャンネルMO
S半導体装置を製造した。
した後、900℃の熱処理を施した（同図（ｆ）図示）。
この後、常法に従ってCVD−SiO2膜13にコンタクトホー
ル（図示せず）を開口し、Al膜の蒸着、パターニングに
より前記ソース、ドレインの配線11、12とコンタクトホ
ールを通して接続するAl配線を形成してｎチャンネルMO
S半導体装置を製造した。
しかして、本発明によればコンタクトホール９が開口
されたCVD−SiO2膜８上に配線材料膜としての多結晶シ
リコン膜10を堆積した後、リンを少なくとも前記コンタ
クトホール９内の多結晶シリコン膜10部分を通して基板
１表面にイオン注入することによって、基板１と多結晶
シリコン膜10の界面の自然酸化膜を破壊できる。その結
果、該多結晶シリコン膜10をパターニングすることによ
り、高温熱処理（950℃以上）を施さずに、n+型のソー
ス、ドレイン領域６、７とコンタクトへホール９を通し
て良好にオーミック接続された多結晶シリコンからなる
配線11、12を形成できる。従って、高集積度で、高速動
作が可能なｎチャンネルMOS半導体装置を得ることがで
きる。
されたCVD−SiO2膜８上に配線材料膜としての多結晶シ
リコン膜10を堆積した後、リンを少なくとも前記コンタ
クトホール９内の多結晶シリコン膜10部分を通して基板
１表面にイオン注入することによって、基板１と多結晶
シリコン膜10の界面の自然酸化膜を破壊できる。その結
果、該多結晶シリコン膜10をパターニングすることによ
り、高温熱処理（950℃以上）を施さずに、n+型のソー
ス、ドレイン領域６、７とコンタクトへホール９を通し
て良好にオーミック接続された多結晶シリコンからなる
配線11、12を形成できる。従って、高集積度で、高速動
作が可能なｎチャンネルMOS半導体装置を得ることがで
きる。
事実、本実施例の半導体装置において、ゲート電極５
に閾値電圧以上の電圧を印加し、かつドレイン領域７に
０〜10Vの電圧を印加した時のドレイン、ソース領域
７、６間の電流IDSを調べたところ、第２図に示すＶ−
Ｉ特性図を得た。また、本実施例のようにコンタクトホ
ール内の配線となる多結晶シリコン膜と基板の界面にリ
ンのイオン注入を行なわない以外、実施例と同様な方法
により製造されたｎチャンネルMOS半導体装置につい
て、同様にドレイン、ソース領域間の電流IDSを調べた
ところ、第３図に示すＶ−Ｉ特性図を得た。この第２図
及び第３図より明らかな如く、本実施例で製造されたMO
S半導体装置は、ドレイン領域への電圧印加がなされる
と、電流がリニアに流れる。これに対し、従来のMOS半
導体装置では、ドレイン領域への印加電圧が6V以上にな
らなければ電流が流れない。これは、ドレイン、ソース
領域と多結晶シリコンからなる配線とのコンタクト部に
自然酸化膜が存在し、6V以上の電圧を印加した時、該自
然酸化膜が電圧破壊されて電流が流れるからである。
に閾値電圧以上の電圧を印加し、かつドレイン領域７に
０〜10Vの電圧を印加した時のドレイン、ソース領域
７、６間の電流IDSを調べたところ、第２図に示すＶ−
Ｉ特性図を得た。また、本実施例のようにコンタクトホ
ール内の配線となる多結晶シリコン膜と基板の界面にリ
ンのイオン注入を行なわない以外、実施例と同様な方法
により製造されたｎチャンネルMOS半導体装置につい
て、同様にドレイン、ソース領域間の電流IDSを調べた
ところ、第３図に示すＶ−Ｉ特性図を得た。この第２図
及び第３図より明らかな如く、本実施例で製造されたMO
S半導体装置は、ドレイン領域への電圧印加がなされる
と、電流がリニアに流れる。これに対し、従来のMOS半
導体装置では、ドレイン領域への印加電圧が6V以上にな
らなければ電流が流れない。これは、ドレイン、ソース
領域と多結晶シリコンからなる配線とのコンタクト部に
自然酸化膜が存在し、6V以上の電圧を印加した時、該自
然酸化膜が電圧破壊されて電流が流れるからである。
なお、上記実施例ではｎチャンネルMOS半導体の製造
に適用した例について説明したが、ｐチャンネルMOS半
導体装置及び相補型MOS半導体装置の製造にも同様に適
用できる。この場合、ｐチャンネルMOS半導体装置を製
造する際には、多結晶シリコン膜を通して基板にイオン
注入する不純物としては、ボロン等のｐ型不純物を使用
することが必要である。また、相補型MOS半導体装置を
製造する際には、各トランジスタのソース、ドレイン領
域と同一導電型の不純物を使用するか、もしくはSiやAr
を使用することが必要である。
に適用した例について説明したが、ｐチャンネルMOS半
導体装置及び相補型MOS半導体装置の製造にも同様に適
用できる。この場合、ｐチャンネルMOS半導体装置を製
造する際には、多結晶シリコン膜を通して基板にイオン
注入する不純物としては、ボロン等のｐ型不純物を使用
することが必要である。また、相補型MOS半導体装置を
製造する際には、各トランジスタのソース、ドレイン領
域と同一導電型の不純物を使用するか、もしくはSiやAr
を使用することが必要である。
上記実施例では、多結晶シリコンからなる配線をソー
ス、ドレイン領域と接続する場合について説明したが、
基板バイアスを与えるための該基板と同一導電型の拡散
領域との接続にも同様に適用できる。
ス、ドレイン領域と接続する場合について説明したが、
基板バイアスを与えるための該基板と同一導電型の拡散
領域との接続にも同様に適用できる。
以上詳述した如く、本発明によればシャロー化に伴う
低温プロセスを適用した場合でもソース、ドレイン領域
と多結晶シリコンからなる配線とを良好にオーミック接
続し得る高集積度で高速動作が可能な半導体装置製造方
法を提供できる。
低温プロセスを適用した場合でもソース、ドレイン領域
と多結晶シリコンからなる配線とを良好にオーミック接
続し得る高集積度で高速動作が可能な半導体装置製造方
法を提供できる。
第１図（ａ）〜（ｆ）は本発明の実施例におけるｎチャ
ンネルMOS半導体装置の製造工程を示す断面図、第２図
は本実施例のｎチャンネルMOS半導体装置におけるVD−I
DSの関係を示す特性図、第３図は従来のｎチャンネルMO
S半導体装置におけるVD−IDSの関係を示す特性図であ
る。 １……ｐ型シリコン基板、２……フィールド酸化膜、４
……ゲート酸化膜、５……ゲート電極、６……n+型ソー
ス領域、７……n+がたドレイン領域、８……CVD−SiO2
膜、９……コンタクトホール、11……多結晶シリコンか
らなるソース配線、12……多結晶シリコンからなるドレ
イン配線。
ンネルMOS半導体装置の製造工程を示す断面図、第２図
は本実施例のｎチャンネルMOS半導体装置におけるVD−I
DSの関係を示す特性図、第３図は従来のｎチャンネルMO
S半導体装置におけるVD−IDSの関係を示す特性図であ
る。 １……ｐ型シリコン基板、２……フィールド酸化膜、４
……ゲート酸化膜、５……ゲート電極、６……n+型ソー
ス領域、７……n+がたドレイン領域、８……CVD−SiO2
膜、９……コンタクトホール、11……多結晶シリコンか
らなるソース配線、12……多結晶シリコンからなるドレ
イン配線。
Claims (2)
- 【請求項１】第１導電型の半導体基板の主面に素子分離
領域を選択的に形成する工程と、 前記素子分離領域で分離された前記半導体基板の島領域
にゲート絶縁膜を介して多結晶シリコンからなるゲート
電極を形成する工程と、 前記素子分離領域および前記ゲート電極をマスクとして
第２導電型の不純物を前記島領域にドーピングして第２
導電型のソース、ドレイン領域を形成する工程と、 前記ゲート電極を含む全面に層間絶縁膜を形成する工程
と、 前記ソース、ドレイン領域に対応する前記層間絶縁膜に
コンタクトホールを開口する工程と、 前記層間絶縁膜上に多結晶シリコン膜を堆積する工程
と、 Ｐ、As、ＢおよびBF2から選ばれる不純物を少なくとも
前記コンタクトホール内の多結晶シリコン膜部分を通し
て前記多結晶シリコン膜と半導体基板の界面における注
入量が１×1017cm-3〜１×1021cm-3となるように前記界
面にイオン注入して前記界面の自然酸化膜を劣化乃至破
壊する工程と、 前記多結晶シリコン膜をパターニングする工程と、 950℃未満の温度で熱処理を施すことにより前記ソー
ス、ドレイン領域と接続されたソース、ドレインの多結
晶シリコン配線を形成する工程と を具備したことを特徴とする半導体装置の製造方法。 - 【請求項２】前記多結晶シリコン膜をパターニングする
前に前記多結晶シリコン膜上に金属膜、金属シリサイド
膜または金属窒化膜の少なくとも１つを被覆することを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202710A JP2567832B2 (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
| US06/780,071 US4663825A (en) | 1984-09-27 | 1985-09-25 | Method of manufacturing semiconductor device |
| US07/047,146 US4769337A (en) | 1984-09-27 | 1987-05-08 | Method of forming selective polysilicon wiring layer to source, drain and emitter regions by implantation through polysilicon layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202710A JP2567832B2 (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180863A JPS6180863A (ja) | 1986-04-24 |
| JP2567832B2 true JP2567832B2 (ja) | 1996-12-25 |
Family
ID=16461867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202710A Expired - Lifetime JP2567832B2 (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567832B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51116675A (en) * | 1975-04-05 | 1976-10-14 | Fujitsu Ltd | Manufacturing method for a semiconductor device |
| JPS55148422A (en) * | 1979-05-09 | 1980-11-19 | Hitachi Ltd | Manufacturing of semiconductor device |
| JPS5743465A (en) * | 1980-08-28 | 1982-03-11 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of mis type field effect transistor |
-
1984
- 1984-09-27 JP JP59202710A patent/JP2567832B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6180863A (ja) | 1986-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |