JPS61185923A - 半導体低抵抗層の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体低抵抗層の形成方法に関する。

更に詳しくは制御された、面内均一な活性層キャリアプ
ロファイルを有する半導体低抵抗層の形成方法に関する
。

従来の技術 現在半導体材料としてはＳｉが多く使用されているが、
例えば情報処理装置の能力、コストパフォーマンスなど
は使用される半導体素子の性能によって決定される。従
って、これら素子の高速化、低消費電力化あるいは記憶
素子にあってはその大容量化のために、低電界でのキリ
ャア移動度、強電界での飽和ドリフト速度がＳｉよりも
大きなＧａＡｓを代表とする■−■族化合物半導体を使
用せんとする試みがなされてきている。

Ｉ［Ｉ−Ｖ族化合物半導体は、その少数キャリアの寿命
が短いことなどから、これらを利用することによって、
電界効果型トランジスタ（ＦＥＴ）、特に化合物半導体
の半絶縁性基板を用いて対地容量を小さくすることので
きるショットキーバリアＦＥＴ、接合ゲートＦＥＴの他
、ダイオード、ＩＣ等各種の高周波、高速動作素子を作
製することが可能となる。

これらの素子を作製するためには、一般にエピタキシャ
ル成長法、熱拡散法、イオン注入法などが利用されてい
る。中でも特に、イオン注入法は、従来の熱拡散法によ
るドーピングとは異り、熱平衡状態を経ない物理的過程
を利用する技術であるために、不純物の量、深さの正確
な制御が可能である、基板表面の薄膜や不純物層を介し
てその奥に更に不純物をドープできる、注入不純物の横
方向の広がりが小さいので、自己整合法を多用する微細
化デバイスのドーピングに有利である等の各種の注目す
べき利点を有していることから、半導体デバイスの作製
プロセスにおいては不可欠の技術となっている。

例えば、ＧａＡｓショットキーゲー）ＦＥＴをセルファ
ライン法で製造する場合、まず半絶縁性ＧａＡｓ基板に
５１０２膜を形成し、これをパターニングして窓を形成
し、これをマスクとして、例えばＳｉをイオン化し、更
に、数１０〜数百にｅＶのエネルギーに加速して活性層
形成のイオン注入し、５１０２膜を除く。再度例えばＳ
ｉＯ□膜を形成し、ゲート電極パターンを形成する。次
いで、高融点金属珪化物などの膜をスパッタ法等で形成
し、ドライエツチングなどによりパターニングしてゲー
ト電極を形成し、これと８１０２膜などをマスクとして
、ｎ＋領域形成のイオン注入を行い、同時に活性化熱処
理して活性層およびｎ＋領領域形成される。更に、公知
の任意の方法でｎ＋領領域オーミック接触するソースお
よびドレイン電極を形成して、該ＦＥＴを完成させるこ
とができる。

また、多種のイオンあるいは同種のイオンを、注入条件
を変えて多重注入する必要がある場合もあるが、従来こ
のような場合には、すべての注入が連続して行われた後
、一括して活性化アニールが実施されていた。

しかしながら、このような従来法では、多重注入の際、
第１回目の注入により基板結晶の表面が著しく損傷を受
けたり、アモルファス化されるために、第２回目以後の
注入イオンプロファイルは目的とする完全結晶を想定し
た注入プロファイルから大巾なズレを生じ、所期の注入
プロファイル、即ち多重注入により形成しようとする活
性層、ひいては所定のデバイス特性を得ることができな
い。

特に後で行われる注入はどプロファイルが乱れることは
明白である。

更に、レジストパターンを用いた選択注入においても多
重注入の際には、第２回目以後の注入は第１回目の注入
より乱されるので、横方向へのイオンの拡散が著しくな
り、レジストによりマスクした領域にまで侵入するので
、設計通りのデバイス特性が得られなくなる。

また、イオン注入においては、特に注入後比較的高温度
条件の下で活性化熱処理されるが、一般に化合物半導体
にあっては高い蒸気圧を有する元素（例えば■族のＰ％
ＡＳ等）を構成元素とするものが多く、従って熱処理の
際にはこの点に十分な注意を払い組成、即ちストイキオ
メトリ−の厳密な調整を行わなければならない。

発明が解決しようとする問題点 以上述べたように、イオン注入法は半導体装置イス作製
プロセスにおいて欠くことのできない重要な加工手段で
あるが、依然として改善すべき各種問題を有している。

即ち、特に多重注入する場合においては、すべての注入
を連続して行い、その後活性化アニール処理が一括して
実施される。この場合には上記のような各種の問題があ
った。

一方、前に詳しく述べたように、各注入工程の終了後、
活性化熱処理を別々に実施する場合にも、以下のような
克服すべき問題点が残されている。

即ち、イオン注入法では、不純物元素は該元素をイオン
化し、これを高電界中で加速し、高エネルギー状態で化
合物半導体に衝突させることにより注入されるので、注
入領域の結晶性が著しく乱され、特に高濃度イオン注入
にあってはほぼ完全な非晶質状態となってしまう。

ところで、このような非晶質状態を回復しミ該不純物元
素を電気的に活性化させるという２つの目的で、活性化
熱処理が行われるが、この処理は８００〜１０００℃と
いう比較的高い温度下で実施されている。化合物半導体
は一般に解離圧の高いものが多いので、上記熱処理によ
り高蒸気圧元素成分の蒸発による損失が大きい。特に、
イオン注入により結晶性に乱れが生じている注入領域で
の該高蒸気圧元素の蒸発が著しく、その結果基板表面の
組成が変化し、これに起因する電気特性の劣化、不均一
化が無視できないものとなる。

そこで、一般的には熱処理すべき化合物半導体表面に５
Ｉ０２　、Ｓ＋ａＮ４、ＡＩＮなどの誘電体保護膜を形
成し、構成元素の蒸発を防止する保護膜法が利用されて
いる。しかしながら、保護膜の形成にあっては、その膜
質の選択、膜厚の調整等能しい問題があり、例えば膜厚
が厚すぎたり密度が高すぎたりすると、保護膜にクラッ
クが生じたり、熱歪みにより基板が割れるなどの問題が
みられ、−刃保護膜の緻密さが不足すると基板から揮発
性の構成元素の蒸発を効果的に防止することができない
ことになる。

そこで、本発明の目的はこのような従来法の有する各種
欠点を解決し得る、新たなイオン注入法を用いた半導体
低抵抗層の形成方法を提供することにある。また、スト
イキオメトリ−において優れ、しかも均一かつ設計通り
の注入プロファイルの半導体低抵抗層を有する半導体基
板を提供することも本発明の目的の１つである。

問題点を解決するための手段 本発明者等は、イオン注入後の注入領域における結晶性
の回復が、化合物半導体の構成元素の蒸発を低く抑える
ことのできる比較的低い温度条件下でのアニール処理に
より達成でき、また、この低温アニール処理を、各イオ
ン注入操作前後に実施することにより上記従来法の諸欠
点が解決し得ることを見出し、本発明を完成した。

即ち、本発明の半導体低抵抗層の形成方法は、高抵抗性
半導体基板またはエピタキシャル成長層に複数回に亘り
多種のイオン種または同種のイオンを異る注入エネルギ
ーおよび注入量でイオン注入し、次いで活性化アニール
処理することにより半導体低抵抗層を形成する方法であ
って、前記各イオン注入操作の後において、前記基板ま
たはエピタキシャル層を４００〜５００℃の範囲内の温
度下でアニール処理することを特徴とする。

本発明の方法に適用し得る半導体としては、各種の半導
体材料の基板、エピタキシャル層であり得るが、特に高
い解離圧（即ち高蒸気圧元素を含む）を有し、熱処理後
のストイキオメトリ−に問題を有するもの並びに注入損
傷が構成元素間で異っているもの、即ち■−■族化合物
半導体、ｎ−■族化合物半導体材料に対して有効である
。

本発明の方法によれば、まず水平ブリッジマン法、ＬＥ
Ｃ法、ＭＢＥ法等で作製した半導体基板またはエピタキ
シャル層（以下基板等という）に、第１回目のイオン注
入を行い、次いで本発明の低温アニール処理を行う。更
に、第２回目のイオン注入後、低温アニールし、このよ
うな操作を所定イオン注入回数だけ繰返し、最後に常法
に従って注入イオンの活性化熱処理を、８００〜１００
０℃の範囲内の温度に基板を加熱することにより行う。

この活性化熱処理温度では、ｍ−ｖ族化合物半導体の蒸
発がかなり生ずるので、従来法に従ってＳｉＯ□、ＡＩ
　Ｎ、ＳＩ３Ｎ４などの保護膜を基板、エピタキシャル
層表面に形成した後、実施することが好ましい。保護膜
の形成法としてはＣＶＤ、プラズマＣＶＤ、スパッタ法
、蒸着法等各種公知法を例示でき、保護膜材料、基板等
の性質に応じて適宜選択される。

尚、活性化アニール処理としては、最近注目されている
、蒸気圧の高い構成元素の蒸気圧下で行つキャップレス
アニール、ビームアニール即チレーザや電子ビームによ
るアニールあるいはフラッシュランプアニールを行うこ
とも当然可能である。

注入イオンとしては、各基板等の種類に応じて従来公知
の任意のものが使用でき、例えばＧａＡｓについていえ
ば、５ＳＳｉ、、Ｓｎ、　Ｔｅ、　Ｓｅ等のドナー不純
物（ｎ型）およびＢｅ、　Ｃｄ、　Ｍｇ５Ｚｎなどのア
クセプター不純物（ｐ型）が使用できる。

また、上記本発明の方法における低温アニール工程は４
００〜５００℃の範囲内の温度下で２０〜３０分間行い
、好ましくは窒素、水素もしくはこれらの混合ガスなど
の不活性（非酸化性）雰囲気下で実施される。

更に、イオン注入としてレジストマスクを使用しない全
面注入の際に、ホットインプランテーションのためのヒ
ータ付ウェハ支持装置が備えられている注入装置を用い
る場合には、注入後低温アニールを該ヒータの調節によ
り継続して実施し、次のイオン注入操作に移るというよ
うに、−装置内で連続または半連続的に操作することも
できる。

マスクレス選択注入の場合にも同様である。

尚、レジストパターンを用いる選択注入の場合には低温
アニール前にレジストを剥離し、アニール後同じパター
ンを形成する必要があるが、このような操作はステッパ
ーや電子ビーム露光などの精密な位置合せ機構を用いる
ことにより、高精度で行うことができる。

作用 本発明の半導体低抵抗層の形成方法は、特に多重注入に
より活性層（動作層）を形成する際に、各注入操作終了
時点毎に基板等に低温アニール処理を施すことを特徴と
するものである。この処理は従来の１工程で注入イオン
の活性化とイオン注入による結晶性の乱れを回復させる
場合の温度よりもかなり低い４００〜５００℃の範囲内
で実施される。

この温度条件は、本発明において臨界的な条件であり、
４００℃に達しない温度下での処理では十分な結晶性の
回復を期待することはできず、一方５００℃を越える温
度下で処理した場合には結晶性回復作用は十分であるが
、高蒸気圧成分の蒸発を促進し、得られる活性層のスト
イキオメトリ−において不均一なものとなり、電気的特
性も害される。

従って、上記範囲内の温度下で、アニール処理すること
により、構成元素の蒸発による損失を生ずることなしに
、しかも従来の方法にみられた如く保護膜（Ｓｉｎ２、
Ｓｉ　Ｏ，Ｎ＝、５１３Ｎ４、ＡＩＮなど）を用いたり
、高蒸気圧元素の圧力下で処理する必要なしに、イオン
注入による結晶性の乱れのみを回復させることができる
。ただし、本発明においては、低温アニール処理時に保
護膜を利用することを何隻排除するものではない。

この点につき、更に詳しく説明する。注入後の結晶表面
では高速イオンの衝撃により、多数の結晶構成元素が変
位しており、表面近傍では構成元素の変位した結果とし
ての多数の空孔（空格子）が残され、一方より深部の注
入イオンの存在領域の後方には該変位元素が規則的に配
列する格子内に割込んだ多数の格子間原子として存在し
ている。

特に、注入すべき基板等が化合物半導体である場合、構
成元素の変位の大きさ、その数などはまちまちで複雑な
様相を呈している。このような注入損傷のある表面に次
のイオン注入を引続き行うと、注入のプロファイルは、
注入すべき基板等が完全結晶である場合にＬＳＳ理論で
予測されるものとは著しく異り９、例えば予想よりも深
部まで不純物イオンが注入されてしまう、あるいは横方
向の拡散が著しくなる等の欠点があることは容易に推定
できる。

ところで、すでに述べたように結晶性回復のみを目的と
する場合には、注入イオンの活性化に必要とされる程の
熱エネｌレギーは不要であり、活性化アニールよりもは
るかに低い温度（熱エネルギー）で十分であることがラ
マン散乱実験により確認されている。更に、このような
低温度では注入イオンの拡散は殆どもしくは全く促進さ
れることがないばかりか、高蒸気圧元素を含む化合物半
導体を、イオン注入すべき基板等として用いる場合にも
、該高蒸気圧元素の蒸発損失を生じない。

従って、多重イオン注入の際、本発明に従って１回の注
入ごとに低温アニールを施すことにより、次のイオン注
入操作はほぼ完全結晶状態にある基板等に対して実施さ
れることになるので、各注入操作により得られる注入プ
ロファイルはＬＳＳ理論により予想される形状からそれ
程逸脱することがない。即ち、全注入操作終了後、活性
化アニールを施しても、該低温アニール処理を施さない
従来のものと比較して著しく均一で、より制御されたキ
ャリアプロファイルを得ることができる。

このような本発明の方法に従って動作層（例えば電界効
果トランジスタ：　ＦＥＴ）を形成した場合には、しき
い値電圧や相互コンダクタンスを、面内均一かつ設計通
りに調整でき、オーム性接触下部の高ドーズｎ＋注入層
の形成に用いた場合には、良好な低接触抵抗の接触が得
られる。このようにオーミック電極の接触抵抗を減少さ
せることにより、上記ＦＥＴをはじめとする各種化合物
半導体デバイスの高性能化、特に高速化並びに低雑音化
を図ることが可能となるので、このような高性能デバイ
スを得る上で、本発明の方法は非常に有利である。

かくして、本発明の方法は、ＭＥＳＦＥＴ、エピタキシ
ャルＦＥＴ、ＭＩＳＦＥＴなどの各種ＦＥＴの他、フォ
トダイオード、アバランシェフォトダイオード、ガンダ
イオード、インバットダイオードなどの化合物半導体デ
バイスの作製において極めて有用であり、より一層高性
能のデバイスを得ることが期待できる。

実施例 以下、実施例により本発明の方法を更に具体的に説明す
る。しかしながら、以下の実施例により本発明の範囲は
何隻制限されない。

実施例１ 以下のような操作に従ってＧａＡｓ　Ｆ　Ｅ　Ｔを作製
した。

まず、基板としては、アンドープＬＥＣ成長によりｉ等
だ、インゴットから切出した２枚の隣接する２″′径の
ミラー研摩半絶縁性ＧａＡｓウェハ（以下夫夫基板Ａ、
Ｂという）を用い、これに夫々以下のような条件（注入
エネルギーＥおよびドーズ量φ）の下で、動作層および
高ドーズｎ“層を、Ｓｉイオンの注入により形成した。

動作層　（ｉ）　　Ｅ＝２５ＫｅＶ：φ＝　３　ＸＩＯ
”ｃｍ−２（ｉｉ　）　　Ｅ＝　５０ＫｅＶ　；φ＝　
２　Ｘ１０１２ｃｍ−”（ｉｉｉ）　　Ｅ＝１００Ｋｅ
Ｖ　；φ＝　２　Ｘｌ０１２ｃｍ−２ｎ＋層　（ｉ）　
　Ｅ＝５０ＫｅＶ；φ＝　２　Ｘｌ０１３ｃｍ−２（ｉ
ｉ）　　Ｅ＝１８０にｅ■；φ＝　１．５　Ｘ　１０　
”　ｃｍ−’基板Ａでは各イオン注入操作毎に本発明の
特徴とする低温アニール処理を４５０℃で２０分間、保
護膜なしで、かつ不活性ガス（Ｎ２）雰囲気中で施し、
一方基板Ｂでは低温アニール処理を省略した。そ・。

れ以外についてはすべて同様に処理した。活性化アニー
ルは８２０℃にて２０分間、プラズマＣＶＤ法で基板Ａ
、Ｂに　Ｓｉ３Ｎ、膜を形成した後、Ｎ２ガス雰囲気下
で実施した。ＦＥＴのゲート長、ゲート幅およびソース
・ドレイン間距離は夫々１μｍ１５μｍおよび５μｍで
ある。

かくして得られたＧａＡｓ　Ｆ　Ｅ　Ｔのしきい値電圧
ｖｔｈの分布を、各基板（ウェハ）面内で５００点につ
き測定した。また、ｖｔｈはソース・ドレイン間飽和電
流（Ｉ　ｄｓｓ）のゲート電圧（Ｖｇ）依存性から求め
た。結果を以下の表に示す。

＊　ワｔｈ＝平均しきい値電圧 ＊＊　σｖｔｈ　：　ｖｔｈのバラツキ上記表の結果か
ら明らかな如く、本発明の方法に従う低温アニール処理
を省いた基板Ｂでは、平均しきい値電圧（Ｖｔｈ）が負
の側にシフトしており、しかも面内均一性が著しく低い
（σｖｔｈ参照）。

これは、基板已における動作層やｎ＋層のプロファイル
が乱れているためであることが、同じ基板上に形成した
モニター用のＦＥＴの容量−電圧特性から求めたキャリ
ア密度の深さ方向の変化に関するデータから確δ忍され
た。

発明の効果 以上詳しく説明したように、本発明の方法に従って、Ｆ
ＥＴ等の動作層の形成の際、特に同種または異種不純物
を条件を異、にする複数のイオン注入操作の繰返しによ
り行う場合に、連続する２つの注入操作間に低温アニー
ル処理操作を実施することにより、各イオン注入操作は
、完全結晶状態にある基板、エピタキシャル成長層にイ
オン注入することとなるので、°注入プロファイルはＬ
ＳＳ理論により予想されるものと殆ど一致する。即ち、
注入イオンの基板等の深部への侵入、横方向への拡散を
ほぼ完全に防止することができる。その結果、動作層や
ｎ１層の局在化、その特性の均一性、制御性が向上し、
ひいては得られるＦＥＴ等の半導体デバイスは高性能と
なり、同一ウエバ面内での均一性を確保できる。

更に、本発明の低温アニール処理においては保護膜等で
高蒸気圧元素の散逸を防止する必要がなく、その形成、
除去のための工程が減り、操作が簡略化される。

Claims (5)

【特許請求の範囲】
1. （１）高抵抗半導体基板またはエピタキシャル成長層に
   、複数回に亘り多数のイオン種または同種のイオンを、
   異る注入エネルギーおよび注入量でイオン注入し、次い
   で活性化アニール処理することにより半導体低抵抗層を
   形成する方法において、前記各イオン注入操作の前後に
   おいて、前記基板またはエピタキシャル層を４００〜５
   ００℃の範囲内の温度にて低温アニール処理することを
   特徴とする上記半導体低抵抗層の形成方法。
2. （２）前記イオン注入操作および低温アニール処理を、
   ヒータ付ウェハ支持装置を備えた注入装置内で連続的に
   行うことを特徴とする特許請求の範囲第１項記載の方法
   。
3. （３）前記低温アニール処理を不活性ガス、非酸化性ガ
   スもしくはこれらの混合ガス雰囲気下で実施することを
   特徴とする特許請求の範囲第１項または第２項記載の方
   法。
4. （４）前記活性化アニール操作を、基板表面に保護膜を
   形成した後行うことを特徴とする特許請求の範囲第３項
   記載の方法。
5. （５）前記高抵抗半導体基板またはエピタキシャル層が
   III−Ｖ族またはII−VI族化合物半導体の基板またはエ
   ピタキシャル層であることを特徴とする特許請求の範囲
   第１〜４項のいずれか１項に記載の方法。