JPH03184370A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03184370A JPH03184370A JP1324708A JP32470889A JPH03184370A JP H03184370 A JPH03184370 A JP H03184370A JP 1324708 A JP1324708 A JP 1324708A JP 32470889 A JP32470889 A JP 32470889A JP H03184370 A JPH03184370 A JP H03184370A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000003989 dielectric material Substances 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 238000005121 nitriding Methods 0.000 abstract 2
- 229910052710 silicon Inorganic materials 0.000 abstract 2
- 239000010703 silicon Substances 0.000 abstract 2
- 238000000034 method Methods 0.000 description 15
- 238000005530 etching Methods 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体装置に関する。特に高電圧で駆動する
ドライバ部とこれを制御するロジック部を同一基板に形
成した半導体装置に関するものである。
ドライバ部とこれを制御するロジック部を同一基板に形
成した半導体装置に関するものである。
〈従来の技術〉
高電圧で駆動する電流供給／吸入型ドライバを相補型Ｍ
ＯＳ半導体装置（ＣＭＯＳ）で構成する場合、ゲート印
加電圧をほぼ高圧部の電源電圧まで印加する必要がある
。この高圧部の電源電圧を決定するのは、素子耐圧（Ｂ
Ｖｄｓ）の他にトランジスタのゲート破壊電圧が大きな
要因である。したがって、高電圧駆動のドライバ部のゲ
ート酸化膜を低電圧駆動のロジック部と変えて厚くして
ゲート破壊電圧を確保したり、あるいは完全ＣＭ ＯＳ
ｉＪｉ或を行わず、バイポーラ素子等との組み合せに
より、直接ＭＯＳトランジスタのゲート部に高電圧が印
加されないような構成にしていた。
ＯＳ半導体装置（ＣＭＯＳ）で構成する場合、ゲート印
加電圧をほぼ高圧部の電源電圧まで印加する必要がある
。この高圧部の電源電圧を決定するのは、素子耐圧（Ｂ
Ｖｄｓ）の他にトランジスタのゲート破壊電圧が大きな
要因である。したがって、高電圧駆動のドライバ部のゲ
ート酸化膜を低電圧駆動のロジック部と変えて厚くして
ゲート破壊電圧を確保したり、あるいは完全ＣＭ ＯＳ
ｉＪｉ或を行わず、バイポーラ素子等との組み合せに
より、直接ＭＯＳトランジスタのゲート部に高電圧が印
加されないような構成にしていた。
〈発明が解決しようとする課題〉
従来の技術において、ドライバ部のゲート酸化膜を厚く
した場合、出力電流が小さくなることより、大電流を必
要とする素子ではドライバ部の面積が大きくなるため、
チップサイズが大きくなる。
した場合、出力電流が小さくなることより、大電流を必
要とする素子ではドライバ部の面積が大きくなるため、
チップサイズが大きくなる。
また、バイポーラ素子との組み合せにより構成した場合
においても、消費電流の増加を抑えるための構成素子が
増加し、複雑化するため、チップサイズが大きくなる。
においても、消費電流の増加を抑えるための構成素子が
増加し、複雑化するため、チップサイズが大きくなる。
本発明では、このような問題を解決する。
〈課題を解決するための手段〉
本発明の半導体装置は、第１導電型の半導体基板上の所
定部分に形成された第２導電型不純物拡散層上の第１導
電型チャネルＭＯＳトランジスタおよび上記基板上の第
２導電型チャネルＭＯＳトランジスタよりなる相補型Ｍ
ＯＳ半導体装置において、高電圧駆動のドライバ部と低
電圧駆動のロジック部が上記同一基板上に形成され、ド
ライバ部におけるゲート部に高電圧が印加されるトラン
ジスタのゲート絶縁膜がシリコン窒化膜等の高誘電体材
料により形成され、ドライバ部の他のトランジスタおよ
びロジック部におけるトランジスタのそれぞれのゲート
絶縁膜がシリコン酸化膜により形成されてなることを特
徴としている。
定部分に形成された第２導電型不純物拡散層上の第１導
電型チャネルＭＯＳトランジスタおよび上記基板上の第
２導電型チャネルＭＯＳトランジスタよりなる相補型Ｍ
ＯＳ半導体装置において、高電圧駆動のドライバ部と低
電圧駆動のロジック部が上記同一基板上に形成され、ド
ライバ部におけるゲート部に高電圧が印加されるトラン
ジスタのゲート絶縁膜がシリコン窒化膜等の高誘電体材
料により形成され、ドライバ部の他のトランジスタおよ
びロジック部におけるトランジスタのそれぞれのゲート
絶縁膜がシリコン酸化膜により形成されてなることを特
徴としている。
〈作用〉
本発明により、高電圧が印加されるゲート絶縁膜を高誘
電体材料を用いて形成したため、電流特性を低下させる
ことなく、ゲート破壊電圧を高くすることができる。
電体材料を用いて形成したため、電流特性を低下させる
ことなく、ゲート破壊電圧を高くすることができる。
〈実施例〉
第１図は、本発明による実施例の模式断面図である。
Ｐ型半導体基板１の所定部分にＮ型不純物拡散層である
Ｎウェル２が形成されてなり、そのＮウェル２内にはＰ
チャネルソース／ドレイン１４が所定のＰ型半導体基板
１にはＮチャネルソース／ドレイン１５が形成されいる
。そのＮウェル２およびＰ型半導体基板１上にそれぞれ
トランジスタが形成され、ドライバ部のトランジスタに
おいては、第１ゲート酸化膜８上に誘電体材料であるシ
リコン窒化膜９よりなる絶縁膜が形成され、上層にゲー
ト電極となる多結晶シリコン１２が堆積されている。ロ
ジック部のトランジスタにおいては、第２ゲート酸化膜
１１上にゲート電極となる多結晶シリコン１２が堆積さ
れている。この上層に眉間絶縁膜１６を堆積し、拡散層
およびゲート電極と電気的接触をとるため、コンタクト
ホールが形成され、それぞれ配線材料１７が配されてい
る。
Ｎウェル２が形成されてなり、そのＮウェル２内にはＰ
チャネルソース／ドレイン１４が所定のＰ型半導体基板
１にはＮチャネルソース／ドレイン１５が形成されいる
。そのＮウェル２およびＰ型半導体基板１上にそれぞれ
トランジスタが形成され、ドライバ部のトランジスタに
おいては、第１ゲート酸化膜８上に誘電体材料であるシ
リコン窒化膜９よりなる絶縁膜が形成され、上層にゲー
ト電極となる多結晶シリコン１２が堆積されている。ロ
ジック部のトランジスタにおいては、第２ゲート酸化膜
１１上にゲート電極となる多結晶シリコン１２が堆積さ
れている。この上層に眉間絶縁膜１６を堆積し、拡散層
およびゲート電極と電気的接触をとるため、コンタクト
ホールが形成され、それぞれ配線材料１７が配されてい
る。
本発明の半導体装置において、ドライバ部は高電圧で駆
動され、またこのドライバ部の制御を行うロジック部は
低電圧で駆動されている。なお、これらの部分は同一基
板に形成されている。
動され、またこのドライバ部の制御を行うロジック部は
低電圧で駆動されている。なお、これらの部分は同一基
板に形成されている。
以上の構成よりなる本発明の半導体装置は以下に説明す
る方法により形成される。
る方法により形成される。
第２図は、本発明の半導体装置の製造方法の一実施例で
ある。
ある。
Ｐ型半導体基板１に後工程でＰチャンネルトランジスタ
を構築する部分にＮウェル２を形成する（ａ図）。
を構築する部分にＮウェル２を形成する（ａ図）。
次に、酸化工程によりシリコン酸化膜３を形成した後、
ＣＶＤ法によりシリコン窒化膜４を形成する。次いでそ
のシリコン窒化膜４を活性領域となる部分を残して、フ
ォト工程およびエツチング工程により除去した後、その
シリコン窒化膜４を対酸化マスクとしてＬＯＧＯ３酸化
を行い、ＬＯＣＯＳ酸化膜５を形成する（ｂ図）。
ＣＶＤ法によりシリコン窒化膜４を形成する。次いでそ
のシリコン窒化膜４を活性領域となる部分を残して、フ
ォト工程およびエツチング工程により除去した後、その
シリコン窒化膜４を対酸化マスクとしてＬＯＧＯ３酸化
を行い、ＬＯＣＯＳ酸化膜５を形成する（ｂ図）。
次に、上記シリコン窒化膜４を除去した後、高耐圧トラ
ンジスタの低濃度のＰチャンネルドリフト領域６および
Ｎチャンネルドリフト領域７をフォト・イオン注入工程
により形成する（Ｃ図）。
ンジスタの低濃度のＰチャンネルドリフト領域６および
Ｎチャンネルドリフト領域７をフォト・イオン注入工程
により形成する（Ｃ図）。
次に、第１ゲート酸化を行い、第１ゲート酸化膜８を形
成し、ゲート絶縁膜となるシリコン窒化膜９をＣＶＤ法
により所定の厚さに堆積し、ゲート形成部にシリコン窒
化膜９を残すようフォトレジスト１０をマスクにフォト
工程およびエツチング工程を行う（ｄ図）。
成し、ゲート絶縁膜となるシリコン窒化膜９をＣＶＤ法
により所定の厚さに堆積し、ゲート形成部にシリコン窒
化膜９を残すようフォトレジスト１０をマスクにフォト
工程およびエツチング工程を行う（ｄ図）。
シリコン窒化膜９の残存しない活性領域部分のシリコン
酸化膜３を除去する（０図）。
酸化膜３を除去する（０図）。
次に、第２ゲート酸化を行い、第２ゲート酸化膜１１を
形成した後、多結晶シリコン１２をＣＶＤ法により堆積
し、ゲート形成部に多結晶シリコン１２を残すようフォ
トレジスト１３をマスクにフォト工程およびエツチング
工程を行う（ｆ図）。
形成した後、多結晶シリコン１２をＣＶＤ法により堆積
し、ゲート形成部に多結晶シリコン１２を残すようフォ
トレジスト１３をマスクにフォト工程およびエツチング
工程を行う（ｆ図）。
次に、所定部分のパターニングおよび不純物拡散により
Ｐチャネルソース／ドレイン１４およびＮチャネルソー
ス／ドレイン１５を形成し、眉間箱８！膜１６をＣＶＤ
法により形成する（ｇ図）。
Ｐチャネルソース／ドレイン１４およびＮチャネルソー
ス／ドレイン１５を形成し、眉間箱８！膜１６をＣＶＤ
法により形成する（ｇ図）。
次に、眉間絶縁膜１６のフォト工程およびエツチング工
程により、コンタクトホールを形成した後、配線材料１
７例えばＡｌ−３ｉ等をスパッタ法により堆積し、次に
フォト工程およびエツチング工程によりパターニングを
行う（第１図）。
程により、コンタクトホールを形成した後、配線材料１
７例えばＡｌ−３ｉ等をスパッタ法により堆積し、次に
フォト工程およびエツチング工程によりパターニングを
行う（第１図）。
〈発明の効果〉
以上説明したように、本発明により、低消費電力の完全
ＣＭＯＳ構成の高耐圧ドライバ素子が可能になるととも
に、そのドライバ部の面積は低減する。したがって、高
電圧大電流を必要とするドライバ素子のチップサイズの
縮小化が実現する。
ＣＭＯＳ構成の高耐圧ドライバ素子が可能になるととも
に、そのドライバ部の面積は低減する。したがって、高
電圧大電流を必要とするドライバ素子のチップサイズの
縮小化が実現する。
第１図は、本発明の実施例の模式断面図、第２図は、そ
の製造方法を説明する図である。 １・・・Ｐ型半導体基板 ２・・・Ｎウェル ・ＬＯ−ＣＯ３酸化膜 ・Ｐチャンネルドリフト領域 ・Ｎチャンネルドリフト領域 ・第１ゲート酸化膜 ・シリコン窒化膜 ・第２ゲート酸化膜 ・多結晶シリコン ・Ｐチャネルソース／ドレイン ・Ｎチャネルソース／ドレイン ・層間絶縁膜 ・配線材料
の製造方法を説明する図である。 １・・・Ｐ型半導体基板 ２・・・Ｎウェル ・ＬＯ−ＣＯ３酸化膜 ・Ｐチャンネルドリフト領域 ・Ｎチャンネルドリフト領域 ・第１ゲート酸化膜 ・シリコン窒化膜 ・第２ゲート酸化膜 ・多結晶シリコン ・Ｐチャネルソース／ドレイン ・Ｎチャネルソース／ドレイン ・層間絶縁膜 ・配線材料
Claims (1)
- 第１導電型の半導体基板上の所定部分に形成された第２
導電型不純物拡散層上の第１導電型チャネルＭＯＳトラ
ンジスタおよび上記基板上の第２導電型チャネルＭＯＳ
トランジスタよりなる相補型ＭＯＳ半導体装置において
、高電圧駆動のドライバ部と低電圧駆動のロジック部が
上記同一基板上に形成され、ドライバ部におけるゲート
部に高電圧が印加されるトランジスタのゲート絶縁膜が
シリコン窒化膜等の高誘電体材料により形成され、ドラ
イバ部の他のトランジスタおよびロジック部におけるト
ランジスタのそれぞれのゲート絶縁膜がシリコン酸化膜
により形成されてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324708A JPH03184370A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324708A JPH03184370A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184370A true JPH03184370A (ja) | 1991-08-12 |
Family
ID=18168823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324708A Pending JPH03184370A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184370A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661751A1 (en) * | 1993-04-29 | 1995-07-05 | Texas Instruments Incorporated | CMOS device with high and low voltage transistors |
-
1989
- 1989-12-13 JP JP1324708A patent/JPH03184370A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661751A1 (en) * | 1993-04-29 | 1995-07-05 | Texas Instruments Incorporated | CMOS device with high and low voltage transistors |
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