KR0161392B1 - 고압 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

고압 반도체 소자 및 그 제조방법에 관하여 설명되어 있다. 제1도전형의 반도체기판, 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트전극, 상기 게이트전극 하부의 반도체 기판내에 형성되고 그 표면에 고압 반도체 소자의 채널이 형성될 제1도전형의 제1불순물영역, 상기 반도체 기판내에, 상기 제1불순물영역을 사이에 두고 대칭적으로 형성된 제2도전형의 제2불순물영역, 상기 제2불순물영역내의 상기 기판 표면에, 상기 제2불순물 영역에 의해 둘러싸이도록 형성된 제2도전형의 제3불순물영역 및 상기 제3불순물영역과 제1불순물영역 사이에 위치한 상기 제2불순물영역 내의 상기 기판 표면에 형성되고 상기 제3불순물영역과 동일한 토폴로지(topology)를 갖도록 형성된 산화막을 구비한다. 고압 반도체 소자의 소오스 및 드레인을 채널에 대해 대칭형으로 구성하고 채널과 소오스/드레인을 서로 다른 도전형으로 형성함으로써 종래 문제점을 해결할 수 있다.

Description

고압 반도체 소자 및 그 제조방법
제1a도 내지 제1h도는 종래의 고압 반도체 소자 제조방법을 설명하기 위한 단면도.
제2a도 내지 제2h도는 본 발명의 제1실시예에 의한 고압 반도체 소자의 제조방법을 설명하기 위한 단면도.
제3a도 내지 제3g도는 본 발명의 제2실시예에 의한 고압 반도체 소자의 제조방법을 설명하기 위한 단면도.
본 발명은 고압 반도체 소자 및 그 제조방법에 관한 것으로, 특히 DDSD(Double Diffused Source and Drain) 구조를 갖는 고압 반도체 소자 및 그 제조방법에 관한 것이다.
현재 고압 반도체 소자는 액정표시소자(LCD) 분야에서 가장 많이 사용되고 있으며, 그 외에 MCU/MPU 소자를 구동시키기 위한 출력 드라이버 IC에 널리 쓰인다. 이러한 고압 반도체 소자에 있어서, 특히 필수적으로 요구되는 특성은 높은 항복전압 및 온 상태에서의 낮은 저항이다. 이와 같이 높은 항복전압 및 낮은 온 저항을 얻기 위하여 일반적으로 DDSD(Double Diffused Source and Drain) 구조가 널리 사용되고 있다.
제1a도 내지 제1h도를 참조하여 종래의 DDSD 구조를 갖는 고압 반도체 소자 제조방법을 설명한다.
제1a도를 참조하면, N형의 반도체 기판(10)상에 예컨대 N형의 에피택시층(12)을 형성한 다음, 상기 에피택시층(12) 내에 P형의 제1웰(14)을 형성한다.
제1b도를 참조하면, 상기 결과물 상에 제1 패드산화막(16) 및 제1질화막(18)을 형성한 다음, 상기 제1 질화막(18)을 패터닝하여 N형의 불순물이 이온주입될 영역(a,b,e,f)을 한정한다. 이어서, 상기 제1질화막(18)을 이온주입 마스크로 사용하여 상기 기판에 N형의 불순물을 저농도로 이온주입한다.
제1c도를 참조하면, 상기 기판에 대해 국부적 산화공정을 진행하여 제1 필드산화막(20)을 형성하고, 상기 제1 질화막(18)을 제거한 다음, 상기 결과물 전면에 P형의 불순물을 저농도로 이온주입한다.
제1d도를 참조하면, 이온주입된 상기 N형 및 P형의 불순물을 확산시켜 상기 N형의 에피층(14) 및 P형의 제1 웰(12)내에 N형의 제2 웰(22) 및 P형의 제2 웰(24)을 형성한다. 계속해서, SORT(Selective Oxidation Reduced Topology) 공정을 이용하여 상기 제1 필드산화막(20)에 의해 불균일하게 형성되어 있는 상기 기판의 표면을 평탄화시킨다.
제1e도를 참조하면, 평탄화 공정을 거친 상기 기판 상에 제2 패드산화막(26) 및 제2 질화막(28)을 형성한 후, 상기 제2 질화막을 패터닝하여 반도체 소자의 채널영역(g) 및 고농도의 불순물영역(h)이 형성될 부분을 한정한다.
제1f도는 참조하면, 상기 기판에 대해 국부적 산화공정을 진행하여 제2 필드산화막(30)을 형성하고, 상기 제2 질화막(28) 및 제2 패드산화막(26)을 차례로 제거한 다음, 상기 결과물 전면에 게이트 산화막(32)을 형성한다.
제1g도를 참조하면, 게이트 산화막(32)이 형성된 상기 결과물 상에 도전물을 증착한 다음 패터닝하여 게이트 전극(34)을 형성한다.
제1h도를 참조하면, 통상의 모스페트(MOSFET) 제조공정을 이용하여 상기 기판내에 고농도의 P형 및 N형 불순물 영역(36 및 38)을 형성하여 소오스 및 드레인을 형성하고, 게이트 전극을 절연시키기 위한 절연층(40)을 형성한 다음, 금속배선(42)을 형성하여 고압 및 저압반도체 소자를 완성한다.
상기 종래의 제조방법에 의해 제조된 고압 반도체 소자에 의하면 다음과 같은 문제점이 발생된다.
첫째, N채널 및 P채널 고압 반도체 소자의 소오스(s) 및 드레인(d)이 비대칭형으로 구성되어 있고, P채널 고압 반도체 소자의 채널영역(c)과 소오스영역(s)이, 저농도로 형성되고 동일한 도전형으로 형성된 N형의 제2 웰(22)내에 형성되어 있으며, N채널 고압 반도체 소자의 채널영역(c`)과 소오스영역(s`)이, 저농도로 형성되고 동일한 도전형으로 형성된 P형의 제2 웰(24)내에 형성되어 있기 때문에 동작전압 조건에 제한을 받게 된다.
둘째, P채널 소자의 경우에 있어서, P형의 제1 웰(14)과 저농도 드레인 영역인 P형의 제2 웰(24)이 같은 도전형이기 때문에 인접한 소자들간의 동작 전압을 다르게 할 수 없다. 따라서 동작전압 레벨을 달리 형성할 경우에는 소자분리된 또다른 P형의 제1 웰 위에 소자를 형성하여야 하는 단점이 있다.
셋째, 채널영역(c 및 c`)과 제2 필드산화막(30)에 의해 단차가 발생하게 되고 이로 인해 후속되는 배선공정을 어렵게 하므로 SORT와 같은 평탄화 공정을 추가해야 하는 단점이 있다.
따라서, 본 발명의 목적은 상기 문제점들을 해결할 수 있는 고압 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 고압 반도체 소자에 적합한 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판; 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트전극; 상기 개이트전극 하부에 형성되고 제1 불순물 농도를 갖는 제1도 전형의 제1 불순물영역; 상기 제1 불순물영역을 사이에 두고 대칭적으로 형성되며 제1 불순물 농도를 갖는, 상기 제1 도전형에 반대인 제2 도전형의 제2 불순물영역; 상기 제2 불순물영역 내의 상기 기판 표면에 형성되고 그 접합부의 깊이가 상기 제2 불순물영역보다 작으며, 제3 불순물 농도를 갖는 제2 도전형의 제3 불순물영역; 및 상기 제2 불순물영역 내의 상기 기판 표면에 형성되고 상기 제3 불순물영역과 동일한 토폴로지(topology)를 갖도록 형성된 필드산화막을 구비하는 것을 특징으로 하는 고압 반도체 소자를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 불순물 농도는 저농도로, 제3 불순물 농도는 고농도로 형성되며, 상기 제1 불순물영역은 고압 반도체 소자의 채널영역이고, 상기 제2 및 제3 불순물영역은 고압 반도체 소자의 소오스/드레인이다.
상기 목적을 달성하기 위하여 본 발명은 또한, 제1 도전형의 반도체기판; 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트전극; 상기 게이트전극 하부에 형성되고 그 표면이 요형 또는 철형 구조를 가지며, 제1 불순물 농도를 갖는 제1 도전형의 제1 불순물영역; 상기 제1 불순물영역을 사이에 두고 대칭적으로 형성되며 제2 불순물 농도를 갖는, 상기 제1 도전형에 반대인 제2 도전형의 제2 불순물영역; 및 상기 제2 불순물영역 내의 상기 기판 표면에 형성되고 그 접합부의 깊이가 상기 제2 불순물영역보다 작으며, 제3 불순물 농도를 갖는 제2 도전형의 제3 불순물영역을 구비하는 것을 특징으로 하는 고압 반도체 소자를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 불순물영역의 요형구조는 P채널 고압소자의 채널로, 철형 구조는 N채널 고압소자의 채널로 형성된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체기판 상에 제1 패드산화막 및 제1 질화막을 형성하는 단계; 상기 제1 질화막을 패터닝하여 고압 반도체소자의 소오스/드레인 영역 및 소자분리영역을 한정하는 단계; 한정된 상기 고압 반도체소자의 소오스/드레인 영역 및 소자분리영역에 제1 필드산화막을 형성하는 단계; 상기 제1 필드산화막, 제1 질화막, 및 제 1패드산화막을 제거하여 굴곡을 갖는 반도체기판 표면을 형성하는 단계; 상기 결과물 상에 제1 포토레지스트 패턴을 형성하고 이를 이온주입마스크로 사용하여 제1 도전형의 불순물을 이온주입하는 단계; 상기 결과물 상에 제2 패드산화막 및 제2 질화막을 형성하는 단계; 상기 제2 질화막을 패터닝하여 고압 반도체소자의 소오스/드레인 영역 및 소자분리영역을 한정하는 단계; 한정된 상기 고압 반도체소자의 소오스/드레인 영역 및 소자분리영역에 상기 반도체기판과 동일한 토폴로지를 갖는 제2 필드산화막을 형성하는 단계; 상기 제2 질화막 및 제2 패드산화막을 제거하는 단계; 및 상기 결과물 상에 게이트 산화막 및 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 고압 반도체 소자의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 패드산화막 및 제1 질화막을 형성하는 단계전, 상기 제1 도전형의 반도체 기판에 제2 도전형의 웰을 형성하는 단계를 더 구비한다. 또한, 상기 제2 필드산화막을 형성하는 단계에서의 열산화공정에 의해, 상기 기판 내에 제1 불순물 농도를 갖는 제1 도전형의 제1 불순물영역과 제2 불순물 농도를 갖는 제2 도전형의 제2 불순물영역이 형성되며, 상기 게이트 전극을 형성하는 단계 후, 제3 불순물농도를 갖는 제2 도전형의 제3 불순물 영역을 형성하는 단계를 더 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은 또한, 제1 도전형의 반도체기판 상에 제1 패드산화막 및 제1 질화막을 형성하는 단계; 상기 제1 질화막을 패터닝하여 고압 반도체소자의 소오스/드레인 영역 및 소자분리영역을 한정하는 단계; 패터닝된 상기 제1 질화막을 이온주입 마스크로 사용하여 상기 결과물 전면에 제 1도전형의 불순물을 이온주입하는 단계; 상기 결과물 상에 제1 필드산화막을 형성하는 단계; 상기 제1 질화막을 제거한 다음 상기 결과물 전면에 제2 도전형의 불순물을 이온주입하는 단계; 상기 결과물 상에 제2 패드산화막 및 제2 질화막을 형성하는 단계; 상기 제2 질화막을 패터닝하여 소자분리영역을 한정하는 단계; 한정된 상기 소자분리영역에 제2 필드산화막을 형성하는 단계; 상기 제2 질화막 및 제2 패드산화막을 제거하는 단계 ; 및 상기 결과물 상에 게이트 산화막 및 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 고압 반도체 소자의 제조방법을 제공한다.
본 발명에 의하면, 고압 반도체 소자의 소오스 및 드레인을 체널에 대해 대칭형으로 구성하고, 고압 반도체 소자의 채널형태를 요형 또는 철형으로 구성함으로써 종래 문제점들을 해결함과 동시에 쇼트채널 효과 개선 및 전기장 완화를 도모할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.
제2a도 내지 제2h도는 본 발명의 제1 실시예에 의한 고압 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
제2a도는 P형의 웰(102)을 형성하는 단계를 도시한다. 제1 도전형, 예컨대 N형의 반도체 기판(100) 상의 N채널 고압 및 저압 반도체 소자가 형성될 영역에 제2 도전형, 예컨대 P형의 불손물을 주입한 다음 상기 기판(100) 내로 깊게 확산시켜 P형의 웰(102)을 형성한다.
제2b도는 제1 질화막(106)을 패터닝하는 단계를 도시한다. P형의 웰(102)이 형성된 상기 기판 상에 통상의 방법으로 제1 패드 산화막(104) 및 제1 질화막(106)을 형성한다. 이어서, N채널 및 P채널 고압 반도체 소자의 소오스/드레인 영역(A`) 및 소자분리 영역(B`)을 한정하도록 상기 제1 질화막(106)을 패터닝하여 상기 제1 패드산화막(104)을 노출시킨다.
제2c도는 1차 국부적 산화공정을 진행하는 단계를 도시한다. 제1 질화막(106)이 패터닝된 상기 기판에 대해 통상의 방법을 사용한 국부적 산화 공정을 진행하여 N채널 및 P채널 고압 반도체소자의 소오스/드레인 영역(A`) 및 소자분리 영역(B`)에 제1 필드산화막(도시되지 않음)을 형성한다. 이어서, 상기 제1 질화막(106), 제1 패드 산화막(104), 및 제1 필드산화막을 제거하여 굴곡을 갖는 반도체 기판 표면을 형성한다.
제2d도는 N형의 불순물을 이온주입하는 단계를 도시한다. 상기 결과물 전면에 열산화막(108)을 형성하고, 상기 열산화막(108) 상에 포토레지스트를 도포한 다음, N채널 고압 반도체 소자의 소오스/드레인 영역(A″), P채널 고압 소자의 채널영역(B″) 및 P채널 저압 소자영역(C″)을 한정하는 제1 포토레지스트 패턴(110)을 형성한다. 다음에, 상기 제1 포토레지스트 패턴(110)을 이온주입 마스크로 사용하여 상기 결과물 상에 N형의 불순물을 저농도로 이온주입한다.
제2e도는 P형의 불순물을 이온주입하는 단계를 도시한다. 상기 제1 포토레지스트 패턴(110)을 제거하고, 상기 결과물 상에 포토레지스트를 재도포한 다음, P채널 고압 반도체 소자의 소오스/드레인 영역(D″), N채널 고압 소자의 채널영역(E″) 및 N채널 저압소자영역(F″)을 한정하는 제 2포토레지스트 패턴(112)을 형성한다. 다음에, 상기 제2 포토레지스트 패턴(112)을 이온주입 마스크로 사용하여 상기 기판 전면에 P형의 불순물을 저농도로 이온주입한다.
제2f도는 제2 패드산화막(114) 및 제2 질화막(116)을 형성하는 단계를 도시한다. 상기 열산화막(108)을 제거한 다음, 상기 결과물 상에 제2 패드 산화막(114) 및 제2 질화막(116)을 형성한다. 이어서, 상기 제1 질화막(제2b도의 106) 패터닝시와 동일한 마스크 패턴을 적용하여 상기 제2 질화막(116)을 패터닝함으로써 고압 반도체 소자의 소오스/드레인 영역(A′) 및 소자분리영역(B′)를 한정한다.
제2g도는 제2 필드산화막(118), N형 및 P형의 제2 웰(120 및 122)들을 형성하는 단계를 도시한다. 상기 결과물에 대해 통상의 국부적 산화공정을 진행하여 상기 기판 상에 제2 필드산화막(118)을 형성한다. 이때, 상기 제2 필드산화막(118)은 상기 기판의 원래 높이까지, 즉 상기 반도체 기판과 동일한 토폴로지(topology)를 갖도록 형성시킴으로써 초기 평탄화를 이룰 수 있다. 따라서, 종래와는 달리 평탄화 공정을 필요로 하지 않는다.
여기에서, 상기 제2 필드산화막(118) 형성시 고압 반도체소자 영역내에는 게이트 산화막보다 두꺼운 산화막(118′)이 형성된다. 또한, 상기 열산화공정에 의해 이전 공정에서 이온주입된 P형 및 N형의 불순물이 확산되어 상기 N채널 고압 반도체 소자에 있어서는 저농도의 P형 제1 불순물영역(122) 및 N형 제2 불순물영역(120)이 형성되고, P채널 고압반도체 소자에 있어서는 저농도의 N형 제1 불순물영역(120) 및 P형 제2 불순물영역(122)이 형성된다.
제2h도는 고압 반도체 소자를 완성하는 단계를 도시한다. 평탄화가 이루어진 상기 결과물 상에 종래와 마찬가지로 고압 및 저압 반도체 소자의 게이트 산화막(124 및 124′)을 형성한 다음, 상기 게이트 산화막(124) 상에 도전물을 증착하고 이를 패터닝하여 게이트 전극(126)을 형성한다. 이어서, 통상의 모스페트(MOSFET) 제조공정을 이용하요 상기 기판내에 고농도의 N형 및 P형 불순물 영역(128 및 130)을 형성함으로써 저압 반도체 소자에 있어서는 일반적인 구조의 소오스 및 드레인을, 고압 반도체 소자에 있어서는 DD(Double Diffused) 구조의 소오스 및 드레인을 형성한다. 계속해서, 게이트 전극을 절연시키기 위하여 상기 결과물 상에 절연물을 증착한 다음 부분적으로 식각하여 절연층(132)을 형성하고, 금속배선(134)을 형성하여 고압 및 저압트랜지스터를 완성한다.
상기 본 발명의 제1 실시예에 의하면, 제2 필드산화막을 반도체 기판과 동일한 토폴로지를 갖도록 형성함으로써 종래에서와 같은 평탄화공정을 필요로 하지 않으며, 고압 반도체 소자의 소오스/드레인 영역이 채널영역을 기준으로 서로 대칭되도록 형성되고, 채널영역과 소오스/드레인영역이 서로 다른 도전형의 불순물로 형성되므로 종래의 문제점을 해결할 수 있다.
제3a도 내지 제3g는 본 발명의 제2 실시예에 의한 고압 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 본 발명의 제2 실시예는 다층배선을 필요로 하지 않는 경우 상기 제1 실시예에서와는 달리 초기 평탄화를 구현하지 않는다. 계속해서 소개되는 도면들에 있어서, 상기 제2a도 내지 제2h도에서와 동일한 도면부호는 동일한 물질을 나타낸다.
제3a도는 P형의 웰(120)을 형성하는 단계를 도시한다. 제1 도전형, 예컨대 N형의 반도체 기판(100) 상의 N채널 고압 및 저압 반도체 소자가 형성될 영역에 제2 도전형, 예컨대 P형의 불순물울 주입한 다음 상기 기판(100)내로 깊게 확산시켜 P형의 웰(102)을 형성한다.
제3b도는 N형의 불순물을 이온주입하는 단계를 도시한다. P형의 웰(102)이 형성된 상기 기판 상에 통상의 방법으로 제 1패드 산화막(104) 및 제1 질화막(106)을 형성한다. 이어서, N채널 고압 반도체 소자의 소오스/드레인 영역(A″), P채널 고압 반도체 소자의 채널영역(B″) 소자분리 영역(B′), 및 P채널 저압 소자영역(C″)을 한정하도록 상기 제1 질화막(106)을 패터닝하여 상기 제1 패드산화막(104)을 노출시킨다. 다음에, 상기 제1 패드산화막(104)을 이온주입 마스크로 사용하여 상기 결과물 상에 N형의 불순물을 저농도로 이온주입한다.
제3c도는 P형의 불순물을 이온주입하는 단계를 도시한다. N형의 불순물이 저농도로 이온주입된 상기 결과물에 대해 통상의 국부적 산화공정을 실시하여 제1 필드산화막(107)을 형성한 다음, 상기 제1 질화막9104)을 제거한다. 이어서, 상기 제1 필드산화막(107)을 이온주입 마스크로 사용하여 상기 결과물 절면에 P형의 불순물을 저농도로 이온주입한다. 이때, 상기 제1 필드산화막(107)에 의해 P채널 고압 반도체 소자의 소오스/드레인 영역(D″), N채널 고압 소자의 채널영역(E″) 및 N채널 저압소자영역(F″)이 한정되고 상기 P형의 불순물이 이온주입된다.
상기 N형 및 P형의 불순물 이온주입으로, N채널 및 P채널 고압 반도체 소자의 채널영역(B″, E″)과 소오스/드레인 영역(A″, D″)이 서로 다른 도전형을 가지게 되고, 높은 항복전압을 실현할 수 있는 선형적 불순물 분포를 갖는 PN접합이 형성된다.
제3d도는 제2 패드산화막(1140 및 제2 질화막(116)을 형성하는 단계를 도시한다. 상기 제1 필드산화막(107)을 제거한 다음, 상기 결과물상에 제2 패드산화막(114) 및 제2 질화막(116)을 형성한다. 이어서, 상기 제2 질화막(116)을 패터닝함으로써 고압 및 저압 반도체 소자의 소자분리영역(B′)을 한정한다.
제3e도는 제2 필드산화막(118)과 N형 및 P형의 제2 웰(120 및 122)들을 형성하는 단계를 도시한다. 상기 결과물에 대해 통상의 국부적 산화공정을 진행하여 상기 기판 상에 제2 필드산화막(118)을 형성한다. 이때, 상기 열산화공정에 의해 이전 공정에서 이온주입된 P형 및 N형의 불순물이 확산되어 상기 N채널 고압 반도체 소자에 있어서는 저농도의 P형 제1 불순물영역(122) 및 N형 제2 불순물영역(120)이 형성되고, P채널 고압 반도체 소자에 있어서는 저농도의 N형 제1 불순물영역(120) 및 P형 제2 불순물영역(122)이 형성된다.
다음에, 상기 제2 질화막(116) 및 제2 패드산화막(114)을 제거한 다음, 열산화막(119)을 형성한다.
제3f도는 고압 및 저압 반도체 소자의 게이트 산화막 및 게이트 전극을 형성하는 단계를 도시한다. 상기 결과물 상에 고압 및 저압 반도체 소자의 게이트 산화막(124 및 124′)을 형성한 다음, 상기 게이트 산화막(124 및 124′)상에 도전물을 증착하고 이를 패터닝하여 게이트 전극(126)을 형성한다.
도시된 바와 같이, 고압 반도체소자의 게이트 산화막(124)은 저압 반도체소자의 게이트 산화막(124′)보다 두껍게 형성된다.
제3g도는 고압 반도체 소자를 완성하는 단계를 도시한다. 게이트 전극(126)이 형성된 상기 결과물 상에 통상의 모스페트(MOSFET) 제조공정을 이용하여 고농도의 N형 및 P형 불순물 영역(128 및 130)을 형성함으로써 저압 반도체 소자에 있어서는 일반적인 구조의 소오스 및 드레인을, 고압 반도체 소자에 있어서는 DD(Double Diffused) 구조의 소오스 및 드레인을 형성한다. 계속해서, 게이트 전극을 절연시키기 위하여 상기 결과물 상에 절연물을 증착한 다음 부분적으로 식각하여 절연층(132)을 형성하고, 금속배선(134)을 형성하여 고압 및 저압 트랜지스터를 완성한다.
상기 본 발명의 제2 실시예에 의하면, 상기 제1 실시예에서와 마찬가지로 고압 반도체 소자의 소오스/드레인 영역이 채널영역을 기준으로 서로 대칭되도록 형성되고, 채널영역과 소오스/드레인 영역이 서로 다른 도전형의 불순물로 형성되므로 종래의 문제점을 해결할 수 있다. 또한, 고압 소자의 채널 형태가 요형 혹은 철형으로 구성되어 쇼트채널 효과 개선 및 전기장 완화효과를 도모할 수 있다.
이상, 상술한 바와 같이 본 발명에 의하면, 제2 필드산화맏을 반도체 기판과 동일한 토폴로지를 갖도록 형성함으로써 종래에서와 같은 평탄화공정이 필요하지 않아 공정의 단순화가 가능하며, 고압 반도체 소자의 소오스/드레인 영역이 채널영역을 기준으로 서로 대칭되도록 형성되고, 채널영역과 소오스/드레인 영역이 서로 다른 도전형의 불순물로 형성됨으로써 종래 문제점을 해결할 수 있다. 또한, 고압 소자의 채널형태가 요형 혹은 철형으로 구성되어 쇼트채널 효과 개선 및 전기장 완화효과를 도모할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (12)

  1. 제1 도전형의 반도체 기판; 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트전극; 상기 게이트전극 하부의 반도체 기판내에 형성되고 그 표면에 고압 반도체 소자의 채널이 형성될 제1 도전형의 제1 불순물영역; 상기 반도체 기판내에, 상기 제1 불순물영역을 사이에 두고 대칭적으로 형성된 제2 도전형의 제2 불순물영역; 상기 제2 불순물영역내의 상기 기판 표면에, 상기 제2 불순물영역에 의해 둘러싸이도록 형성된 제2 도전형의 제3 불순물영역; 및 상기 제3 불순물영역과 제1 불순물영역 사이에 위치한 상기 제2 불순물영역 내의 상기 기판 표면에 형성되고 상기 제3 불순물영역과 동일한 토폴리지(topology)를 갖도록 형성된 산화막을 구비하는 것을 특징으로 하는 고압 반도체 소자.
  2. 제1항에 있어서, 상기 제3 불순물영역은 제2 불순물영역보다 고농도로 형성된 것을 특징으로 하는 고압 반도체 소자.
  3. 제1항에 있어서, 상기 제2 및 제3 불순물영역은 고압 반도체 소자의 소오스/드레인인 것을 특징으로 하는 고압 반도체 소자.
  4. 제1 도전형의 반도체 기판; 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트전극; 상기 게이트전극 하부에 형성되고 그 표면이 필드산화막의 습식식각으로 형성된 요형 또는 철형의 구조를 가지며 채널이 형성될 제1도전형의 제1 불순물영역; 상기 반도체 기판 내에, 상기 제1 불순물영역을 사이에 두고 대칭적으로 형성된 제2 도전형의 제2 불순물영역; 및 상기 제2 불순물영역 내의 상기 기판 표면에, 상기 제2 불순물영역에 의해 둘러싸이도록 형성되고 상기 제2 불순물영역보다 고농도로 형성된 제2 도전형의 제3 불순물영역을 구비하는 것을 특징으로 하는 고압 반도체 소자.
  5. 제4항에 있어서, 상기 제1 불순물영역의 요형 구조는 P채널 고압소자의 채널로, 철형구조는 N채널 고압소자의 채널로 형성된 것을 특징으로 하는 고압 반도제 소자.
  6. 제1 도전형의 반도체기판 상에 제1 패드산화막 및 제1 질화막을 형성하는 제1 단계; 제1 및 제2 도전형 고압 반도체소자의 소오스/드레인 영역 및 소자분리영역에 한정되도록 상기 제1 질화막을 패터닝하는 제2 단계; 상기 결과물을 열산화하여 상기 제1 및 제2 도전형 고압 반도체소자의 소오스/드레인 영역 및 소자분리영역에 해당되는 상기 반도체기판 표면에 제1 필드산화막을 형성하는 제3 단계; 상기 제1 필드산화막, 제1 질화막, 및 제1 패드산화막을 제거하여 굴곡을 갖는 반도체기판 표면을 형성하는 제4 단계; 상기 반도체기판 표면에 제1 농도를 갖는 제1 도전형의 불순물을 선택적으로 이온주입하는 제5 단계; 상기 반도체기판 표면에 제2 농도를 갖는 제2 도전형의 불순물을 선택적으로 이온주입하는 제6 단계; 상기 결과물 상에 제2 패드산화막 및 제2 질화막을 형성하는 제7 단계; 제1 및 제2 도전형 고압 반도체소자의 소오스/드레인 영역 및 소자분리영역에 한정되도록 상기 제2 질화막을 패터닝하는 제9 단계; 상기 결과물을 열산화하여, 상기 제1 및 제2 도전형 고압 반도체소자의 소오스/드레인 영역 및 소자분리영역 각각에 상기 반도체기판과 동일한 토폴로지를 갖는 게이트산화막보다 두꺼운 산화막 및 제2 필드산화막을 형성하는 제10 단계; 상기 제2 질화막 및 제2 패드산화막을 제거하는 제11 단계; 및 상기 결과물 상에 게이트 산화막 및 게이트 전극을 형성하는 제12단계들을 구비하는 것을 특징으로 하는 고압 반도체 소자의 제조방법.
  7. 제6항에 있어서, 제1 패드산화막 및 제1 질화막을 형성하는 상기 제1단계전, 상기 제1 도전형의 반도체 기판 내에, 제1 도전형의 반도체 소자가 형성될 제2 도전형의 웰을 형성하는 단계를 더 구비하는 것을 특징으로 하는 고압 반도체 소자의 제조방법.
  8. 제6항에 있어서, 제10단계에서의 상기 열산화공정에 의해, 제1 도전형 고압 반도체소자영역에는 제2 도전형의 제2 불순물영역과 상기 제2 불순물영역을 사이에 두고 대칭적으로 제1 도전형의 제1 불순물영역들을 형성하고, 제2 도전형 고압 반도체소자 영역에는 제1 도전형의 제1 불순물영역과 상기 제1 불순물영역을 사이에 두고 대칭적을 제2 도전형의 제2 불순물영역들을 형성하는 것을 특징으로 하는 고압 반도체 소자의 제조방법.
  9. 제8항에 있어서, 게이트 전극을 형성하는 제12 단계 후, 제1 도전형 고압 반도체소자의 제1 불순물영역 내에는 제1 도전형 불순물을 상기 제1 농도보다 고농도로 이온주입하고, 제2 도전형 고압소자의 제2 불순물영역 내에는 제2 도전형 불순물을 상기 제2 농도보다 고농도로 이온주입하여 제3 불순물 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 고압 반도체 소자의 제조방법.
  10. 제1 도전형의 반도체기판 상에 제1 패드산화막 및 제1 질화막을 형성하는 제1 단계; 제1 및 제2 도전형 고압 반도체소자의 소오스/드레인 영역 및 소자분리영역에 한정되도록 상기 제1 질화막을 패터닝하는 제2 단계; 패터닝된 상기 제1 질화막을 이온주입 마스크로 사용하여 상기 결과물 전면에 제1 도전형의 불순물을 이온주입하는 제3 단계; 상기 결과물 상에 제1 필드산화막을 형성하는 제4 단계; 상기 제1 질화막을 제거한 다음 상기 결과물 전면에 제2 도전형의 불순물을 이온주입하는 제5 단계; 상기 결과물 상에 제2 패드산화막 및 제2 질화막을 형성하는 제6 단계; 소자분리영역에 한정되도록 상시 제2 질화막을 패터닝하는 제7 단계; 상기 결과물을 열산화하여, 상기 소자분리영역에 제2 필드산화막을 형성하는 제8 단계; 상기 제2 질화막 및 제2 패드산화막을 제거하는 제9 단계; 및 상기 결과물 상에 게이트 산화막 및 게이트 전극을 형성하는 제10 단계를 구비하는 것을 특징으로 하는 고압 반도체 소자의 제조방법.
  11. 제10항에 있어서, 제8 단계에서의 상기 열산화공정에 의해, 제1 도전형 고압 반도체소자 영역에는 제2 도전형의 제2 불순물영역과 상기 제2 불순물영역을 사이에 두고 대칭적으로 제1도전형의 제1 불순물영역들을 형성하고, 제2 도전형 고압 반도체소자 영역에는 제1 도전형의 제1 불순물영역과 상기 제1 불순물영역을 사이에 두고 대칭적을 제2 도전형의 제2 불순물영역들을 형성하는 것을 특징으로 하는 고압 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 제1 도전형은 N형이고, 제2 도전형은 P형인 것을 특징으로 하는 고압 반도체 소자의 제조방법.
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