CN102163553B - 制造薄膜晶体管的方法 - Google Patents

制造薄膜晶体管的方法 Download PDF

Info

Publication number
CN102163553B
CN102163553B CN201110048426.0A CN201110048426A CN102163553B CN 102163553 B CN102163553 B CN 102163553B CN 201110048426 A CN201110048426 A CN 201110048426A CN 102163553 B CN102163553 B CN 102163553B
Authority
CN
China
Prior art keywords
film
semiconductor
semiconductor film
district
microcrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201110048426.0A
Other languages
English (en)
Other versions
CN102163553A (zh
Inventor
伊佐敏行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN102163553A publication Critical patent/CN102163553A/zh
Application granted granted Critical
Publication of CN102163553B publication Critical patent/CN102163553B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

公开了一种高生产率地制造具有高电特性的薄膜晶体管的方法。在用于形成双栅薄膜晶体管的沟道区的方法中，其中该双栅薄膜晶体管包括第一栅电极和面向第一栅电极的第二栅电极且沟道区设置在其间，第一微晶半导体膜在用于形成用非晶半导体填充晶粒间空隙的微晶半导体膜的第一条件下形成，而第二微晶半导体膜在用于促进晶体生长的第二条件下在第一微晶半导体膜之上形成。

Description

制造薄膜晶体管的方法
发明背景
1.发明领域
本发明涉及薄膜晶体管和用于制造薄膜晶体管的方法，以及使用薄膜晶体管的显示设备。
2.相关技术描述
作为一种类型的场效应晶体管，其沟道区利用在具有绝缘表面的衬底上形成的半导体膜形成的薄膜晶体管是已知的。已公开了其中非晶硅、微晶硅或多晶硅被用作半导体膜，而半导体膜被用作薄膜晶体管的沟道区的技术(参见专利文献1-5)。薄膜晶体管的典型应用是其中薄膜晶体管各自被实际用作显示屏中每个像素的开关晶体管的液晶显示电视设备。
对比文献
专利文献1：日本已公开专利申请No.2001-053283
专利文献2：日本已公开专利申请No.H5-129608
专利文献3：日本已公开专利申请No.2005-049832
专利文献4：日本已公开专利申请No.H7-131030
专利文献5：日本已公开专利申请No.2005-191546
发明内容
其中沟道区利用非晶硅膜形成的薄膜晶体管具有低场效应迁移率和低导通状态电流的问题。另一方面，其中利用微晶硅膜形成沟道区的薄膜晶体管的问题在于尽管改进了场效应迁移率，但截止状态电流比其沟道区利用非晶硅膜形成的薄膜晶体管的截止状态电流高，因而不能获得足够的开关特性。
其沟道区利用多晶硅膜形成的薄膜晶体管的特征在于场效应迁移率远高于上述两类薄膜晶体管的场效应迁移率，且导通状态电流高。这些特征使得此类薄膜晶体管不仅能被用作像素中的开关晶体管，而且能被用作需要高速驱动的驱动电路的元件。
然而，其沟道区利用多晶硅膜形成的薄膜晶体管的形成涉及半导体膜的结晶步骤，并且与其沟道区利用非晶硅膜形成的薄膜晶体管的形成相比，具有制造成本更高的问题。例如，在用于形成多晶硅膜的工艺中的激光退火技术的问题在于，因为能够用激光束照射的区域小，所以不能有效地制造大屏幕液晶面板。
用于制造显示面板的玻璃衬底在尺寸上逐年递增：第3代(550mm×650mm)、第3.5代(600mm×720mm或620mm×750mm)、第4代(680mm×880mm或730mm×920mm)、第5代(1100mm×1300mm)、第6代(1500mm×1850mm)、第7代(1870mm×2200mm)、以及第8代(2200mm×2400mm)。从现在起，尺寸有望增至第9代(2400mm×2800mm或2450mm×3050mm)，然后增至第10代(2950mm×3400mm)。玻璃衬底尺寸的增大基于最低成本设计的概念。
另一方面，尚未建立能在像第10代(2950mm×3400mm)母玻璃衬底的大尺寸母玻璃衬底上高生产率地制造能高速操作的薄膜晶体管的技术，这是本行业的一个难题。
鉴于以上讨论，本发明一实施例的一个目的是提供一种具有高电特性的薄膜晶体管。本发明一实施例的一个目的是提供一种用于高生产率地制造具有高电特性的薄膜晶体管的方法。
本发明的一个实施例是一种用于形成双栅薄膜晶体管的沟道区的方法，该双栅薄膜晶体管包括第一栅电极和面向该第一栅电极的第二栅电极，且沟道区设置于两者之间。根据前述方法，第一微晶半导体膜在用于形成其中用非晶半导体填充晶粒之间的空隙的微晶半导体膜的第一条件下形成，并且第二微晶半导体膜在用于促进晶体生长的第二条件下在第一微晶半导体膜之上形成。
根据作为本发明一实施例的用于制造薄膜晶体管的方法，第一栅电极在衬底上形成；第一栅绝缘膜在衬底和第一栅电极上形成；第一微晶半导体膜在第一条件下在第一栅绝缘膜之上形成；第二微晶半导体膜在第二条件下在第一微晶半导体膜之上形成；包括微晶半导体区和非晶半导体区的半导体膜在第二微晶半导体膜之上形成；第一杂质半导体膜在半导体膜上形成；第一杂质半导体膜的部分被蚀刻以形成岛状第二杂质半导体膜；第一微晶半导体膜、第二微晶半导体膜、以及半导体膜的部分被蚀刻以形成岛状第一半导体叠层；用作源/漏电极的布线在岛状第二杂质半导体膜上形成；岛状第二杂质半导体膜被蚀刻以形成用作源极区和漏极区的一对杂质半导体膜；第一半导体叠层的部分被蚀刻以形成其中堆叠有微晶半导体区和一对非晶半导体区的第二半导体叠层；第二栅绝缘膜在布线、该对杂质半导体膜、第二半导体叠层和第一栅绝缘膜之上形成；以及第二栅电极在第二栅绝缘膜之上形成。第一条件是用于形成其中用非晶半导体填充晶粒之间的空隙的微晶半导体膜的条件，并且第二条件是用于促进晶体生长的条件。
根据本发明一实施例，在上述用于制造薄膜晶体管的方法中，在第一条件下氢气的流速是含硅或锗的沉积气体流速的125倍或以上且是沉积气体流速的180倍或以下，并且在第二条件下氢气的流速是沉积气体流速的210倍或以上且是沉积气体流速的1500倍或以下。
本发明一实施例是一种薄膜晶体管，包括：设置在衬底上的第一栅电极；设置在第一栅电极上的第一栅绝缘膜；设置在第一栅绝缘膜之上的微晶半导体膜；设置在微晶半导体膜之上的一对非晶半导体区；设置在该对非晶半导体区之上的杂质半导体膜；设置在杂质半导体膜之上的布线；设置在布线、杂质半导体膜、该对非晶半导体区、微晶半导体膜、以及第一栅绝缘膜之上的第二栅绝缘膜；以及设置在第二栅绝缘膜之上的第二栅电极。在微晶半导体膜中，与第一栅绝缘膜接触的一侧上的一区域包括晶粒和用其填充晶粒之间空隙的非晶半导体，且与该对非晶半导体区接触的一侧上的一区域包括具有高结晶度的微晶半导体。
在第二微晶半导体膜上形成的半导体膜包括微晶半导体区和非晶半导体区。该微晶半导体区和非晶半导体区包括氮。氮浓度分布曲线在大于或等于1×1020原子/cm3且小于或等于1×1021原子/cm3处具有峰值浓度，优选2×1020原子/cm3且小于或等于1×1021原子/cm3处具有峰值浓度。此外，在非晶半导体区中，可散布其粒度大于或等于1nm且小于或等于10nm的半导体晶粒。在此，浓度通过二次离子质谱法(SIMS)测量，除非另有所述。
此外，微晶半导体区和非晶半导体区可包括氮、NH基团或NH2基团。彼此相邻的微晶半导体区之间的界面(即晶粒边界)以及微晶半导体区与非晶半导体区之间的界面中存在的半导体原子的悬空键用NH基团交联，以使缺陷程度降低，这导致形成载流子移动通过的路径。悬空键可用NH2基团端接以使缺陷程度降低。
在根据本发明一实施例的薄膜晶体管中，第一微晶半导体膜在用于形成其中晶粒之间的空隙用非晶半导体填充的微晶半导体膜的第一条件下形成，而第二微晶半导体膜在供促进晶体生长的第二条件下在第一微晶半导体膜上形成，从而可形成其中晶粒之间的空隙极小且背沟道侧上的结晶度高的第二微晶半导体膜，这使得薄膜晶体管的导通状态电流和场效应迁移率能得以提高。此外，在第二微晶半导体膜上形成的半导体膜中的非晶半导体区是具有较少缺陷且其价带中能带边缘处能级尾陡峭的良序半导体，这展宽了带隙并抑制了隧道电流的量。因此，设置在微晶半导体区和杂质半导体膜之间的非晶半导体区使得薄膜晶体管的截止状态电流减小。
背沟道是上述第二半导体叠层中的一区域，其既不与源区交叠也不与漏区交叠且设置在第二栅绝缘膜一侧。具体而言，背沟道指第二半导体叠层的一区域，其靠近且包括与第二栅绝缘膜接触的一区域。
此外，导通状态电流指在薄膜晶体管导通时在源电极与漏电极之间流动的电流。例如，在n沟道薄膜晶体管的情形中，导通状态电流指在晶体管的栅电压比晶体管的阈值电压高时在源电极与漏电极之间流动的电流。
此外，术语截止状态电流指在薄膜晶体管截止时在源电极与漏电极之间流动的电流。例如，在n沟道薄膜晶体管的情形中，截止状态电流指在晶体管的栅电压比晶体管的阈值电压高时在源电极与漏电极之间流动的电流。
可高生产率地制造具有低截止状态电流、高截止状态电流、和高场效应迁移率的薄膜晶体管。
附图简述
图1A-1D是示出根据本发明一实施例的晶体管制造方法的截面图。
图2A和2B是示出根据本发明一实施例的晶体管制造方法的截面图。
图3是用于描述根据本发明一实施例的晶体管制造方法的曲线图。
图4A和4B是示出根据本发明一实施例的晶体管制造方法的截面图。
图5A-5C是示出根据本发明一实施例的晶体管制造方法的截面图。
图6A-6D是示出根据本发明一实施例的晶体管制造方法的俯视图。
图7A-7C是示出根据本发明一实施例的晶体管制造方法的截面图。
图8A-8D是示出根据本发明一实施例的晶体管制造方法的截面图。
图9是示出电子书的一示例的外部视图。
图10A和10B分别是电视设备和数码相框的示例的外部视图。
图11A是示出便携式计算机的示例的立体图。
图12A和12B是微晶硅膜的平面视图TEM图像。
图13A和13B是微晶硅膜的平面视图TEM图像。
图14A和14B是微晶硅膜的平面视图TEM图像。
图15A和15B是示出薄膜晶体管的电特性的曲线图。
图16A和16B是示出薄膜晶体管的电特性的曲线图。
本发明的详细描述
在下文中，参照附图描述本发明诸实施例。然而，本发明不限于以下描述。本领域技术人员容易理解，实施方式和细节可作不同的变化，只要不背离本发明的范围和精神即可。因此，本发明不被解释为限于诸实施例和示例的以下描述。标示各个部分的附图标记在各附图中通用。
(实施例1)
在实施例1中，根据本发明一实施例的晶体管制造方法将参照图1A-1D、图2A和2B、图3、图4A和4B、图5A-5C以及图6A-6D进行描述。n沟道薄膜晶体管具有比p沟道薄膜晶体管高的载流子迁移率。此外，优选在同一衬底上形成的所有薄膜晶体管具有相同的导电型，因为能减少制造步骤的数量。因此，在该实施例中，描述了一种用于制造n沟道薄膜晶体管的方法。
如图1A所示，在衬底101上形成了栅电极103(也称为第一栅电极)。接下来，形成了覆盖栅电极103的栅绝缘膜105，且在栅绝缘膜105上形成了第一微晶半导体膜107。
作为衬底101，可使用玻璃衬底、陶瓷衬底、具有足以耐受此制造工艺的加工温度的高耐热性的塑料衬底等。在衬底不需要具有透光性的情形中，可使用在其表面上设置有绝缘膜的金属衬底，诸如不锈钢合金衬底。作为玻璃衬底，举例而言，可使用钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、铝硅酸盐玻璃等的无碱玻璃衬底。对衬底101的尺寸没有限制；举例而言，可使用经常在上述平板显示器领域中使用的第三代至第十代玻璃衬底的任一种。
可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、钪、或镍之类的金属材料或包括这些材料中的任一种作为其主要组分的任何合金材料来将栅电极103形成为单层或叠层。也可使用具有诸如掺杂磷的杂质元素的多晶硅为代表的半导体、AgPdCu合金、Al-Nd合金、Al-Ni合金等。
例如，作为栅电极103的两层结构，以下结构是优选的：其中钼膜层叠在铝膜之上的两层结构、其中钼膜层叠在铜膜之上的两层结构、其中氮化钛膜或氮化钽膜层叠在铜膜之上的两层结构、其中氮化钛膜和钼膜层叠的两层结构、其中铜镁氧化物合金膜和铜膜层叠的两层结构、其中铜锰氧化物合金膜和铜膜层叠的两层结构、其中铜锰合金膜和铜膜层叠的两层结构等。作为三层结构，优选层叠钨膜或氮化钨膜、铝和硅的合金膜或铝和钛的合金膜、以及氮化钛膜或钛膜。通过在具有低电阻的膜上层叠用作阻挡膜的金属膜，电阻可低且可防止金属元素从金属膜向半导体膜的扩散。
栅电极103可按以下方式形成：利用上述材料通过溅射法或真空蒸镀法在衬底101上形成导电膜；通过光刻法、喷墨法等在导电膜上形成掩模；以及利用该掩模蚀刻导电膜。或者，通过经由喷墨法排放银、金、铜等导电纳米膏并烘焙该导电纳米膏，可形成栅电极103。为了改进栅电极103与衬底101之间的粘合，上述金属材料的任一种的氮化物膜可被设置在衬底101与栅电极103之间。在此实施例中，在衬底101上形成导电膜，且利用通过光刻法形成的抗蚀剂所制成的掩模蚀刻该导电膜。
栅电极103的侧面优选是锥形的。这是因为能防止在栅电极103的步骤中切割在栅电极103上形成的绝缘膜、半导体膜和布线。为了使栅电极103的侧面形成为锥形，可在使抗蚀剂掩模后退的同时执行蚀刻。
通过形成栅电极103的步骤，还可同时形成栅极布线(扫描线)和电容器布线。扫描线表示用于选择像素的布线，而电容器布线表示连接至像素中储能电容器的电极之一的布线。然而，不限于此，栅极布线和电容器布线之一或两者可通过与栅电极103的步骤分开的步骤形成。
栅绝缘膜105可通过CVD法、溅射法等使用氧化硅膜、氮化硅膜、氧氮化硅膜和/或氮化-氧化-硅膜形成为单个层或叠层。具体而言，通过利用氧化硅或氧氮化硅形成栅绝缘膜105，可抑制薄膜晶体管的阈值电压中的波动。
氧氮化硅表示含氧量大于含氮量的硅，且优选在利用卢瑟福背散射能谱法(RBS)和氢前向散射法(HFS)测量时所包含的氧、氮、硅和氢的浓度分别在50-70at.％、0.5-15at.％、25-35at.％以及0.1-10at.％的范围内。此外，氮化-氧化-硅表示含氮量大于含氧量的硅，且优选在利用RBS和HFS测量时所包含的氧、氮、硅和氢的浓度分别在5-30at.％、20-55at.％、25-35at.％以及10-30at.％的范围内。注意，所含氮、氧、硅和氢的百分比落在以上给出的范围内，其中氧氮化硅或氮化-氧化-硅中所含原子的总数被定义为100at.％。
栅绝缘膜105可通过CVD法、溅射法等形成。在通过CVD法形成栅绝缘膜105的步骤中，通过施加频率为3MHz-30MHz(通常频率为13.56MHz或27.12MHz)的高频功率，或者频率大于30MHz且小于或等于300MHz(通常为60MHz)的VHF频带中的高频功率，生成辉光放电等离子体。或者，通过施加具有1GHz或以上的微波频率的高频功率，可生成辉光放电等离子体。利用VHF频带中或具有微波频率的高频功率可加快沉积速率。可应用以脉冲方式施加高频功率的脉冲振荡或连续施加高频功率的连续振荡。此外，HF频带中的高频功率可被叠加在VHF频带中的高频功率上，从而能减少甚至大尺寸衬底中等离子体的不均匀性，由此可改进均匀性且可加快沉积速率。当栅绝缘膜105利用频率为1GHz或以上的微波等离子体CVD装置形成时，能改进薄膜晶体管的栅电极与漏电极和源电极之间的电介质强度，从而可获得高度可靠的薄膜晶体管。
此外，通过CVD法利用有机硅烷气体形成氧化硅膜作为栅绝缘膜105，能改进后来形成的半导体膜的结晶度，从而能增大薄膜晶体管的导通状态电流和场效应迁移率。作为有机硅烷气体，可使用诸如四乙氧基硅烷(TEOS：分子式Si(OC2H5)4)、四甲基硅烷(TMS：化学分子式Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)或三二甲基氨基硅烷(SiH(N(CH3)2)3)之类的含硅化合物。
第一微晶半导体膜107通常利用微晶硅膜、微晶硅锗膜、微晶锗膜等形成。第一微晶半导体膜107包括晶粒和填充晶粒之间空隙的非晶半导体。优选第一微晶半导体膜107的厚度大于或等于1nm且小于或等于4nm。
在第一条件下，在等离子体CVD装置的反应室中利用氢气和含硅或锗的沉积气体的混合物通过辉光放电等离子体形成第一微晶半导体膜107。或者，在第一条件下，利用含硅或锗的沉积气体、氢气和诸如氦、氩、氖、氪或氙的稀有气体的混合物通过辉光放电等离子体可形成第一微晶半导体膜107。微晶硅、微晶硅锗、微晶锗等在第一条件下形成，其中氢气的流速是含硅或锗的沉积气体的流速的125倍或以上且是沉积气体的流速的180倍或以下，优选是沉积气体的流速的150倍或以上且是沉积气体的流速的170倍或以下，以使沉积气体得到稀释。在该情形中，沉积温度优选为室温至300℃，更优选为200℃至280℃。
作为含硅或锗的沉积气体的典型示例，有SiH4、Si2H6、GeH4、Ge2H6等。
在利用氮化硅膜形成栅绝缘膜105的情形中，在沉积第一微晶半导体膜107的早期容易形成非晶半导体，这降低了第一微晶半导体膜107的结晶度，从而薄膜晶体管的电特性变差。因此，优选采用其中用于沉积第一微晶半导体膜107的温度为200℃至250℃的低温条件。根据该低温条件，增大初始成核密度，减少在栅绝缘膜105上形成的非晶半导体，且改进第一微晶半导体膜107的结晶度。此外，利用氮化硅膜形成的栅绝缘膜105的表面被氧化，从而能提高与第一微晶半导体膜107的粘附力。作为暴露于氧化气体的氧化处理，可给予氧化气体等中的等离子体处理。氧化气体的示例包括氧气、臭氧、一氧化二氮、水蒸气、氧气和氢气的混合气体等。
诸如氦、氩、氖、氪或氙的稀有气体可被用作第一微晶半导体膜107的气源，从而能加快第一微晶半导体膜107的沉积速率。此外，加快的沉积速率减少了进入第一微晶半导体膜107的杂质的量，从而能改进第一微晶半导体膜107的结晶度。因此，能增大薄膜晶体管的导通状态电流和场效应迁移率且还能增加薄膜晶体管的生产量。
用于栅绝缘膜105的条件可被用来生成辉光放电等离子体以按需形成第一微晶半导体膜107。
在形成第一微晶半导体膜107之前，可通过抽空处理室并引入含硅或锗的沉积气体来去除CVD装置的处理室中的杂质元素，从而能减少第一微晶半导体膜107中杂质的量，这使得薄膜晶体管的电特性能得到改进。此外，在形成第一微晶半导体膜107之前，可在诸如氟气氛、氮氟化物气氛或硅烷氟化物气氛的含氟气氛中生成等离子体，且栅绝缘膜105可被暴露于氟等离子体，以使致密的微晶半导体膜可被形成为第一微晶半导体膜107。
接着，如图1B所示，在第一微晶半导体膜107之上形成第二微晶半导体膜109。该第二微晶半导体膜109在用于促进晶体生长的条件下形成。优选第二微晶半导体膜109的厚度大于或等于30nm且小于或等于100nm。
在第二条件下，在等离子体CVD装置的处理室中利用氢气和含硅或锗的沉积气体的混合物通过辉光放电等离子体形成第二微晶半导体膜109。或者，在第二条件下，利用含硅或锗的沉积气体、氢气和诸如氦、氩、氖、氪或氙的稀有气体的混合物通过辉光放电等离子体可形成第二微晶半导体膜109。微晶硅、微晶硅锗、微晶锗等在第二条件下形成，其中氢气的流速是含硅或锗的沉积气体的流速的210倍或以上且是沉积气体的流速的1500倍或以下，优选是沉积气体的流速的210倍或以上且是沉积气体的流速的300倍或以下，以使沉积气体得到稀释。在该情形中，沉积温度优选为室温至300℃，更优选为200℃至280℃。
诸如氦、氩、氖、氪或氙的稀有气体可被用作第二微晶半导体膜109的气源，与第一微晶半导体膜107中一样能增加第二微晶半导体膜109的结晶度。因此，能增大薄膜晶体管的导通状态电流和场效应迁移率，且能增大薄膜晶体管的生产量。
用于第一微晶半导体膜107的条件可被用来生成辉光放电等离子体以按需形成第二微晶半导体膜109。通过使用相同条件来生成第一微晶半导体膜107的辉光放电等离子体和第二微晶半导体膜109的辉光放电等离子体能提高生产量；然而，相应条件彼此并非必需相同。
以下利用图2A和2B描述第一微晶半导体膜107和第二微晶半导体膜109的膜形成。
图2A是第一微晶半导体膜107的放大视图。在第一条件下形成的其中用非晶半导体填充晶粒之间空隙的第一微晶半导体膜107包括晶粒107a以及填充晶粒107a之间空隙的非晶半导体107b。因此，第一微晶半导体膜107包括较少空隙。晶粒包括非晶半导体区和多个雏晶，雏晶是各自可被视为单个晶体的微小晶体。
图2B是第一微晶半导体膜107和第二微晶半导体膜109的放大视图。该第二微晶半导体膜109在用于促进晶体生长的第二条件下形成。因此，第一微晶半导体膜107中的非晶半导体区被蚀刻，且晶粒生长利用晶粒107a中的雏晶作为晶种进行，从而形成晶粒109a和填充晶粒109a之间空隙的非晶半导体109b。因而，结晶区与非晶半导体的比率增大且结晶度提高。
优选第一微晶半导体膜107的厚度大于或等于1nm且小于或等于4nm。在底栅薄膜晶体管中，栅绝缘膜105一侧上的沟道区在栅绝缘膜105附近形成。因此，通过形成在沟道区具有高结晶度的微晶半导体膜，能增大薄膜晶体管的场效应迁移率。为了在栅绝缘膜105一侧的沟道区中提供结晶度比第一微晶半导体膜107高、面积比第一微晶半导体膜107大的第二微晶半导体膜109，优选第一微晶半导体膜107的厚度小于或等于4nm。另一方面，因为第一微晶半导体膜107需要包括晶粒和填充晶粒之间空隙的非晶半导体，所以优选第一微晶半导体膜107的厚度大于或等于1nm。
优选第二微晶半导体膜109的厚度大于或等于30nm且小于或等于100nm。第二微晶半导体膜109的大于或等于30nm的厚度使得薄膜晶体管的电特性的变化能得到抑制；并且第二微晶半导体膜109的小于或等于100nm的厚度使得生产量能得到提高。
以下利用图3描述氢气和含硅或锗的沉积气体的流速比与薄膜晶体管的场效应迁移率之间的关系。
图3是示出氢气和硅烷的流速比与利用微晶半导体膜形成的薄膜晶体管的场效应迁移率之间的关系的曲线图，其中硅烷是微晶半导体膜的源气。在图3中，当氢气和硅烷的流速比增大时，薄膜晶体管的场效应迁移率降低。其理由如下：当氢气和硅烷的流速比增大时产生氢原子团的概率增大，这增强了对非晶半导体的蚀刻作用以蚀刻晶粒之间的非晶半导体，从而微晶半导体膜的结晶度提高且空隙倾向于在晶粒之间形成；空隙用作对抗载流子移动的阻挡层，这使得薄膜晶体管的场效应迁移率降低。
相反，当氢气和硅烷的流速比减小时，薄膜晶体管的场效应迁移率增大。其理由如下：当氢气和硅烷的流速比增大时产生氢原子团的概率减小，这减少了蚀刻作用，从而微晶半导体膜的结晶度降低且晶粒之间的空隙用非晶半导体填充；因而，载流子移动路径变得连续，这增大了薄膜晶体管的场效应迁移率。然而，如果氢气和硅烷的流速比进一步减小，则晶粒中所含雏晶的比例变得小到使微晶半导体膜的结晶度降低，从而形成非晶半导体膜。因此，在第一条件下，氢气的流速优选是含硅或锗的沉积气体的流速的125倍或以上且是沉积气体的流速的180倍或以下，更优选是沉积气体的流速的150倍或以上且是沉积气体的流速的170倍或以下。此外，在第二条件下，为了利用在第一条件下形成的微晶半导体膜中所含晶粒的雏晶促进晶体生长，氢气的流速优选是含硅或锗的沉积气体的流速的210倍或以上且是沉积气体的流速的1500倍或以下，更优选是沉积气体的流速的210倍或以上且是沉积气体的流速的300倍或以下。
根据该实施例，层叠第一微晶半导体膜107和第二微晶半导体膜109，由此可形成其中晶粒之间的空隙极小的具有高结晶度的微晶半导体膜。
第一微晶半导体膜107和第二微晶半导体膜109是利用微晶半导体形成的。微晶半导体是具有非晶体结构和晶体结构(包括单晶体结构和多晶体结构)之间的中间结构的半导体。微晶半导体是具有就自由能量而言稳定的第三状态的半导体，并且是具有短程有序和晶格畸变的晶体半导体，其中在与衬底表面垂直的方向上生长了直径为大于或等于2nm且小于或等于200nm、优选大于或等于10nm且小于或等于80nm、更优选大于或等于20nm且小于或等于50nm的柱状晶粒或针状晶粒。因此，存在其中晶粒边界在柱状或针状晶粒的界面上形成的情形。晶粒的直径表示晶粒在平行于衬底表面的平面中的最大直径。此外，晶粒包括非晶半导体区和雏晶，雏晶是可被视为单个晶体的微小晶体。晶粒可包括孪晶。
作为微晶半导体典型示例的微晶硅的拉曼谱位于比520cm-1低的波数，520cm-1表示单晶硅拉曼谱的峰值。即，微晶硅拉曼谱的峰值位于表示单晶硅的520cm-1与表示非晶硅的480cm-1之间。微晶半导体包括至少1at.％或以上的氢或卤素以端接悬空键。此外，微晶半导体可包含诸如氦、氩、氪或氖的稀有气体元素以进一步促进晶格畸变，从而增加稳定性且可获得良好的微晶半导体。对这种微晶半导体的描述已在美国专利No.4409134中作出。
微晶半导体包括多个晶粒，且晶粒包括非晶半导体区和多个雏晶，这些雏晶是每一个都可被视为单晶体的微小晶体。根据本实施例中描述的用于形成第一微晶半导体膜107和第二微晶半导体膜109的方法，晶粒中雏晶的大小可增大，从而导致微晶半导体结晶度的增大。
接着，如图1C所示，在第二微晶半导体膜109之上形成半导体膜111。该半导体膜111包括微晶半导体区111a和非晶半导体区111b。接着，在半导体膜111之上形成第一杂质半导体膜(称为杂质半导体膜113)。然后，在杂质半导体膜113之上形成抗蚀剂掩模115。
在将第二微晶半导体膜109用作晶种部分地进行晶体生长的这种条件下，可形成包括微晶半导体区111a和非晶半导体区111b的半导体膜111。
在等离子体CVD装置的处理室中利用氢气、含氮气体和含硅或锗的沉积气体的混合物通过辉光放电等离子体形成半导体膜111。含氮气体的示例包括氨、氮、氮氟化物、氮氯化物、氯胺、氟代胺等。辉光放电等离子体可与第一微晶半导体膜107的情形中一样地生成。
在该情形中，含硅或锗的沉积气体与氢气的流速比与用于形成像第一微晶半导体膜107或第二微晶半导体膜109的微晶半导体膜的情形中相同，并且含氮气体被用作源气，由此与第一微晶半导体膜107或第二微晶半导体膜109的沉积条件下的晶体生长相比，晶体生长的程度能得到抑制。具体而言，在沉积半导体膜111的早期，源气中包括的含氮气体部分地抑制晶体生长，从而锥形微晶半导体区或金字塔形微晶半导体区生长，且形成非晶半导体区。进一步地，在沉积的中期或后期，锥形或金字塔形微晶半导体区中的晶体生长停止，然后仅沉积非晶半导体区。因此，在半导体膜111中，可形成利用具有较少缺陷和价带中能带边缘陡峭能级尾的良序半导体膜形成的微晶半导体区111a和非晶半导体区111b。
在此实施例中，用于形成半导体膜111的条件的典型示例如下：氢气的流速是含硅或锗的沉积气体的流速的10-2000倍，优选为10-200倍。注意，在用于形成普通非晶半导体膜的条件的典型示例中，氢气的流速是含硅或锗的沉积气体的流速的0-5倍。
诸如氦、氩、氖、氪或氙的稀有气体可被引入到半导体膜111的源气中，从而可提高沉积速率。
优选半导体膜111的厚度为50nm至350nm，更优选为120nm至250nm。
图4A和4B是图1C中所示的栅绝缘膜105与杂质半导体膜113之间的部分的放大视图。
如图4A所示，半导体膜111中的微晶半导体区111a具有凸起和/或凹陷；微晶半导体区111a具有其宽度从栅绝缘膜105向非晶半导体区111b减小的凸起形状(锥形或金字塔形)(凸起部分的顶端具有锐角)。或者，微晶半导体区111a可具有其宽度从栅绝缘膜105向非晶半导体区111b增大的凸起形状(倒锥形或金字塔形)。
微晶半导体区111a的厚度，即从微晶半导体区111a和第二微晶半导体膜109之间的界面至微晶半导体区111a的凸起的顶端之间的距离，可被设置成大于或等于5nm且小于或等于310nm，从而可减小薄膜晶体管的截止状态电流。
此外，为了改善微晶半导体区111a的结晶度，优选通过二次离子质谱法测量的半导体膜111中所含的氧和氮的浓度低于1×1018原子/cm3。
非晶半导体区111b利用含氮的非晶半导体形成。含氮的非晶半导体中的氮可例如作为NH基团或NH2基团存在。非晶半导体利用非晶硅形成。
含氮的非晶半导体是与常规非晶半导体相比，通过恒定光电流法(CPM)或光激荧光光谱分析测量，在Urbach边(e指数型吸收边)处具有少量的缺陷吸收谱和低能量的半导体。即，与常规非晶半导体相比，含氮的非晶半导体是具有较少缺陷且其价带中能带边缘处能级尾陡峭的良序半导体。此外，因为含氮的非晶半导体在价带中能带边缘处具有陡峭能级尾，所以带隙变宽且较少隧道电流流动。因此，含氮的非晶半导体被设置在微晶半导体区111a与杂质半导体膜113之间，由此可减小薄膜晶体管的截止状态电流。此外，通过提供含氮的非晶半导体，可增大导通状态电流和场效应迁移率。
此外，通过执行低温光激荧光光谱分析获得的含氮的非晶半导体的能谱的峰值区域大于或等于1.31eV且小于或等于1.39eV。注意，通过执行低温光激荧光光谱分析获得的微晶半导体(通常为微晶硅)的能谱的峰值大于或等于0.98eV且小于或等于1.02eV。因此，含氮的非晶半导体与微晶半导体不同。
此外，除了非晶半导体区111b之外，微晶半导体区111a还可包含NH基团或NH2基团。
此外，如图4B所示，其粒度大于或等于1nm且小于或等于10nm、优选大于或等于1nm且小于或等于5nm的半导体晶粒111c可被包括在非晶半导体区111b中，从而可进一步增大导通状态电流和场效应迁移率。
具有其宽度从栅绝缘膜105向非晶半导体区111b减小的凸起形状(锥形或金字塔形)的微晶半导体或具有其宽度从栅绝缘膜105向非晶半导体区111b增大的凸起形状的微晶半导体用以下方式形成：在用于沉积微晶半导体的条件下形成第二微晶半导体膜之后，基于逐渐减少晶体生长的这种条件执行晶体生长，且沉积非晶半导体。
因为半导体膜111的微晶半导体区111a具有锥形或金字塔形或者倒锥形或金字塔形，所以可减小在导通状态中在源电极和漏电极之间施加电压时垂直方向(膜厚方向)上的电阻，即半导体膜111的电阻。此外，通过在微晶半导体区111a与杂质半导体膜113之间供应含氮的非晶半导体，较少隧道电流流动，因为该非晶半导体是具有较少缺陷且其价带中能带边缘处能级尾陡峭的良序半导体。以此方式，在本实施例中描述的薄膜晶体管中，可增大导通状态电流和场效应迁移率，且可减小截止状态电流。
在此实施例中，包括微晶半导体区111a和非晶半导体区111b的半导体膜111利用包括含氮气体的源气来形成。或者，半导体膜111可用以下方式形成：第二微晶半导体膜109的顶面被暴露于含氮气体以使氮气被吸收至第二微晶半导体膜109的顶面；以及然后将含硅或锗的沉积气体和氢用作源气执行膜沉积。
杂质半导体膜113利用添加了磷的非晶硅、添加了磷的微晶硅等来形成。添加了磷的非晶硅和添加了磷的微晶硅可被层叠。在形成p沟道薄膜晶体管作为薄膜晶体管的情形中，杂质半导体膜113利用添加了硼的微晶硅、添加了硼的非晶硅等来形成。在半导体膜111实现与布线129a和129b的欧姆接触的情形下，并不必需形成杂质半导体膜113。
在等离子体CVD装置的反应室中利用氢气、磷化氢(用氢或硅烷稀释)和含硅的沉积气体的混合物通过辉光放电等离子体形成杂质半导体膜113。通过用氢气稀释含硅的沉积气体，形成添加了磷的非晶硅或添加了磷的微晶硅。在形成p沟道薄膜晶体管的情形中，可利用乙硼烷而非磷化氢通过辉光放电等离子体形成杂质半导体膜113。
在利用添加了磷的非晶硅或添加了磷的微晶硅形成杂质半导体膜113的情形中，微晶半导体膜(通常为微晶硅膜)可在半导体膜111和杂质半导体膜113之间形成，从而可改进该界面的特性。因此，杂质半导体膜113与半导体膜111之间界面中的电阻可得到抑制。因此，流过薄膜晶体管的源区、半导体膜以及漏区的电流的量可增加，这使得导通状态电流和场效应迁移率能增大。
抗蚀剂掩模115可通过光刻步骤形成。
接着，利用抗蚀剂掩模115来蚀刻第一微晶半导体膜107、第二微晶半导体膜109、半导体膜111、以及杂质半导体膜113。通过该步骤，按像素分离第一微晶半导体膜107、第二微晶半导体膜109、半导体膜111以及杂质半导体膜113，从而形成岛状第一半导体叠层(称为半导体叠层117)和岛状第二杂质半导体膜(称为杂质半导体膜121)。半导体叠层117是第一微晶半导体膜107、第二微晶半导体膜109和半导体膜111的相应部分，且包括微晶半导体区117a和非晶半导体区117b，该微晶半导体区117a包括第一微晶半导体膜107、第二微晶半导体膜109和半导体膜111的微晶半导体区的相应部分，而非晶半导体区117b包括半导体膜111的非晶半导体区的一部分。然后，去除抗蚀剂掩模115(参见图1D)。
然后，在杂质半导体膜121之上形成导电膜127(参见图5A)。导电膜127可利用铝、铜、钛、钕、钪、钼、铬、钽、钨等形成为单层或叠层。也可使用添加了用于防止异常析出的元素的铝合金(例如可用于栅电极103的Al-Nd合金)。也可使用添加了用作施主的杂质元素的晶体硅。然后，可形成叠层结构，其中与添加了用作施主的杂质元素的晶体硅接触的一侧上的膜利用钛、钽、钼、钨或这些元素的任一种的氮化物形成，在其上形成铝或铝合金层。此外可选地，可形成叠层结构，其中铝或铝合金层的上侧和下侧被钛、钽、钼、钨或这些元素的任一种的氮化物夹在中间。导电膜127可通过CVD法、溅射法或真空蒸镀法来形成。可选地，通过经由丝网印刷法、喷墨法等排放银、金、铜等导电纳米膏并烘焙导电纳米膏，可形成导电膜127。
接着，通过光刻步骤形成抗蚀剂掩模，且利用抗蚀剂掩模蚀刻导电膜127，以形成用作源电极和漏电极的布线129a和129b(参见图5B)。导电膜127的蚀刻可以是干法蚀刻或湿法蚀刻。布线129a和129b之一不仅用作源电极或漏电极，而且用作信号线。然而，不限于此，可与源电极和漏电极分离地提供信号线。
然后，杂质半导体膜121和半导体叠层117的一部分被蚀刻，从而形成用作源区和漏区的一对杂质半导体膜131a和131b以及包括微晶半导体区133a和一对非晶半导体区133b的半导体叠层133。执行半导体叠层117的蚀刻以使微晶半导体区133a暴露，由此形成半导体叠层133，其中在用布线129a、129b覆盖的区域中使微晶半导体区133a和非晶半导体区133b层叠，并且使微晶半导体区133a在不被布线129a、129b覆盖但与栅电极交叠的区域中暴露。
在蚀刻时使用干法蚀刻，以使布线129a、129b的端部与杂质半导体膜131a、131b的端部对齐。然而，当通过湿法蚀刻来蚀刻导电膜127且通过干法蚀刻来蚀刻杂质半导体膜121时，布线129a、129b的端部偏离杂质半导体膜131a、131b的端部，从而在相对于衬底表面的截面中，布线129a、129b的端部比杂质半导体膜131a、131b的端部定位在更内侧。
除蚀刻步骤外，可进一步执行干法蚀刻。在对微晶半导体区133a和非晶半导体区133b蚀刻速率低的条件下进行干法蚀刻，以使所暴露的微晶半导体区133a和所暴露的非晶半导体区133b不被破坏。换言之，在这种条件下，对微晶半导体区133a和非晶半导体区133b的暴露表面几乎没有破坏，且所暴露的微晶半导体区133a和所暴露的非晶半导体区133b的厚度几乎不减小。作为蚀刻气体，通常使用Cl2、CF4、N2等。对蚀刻方法没有具体限制；可使用感应耦合等离子体(ICP)法、电容应耦合等离子体(CCP)法、电子回旋共振(ECR)法、反应离子蚀刻(RIE)法等。
接着，对微晶半导体区133a和非晶半导体区133b的表面进行等离子体处理，通常为水等离子体处理、氧等离子体处理、氨等离子体处理、氮等离子体处理等。
通过将水蒸气(H2O蒸气)为代表的含水气体用作其主要组分生成等离子体引入反应空间，可执行水等离子体处理。然后去除抗蚀剂掩模。在对杂质半导体膜121和半导体叠层117进行干法蚀刻之前可去除抗蚀剂掩模。
如上所述，在形成微晶半导体区133a和非晶半导体区133b之后，在不对微晶半导体区133a和非晶半导体区133b作出破坏的条件下进一步执行干法蚀刻，由此可去除诸如在所暴露的微晶半导体区133a和非晶半导体区133b上存在的残留物之类的杂质。进一步地，在干法蚀刻后进行水等离子体处理，由此可去除抗蚀剂掩模的残留物，且可减少微晶半导体区133a的缺陷。此外，通过以上等离子体处理，可确保源区与漏区之间的绝缘，由此可减小薄膜晶体管的截止状态电流，且可减少电特性的变化。
通过上述工艺，可形成带有利用微晶半导体膜形成的沟道区的单栅薄膜晶体管。此外，可高生产率地制造具有低截止状态电流、高导通状态电流、以及高场效应迁移率的单栅薄膜晶体管。
接着，形成绝缘膜137(也称为第二栅绝缘膜)。该绝缘膜137能以与栅绝缘膜105相似的方式形成。
接着，利用通过光刻步骤形成的抗蚀剂掩模在绝缘膜137中形成开口(未示出)。接着，形成背栅电极139(也称为第二栅电极)(参见图5)。
该背栅电极139可以与布线129a和129b相似的方式形成。此外，可使用诸如包含氧化钨的氧化铟、包含氧化钨的氧化锌铟、包含氧化钛的氧化铟、包含氧化钛的氧化锡铟、氧化锡铟、氧化锌铟或其中添加了氧化硅的氧化锡铟之类的透光导电材料形成背栅电极139。
可选地，可利用含透光导电聚合物的导电组合物形成背栅电极139。该背栅电极139优选具有小于或等于10000欧姆/平方的薄层电阻率以及在550nm波长处大于或等于70％的透光率。此外，导电组合物中包含的导电高分子的电阻率优选地为小于或等于0.1Ω·cm。
作为该导电高分子，可使用所谓的π电子共轭导电高分子。作为示例，可给出聚苯胺及其衍生物、聚吡咯及其衍生物、聚噻吩及其衍生物、或聚苯胺、聚吡咯和聚噻吩或其衍生物中的两种或多种的共聚物。
背栅电极139可按以下方式形成：通过溅射法利用上述材料形成薄膜；以及利用通过光刻步骤形成的抗蚀剂掩模蚀刻薄膜。或者，施加或印刷并且烘焙包括具有透光性的导电高分子的导电组合物以形成背栅电极139。
接着，参照作为薄膜晶体管的俯视图的图6A-6D描述背栅电极的一种形式。
如图6A所示，当从上方看时，背栅电极139可与栅电极103平行地形成。在该情形中，可单独地控制施加于背栅电极139和栅电极103的电位。因此，可控制薄膜晶体管的阈值电压。此外，其中载流子流动的区域即沟道区在栅绝缘膜105一侧和微晶半导体区中的绝缘膜137一侧上形成；因而，可增大薄膜晶体管的导通状态电流。
如图6B所示，背栅电极139可被连接至栅电极103。即，栅电极103和背栅电极139可通过在栅绝缘膜105和绝缘膜137中形成的开口150连接。在该情形中，施加于背栅电极139的电位等于施加于栅电极103的电位。因此，在半导体层中的微晶半导体区中，其中载流子流动的区域即沟道区在栅绝缘膜105一侧和绝缘膜137一侧上形成；因而，可增大薄膜晶体管的导通状态电流。
此外可选地，如图6C所示，背栅电极139并非必需连接至栅电极103，但可处于浮置状态。在该情形中，在不向背栅电极139施加电位的情况下，在微晶半导体区中在栅绝缘膜105一侧和绝缘膜137一侧上形成沟道区；因而，可增大薄膜晶体管的导通状态电流。
如图6D所示，背栅电极139可与布线129a和129b交叠且其间设置绝缘膜137。尽管图6D示出了利用图6A所示的背栅电极139的情形，但也可使图6B或图6C的背栅电极139也与布线129a和129b交叠。
在本实施例中所述的双栅薄膜晶体管中，在微晶半导体区133a与栅绝缘膜105之间的界面附近以及微晶半导体区133a与绝缘膜137之间的界面附近形成载流子流动的两个沟道区。栅绝缘膜105一侧上微晶半导体膜中的区域使用晶粒和填充晶粒间空隙的非晶半导体来形成；绝缘膜137一侧上微晶半导体膜中的区域使用高结晶度的微晶半导体来形成。此外，因为微晶半导体膜中晶粒间的空隙可被减小并且可提高结晶度，所以增大载流子的移动量，从而可增大导通状态电流和场效应迁移率。此外，因为非晶半导体区133b设置在微晶半导体区133a与杂质半导体膜131a、131b之间，所以可减小薄膜晶体管的截止状态电流。因此，可减小薄膜晶体管的面积，这允许半导体器件中的高度集成。另外，通过将本实施例中所述的薄膜晶体管用于显示设备的驱动电路，可减小驱动电路的大小，这使得显示设备的框架大小能够减小。
(实施例2)
在实施例2中，将参照图1A-1D和图7A-7C描述一种用于制造薄膜晶体管的方法，通过该方法与实施例1相比截止状态电流能被进一步减小。
与实施例1相似地，图7A所示的半导体叠层117通过图1A-1C所示的工艺形成。
接着，执行等离子体处理，其中半导体叠层117的侧面被暴露于等离子体123，且留下抗蚀剂掩模115。在实施例2中，在氧化气体气氛或氮化气体气氛中生成等离子体，并且半导体叠层117被暴露于等离子体123。氧化气体的示例包括氧气、臭氧、一氧化二氮、水蒸气、氧气和氢气的混合气体等。氮化气体的示例包括氨、氮、氮氟化物、氮氯化物、氯胺、氟代胺等。氧化气体气氛或氮化气体气氛中等离子体的生成导致生成氧原子团或氮原子团。原子团与半导体叠层117反应，这形成了用作半导体叠层117的侧面上的堤岸区的绝缘区。替代等离子体的辐照，可采用紫外光的辐照以产生氧原子团或氮原子团。
在将氧气、臭氧、水蒸气、或氧气和氢气的混合气体用作氧化气体的情形中，抗蚀剂通过等离子体辐照后退，从而如图7B所示形成比抗蚀剂掩模115小的抗蚀剂掩模115a。因此，通过等离子体处理，所暴露的杂质半导体膜121与半导体叠层117的侧壁一起氧化，从而在杂质半导体膜121的顶面的侧壁和一部分以及半导体叠层117的侧壁上形成用作堤岸区的绝缘区域125a。
然后，如实施例1中所述，通过图5A和5B中所示的工艺，形成用作源电极和漏电极的布线129a和129b、用作源区和漏区的一对杂质半导体膜131a和131b、以及包括微晶半导体区133a和一对非晶半导体区133b的半导体叠层133。
接着，通过实施例1中所述的图5C所示步骤，形成绝缘膜137和背栅电极139(参见图7C)。
通过以上步骤，可形成双栅薄膜晶体管。在本实施例中所述的双栅薄膜晶体管中，在微晶半导体区133a与栅绝缘膜105之间的界面附近以及微晶半导体区133a与绝缘膜137之间的界面附近形成载流子流动的两个沟道区，从而可增大导通状态电流和场效应迁移率。此外，因为作为堤岸区域的绝缘区被设置在半导体叠层133和布线129a、129b之间，所以可减小从布线129a和129b注入到半导体叠层133的空穴，从而减小薄膜晶体管的截止状态电流并增大导通状态电流和场效应迁移率。因此，可减小薄膜晶体管的面积，这允许半导体器件中的高度集成。另外，通过将本实施例中所述的薄膜晶体管用于显示设备的驱动电路，可减小驱动电路的大小，这使得显示设备的框架大小能够减小。
(实施例3)
在实施例3中，将参照图8A-8D描述一种晶体管，其中与实施例1所述的薄膜晶体管相比截止状态电流可被进一步减小。
与实施例1相似，执行图1A-1D和图5A中所示的过程，从而在栅绝缘膜105和半导体叠层117之上形成导电膜127。然后，如图8所示，通过光刻步骤在导电膜127上利用抗蚀剂形成掩模141。
接着，如图8B所示，利用掩模141蚀刻导电膜127和杂质半导体膜121，从而形成用作源电极和漏电极的布线129a和129b以及用作源区和漏区的一对杂质半导体膜131a和131b。此外，蚀刻非晶半导体区117b的暴露部分的一部分，从而形成非晶半导体区133c。
然后，如图8C所示，利用抗蚀剂剥离液去除掩模141。
然后，如图8D所示，将布线129a和129b用作掩模蚀刻非晶半导体区133c和微晶半导体区117a，从而形成包括微晶半导体区133a和一对非晶半导体区133b的半导体叠层133。
根据本实施例中的工艺，因为在去除掩模141的步骤中用非晶半导体区133c覆盖微晶半导体区133a，所以防止微晶半导体区133a与抗蚀剂剥离液和抗蚀剂残留物接触。此外，因为利用布线129a和129b蚀刻非晶半导体区133c以在去除掩模141之后暴露微晶半导体区133a的一部分，所以在背沟道中没有留下与抗蚀剂剥离液和抗蚀剂残留物接触的非晶半导体区。因此，不生成因为背沟道中留有抗蚀剂剥离液和抗蚀剂残留物而引起的漏电流，这可进一步减小薄膜晶体管的截止状态电流。
尽管在本实施例中利用实施例1作出了描述，但实施例2可按需来使用。
(实施例4)
可形成薄膜晶体管，且可利用像素部分以及驱动电路中的薄膜晶体管来制造具有显示功能的半导体器件(也称为显示器件)。此外，包括薄膜晶体管的驱动电路的部分或全部可与像素部分在同一衬底上形成，由此可实现面板上的系统。
显示器件包括显示元件。作为该显示元件，可使用液晶元件(也称为液晶显示元件)或发光元件(也称为发光显示元件)。发光元件在其范畴中包括其亮度受电流或电压控制的元件，具体在其范畴中包括无机电致发光(EL)元件、有机EL元件等。此外，可使用诸如电子墨水之类的对比度受电效应改变的显示介质。
此外，该显示器件包括封装有显示元件的面板和其中包括控制器的IC等安装在面板上的模块。此外，元件衬底对应于显示器件的制造工艺中在完成显示元件之前的一个实施例，而且该元件衬底设置有用于向多个像素中的每一个中的显示元件提供电流的组件。具体而言，该元件衬底可处于仅设置显示元件的一个像素电极的状态、在形成即将作为像素电极的导电膜之后且在该导电膜被蚀刻以形成像素电极之前的状态、或任何其它状态。
显示器件表示图像显示器件、显示器件或光源(包括照明器件)。此外，该显示器件在其范畴中还可包括以下模块：包括诸如FPC(柔性印刷电路)、TAB(带式自动接合)带或附连的TCP(带式载体封装)之类的连接器的模块；具有在其端部设置有印刷线路板的TAB带或TCP的模块；以及具有通过COG(玻璃上的芯片)方法直接安装在显示元件上的IC(集成电路)的模块。
(实施例5)
此说明书中公开的半导体器件可应用于电子纸。电子纸可用于多种领域的电子器件，只要它们能显示数据即可。例如，电子纸可应用于电子书(e-book)阅读器、海报、诸如火车之类的车辆中的广告、数字标志、公众信息显示(PID)、或诸如信用卡之类的多种卡的显示器等。电子设备的一示例在图9中示出。
图9示出电子书阅读器的一示例。例如，电子书阅读器2700包括两个外壳——外壳2701和外壳2703。外壳2701和外壳2703与铰链2711组合，从而该电子书阅读器2700可以该铰链2711为轴打开和关闭。利用这样的结构，电子书阅读器2700可类似于纸书一样工作。
显示部分2705和显示部分2707分别被包括在外壳2701和外壳2703中。显示部分2705和显示部分2707可显示一幅图像或不同图像。例如，根据不同图像在不同显示部分中显示的结构，文本可在右显示部分(图9中的显示部分2705)上显示，而图像可在左显示部分(图9中的显示部分2707)上显示。
图9示出外壳2701设置有操作部分等的示例。例如，外壳2701设置有电源开关2721、操作键2723、扬声器2725等。利用操作键2723可翻页。还可在外壳的设置有显示部分的表面上设置键盘、定点设备等。此外，可在外壳的背面或侧面上设置外部连接端子(耳机端子、USB端子、可连接至诸如AC适配器和USB电缆之类的各种电缆的端子等)、记录介质插入部分等。而且，电子书阅读器2700可具有电子词典功能。
电子书阅读器2700可具有能无线发送和接收数据的结构。通过无线通信，可从电子书服务器购买和下载图书数据等。
(实施例6)
本说明书中公开的半导体器件可应用于多种电子设备(包括游戏机)。电子设备的示例是电视机(也称为电视或电视接收机)、计算机等的监视器、诸如数码相机或数字摄像机的摄影机、数码相框、移动电话手机(也称为移动电话或移动电话设备)、便携式游戏控制台、便携式信息终端、音频再现设备、诸如弹球盘机器的大尺寸游戏机等。
图10A示出电视设备的一示例。在电视设备9600中，显示部分9603被包括在外壳9601中。显示部分9603可显示图像。在图10A中，外壳9601由支架9605支承。
可利用外壳9601的操作开关或独立的遥控器9610操作电视设备9600。可利用遥控器9610的操作键9609控制频道和音量，从而控制显示部分9603上显示的图像。此外，遥控器9610可设置有用于显示从遥控器9610输出的数据的显示部分9607。
电视设备9600设置有接收器、调制解调器等。通过利用该接收器，可接收一般的电视广播。此外，显示设备可经由调制解调器通过有线或无线连接连接至通信网络，由此可进行单向(从发送器到接收器)或双向(在发送器与接收器之间，或在接收器之间等)数据通信。
图10B示出数码相框的一示例。例如，在数码相框9700中，显示部分9703被包括在外壳9701中。显示部分9703可显示各种图像。例如，显示部分9703可显示数码相机等拍摄的图像的数据且起普通相框的作用。
注意，数码相框9700设置有操作部分、外部连接部分(USB端子、可连接至诸如USB电缆之类的多种电缆的端子等)、记录介质插入部分等。虽然这些元件可被设置于设置有显示部分的表面上，但优选地，针对数码相框9700的设计而将它们设置在侧面或后面。例如，存储用数码相机拍摄的图像的数据的存储器被插入数码相框的记录介质插入部分中，藉此图像数据可被传送并显示在显示部分9703上。
数码相框9700可被配置成无线地发送和接收数据。可采用其中无线地获取所需图像数据以进行显示的一种结构。
图11是示出便携式计算机的一示例的立体图。
在图11的便携式计算机中，通过关闭连接顶部外壳9301和底部外壳9302的铰链单元，具有显示部分9303的顶部外壳9301和具有键盘9304的底部外壳9302能彼此重叠。图11中的便携式计算机方便携带，并且在用键盘进行数据输入的情形中，铰链单元被打开以使用户能看着显示部分9303进行输入。
底部外壳9302包括可进行数据输入的定点设备9306以及键盘9304。此外，当显示部分9303是触摸输入面板时，可通过触摸显示部分的一部分来进行数据输入。底部外壳9302包括诸如CPU或硬盘的算术功能部分。此外，底部外壳9302包括插入诸如遵守USB的通信标准的通信电缆的另一设备的外部连接端口9305。
顶部外壳9301包括显示部分9307，并且通过将显示部分9307滑向顶部外壳9301的内部而将显示部分9307保持在顶部外壳9301中；由此，可实现宽显示屏。此外，用户能调节能保持在顶部外壳9301中的显示部分9307的屏幕的方向。当能保持在顶部外壳9301中的显示部分9307是触摸输入面板时，可通过触摸能保持在顶部外壳9301中的显示部分9307的一部分来进行数据输入。
能保持在顶部外壳9301中的显示部分9303或9307使用液晶显示面板、诸如有机发光元件或无机发光元件的发光显示面板等的图像显示设备。
此外，图11所示的便携式计算机可设置有接收机等以接收电视广播，从而在显示部分上显示图像。当通过滑动显示部分9307暴露显示部分9307的整个屏幕、同时使连接顶部外壳9301和底部外壳9302的铰链单元保持关闭时，用户能观看电视广播。在该情形中，铰链单元不打开且显示部分9303上不进行显示，并且仅进行用于显示电视广播的电路的启动，从而功耗能最小，这对电池容量有限的便携式计算机是有用的。
(示例1)
在示例1中，将参照图12A和12B、图13A和13B以及图14A和14B描述在衬底上形成微晶硅膜的平面形状。在示例1中，实施例1中描述的在第一条件下形成的微晶硅膜被称为样本A，实施例1中描述的在第二条件下形成的微晶硅膜被称为样本B，而实施例1中描述的在第一和第二条件下通过层叠多个层形成的微晶硅膜被称为样本C。
首先，以下描述样本A-C的制造方法。
100nm厚的氧氮化硅膜被形成为衬底上的基膜。该氧氮化硅膜通过其中在以下条件下执行等离子体放电的等离子体CVD法形成：分别在5sccm和600sccm的流速下引入硅烷和一氧化二氮作为源气，并稳定之；处理室的压强为25Pa；衬底温度为280℃；RF电源频率是13.56MHz；以及RF电源的功率是30W。
然后，在氧氮化硅膜上形成30nm厚的微晶硅膜。
样本A-C各自的微晶硅膜通过其中在以下条件下执行等离子体放电的等离子体CVD法形成：将硅烷、氢气和氩气引入处理室作为源气，并稳定之；处理室的压强为280Pa；衬底温度为280℃；RF电源频率是13.56MHz；以及RF电源的功率是50W。具体而言，在样本A中，硅烷的流速是10sccm、氢气的流速是1500sccm、而氩气的流速是1500sccm。在样本B中，硅烷的流速是7sccm、氢气的流速是1500sccm、而氩气的流速是1500sccm。在样本C中，在样本A的条件下形成3nm厚的微晶硅膜，然后在样本B的条件下形成27nm厚的微晶硅膜。
捕捉样本A的平面的TEM图像是图12A和12B。TEM图像由高分辨率透射电子显微镜(由日立有限公司生产的‘H9000-NAR’：TEM)在高倍放大和300kV的加速电压下拍摄。图12A是50万倍放大倍率的TEM图像，而图12B是200万倍放大倍率的TEM图像。
在图12B中，观察到晶格条纹的区域是作为被视为单晶体的微小晶体的雏晶，且非晶体区域在该区域周围形成。观察到颜色为白色的区域是晶粒之间的空隙。
捕捉样本B的平面的TEM图像是图13A和13B。图13A是50万倍放大倍率的TEM图像，而图13B是200万倍放大倍率的TEM图像。
从图13B中看出，晶粒的粒度变大，且在晶粒之间存在许多观察到颜色为白色的区域。此外，与图12B相比，观察到晶格条纹的区域具有许多结晶区且具有强反差。因此，可以发现，改进了结晶度，但是通过在第二条件下形成微晶硅膜在晶粒之间形成了空隙。
捕捉样本C的平面的TEM图像是图14A和14B。图14A是50万倍放大倍率的TEM图像，而图14B是200万倍放大倍率的TEM图像。
在图14B中，与图12B和13B相比，存在观察到晶格条纹的许多雏晶。此外，与图13B相比，存在较少的晶粒之间观察到颜色为白色的区域。因此，通过采用第一和第二条件，可形成具有高结晶度且晶粒之间的空隙较少的微晶半导体膜。
(示例2)
在示例2中，将描述薄膜晶体管(样本D)和薄膜晶体管(样本E)的电特性，在薄膜晶体管(样本D)中微晶硅膜在第二条件下形成，而在薄膜晶体管(样本E)中一微晶硅膜在第一条件下形成、然后在第二条件下形成一微晶硅膜以层叠。
首先，参照图1A-1D与图2A和2B描述薄膜晶体管的制造工艺。
在衬底101上形成基绝缘膜(未示出)，并在该基绝缘膜之上形成栅电极103。
在该示例中，玻璃衬底(康宁公司生产的EAGLEXG)被用作衬底101。
通过以20sccm的流速用氩离子溅射钛靶，在基绝缘膜上形成50nm厚的钛膜。然后，通过以50sccm的流速用氩离子溅射铝靶，在其上形成100nm厚的铝膜。然后，通过以20sccm的流速用氩离子溅射钛靶，在其上形成50nm厚的钛膜。之后，在钛膜上涂敷抗蚀剂且在利用第一光掩模的情况下用光辐照抗蚀剂并显影以形成抗蚀剂掩模。
然后，利用抗蚀剂掩模执行蚀刻，从而形成栅电极103。在该示例中，使用感应耦合等离子体(ICP)蚀刻装置；首先在ICP功率为600W的条件下进行第一蚀刻，偏压功率为250W，压强为1.2Pa，并且作为蚀刻气体，使用流速为60sccm的三氯化硼以及流速为20sccm的氯气；然后，在其中ICP功率为500W的条件下进行第二蚀刻，偏压功率为50W，压强为2.0Pa，并且作为蚀刻气体，使用流速为80sccm的碳氟化物。
然后去除抗蚀剂掩模。
然后，在栅电极103和基绝缘膜上形成栅绝缘膜105。然后，衬底从处理室中取出，处理室内部被清洗，在处理室内部非晶硅膜被沉积为保护膜，且衬底被送入处理室。然后，形成微晶半导体层。
在样本D中，作为栅绝缘膜105，形成110nm厚的氮化硅膜和110nm厚的氧氮化硅膜。在样本E中，作为栅绝缘膜105，形成250nm厚的氮化硅膜和30nm厚的氧氮化硅膜。
该氮化硅膜通过其中在以下条件下执行等离子体放电的等离子体CVD法形成：分别以40sccm、500sccm、550sccm和140sccm的流速引入硅烷、氢气、氮气和氨作为源气，并稳定之；处理室的压强为100Pa；衬底温度为280℃；RF电源频率是13.56MHz；以及RF电源的功率是370W。
该氧氮化硅膜通过其中在以下条件下执行等离子体放电的等离子体CVD法形成：分别在5sccm和600sccm的流速下引入硅烷和一氧化二氮作为源气，并稳定之；处理室的压强为25Pa；衬底温度为280℃；RF电源频率是13.56MHz；以及RF电源的功率是30W。
在样本D中，作为微晶半导体膜，在第二条件下在栅绝缘膜105之上形成70nm厚的微晶硅膜。在样本E中，在第一条件下在栅绝缘膜105上形成3nm厚的微晶硅膜作为如图1A所示的第一微晶半导体膜107，然后在第二条件下形成67nm厚的微晶硅膜作为如图1B所示的第二微晶半导体膜109。
根据第一条件，该微晶半导体膜通过其中在以下条件下执行等离子体放电的等离子体CVD法形成：分别在10sccm、1500sccm和1500sccm的流速下引入硅烷、氢气和氩气(氢气的流速是硅烷流速的150倍)作为源气，并稳定之；处理室的压强为280Pa；衬底温度为280℃；RF电源频率是13.56MHz；以及RF电源的功率是50W。
根据第二条件，该微晶半导体膜通过其中在以下条件下执行等离子体放电的等离子体CVD法形成：分别在7sccm、1500sccm和1500sccm的流速下引入硅烷、氢气和氩气(氢气的流速是硅烷流速的214倍)作为源气，并稳定之；处理室的压强为280Pa；衬底温度为280℃；RF电源频率是13.56MHz；以及RF电源的功率是50W。
接着，在微晶半导体膜上形成半导体膜111，并且在半导体膜111上形成杂质半导体膜113。
通过其中在以下条件下执行等离子体放电的等离子体CVD法形成80nm厚的硅膜作为半导体膜111：分别以40sccm、125sccm、1375sccm和2000sccm的流速引入硅烷、1000ppm氨(用氢气稀释)、氢气和氩气作为源气，并稳定之；处理室的压强为280Pa；衬底温度为280℃；RF电源频率是13.56MHz；以及RF电源的功率是100W。
作为杂质半导体膜113，添加了磷的非晶硅膜形成为50nm的厚度。通过在以下条件下采用等离子体放电的等离子体CVD法来形成非晶硅膜：沉积温度为280℃；分别以100sccm和170sccm的流速引入硅烷和0.5％的磷化氢(用氢气稀释)；压强为170Pa；RF电源频率是13.56MHz；以及RF电源的功率是60W。
接着，在杂质半导体膜113上涂敷抗蚀剂，并且利用第二光掩膜用光辐照且显影以形成抗蚀剂掩模115。图1C示出直到且包括此步骤的工艺。
利用抗蚀剂掩模，微晶半导体膜、半导体膜111和杂质半导体膜113被蚀刻以形成包括微晶半导体区117a和非晶半导体区117b的半导体叠层117以及杂质半导体膜121。
在该示例中，使用ICP装置，且在以下条件下执行蚀刻：电源功率为1000W、偏压功率为80W、压强为1.51Pa，且氯气以100sccm的流速被用作蚀刻气体。然后，去除抗蚀剂掩模(参见图1D)。
然后，如图5A所示，导电膜127在栅绝缘膜105、半导体叠层117、以及杂质半导体膜121上形成。在此示例中，通过以20sccm的流速用氩离子溅射钛靶形成50nm厚的钛膜，通过以50sccm的流速用氩离子溅射铝靶在钛层上形成200nm厚的铝膜，并且通过以20sccm的流速用氩离子溅射钛靶在铝层上形成50nm厚的钛膜。
接着，在导电膜127上涂敷抗蚀剂，并且利用第三光掩膜用光辐照且显影以形成抗蚀剂掩模。利用该抗蚀剂掩模对导电膜127执行干法蚀刻，从而形成布线129a和129b。然后，对杂质半导体膜121执行干法蚀刻，从而形成用作源区和漏区的一对杂质半导体膜131a和131b.此外，半导体叠层117被部分地蚀刻以形成包括微晶半导体区133a和一对非晶半导体区133b的半导体叠层133。
在此示例中，在以下条件下执行蚀刻：ICP功率为450W、偏压功率为100W、压强为1.9Pa，且氯化硼以60sccm的流速且氯气以20sccm的流速被用作蚀刻气体。
从半导体叠层117的顶面起，将半导体叠层117蚀刻至100nm至120nm的深度，以使该半导体叠层133的既未被布线129a覆盖也未被布线129b覆盖的区域的厚度为30nm至50nm。在该示例中，用作源电极和漏电极的布线129a和129b各自的平面形状是线性的。
接着，用碳氟化物等离子体辐照半导体叠层133的顶面，从而去除留在半导体层133的顶面上的杂质。在该示例中，采用以下蚀刻条件：电源功率为1000W、偏压功率为0W、压强为0.67Pa，且碳氯化物以100sccm的流速被用作蚀刻气体。
然后，用水等离子体辐照半导体叠层133的顶面，以使半导体叠层133的表面缺陷减少并改进源区和漏区的绝缘属性。在该示例中，用通过以300sccm的流速引入水蒸气、在1800W电源和66.5Pa压强下生成的等离子体辐照半导体叠层133。
然后去除抗蚀剂掩模。图5B示出直到且包括此步骤的工艺。
接着，形成氮化硅膜作为绝缘膜137。在以下条件下通过等离子体放电形成300nm厚的氮化硅膜作为绝缘膜137：分别以20sccm、220sccm、450sccm和450sccm的流速引入硅烷、氨、氮气和氢气作为源气；处理室中的压强为160Pa；衬底温度为250℃；以及输出为200W。
接着，在导电膜137上涂敷抗蚀剂，并且利用第四光掩膜用光辐照且显影以形成抗蚀剂掩模。利用该抗蚀剂掩模，通过干法蚀刻方法蚀刻绝缘膜的一部分，从而暴露用作源电极和漏电极的布线129a和129b。此外，通过干法蚀刻方法来蚀刻绝缘膜137的一部分和栅绝缘膜105的一部分以使栅电极103暴露。然后去除抗蚀剂掩模。
接着，在绝缘膜137上形成导电膜。之后，在导电膜上涂敷抗蚀剂且在利用第五光掩模的情况下用光辐照抗蚀剂并显影以形成抗蚀剂掩模。利用该抗蚀剂掩模，通过湿法蚀刻方法来蚀刻导电膜的一部分，从而形成背栅电极139。
在该示例中，通过溅射法形成含氧化硅的50nm厚的氧化铟锡，作为导电膜，并且进行湿法蚀刻处理，从而形成背栅电极139。尽管未示出，然而背栅电极139被连接至栅电极103。
然后去除抗蚀剂掩模。通过以上步骤，制造双栅薄膜晶体管(参见图5C)。
通过测量样本D的薄膜晶体管的电流对电压特性获得的结果在图15A和15B中示出；通过测量样本E的薄膜晶体管的电流对电压特性获得的结果在图16A和16B中示出。图15A和16A各自示出当仅对栅电极103施加栅电压时的电特性；图15B和16B各自示出当对栅电极103和背栅电极139施加栅电压时的电特性。
此外，表1示出：在样本D和E各自的薄膜晶体管中，漏电压为10V且柵电压为15V时的导通状态电流(由I导通标示)、最小截止状态电流(由I截止_最小标示)、柵电压比最小截止状态电流时的柵电压小10V时的截止状态电流(由I截止标示)、阈值电压(由V阈值标示)、S值(由S-值标示)、导通状态电流与最小截止状态电流之比(由I导通/I截止_最小标示)、以及漏电压为10V时的场效应迁移率(μFE_饱和)。这些值在由底栅标示的列和由双栅标示的列中分开示出；由底栅标示的列中所示的值在仅对栅电极103施加柵电压时测量，而由双栅标示的列中所示的值在柵电压施加于栅电极103和背栅电极139时测量。
(表1)
在样本D中，双栅薄膜晶体管的场效应迁移率是底栅薄膜晶体管的1.79倍。在样本E中，双栅薄膜晶体管的场效应迁移率是底栅薄膜晶体管的1.89倍。因此，通过在第一条件下形成第一微晶半导体膜且然后在第二条件下形成第二微晶半导体膜，可形成其中晶粒间空隙减小且结晶度不仅在栅电极侧改进而且在背栅电极侧改进的微晶半导体膜，从而可增大薄膜晶体管的场效应迁移率。因此，通过使用薄膜晶体管来开关显示设备中的像素，显示设备实现高对比度和高图像质量。此外，可减小薄膜晶体管的大小，从而通过使用薄膜晶体管形成驱动电路可减小显示设备的框架大小。
本申请基于2010年2月22日向日本特许厅提交的日本专利申请S/N.2010-036699，该申请的全部内容通过引用结合于此。

Claims (5)

1.一种用于制造薄膜晶体管的方法，所述方法包括以下步骤：
在衬底上形成栅电极；
在所述衬底和所述栅电极上形成栅绝缘膜；
在第一条件下在所述栅绝缘膜之上形成第一微晶半导体膜；
在第二条件下在所述第一微晶半导体膜之上形成第二微晶半导体膜；
在所述第二微晶半导体膜之上形成包括第一微晶半导体区和非晶半导体区的半导体膜；
在所述半导体膜之上形成第一杂质半导体膜；
蚀刻所述第一杂质半导体膜的一部分以形成岛状第二杂质半导体膜；
蚀刻所述第一微晶半导体膜、所述第二微晶半导体膜以及所述半导体膜的部分以形成岛状第一半导体叠层；
在所述岛状第二杂质半导体膜之上形成一对布线；
蚀刻所述岛状第二杂质半导体膜以形成一对杂质半导体膜；
蚀刻所述岛状第一半导体叠层的一部分以形成其中层叠有第二微晶半导体区和一对非晶半导体区的第二半导体叠层；以及
在形成所述第二半导体叠层之后在所述一对布线之上形成绝缘膜，
其中所述一对非晶半导体区彼此分离，
其中在所述一对非晶半导体区之间的区域中所述绝缘膜与所述第二微晶半导体区接触，
其中所述第一条件是其中形成用非晶半导体填充晶粒之间的空隙的微晶半导体膜的条件，以及
其中所述第二条件是进行晶体生长的条件。
2.一种用于制造薄膜晶体管的方法，所述方法包括以下步骤：
在衬底上形成第一栅电极；
在所述衬底和所述第一栅电极上形成第一栅绝缘膜；
在第一条件下在所述第一栅绝缘膜之上形成第一微晶半导体膜；
在第二条件下在第一微晶半导体膜之上形成第二微晶半导体膜；
在所述第二微晶半导体膜之上形成包括第一微晶半导体区和非晶半导体区的半导体膜；
在所述半导体膜之上形成第一杂质半导体膜；
蚀刻所述第一杂质半导体膜的一部分以形成岛状第二杂质半导体膜；
蚀刻所述第一微晶半导体膜、所述第二微晶半导体膜以及所述半导体膜的部分以形成岛状第一半导体叠层；
在所述岛状第二杂质半导体膜之上形成一对布线；
蚀刻所述岛状第二杂质半导体膜以形成一对杂质半导体膜；
蚀刻所述岛状第一半导体叠层的一部分以形成其中层叠有第二微晶半导体区和一对非晶半导体区的第二半导体叠层；
在所述一对布线之上形成第二栅绝缘膜；以及
在所述第二栅绝缘膜之上形成第二栅电极，
其中所述一对非晶半导体区彼此分离，
其中在所述一对非晶半导体区之间的区域中所述第二栅绝缘膜与所述第二微晶半导体区接触，
其中所述第一条件是其中形成用非晶半导体填充晶粒之间的空隙的微晶半导体膜的条件，以及
其中所述第二条件是进行晶体生长的条件。
3.一种用于制造薄膜晶体管的方法，所述方法包括以下步骤：
在衬底上形成第一栅电极；
在所述衬底和所述第一栅电极上形成第一栅绝缘膜；
在第一条件下通过等离子体CVD法在所述第一栅绝缘膜之上形成第一微晶半导体膜；
在第二条件下通过等离子体CVD法在所述第一微晶半导体膜之上形成第二微晶半导体膜；
在所述第二微晶半导体膜之上形成包括第一微晶半导体区和非晶半导体区的半导体膜；
在所述半导体膜之上形成第一杂质半导体膜；
蚀刻所述第一杂质半导体膜的一部分以形成岛状第二杂质半导体膜；
蚀刻所述第一微晶半导体膜、所述第二微晶半导体膜以及所述半导体膜的一部分以形成岛状第一半导体叠层；
在所述岛状第二杂质半导体膜之上形成一对布线；
蚀刻所述岛状第二杂质半导体膜以形成一对杂质半导体膜；
蚀刻所述岛状第一半导体叠层的一部分以形成其中层叠有第二微晶半导体区和一对非晶半导体区的第二半导体叠层；
在所述一对布线之上形成第二栅绝缘膜；以及
在所述第二栅绝缘膜之上形成第二栅电极，
其中所述一对非晶半导体区彼此分离，
其中在所述一对非晶半导体区之间的区域中所述第二栅绝缘膜与所述第二微晶半导体区接触，
其中在所述第一条件下，氢气的流速是含硅或锗的沉积气体的流速的125倍或以上且是所述沉积气体的流速的180倍或以下，以及
其中在所述第二条件下，氢气的流速是含硅或锗的沉积气体的流速的210倍或以上且是所述沉积气体的流速的1500倍或以下。
4.如权利要求1至3中任一项所述的用于制造薄膜晶体管的方法，其特征在于，在所述岛状第一半导体叠层上形成所述一对布线之前所述岛状第一半导体叠层的侧壁被暴露于等离子体，从而在所述岛状第一半导体叠层的侧壁上形成堤岸区。
5.如权利要求1至3中任一项所述的用于制造薄膜晶体管的方法，其特征在于，所述第一条件和所述第二条件以200℃至280℃进行。
CN201110048426.0A 2010-02-22 2011-02-21 制造薄膜晶体管的方法 Expired - Fee Related CN102163553B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-036699 2010-02-22
JP2010036699 2010-02-22

Publications (2)

Publication Number Publication Date
CN102163553A CN102163553A (zh) 2011-08-24
CN102163553B true CN102163553B (zh) 2016-01-20

Family

ID=44464710

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110048426.0A Expired - Fee Related CN102163553B (zh) 2010-02-22 2011-02-21 制造薄膜晶体管的方法

Country Status (5)

Country Link
US (1) US8383434B2 (zh)
JP (1) JP5775322B2 (zh)
KR (1) KR101827329B1 (zh)
CN (1) CN102163553B (zh)
TW (1) TWI497724B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048327B2 (en) * 2011-01-25 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline semiconductor film, method for manufacturing the same, and method for manufacturing semiconductor device
JP5931573B2 (ja) 2011-05-13 2016-06-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101976212B1 (ko) * 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN103137691A (zh) * 2011-11-29 2013-06-05 西安电子科技大学 场效应晶体管及其制作方法
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
CN103456744B (zh) * 2013-09-05 2016-08-17 北京京东方光电科技有限公司 阵列基板及其制备方法、显示装置
KR102655935B1 (ko) * 2016-02-12 2024-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
WO2022188011A1 (zh) * 2021-03-08 2022-09-15 京东方科技集团股份有限公司 一种显示基板的制作方法
US11862668B2 (en) * 2021-07-02 2024-01-02 Micron Technology, Inc. Single-crystal transistors for memory devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101419980A (zh) * 2007-10-23 2009-04-29 株式会社半导体能源研究所 微晶半导体膜,薄膜晶体管和包括薄膜晶体管的显示设备

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPH01117068A (ja) * 1987-10-29 1989-05-09 Toshiba Corp 薄膜半導体素子
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
KR0130955B1 (ko) 1992-10-07 1998-04-14 쓰지 하루오 박막 트랜지스터의 제조방법 및 액정표시장치의 제조방법
JPH0794749A (ja) * 1993-09-22 1995-04-07 Toshiba Corp 薄膜トランジスタの製造方法
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US6894674B2 (en) 2000-12-06 2005-05-17 Sony Corporation Timing generation circuit for display apparatus and display apparatus incorporating the same
JP2003037278A (ja) 2001-07-19 2003-02-07 Sanyo Electric Co Ltd 光起電力素子の製造方法及び光起電力素子
JP5028723B2 (ja) * 2001-08-16 2012-09-19 奇美電子股▲ふん▼有限公司 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを含むアレイ基板、表示装置および該表示装置の駆動方式
TWI368774B (en) 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP4480968B2 (ja) 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
JP5159021B2 (ja) 2003-12-02 2013-03-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7753751B2 (en) * 2004-09-29 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating the display device
JP2008091599A (ja) * 2006-10-02 2008-04-17 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
JP2008124392A (ja) 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
JP5364293B2 (ja) 2007-06-01 2013-12-11 株式会社半導体エネルギー研究所 表示装置の作製方法およびプラズマｃｖｄ装置
JP2009049384A (ja) * 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 発光装置
JP5331407B2 (ja) 2007-08-17 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9054206B2 (en) 2007-08-17 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8030147B2 (en) 2007-09-14 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and display device including the thin film transistor
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
KR101523353B1 (ko) * 2007-12-03 2015-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터 및 반도체 장치
US8187956B2 (en) 2007-12-03 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film, thin film transistor having microcrystalline semiconductor film, and photoelectric conversion device having microcrystalline semiconductor film
US8378348B2 (en) * 2008-01-25 2013-02-19 Sharp Kabushiki Kaisha Semiconductor element and method for manufacturing the same
US7833885B2 (en) * 2008-02-11 2010-11-16 Applied Materials, Inc. Microcrystalline silicon thin film transistor
KR101703511B1 (ko) 2008-06-27 2017-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터
JP5498762B2 (ja) * 2008-11-17 2014-05-21 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US7989325B2 (en) 2009-01-13 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor
US8330702B2 (en) 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
US8395156B2 (en) 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
US8598586B2 (en) 2009-12-21 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101419980A (zh) * 2007-10-23 2009-04-29 株式会社半导体能源研究所 微晶半导体膜,薄膜晶体管和包括薄膜晶体管的显示设备

Also Published As

Publication number Publication date
KR20110096489A (ko) 2011-08-30
JP5775322B2 (ja) 2015-09-09
US8383434B2 (en) 2013-02-26
CN102163553A (zh) 2011-08-24
JP2011192984A (ja) 2011-09-29
TWI497724B (zh) 2015-08-21
KR101827329B1 (ko) 2018-02-09
TW201133866A (en) 2011-10-01
US20110204364A1 (en) 2011-08-25

Similar Documents

Publication Publication Date Title
CN102163553B (zh) 制造薄膜晶体管的方法
CN102136498B (zh) 薄膜晶体管
KR101840183B1 (ko) 미결정 반도체막의 제작 방법 및 반도체 장치의 제작 방법
CN102117837B (zh) 薄膜晶体管
CN102345115B (zh) 微晶半导体膜的制作方法及半导体装置的制作方法
CN102349159B (zh) 薄膜晶体管
CN102243992B (zh) 微晶半导体膜的制造方法及半导体装置的制造方法
KR101880422B1 (ko) 미결정 반도체막의 제작 방법, 및 반도체 장치의 제작 방법
KR20110073294A (ko) 박막 트랜지스터 및 그 제작 방법
US9159841B2 (en) Method for manufacturing semiconductor device
KR20120003374A (ko) 반도체 장치 및 반도체 장치의 제작 방법
US8735897B2 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160120

Termination date: 20200221

CF01 Termination of patent right due to non-payment of annual fee