CN102345115B - 微晶半导体膜的制作方法及半导体装置的制作方法 - Google Patents

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Abstract

本发明提供生产率较高地制作电特性良好的半导体装置的方法。利用第一条件形成以低微粒密度具有高结晶性的混合相微粒的晶种后，在晶种上利用第二条件以使晶种的混合相微粒生长来填埋混合相微粒的间隙的方式，在晶种上层叠形成微晶半导体膜。第一条件将氢的流量设定为含有硅或锗的沉积气体的流量的50倍以上1000倍以下来稀释沉积气体，并且将处理室内的压力设定为大于1333Pa且13332Pa以下。第二条件将氢的流量设定为含有硅或锗的沉积气体的流量的100倍以上2000倍以下来稀释沉积气体，并且将处理室内的压力设定为1333Pa以上13332Pa以下。

Description

微晶半导体膜的制作方法及半导体装置的制作方法
技术领域
本发明涉及微晶(microcrystallite)半导体膜的制作方法、使用该微晶半导体膜的半导体装置的制作方法、以及显示装置。
另外，在本说明书中半导体装置指的是通过利用半导体特性能够发挥作用的所有装置，显示装置、电光装置、光电转换装置、半导体电路以及电子设备都是半导体装置。
背景技术
作为场效应晶体管的一种，已知使用形成在具有绝缘表面的衬底上的半导体膜来形成沟道区的薄膜晶体管。公开有将非晶硅、微晶硅及多晶硅的用于半导体膜的技术，所述半导体膜用于薄膜晶体管的沟道区(参照专利文献1至5)。薄膜晶体管的典型应用例是液晶电视装置，作为构成显示屏幕的各像素的开关晶体管而得到实际应用。
此外，如下的光电转换装置的开发正得到推进：该光电转换装置，将作为通过等离子体CVD法能制作的晶体类硅的微晶硅用于进行光电转换的半导体膜(例如，参照专利文献6)。
专利文献1：日本特开2001-053283号公报
专利文献2：日本特开平5-129608号公报
专利文献3：日本特开2005-049832号公报
专利文献4：日本特开平7-131030号公报
专利文献5：日本特开2005-191546号公报
专利文献6：日本特开2000-277439号公报
使用非晶硅膜形成沟道区的薄膜晶体管存在场效应迁移率(fieldeffect mobility)及导通电流低的问题。另一方面，使用微晶硅膜形成沟道区的薄膜晶体管存在如下问题，即与使用非晶硅膜形成沟道区的薄膜晶体管相比，场效应迁移率提高但是截止电流变高，不能获得充分的开关特性。
多晶硅膜成为沟道区的薄膜晶体管具有场效应迁移率显著高于上述两种薄膜晶体管、能够获得高导通电流这一特性。由于该特性，该薄膜晶体管不但能够用作设置于像素的开关用晶体管，而且还能够构成要求高速动作的驱动器电路。
然而，使用多晶硅膜形成沟道区的薄膜晶体管的制作工序与制作使用非晶硅膜形成沟道区的薄膜晶体管的情况相比，需要半导体膜的晶化工序、制造成本增大成为问题。例如，多晶硅膜的制造所需的激光退火技术存在激光束的照射面积小而不能高效地生产大屏幕的液晶面板这一问题。
另外，用于制造显示面板的玻璃衬底朝大面积化发展：第3代(550mm×650mm)、第3.5代(600mm×720mm或620mm×750mm)、第4代(680mm×880mm或730mm×920mm)、第5代(1100mm×1300mm)、第6代(1500mm×1850mm)、第7代(1870mm×2200mm)、第8代(2200mm×2400mm)、第9代(2400mm×2800mm)、第10代(2950mm×3400mm)。玻璃衬底的大型化基于最低成本设计的概念。
与此相对，仍未确立能够在如第10代(2950mm×3400mm)的大面积母玻璃衬底上高生产率地制造能高速动作的薄膜晶体管的技术，这成为业界的问题。
发明内容
因此，本发明的一个方式以提供高生产率地制作电特性优良的半导体装置的方法为课题。
本发明的一个方式的要旨是：利用第一条件形成以低微粒密度具有高结晶性的混合相微粒(mixed phase grain)的晶种后，利用第二条件以使晶种的混合相微粒生长而填埋混合相微粒的间隙的方式在晶种上层叠形成微晶半导体膜。
以低微粒密度提供高结晶性的混合相微粒的第一条件，将氢的流量设定为含有硅或锗的沉积气体的流量的50倍以上1000倍以下来稀释沉积气体，并且将处理室内的压力设定为大于1333Pa且13332Pa以下。使混合相微粒生长来填埋混合相微粒的间隙的第二条件，将氢的流量设定为含有硅或锗的沉积气体的流量的100倍以上2000倍以下来稀释沉积气体，并且将处理室内的压力设定为1333Pa以上13332Pa以下。
本发明的一个方式是微晶半导体膜的制作方法：利用第一条件，用等离子体CVD法形成具有混合相微粒的晶种，该混合相微粒包含非晶硅区和能够视为单晶的微小晶体即雏晶(crystallite)；以及利用第二条件，用等离子体CVD法在晶种上形成微晶半导体膜。第一条件，将含有硅或锗的沉积气体及含有氢的气体用作供给到处理室内的原料气体，将氢的流量设定为沉积气体的流量的50倍以上1000倍以下来稀释沉积气体，并且将处理室内的压力设定为大于1333Pa且13332Pa以下。另外，第二条件的特征在于：将氢的流量设定为含有硅或锗的沉积气体的流量的100倍以上2000倍以下来稀释沉积气体，并且将处理室内的压力设定为1333Pa以上13332Pa以下。
另外，晶种包括混合相微粒分散的状态以及混合相微粒连续的状态(即，膜状)。另外，优选按照氢的流量对于含有硅或锗的沉积气体的流量的比而适当地选择等离子体的功率。
此外，在本发明的一个方式中，利用上述第二条件形成微晶半导体膜后，利用第三条件通过等离子体CVD法在微晶半导体膜上形成第二微晶半导体膜。第三条件也能为如下条件：将含有硅或锗的沉积气体及含有氢的气体用作供给到处理室内的原料气体，使氢的流量对于沉积气体的流量的比高于上述第二条件来稀释沉积气体，并且将处理室内的压力设定为1333Pa以上13332Pa以下。
此外，在本发明的一个方式中，也能对用于上述第一条件、上述第二条件和上述第三条件的至少一个的原料气体添加稀有气体。
本发明的一个方式，利用第一条件通过等离子体CVD法在绝缘膜上形成以低微粒密度具有高结晶性的混合相微粒的晶种，利用第二条件使晶种的混合相微粒生长来填埋混合相微粒的间隙从而通过等离子体CVD法形成微晶半导体膜。
另外，本发明的一个方式是半导体装置的制作方法，该半导体装置具有使用上述层叠的晶种及微晶半导体膜而形成沟道区的薄膜晶体管。
此外，本发明的一个方式是光电转换装置的制作方法，该光电转换装置将上述层叠的晶种及微晶半导体膜用于显示p型的半导体膜、显示n型的半导体膜和进行光电转换的半导体膜的一个以上。
通过应用本发明的一个方式，能够制作结晶性高的微晶半导体膜。此外，能够高生产率地制作电特性优良的半导体装置。
附图说明
图1是说明本发明的一个实施方式涉及的微晶半导体膜的制作方法的截面图。
图2是说明本发明的一个实施方式涉及的微晶半导体膜的制作方法的截面图。
图3是说明本发明的一个实施方式涉及的半导体装置的制作方法的截面图。
图4是说明本发明的一个实施方式涉及的半导体装置的制作方法的截面图。
图5是说明本发明的一个实施方式涉及的半导体装置的制作方法的截面图。
图6是说明本发明的一个实施方式涉及的半导体装置的制作方法的俯视图。
图7是说明本发明的一个实施方式涉及的半导体装置的制作方法的截面图。
图8是说明本发明的一个实施方式涉及的半导体装置的制作方法的截面图。
图9是说明光电转换装置的制作方法的一个方式的截面图。
图10是示出电子书阅读器的一个例子的立体图。
图11是示出电视装置及数码相框的例子的立体图。
图12是示出便携式计算机的一个例子的立体图。
图13是说明薄膜晶体管的电流电压特性的图。
图14是微晶硅膜的SEM照片。
具体实施方式
下面参照附图说明本发明的实施方式。但是，本发明并不局限于以下说明。这是因为本领域技术人员可很容易地理解一个事实，就是能够不脱离本发明的宗旨及其范围地对其方式和详细内容进行各种各样变更。因此，本发明并不被解释为仅局限于下面所示的实施方式及实施例的记载内容。此外，当使用附图说明本发明的结构时，指示相同部分的附图标记在不同的附图间也通用。
实施方式1
在本实施方式中，使用图1以及图2对通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜的制作方法进行说明。
如图1(A)所示，在衬底51上形成绝缘膜55，在绝缘膜55上形成晶种57。
作为衬底51，除了玻璃衬底、陶瓷衬底以外，还能够使用具有能够承受本制作工序的处理温度程度的耐热性的塑料衬底等。此外，在对衬底不要求透光性的情况下，也可以使用在不锈钢等的金属衬底的表面设置绝缘膜的衬底。作为玻璃衬底，例如使用如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或铝硅酸盐玻璃等的无碱玻璃衬底即可。另外，对衬底51的尺寸没有限制，例如能够使用在上述的平板显示器领域常用的第3代至第10代的玻璃衬底。
绝缘膜55能够使用CVD法或溅射法等，将氧化硅膜、氧氮化硅膜、氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜或氮氧化铝膜以单层或层叠形成。
此外，在此氧氮化硅指的是在其组成上氧的含量多于氮的含量的物质，优选在使用卢瑟福背散射光谱法(RBS：Rutherford BackscatteringSpectrometry)及氢前方散射法(HFS：Hydrogen Forward ScatteringSpectrometry)进行测量时，作为组成范围含有：氧50at.％至70at.％(原子百分比)；氮0.5at.％至15at.％；硅25at.％至35at.％；以及氢0.1at.％至10at.％。此外，氮氧化硅指的是在其组成上氮的含量多于氧的含量的物质，优选在使用RBS和HFS进行测量时，作为组成范围含有：氧5at.％至30at.％；氮20at.％至55at.％；硅25at.％至35at.％；以及氢10at.％至30at.％。但是，在将构成氧氮化硅或氮氧化硅的原子的总计设定为100at.％时，氮、氧、硅和氢的含有比率包含在上述范围内。
使用微晶半导体膜，典型的是微晶硅膜、微晶硅锗膜、微晶锗膜等形成晶种57。晶种57包括多个混合相微粒分散的状态、混合相微粒连续的膜的状态或混合相微粒及非晶半导体连续的膜的状态。因此，晶种57还包括混合相微粒57a不邻接、在混合相微粒57a之间具有间隙57b的情况。进而，其特征在于以低微粒密度(面内的混合相微粒的存在比例)具有高结晶性的混合相微粒。另外，混合相微粒具有非晶硅区和能够视为单晶的微小晶体即雏晶。此外，混合相微粒有时也具有双晶。
在等离子体CVD装置的反应室内，使用以低微粒密度形成高结晶性的混合相微粒的第一条件，将含有硅或锗的沉积气体和氢混合，并利用辉光放电等离子体来形成晶种57。或者，将含有硅或锗的沉积气体与氢以及氦、氩、氖、氪、氙等的稀有气体混合，并利用辉光放电等离子体来形成。在此，利用将氢的流量设定为含有硅或锗的沉积气体的流量的50倍以上1000倍以下来稀释沉积气体并且将处理室内的压力设定为大于1333Pa且13332Pa以下(大于10Torr且100Torr以下)的第一条件，形成微晶硅、微晶硅锗、微晶锗等。将此时的沉积温度优选设定为室温至300℃，更优选设定为150℃至280℃。另外，将上部电极与下部电极的间隔设定为能够产生等离子体的间隔即可。通过使用第一条件形成，晶体生长得到促进，包含于晶种57的混合相微粒57a的结晶性提高。即，包含于晶种57的混合相微粒57a所包含的雏晶的尺寸增大。此外，在相邻的混合相微粒57a之间产生间隙57b，混合相微粒57a的微粒密度降低。
作为含有硅或锗的沉积气体的典型例子，有SiH4、Si2H6、GeH4、Ge2H6等。
通过对晶种57的原料气体添加氦、氖、氩、氪、氙等的稀有气体，晶种57的成膜速度提高。其结果，由于成膜速度提高而混入晶种57的杂质量减少，因此能够提高晶种57的结晶性。此外，通过作为晶种57的原料气体使用氦、氩、氖、氪、氙等的稀有气体，即使不供给高功率也能产生稳定的等离子体，因此能降低晶种57的等离子体损伤，能够提高混合相微粒57a的结晶性。
形成晶种57时的辉光放电等离子体的生成，通过施加3MHz至30MHz、典型的为13.56MHz、27.12MHz的HF频带的高频电力，或者施加大于30MHz至300MHz左右的VHF频带的高频电力、典型地施加60MHz的来进行。此外，能通过施加1GHz以上的微波的高频电力来进行。另外，能够进行脉冲状施加高频电力的脉冲振荡或连续施加的连续振荡。此外，通过使HF频带的高频电力与VHF频带的高频电力重叠，在大面积衬底上也能够减少等离子体的不均匀性而提高均匀性，并且能够提高沉积速度。
如上述的第一条件，通过增加对于含有硅或锗的沉积气体的流量的氢的流量，在晶种57的沉积的同时发生包含于晶种57的非晶半导体的蚀刻，形成结晶性高的混合相微粒57a，并且在邻接的混合相微粒57a之间产生间隙57b。虽然根据装置结构及覆膜表面的化学状态而最适合的条件不同，但是如果混合相微粒57a几乎不沉积，则减小上述氢的流量对于含有硅或锗的沉积气体的流量的比或者减小RF电力即可。另一方面，当混合相微粒57a的微粒密度较高时或当非晶半导体区比晶体性半导体区大时，增大上述氢的流量对于含有硅或锗的沉积气体的流量的比或者增大RF电力即可。能够利用SEM(扫描电子显微镜：Scanning Electron Microscopy)及拉曼分光法对晶种57的沉积情况进行评价。利用上述流量比及压力，能够形成具有良好的结晶性且确保混合相微粒的优选间隙的晶种57。其结果，因为一边对包含于晶种57的非晶半导体区进行蚀刻一边形成混合相微粒57a，所以晶体生长得到促进，混合相微粒57a的结晶性提高，即，包含于混合相微粒57a的雏晶的尺寸增大。此外，由于邻接的混合相微粒57a之间的非晶半导体区被蚀刻，因此混合相微粒57a相互具有间隙57b，从而混合相微粒57a以低微粒密度形成。另外，当在本实施方式中的第一条件下形成晶种57时，有时混合相微粒的粒径会产生不均匀。
另外，在形成晶种57之前，排出CVD装置的处理室内的气体并将含有硅或锗的沉积气体导入处理室内，除去处理室内的杂质元素，从而能减少晶种57中的杂质量。另外，在形成晶种57之前，在氟、氟化氮、氟化硅烷等的含有氟的气氛中产生等离子体，使绝缘膜55暴露于氟等离子体，从而能够形成致密的晶种57。
接着，如图1(B)所示，在晶种57上形成微晶半导体膜59。微晶半导体膜59的特征在于：在使混合相微粒生长来填埋包含于晶种57的混合相微粒的间隙的条件下形成。另外，微晶半导体膜59的厚度优选为30nm以上100nm以下。
在等离子体CVD装置的反应室内，利用第二条件将含有硅或锗的沉积气体和氢混合并利用辉光放电等离子体来形成微晶半导体膜59。或者，对第二条件的原料气体混合氦、氖、氩、氪、氙等的稀有气体并利用辉光放电等离子体来形成。
利用上述第二条件形成微晶硅、微晶硅锗、微晶锗等。其结果，微晶半导体膜59，在晶体区对于非晶半导体的比例增加的同时，结晶区之间变密，结晶性提高。此时的沉积温度优选设定为室温至300℃，更优选设定为150℃至280℃。另外，上部电极与下部电极的间隔设定为能够产生等离子体的间隔即可。
当形成微晶半导体膜59时，能够适当地使用晶种57的条件生成辉光放电等离子体。另外，通过在相同的条件下进行晶种57及微晶半导体膜59的辉光放电等离子体的生成，能够提高生产量，但也可以不同。
微晶半导体膜59在使晶种57的混合相微粒生长来填埋混合相微粒的间隙的第二条件下形成。典型地，将氢的流量设定为含有硅或锗的沉积气体的流量的100倍以上2000倍以下来稀释沉积气体，并且将处理室内的压力设定为1333Pa以上13332Pa以下(10Torr以上100Torr以下)。当采用上述条件时，因为处理室内的压力较高，所以沉积气体的平均自由程变短，等离子体离子的能量变低，从而微晶半导体膜59的覆盖性提高的同时，对微晶半导体膜59的离子损伤减少，有助于减少缺陷。另外，含有硅或锗的沉积气体的稀释比较高，氢自由基的生成量增加，因此在对非晶半导体区进行蚀刻的同时，以包含于混合相微粒57a的雏晶为晶种而进行晶体生长。结果，微晶半导体膜59，晶体区对于非晶半导体区的比例增加，结晶性提高。另外，有助于微晶半导体膜59的缺陷减少。
另外，在晶种的混合相微粒的间隙新产生微晶半导体膜的混合相微粒，从而混合相微粒的尺寸变小，因此优选相对于晶种的混合相微粒的产生频率，微晶半导体膜的混合相微粒的产生频率较小。其结果，以晶种的混合相微粒为晶种，能够使从该晶种的晶体生长优先。
此时，微晶半导体膜59以包含于晶种57的混合相微粒57a的雏晶为晶种而进行晶体生长。另外，微晶半导体膜59的混合相微粒的尺寸依赖于晶种57的混合相微粒57a的间隔。因此，当晶种57的混合相微粒57a的微粒密度较低时，混合相微粒57a的间隔变宽，因此微晶半导体膜59的混合相微粒的晶体生长距离延长，混合相微粒的大粒径化成为可能。
通过上述工序，能够形成结晶性高的微晶半导体膜。
另外，第二条件的压力也可以比第一条件的压力高。或者，也可以相比第二条件第一条件的压力高。或者，第一条件及第二条件的压力也可以相同。当第一条件的压力为第二条件的压力以下时，衬底面内的晶种57的分布的均匀性提高，所以是优选的。另外，在氢对于含有硅或锗的堆积气体的流量比中，当第一条件低于第二条件时，以混合相微粒的大粒径化成为可能的方式晶种57变得容易堆积，所以是优选的。
另外，在第二条件下，也可以周期性地增减含有硅或锗的堆积气体与氢的流量比。周期性地增减含有硅或锗的堆积气体与氢的流量比是指周期性地增减含有硅或锗的堆积气体或氢的流量。
在含有硅或锗的沉积气体的流量较少的期间，当将处理室内的压力设定为1333Pa以上13332Pa以下(10Torr以上100Torr以下)时，因为处理室内的压力较高，所以在等离子体中离解的氢自由基对包含于在第一条件下形成的晶种57的非晶半导体选择性地进行蚀刻。另外，因为由含有硅或锗的沉积气体生成的微量的自由基(典型地为甲硅烷基自由基)与沉积表面的微晶半导体的悬空键(dangling bond)结合，所以略微发生结晶性高的晶体生长。即，因为与蚀刻一同发生晶体生长，所以微晶半导体膜的结晶性变高。
即，当氢对于含有硅或锗的堆积气体的流量比比较高时，在优先发生非晶半导体的蚀刻的同时，发生结晶性高的晶体生长，因此微晶半导体膜的结晶性变高。
另外，在含有硅或锗的沉积气体的流量较多的期间，与包含硅或锗的沉积气体的流量较少的期间相比，因为存在多数由含有硅或锗的沉积气体生成的自由基，所以发生晶体生长。微晶半导体膜用多个混合相微粒形成，通过本实施方式所示的微晶半导体膜的形成方法，能增大混合相微粒的雏晶的尺寸，因此能够提高微晶半导体膜的结晶性。
即，当氢对于含有硅或锗的堆积气体的流量比比较低时，典型地，通过将氢的流量设定为含有硅或锗的沉积气体的流量的100倍以上2000倍以下，优先发生微晶半导体膜的晶体生长。
通过上述工序，能够进一步提高微晶半导体膜的结晶性。
另外，晶种57的厚度优选为1nm以上10nm以下。当晶种57的厚度厚于10nm时，即使微晶半导体膜59沉积，也难以填埋混合相微粒的间隙，并且难以对包含在晶种57的内部的非晶半导体进行蚀刻，从而晶种57及微晶半导体膜59的结晶性降低。另一方面，因为晶种57需要形成混合相微粒，所以晶种57的厚度优选为1nm以上。
另外，微晶半导体膜59的厚度优选为30nm以上且100nm以下。通过将微晶半导体膜59的厚度设定为30nm以上，能够降低薄膜晶体管的电特性的不均匀性。另外，通过将微晶半导体膜59的厚度设定为100nm以下，能够提高生产量并且抑制由应力造成的膜剥离。
晶种57及微晶半导体膜59使用微晶半导体来形成。微晶半导体是非晶和晶体结构(包括单晶、多晶)的中间结构的半导体。微晶半导体是具有在自由能方面稳定的第三状态的半导体，是具有短程有序(short range order)、具有晶格畸变的晶体性半导体，使粒径为2nm以上200nm以下，优选为10nm以上80nm以下，更优选为20nm以上50nm以下的柱状或针状的混合相微粒相对于衬底表面沿法线方向生长。因此，在柱状或针状的混合相微粒的界面有时形成晶界(粒界)。另外，此处的晶体粒径是指对于衬底表面平行的面中的晶体粒的最大直径。
作为微晶半导体的典型例子的微晶硅，其拉曼光谱移到比表示单晶硅的520cm-1还低的波数侧。就是说，微晶硅的拉曼光谱的峰值位于表示单晶硅的520cm-1和表示非晶硅的480cm-1之间。另外，为了封闭悬空键(dangling bond)，含有至少1at.％或其以上的氢或卤素。进而，使其含有氦、氖、氩、氪或氙等稀有气体元素进一步促进晶格畸变，从而稳定性增加能够得到良好的微晶半导体。例如美国专利第4409134号公开了关于这种微晶半导体的记述。
依据本实施方式，能够制作通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜。
实施方式2
在本实施方式中参照图1及图2对与实施方式1相比结晶性高的微晶半导体膜的制作方法进行说明。
与实施方式1相同，经过图1的工序形成晶种57及微晶半导体膜59。
接着，如图2所示，在微晶半导体膜59上形成第二微晶半导体膜61。
在等离子体CVD装置的反应室内，利用第三条件将含有硅或锗的沉积气体与氢混合，并利用辉光放电等离子体来形成第二微晶半导体膜61。或者，利用第三条件将含有硅或锗的沉积气体与氢以及氦、氖、氩、氪或氙等的稀有气体混合，并利用辉光放电等离子体来形成。利用使氢的流量对于含有硅或锗的沉积气体的流量的比高于第二条件而稀释沉积气体并且将处理室内的压力设定为与第二条件相同即1333Pa以上13332Pa以下(10Torr以上100Torr以下)的第三条件，作为第二微晶半导体膜61形成微晶硅、微晶硅锗、微晶锗等。此时的沉积温度优选设定为室温至300℃，更优选设定为150℃至280℃。
此外，第三条件也可以与第二条件相同，使含有硅或锗的沉积气体与氢的流量比周期性地增减，并且将处理室内的压力设定为1333Pa以上13332Pa以下(10Torr以上100Torr以下)。此时，通过使氢对于含有硅或锗的堆积气体的流量比比较低时的流量比高于第二条件，能进一步提高第二微晶半导体膜61的结晶性。
通过使氢的流量对于含有硅或锗的沉积气体的流量的比高于第二条件，能进一步提高第二微晶半导体膜61的结晶性，能够形成与实施方式1相比在表面上结晶性高的微晶半导体膜。
实施方式3
在本实施方式中，参照图3至图6说明形成于作为本发明的一个方式的半导体装置的薄膜晶体管的制作方法。另外，薄膜晶体管，n型相比p型，载流子的迁移率较高。此外，通过使形成在同一衬底上的薄膜晶体管全部统一为相同极性，能够抑制工序数，所以是优选的。因此，在本实施方式中说明n型薄膜晶体管的制作方法。
另外，导通电流是指当薄膜晶体管处于导通状态时流过源电极和漏电极之间的电流。例如，在n型薄膜晶体管的情况下，是指当栅极电压高于晶体管的阈值电压时流过源电极和漏电极之间的电流。
此外，截止电流是指当薄膜晶体管处于截止状态时流过源电极和漏电极之间的电流。例如，在n型薄膜晶体管的情况下，是指当栅极电压低于薄膜晶体管的阈值电压时流过源电极和漏电极之间的电流。
如图3(A)所示，在衬底101上形成栅电极103。接着，形成覆盖栅电极103(也称为第一栅电极)的栅极绝缘膜105，在栅极绝缘膜105上形成晶种107。
作为衬底101，能够适当地使用实施方式1所示的衬底51。
栅电极103能够使用钼、钛、铬、钽、钨、铝、铜、钕、钪、镍等金属或者以这些为主要成分的合金以单层或层叠来形成。此外，也可以使用以掺杂有磷等的杂质元素的多晶硅为代表的半导体、AgPdCu合金、Al-Nd合金、Al-Ni合金等。
例如，作为栅电极103的双层层叠结构，优选采用如下结构：在铝膜上层叠钼膜的双层层叠结构；或者在铜膜上层叠钼膜的双层结构；或者在铜膜上层叠氮化钛膜或氮化钽膜的双层结构；层叠氮化钛膜和钼膜的双层结构；层叠含有氧的铜-镁合金膜和铜膜的双层结构；层叠含有氧的铜-锰合金膜和铜膜的双层结构；层叠铜-锰合金膜和铜膜的双层结构等。作为三层的层叠结构，优选采用层叠钨膜或氮化钨膜、铝与硅的合金膜或铝与钛的合金膜、以及氮化钛膜或钛膜的三层结构。通过在电阻较低的膜上层叠起阻挡膜作用的金属膜，能够降低电阻，并且能够防止金属元素从金属膜向半导体膜的扩散。
栅电极103能够如下形成：采用溅射法或真空蒸镀法，在衬底101上利用上述的材料形成导电膜，通过光刻法或喷墨法等在该导电膜上形成掩模，使用该掩模对导电膜进行蚀刻而形成。此外，还能够通过利用喷墨法将银、金或铜等的导电性纳米膏喷出到衬底上并烧成而形成。此外，以提高栅电极103与衬底101的密合性为目的，还可以将上述的金属材料的氮化物膜设置在衬底101和栅电极103之间。在此，在衬底101上形成导电膜，使用由通过光刻工序形成的抗蚀剂而形成的掩模，来对该导电膜进行蚀刻。
另外，优选将栅电极103的侧面形成为锥形状。这是为了在后面的工序中在栅电极103上形成的绝缘膜、半导体膜及布线不在栅电极103的台阶差处切断。为了将栅电极103的侧面形成为锥形状，一边使由抗蚀剂形成的掩模后退一边进行蚀刻即可。
此外，通过形成栅电极103的工序，也能够同时形成栅极布线(扫描线)及电容布线。另外，扫描线是指选择像素的布线，电容布线是指与像素的保持电容中的一个电极连接的布线。但是，并不局限于此，也可以将栅极布线及电容布线的一方或双方与栅电极103分别设置。
栅极绝缘膜105能够适当地使用实施方式1所示的绝缘膜55来形成。此外，通过使用氧化硅或氧氮化硅等的氧化绝缘膜形成栅极绝缘膜105，能够降低薄膜晶体管的阈值电压的变动。
栅极绝缘膜105能够利用CVD法或溅射法等来形成。在栅极绝缘膜105的利用CVD法的形成工序中，能够适当地使用实施方式1所示的晶种57的条件生成辉光放电等离子体。此外，如果通过使用高频为1GHz以上的微波等离子体CVD装置形成栅极绝缘膜105，则能够提高栅电极与漏电极及源电极之间的耐压，因此能够得到可靠性高的薄膜晶体管。
此外，作为栅极绝缘膜105，通过使用有机硅烷气体的CVD法来形成氧化硅膜，由此能提高后面形成的半导体膜的结晶性，因此能够提高薄膜晶体管的导通电流及场效应迁移率。作为有机硅烷气体，能够使用四乙氧基硅烷(TEOS：化学式Si(OC2H5)4)、四甲基硅烷(TMS：化学式Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、三二甲氨基硅烷(SiH(N(CH3)2)3)等含硅化合物。
与实施方式1所示的晶种57相同，能够在以低微粒密度形成高结晶性的混合相微粒的第一条件下形成晶种107。
通过对晶种107的原料气体添加氦、氩、氖、氪、氙等的稀有气体，能够提高晶种107的结晶性。因此，薄膜晶体管的导通电流及场效应迁移率提高，并且能够提高生产量。
接着，如图3(B)所示，在晶种107上形成微晶半导体膜109。与实施方式1所示的微晶半导体膜59相同，能够使用使晶种107的混合相微粒进行晶体生长来填埋混合相微粒的间隙的第二条件形成微晶半导体膜109。
通过对微晶半导体膜109的原料气体添加氦、氩、氖、氪、氙等的稀有气体，与晶种107相同，能够提高微晶半导体膜109的结晶性。因此，薄膜晶体管的导通电流及场效应迁移率提高，并且能够提高生产量。
接着，如图3(C)所示，在微晶半导体膜109上形成半导体膜111。半导体膜111由微晶半导体区111a及非晶半导体区111b构成。接着，在半导体膜111上形成杂质半导体膜113。接着，在杂质半导体膜113上形成由抗蚀剂形成的掩模115。
在以微晶半导体膜109为晶种来部分地使晶体生长的条件(抑制晶体生长的条件)下，能够形成具有微晶半导体区111a及非晶半导体区111b的半导体膜111。
在等离子体CVD装置的处理室内，将含有硅或锗的沉积气体、氢和含有氮的气体混合，并利用辉光放电等离子体来形成半导体膜111。作为含有氮的气体，有氨、氮、氟化氮、氯化氮、氯胺、氟胺(fluoroamine)等。能够与晶种107相同地生成辉光放电等离子体。
此时，含有硅或锗的沉积气体与氢的流量比，与晶种107或微晶半导体膜109相同地使用形成微晶半导体膜的流量比，进而将含有氮的气体添加到原料气体，由此与晶种107及微晶半导体膜109的沉积条件相比，能够抑制晶体生长。具体来说，由于在半导体膜111的沉积初期，原料气体含有含氮的气体，所以晶体生长被部分抑制，在锥形状的微晶半导体区生长的同时，形成非晶半导体区。进而，在沉积中期或后期锥形状的微晶半导体区的晶体生长停止，只有非晶半导体区沉积。其结果，在半导体膜111中，能够形成微晶半导体区111a和非晶半导体区111b，该非晶半导体区111b由缺陷少且价电子带的能带边缘的能级尾(边)的倾斜度陡峭的秩序性高的半导体膜形成。
在此，形成半导体膜111的条件的典型例子为，氢的流量为含有硅或锗的沉积气体的流量的10倍至2000倍，优选为10倍至200倍。另外，形成通常的非晶半导体膜的条件的典型例子为，氢的流量为含有硅或锗的沉积气体的流量的0倍至5倍。
此外，通过将氦、氩、氖、氙或氪等的稀有气体导入半导体膜111的原料气体，能够提高成膜速度。
将半导体膜111的厚度优选设定为厚度50nm至350nm，更优选设定为120nm至250nm。
在此，图4示出图3(C)所示的栅极绝缘膜105和杂质半导体膜113之间的放大图。
如图4(A)所示，半导体膜111的微晶半导体区111a为凹凸状，凸部为从栅极绝缘膜105朝向非晶半导体区111b前端变窄(凸部的前端为锐角)的凸状(锥形状)。另外，微晶半导体区111a的形状也可以为从栅极绝缘膜105朝向非晶半导体区111b幅度变宽的凸状(倒锥形状)。
通过将晶种107、微晶半导体膜109及微晶半导体区111a的厚度，即从栅极绝缘膜105与晶种107的界面到微晶半导体区111a的突起(凸部)的前端的距离设定为5nm以上310nm以下，能够减小薄膜晶体管的截止电流。
此外，通过将利用二次离子质谱分析法测量的包含于半导体膜111的氧的浓度设定为低于1×1018atoms/cm3，能够提高微晶半导体区111a的结晶性，所以是优选的。另外，利用二次离子质谱分析法测量的半导体膜111的氮浓度分布的峰值浓度为1×1020atoms/cm3以上1×1021atoms/cm3以下，优选为2×1020atoms/cm3以上1×1021atoms/cm3以下。
非晶半导体区111b利用具有氮的非晶半导体形成。包含于具有氮的非晶半导体的氮也可以作为例如NH基或NH2基而存在。作为非晶半导体使用非晶硅形成。
含有氮的非晶半导体与现有的非晶半导体相比，通过CPM(恒定光电流法：Constant photocurrent method)或光致发光分光测量来测量的乌尔巴赫边缘(Urbach edge)的能量小，且缺陷吸收光谱量少。即，含有氮的非晶半导体与现有的非晶半导体相比，缺陷少，价电子带的能带边缘的能级尾(边)的倾斜度陡峭秩序性高。因为含有氮的非晶半导体价电子带的能带边缘的能级尾(边)的倾斜度陡峭，所以带隙变宽，隧道电流不容易流过。因此，通过将含有氮的非晶半导体设置在微晶半导体区111a和杂质半导体膜113之间，能够降低薄膜晶体管的截止电流。另外，通过设置含有氮的非晶半导体，能提高导通电流和场效应迁移率。
进而，含有氮的非晶半导体，通过低温光致发光分光得到的光谱的峰值区为1.31eV以上1.39eV以下。另外，通过低温光致发光分光测量微晶半导体、典型的是微晶硅的光谱的峰值区为0.98eV以上1.02eV以下，含有氮的非晶半导体与微晶半导体不同。
此外，除非晶半导体区111b之外，微晶半导体区111a也可以具有NH基或NH2基。
另外，如图4(B)所示，通过使非晶半导体区111b包含粒径为1nm以上10nm以下、优选为1nm以上5nm以下的半导体混合相微粒111c，能进一步提高导通电流和场效应迁移率。
从栅极绝缘膜105朝向非晶半导体区111b前端变窄的凸状(锥形状)的微晶半导体，在微晶半导体沉积的条件下形成微晶半导体后，在抑制晶体生长的条件下使晶体生长，并且沉积非晶半导体，从而成为这种结构。
因为半导体膜111的微晶半导体区111a为锥形状或倒锥形状，所以能降低在导通状态下对源电极和漏电极之间施加电压时的纵方向(膜厚度方向)上的电阻，即半导体膜111的电阻。此外，因为在微晶半导体区111a和杂质半导体膜113之间具有缺陷少、价电子带的能带边缘的能级尾(边)的倾斜度陡峭、秩序性高的含氮的非晶半导体，所以隧道电流变得不容易流过。根据以上所述，本实施方式所示的薄膜晶体管能够提高导通电流及场效应迁移率并且降低截止电流。
虽然在此使半导体膜111的原料气体包含含有氮的气体而形成具有微晶半导体区111a及非晶半导体区111b的半导体膜111，但是作为半导体膜111的其他形成方法还能够在使微晶半导体膜109的表面暴露于含有氮的气体来使微晶半导体膜109的表面吸附氮之后，将含有硅或锗的沉积气体及氢作为原料气体，来形成具有微晶半导体区111a及非晶半导体区111b的半导体膜111。
使用添加有磷的非晶硅、添加有磷的微晶硅等形成杂质半导体膜113。此外，也能够采用添加有磷的非晶硅和添加有磷的微晶硅的层叠结构。另外，当作为薄膜晶体管形成p型薄膜晶体管时，使用添加有硼的微晶硅、添加有硼的非晶硅等形成杂质半导体膜113。此外，当半导体膜111和后面形成的布线129a、129b形成欧姆接触时，不形成杂质半导体膜113也可以。
在等离子体CVD装置的反应室内，将含有硅的沉积气体、氢和磷化氢(氢稀释或硅烷稀释)混合，并利用辉光放电等离子体来形成杂质半导体膜113。由此，形成添加有磷的非晶硅或添加有磷的微晶硅。另外，在制作p型薄膜晶体管时，使用乙硼烷代替磷化氢并利用辉光放电等离子体来形成杂质半导体膜113即可。
此外，当使用添加有磷的微晶硅或添加有硼的微晶硅形成杂质半导体膜113时，通过在半导体膜111和杂质半导体膜113之间形成微晶半导体膜、典型的为微晶硅膜，能够提高界面的特性。其结果，能够降低在杂质半导体膜113和半导体膜111的界面产生的电阻。其结果，使流过薄膜晶体管的源区、半导体膜及漏区的电流量增加，能增加导通电流及场效应迁移率。
由抗蚀剂形成的掩模115能够通过光刻工序形成。
接着，使用由抗蚀剂形成的掩模115对晶种107、微晶半导体膜109、半导体膜111及杂质半导体膜113进行蚀刻。通过该工序，按每个元件分离晶种107、微晶半导体膜109、半导体膜111及杂质半导体膜113，形成岛状的半导体层叠体117及岛状的杂质半导体膜121。另外，半导体层叠体117具有分别包括晶种107的一部分、微晶半导体膜109的一部分及半导体膜111的微晶半导体区的一部分的微晶半导体区117a和包括半导体膜111的非晶半导体区的非晶半导体区117b。此后，除去由抗蚀剂形成的掩模115(参照图3(D))。
接着，在杂质半导体膜121上形成导电膜127(参照图5(A))。能够使用铝、铜、钛、钕、钪、钼、铬、钽或钨等以单层或层叠形成导电膜127。或者，也可以利用添加有防止小丘(hillock)的元素的铝合金(能够用于栅电极103的Al-Nd合金等)形成。也可以使用添加有成为施主的杂质元素的晶体硅。也可以采用如下的层叠结构，即利用钛、钽、钼、钨或这些元素的氮化物形成与添加有成为施主的杂质元素的晶体硅接触一侧的膜，并在其上形成铝或铝合金。进而，还可以采用如下的层叠结构，即铝或铝合金的上表面及下表面被钛、钽、钼、钨或这些元素的氮化物夹住。通过CVD法、溅射法或真空蒸镀法形成导电膜127。此外，也可以使用银、金或铜等的导电性纳米膏通过丝网印刷法或喷墨法等喷出并烧成来形成导电膜127。
接着，通过光刻工序形成由抗蚀剂形成的掩模，并且使用由该由抗蚀剂形成的掩模对导电膜127进行蚀刻，形成起源电极和漏电极作用的的布线129a和129b(参照图5(B))。导电膜127的蚀刻能够采用干蚀刻或湿蚀刻。另外，布线129a、129b的一方不仅起源电极或漏电极作用，而且还起信号线作用。但是，并不局限于此，也可以将信号线与源电极及漏电极分别设置。
接着，对杂质半导体膜121和半导体层叠体117的一部分进行蚀刻，形成起源区和漏区作用的一对杂质半导体膜131a、131b。此外，形成包括微晶半导体区133a和一对非晶半导体区133b的半导体层叠体133。此时，通过以使微晶半导体区133a露出的方式对半导体层叠体117进行蚀刻，成为半导体层叠体133，该半导体层叠体133中，在被布线129a、129b覆盖的区域中层叠微晶半导体区133a及非晶半导体区133b，在未被布线129a、129b覆盖且与栅电极重叠的区域中微晶半导体区133a露出。
在此，布线129a、129b的端部与杂质半导体膜131a、131b的端部对齐，但是也可以布线129a、129b的端部与杂质半导体膜131a、131b的端部错开，在截面中布线129a、129b的端部相比杂质半导体膜131a、131b的端部位于内侧。
接着，也可以进行干蚀刻。干蚀刻的条件使用如下条件，即露出的微晶半导体区133a及非晶半导体区133b不受损伤，并且对微晶半导体区133a及非晶半导体区133b的蚀刻速度较低。作为蚀刻气体，典型地使用Cl2、CF4或N2等。此外，对蚀刻法没有特别限制，能够采用感应耦合等离子体(ICP：Inductively Coupled Plasma)方式、电容耦合等离子体(CCP：Capacitively Coupled Plasma)方式、电子回旋共振等离子体(ECR：Electron Cyclotron Resonance)方式、反应离子蚀刻(RIE：Reactive Ion Etching)方式等。
接着，对微晶半导体区133a及非晶半导体区133b的表面进行等离子体处理，典型地进行水等离子体处理、氧等离子体处理、氨等离子体处理、氮等离子体处理、利用氧及氢的混合气体的等离子体处理等。
将以水蒸气(H2O蒸气)为代表的水为主要成分的气体导入反应空间，生成等离子体，能够进行水等离子体处理。此后，除去由抗蚀剂形成的掩模。另外，也可以在杂质半导体膜121及半导体层叠体117的干蚀刻之前除去该由抗蚀剂形成的掩模。
如上所述，通过在形成微晶半导体区133a及非晶半导体区133b之后，在不对微晶半导体区133a及非晶半导体区133b造成损伤的条件下进一步进行干蚀刻，能够除去存在于露出的微晶半导体区133a及非晶半导体区133b上的残渣等的杂质。此外，通过继干蚀刻之后进行水等离子体处理，能够除去由抗蚀剂形成的掩模的残渣，并且减少微晶半导体区133a的缺陷。另外，通过进行等离子体处理，能够使源区和漏区之间的绝缘可靠，能够降低完成的薄膜晶体管的截止电流，降低电特性的不均匀性。
另外，在导电膜127上形成通过光刻工序由抗蚀剂形成的掩模，使用由该抗蚀剂形成的掩模对导电膜127进行蚀刻，形成起源电极和漏电极作用的布线129a和129b。接着，对杂质半导体膜121进行蚀刻，形成起源区和漏区作用的一对杂质半导体膜131a、131b。此时，半导体层叠体117的一部分有时被蚀刻。接着，也可以在除去由抗蚀剂形成的掩模之后，对半导体层叠体117的一部分进行蚀刻，形成具有微晶半导体区133a及一对非晶半导体区133b的半导体层叠体133。
其结果，在除去由抗蚀剂形成的掩模的工序中，因为微晶半导体区117a被非晶半导体区117b覆盖，所以微晶半导体区117a与剥离液及抗蚀剂的残渣不接触。另外，在除去由抗蚀剂形成的掩模之后，使用布线129a、129b对非晶半导体区117b进行蚀刻，以使微晶半导体区133a露出。因此，与剥离液及抗蚀剂的残渣接触的非晶半导体区不残存于背沟道。其结果，因为不产生由残存于背沟道的剥离液及抗蚀剂的残渣引起的泄漏电流，所以能够进一步降低薄膜晶体管的截止电流。
通过上述工序能够制作单栅型薄膜晶体管。此外，能够生产率较高地制作截止电流低、导通电流及场效应迁移率高的单栅型薄膜晶体管。
接着，在半导体层叠体133及布线129a、129b上形成绝缘膜137(也称为第二栅极绝缘膜)。绝缘膜137能够与栅极绝缘膜105相同地形成。
接着，使用通过光刻工序形成的由抗蚀剂形成的掩模，在绝缘膜137形成开口部(未图示)。接着，在绝缘膜137上形成背栅电极139(也称为第二栅电极)(参照图5(C))。通过上述工序，能够制作双栅型薄膜晶体管。
背栅电极139能够与布线129a、129b相同地形成。此外，背栅电极139能够使用含有氧化钨的铟氧化物、含有氧化钨的铟锌氧化物、含有氧化钛的铟氧化物、含有氧化钛的铟锡氧化物、铟锡氧化物、铟锌氧化物或添加有氧化硅的铟锡氧化物等的具有透光性的导电材料形成。
此外，背栅电极139能够使用含有具有透光性的导电性高分子(也称为导电性聚合物)的导电性组合物形成。优选的是，背栅电极139，薄层电阻为10000Ω/sq.以下，并且在波长550nm上的透光率为70％以上。另外，导电性组合物所含有的导电性高分子的电阻率优选为0.1Ω·cm以下。
作为导电性高分子，能够使用所谓的π电子共轭类导电性高分子。例如，可举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或苯胺、吡咯和噻吩的两种以上的共聚物或其衍生物等。
在通过溅射法形成使用上述材料的任一个的薄膜之后，使用通过光刻工序形成的由抗蚀剂形成的掩模对上述薄膜进行蚀刻，从而能够形成背栅电极139。此外，能够在涂敷或印刷含有具有透光性的导电性高分子的导电性组合物之后，进行烧成来形成。
接着，使用薄膜晶体管的俯视图即图6，说明背栅电极的形状。
如图6(A)所示，背栅电极139能够与栅电极103平行地形成。在此情况下，能分别任意地控制施加到背栅电极139的电位及施加到栅电极103的电位。因此，能够控制薄膜晶体管的阈值电压。此外，因为载流子流过的区域即沟道区在微晶半导体区的栅极绝缘膜105一侧及绝缘膜137一侧形成，所以能够提高薄膜晶体管的导通电流。
此外，如图6(B)所示，能够使背栅电极139与栅电极103连接。也就是说，能够采用如下结构：在形成于栅极绝缘膜105及绝缘膜137的开口部150，栅电极103与背栅电极139连接。在此情况下，施加到背栅电极139的电位和施加到栅电极103的电位相等。其结果，因为在半导体膜中，载流子流过的区域即沟道区在微晶半导体区的栅极绝缘膜105一侧及绝缘膜137一侧形成，所以能够提高薄膜晶体管的导通电流。
此外，如图6(C)所示，背栅电极139也可以不与栅电极103连接而为浮动的。即使不对背栅电极139施加电位，由于沟道区在微晶半导体区的栅极绝缘膜105一侧及绝缘膜137一侧形成，因此也能够提高薄膜晶体管的导通电流。
进而，如图6(D)所示，背栅电极139也可以隔着绝缘膜137与布线129a、129b重叠。虽然在此使用具有图6(A)所示的结构的背栅电极139来表示，但是图6(B)及6(C)所示的背栅电极139也同样可以与布线129a、129b重叠。
本实施方式所示的单栅型薄膜晶体管及双栅型薄膜晶体管，能使用通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜来形成沟道区。因此，单栅型薄膜晶体管及双栅型薄膜晶体管的载流子的迁移量增加，能够提高导通电流及场效应迁移率。此外，在微晶半导体区133a和杂质半导体膜131a、131b之间具有非晶半导体区133b。因此，能够降低薄膜晶体管的截止电流。根据以上所述，能缩小单栅型薄膜晶体管及双栅型薄膜晶体管的面积，能实现半导体装置的高集成化。另外，由于通过将本实施方式所示的薄膜晶体管用于显示装置的驱动电路，能够减小驱动电路的面积，因此显示装置的窄边框化成为可能。
另外，虽然在本实施方式中使用实施方式1形成微晶半导体膜，但是也能够使用实施方式2形成微晶半导体膜。另外，由于当使用实施方式2所示的微晶半导体膜来形成双栅型薄膜晶体管时，背栅电极一侧的微晶半导体膜的结晶性较高，因此能够进一步改善双栅型薄膜晶体管的电特性。
实施方式4
在本实施方式中，使用图3及图7说明与实施方式3相比能进一步降低截止电流的薄膜晶体管的制作方法。
与实施方式3相同地，经过图3(A)至图3(C)的工序，如图7(A)所示形成半导体层叠体117。
接着，在使由抗蚀剂形成的掩模115残存的状态下，进行使半导体层叠体117的侧面暴露于等离子体123的等离子体处理。在此，在氧化气体或氮化气体气氛下产生等离子体，使半导体层叠体117暴露于等离子体123。作为氧化气体，有氧、臭氧、一氧化二氮、水蒸气、氧和氢的混合气体等。此外，作为氮化气体，有氮、氨、氟化氮、氯化氮、氯胺、氟胺等。通过在氧化气体或氮化气体气氛下产生等离子体，产生氧自由基或氮自由基。该自由基与半导体层叠体117反应，能够在半导体层叠体117的侧面形成势垒区即绝缘区。另外，也可以代替照射等离子体而照射紫外光来产生氧自由基或氮自由基。
此外，当作为氧化气体使用氧、臭氧、水蒸气、氧和氢的混合气体时，如图7(B)所示，因等离子体照射而抗蚀剂后退，形成上表面的面积缩小的掩模115a。因此，通过该等离子体处理，露出的杂质半导体膜121与半导体层叠体117的侧面一同氧化，还在半导体层叠体117的侧面以及杂质半导体膜121的侧面及上表面的一部分形成势垒区即绝缘区125。
接着，如实施方式3所示，经过与图5(A)及图5(B)相同的工序，如图5(C)所示形成起源电极及漏电极作用的布线129a、129b、起源区及漏区作用的一对杂质半导体膜131a、131b、具有微晶半导体区133a及一对非晶半导体区133b的半导体层叠体133、绝缘膜137，从而能够制作单栅型薄膜晶体管。
此外，通过在绝缘膜137上形成背栅电极，能够制作双栅型薄膜晶体管。
本实施方式所示的单栅型薄膜晶体管及双栅型薄膜晶体管，能使用通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜来形成沟道区。此外，通过在半导体层叠体133和布线129a、129b之间设置势垒区即绝缘区，能抑制从布线129a、129b向半导体层叠体133的空穴的注入，成为截止电流低、场效应迁移率及导通电流高的薄膜晶体管。因此，能缩小薄膜晶体管的面积，能实现半导体装置的高集成化。此外，通过将本实施方式所示的薄膜晶体管用于显示装置的驱动电路，能够减小驱动电路的面积，因此显示装置的窄边框化成为可能。
另外，虽然在本实施方式中使用实施方式3进行说明，但是也能够适当地使用其他实施方式。
实施方式5
在本实施方式中，参照图3、图5及图8对本发明的一个方式即形成于半导体装置的薄膜晶体管的制作方法进行说明。图8是对应于图5(B)所示的工序的工序。
与实施方式3相同，经过图3(A)至(D)及图5(A)的工序形成导电膜127。
接着，如图8所示，与实施方式3同样地形成布线129a、129b，对杂质半导体膜121及半导体层叠体117的一部分进行蚀刻，形成起源区及漏区作用的一对杂质半导体膜131a、131b。此外，形成具有微晶半导体区143a及非晶半导体区143b的半导体层叠体143。此时，通过以非晶半导体区143b露出的方式对半导体层叠体117进行蚀刻，成为半导体层叠体143，该半导体层叠体143中，在被布线129a、129b覆盖的区域层叠微晶半导体区143a和非晶半导体区143b，在未被布线129a、129b覆盖且与栅电极重叠的区域，微晶半导体区143a不露出而非晶半导体区143b露出。另外，在此处的半导体层叠体117的蚀刻量比图5(B)少。
此后的工序与实施方式3相同。
通过上述工序，能够制作单栅型薄膜晶体管。由于该薄膜晶体管背沟道侧是非晶，因此与图5(B)所示的薄膜晶体管相比，能够降低截止电流。
此外，在本实施方式中，也可以在图8所示的工序之后，与图5(C)所示的工序同样地隔着绝缘膜137形成背栅电极139。
本实施方式能够与其他实施方式适当地组合而使用。
实施方式6
制作薄膜晶体管，将该薄膜晶体管用于像素部、进而用于驱动电路，能够制作具有显示功能的半导体装置(也称为显示装置)。此外，将使用薄膜晶体管的驱动电路的一部分或整体与像素部在相同的衬底上整体形成，能够形成面板上系统(system-on-panel)。
显示装置包括显示元件。作为显示元件，能够使用液晶元件(也称为液晶显示元件)、发光元件(也称为发光显示元件)。发光元件将由电流或电压控制亮度的元件包括在其范畴内，具体地说，包括无机EL(电致发光：Electro Luminescence)元件、有机EL元件等。此外，也能够应用电子墨水等对比度因电作用而变化的显示介质。
此外，显示装置包括处于密封有显示元件的状态的面板和处于在该面板安装有包括控制器的IC等的状态的模块。进而，就在制作该显示装置的过程中的、相当于显示元件完成之前的一个方式的元件衬底而言，该元件衬底在多个各像素具备用于将电流供应到显示元件的装置。具体来说，元件衬底可以处于仅形成有显示元件的像素电极的状态，也可以处于在形成成为像素电极的导电膜之后而在进行蚀刻以形成像素电极之前的状态，适合各种状态。
另外，本说明书中的显示装置是指图像显示器件、显示器件、或光源(包括照明装置)。此外，安装有连接器例如FPC(柔性印刷电路：Flexible Printed Circuit)、或TAB(带式自动接合：Tape AutomatedBonding)带、或TCP(带式载体封装Tape Carrier Package)的模块，在TAB带或TCP的端部设置有印刷线路板的模块，还有通过COG(玻璃上芯片：Chip On Glass)方式在显示元件直接安装IC(集成电路)的模块，全部包含于显示装置。
实施方式7
在本实施方式中，说明半导体装置的一个方式即光电转换装置。在本实施方式所示的光电转换装置中，对于半导体膜采用如实施方式1及实施方式2所示的通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜。作为采用通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜的半导体膜，有进行光电转换的半导体膜、显示导电型的半导体膜等，特别优选采用进行光电转换的半导体膜。或者，也能够将通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜用于进行光电转换的半导体膜或显示导电型的半导体膜与其他膜的界面。
通过采用如上所述结构，能够降低由进行光电转换的半导体膜、显示导电型的半导体膜产生的电阻(串联电阻)，提高特性。此外，能够抑制进行光电转换的半导体膜或显示导电型的半导体膜与其他膜的界面上的光学/电气损耗，提高光电转换效率。下面，使用图9说明光电转换装置的制作方法的一个方式。
如图9(A)所示，在衬底200上形成第一电极202。
作为衬底200，能够适当地使用实施方式1所示的衬底51。此外，也能够使用塑料衬底。作为塑料衬底，使用包括环氧树脂、不饱和聚酯树脂、聚酰亚胺树脂、双马来酰亚胺三嗪树脂、氰酸酯树脂等热固性树脂的衬底或者包括聚苯醚树脂、聚醚酰亚胺树脂、氟树脂等热塑性树脂的衬底即可。
另外，衬底200也可以是纹理结构。由此，能提高光电转换效率。
此外，由于在本实施方式中采用光从衬底200的背面侧(附图的下方)入射的结构，因此采用具有透光性的衬底，但是，当采用光从以后形成的第二电极210侧(附图中的上方)入射的结构时，并不局限于此。在此情况下，也可以使用含有硅等的材料的半导体衬底、含有金属材料等的导电衬底。
能够使用用于实施方式3所示的背栅电极139的具有透光性的导电材料来形成第一电极202。通过溅射法、CVD法、真空蒸镀法、涂敷法、印刷法等形成第一电极202。
以10nm至500nm、优选以50nm至100nm的厚度形成第一电极202。此外，第一电极202的薄层电阻形成为20Ω/sq.至200Ω/sq.左右。
另外，因为在本实施方式中采用光从衬底200的背面侧(附图的下方)入射的结构，所以使用具有透光性的导电材料形成第一电极202，但是，当采用光从以后形成的第二电极210侧(附图的上方)入射的结构时，并不局限于此。在此情况下，能够使用铝、铂、金、银、铜、钛、钽、钨等的没有透光性的导电材料形成第一电极202。特别是，当使用铝、银、钛、钽等的容易反射光的材料时，能够充分地提高光电转换效率。
与衬底200相同，也可以使第一电极202为纹理结构。此外，也可以以与第一电极202相接的方式另外形成由低电阻的导电材料构成的辅助电极。
接着，如图9(B)所示，在第一电极202上形成显示第一导电型的半导体膜204。典型的是，使用含有添加有赋予导电型的杂质元素的半导体材料的半导体膜形成显示第一导电型的半导体膜204。在生产率、价格等的方面，作为半导体材料优选使用硅。当作为半导体材料使用硅时，作为赋予导电型的杂质元素采用赋予n型的磷、砷，赋予p型的硼、铝等。
另外，因为在本实施方式中采用光从衬底200的背面侧(附图的下方)入射的结构，所以显示第一导电型的半导体膜204的导电型(第一导电型)优选为p型。这是因为：由于空穴的寿命短，约为电子的寿命的一半，结果空穴的扩散长度短；以及大多在进行光电转换的半导体膜206的光入射的一侧形成电子和空穴，等。这样，通过将第一导电型设定为p型，能在空穴湮灭之前作为电流取出，因此能够抑制光电转换效率的降低。另外，在以上所述不成为问题的情况下，例如在进行光电转换的半导体膜206充分薄的情况等下，也可以将第一导电型设定为n型。
作为能够用于显示第一导电型的半导体膜204的半导体材料，其他还有碳化硅、锗、镓砷、磷化铟、硒化锌、氮化镓、硅锗等。此外，也能使用含有有机材料的半导体材料、含有金属氧化物的半导体材料等。能够根据与进行光电转换的半导体膜206的关系适当地选择该材料。
虽然对显示第一导电型的半导体膜204的结晶性没有特别的要求，但是，当对于显示第一导电型的半导体膜204采用实施方式1或实施方式2所示的通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜时，与采用现有的微晶半导体膜的情况相比，能够降低串联电阻，此外抑制与其他膜的界面上的光学/电气损耗，所以是优选的。当然，也可以采用非晶、多晶、单晶等的其他晶体性的半导体。
另外，与衬底200相同，也可以使显示第一导电型的半导体膜204为纹理结构。
能够通过使用含有硅的沉积气体及乙硼烷的等离子体CVD法来形成显示第一导电型的半导体膜204。此外，以成为1nm至100nm、优选为5nm至50nm的厚度的方式形成显示第一导电型的半导体膜204。
此外，也可以在通过等离子体CVD法等形成没有添加赋予导电型的杂质元素的硅膜之后，通过离子注入等的方法添加硼，形成显示第一导电型的半导体膜204。
接着，如图9(C)所示，在显示第一导电型的半导体膜204上形成进行光电转换的半导体膜206。作为进行光电转换的半导体膜206，应用使用与半导体膜204相同的半导体材料的半导体膜。也就是说，作为半导体材料，使用硅、碳化硅、锗、镓砷、磷化铟、硒化锌、氮化镓、硅锗等。尤其是，优选使用硅。此外，也能使用含有有机材料的半导体材料、金属氧化物半导体材料等。
作为进行光电转换的半导体膜206，更优选使用如实施方式1及实施方式2所示的通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜。通过对于半导体膜采用如实施方式1及实施方式2所示的通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜，与采用现有的微晶半导体膜的情况相比，能够降低串联电阻，此外抑制与其他膜的界面上的光学/电气损耗。
另外，因为进行光电转换的半导体膜206需要进行充分的光吸收，所以其厚度优选为100nm至10μm左右。
接着，如图9(D)所示，在进行光电转换的半导体膜206上形成显示第二导电型的半导体膜208。在本实施方式中，第二导电型设为n型。能够使用添加有作为赋予导电型的杂质元素的磷的硅等的材料来形成显示第二导电型的半导体膜208。能够用于显示第二导电型的半导体膜208的半导体材料，与显示第一导电型的半导体膜204相同。
显示第二导电型的半导体膜208能够与显示第一导电型的半导体膜204相同地形成。例如，能够通过使用含有硅的沉积气体及磷化氢的等离子体CVD法来形成。就显示第二导电型的半导体膜208而言，也优选采用实施方式1或实施方式2所示的通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜。
另外，虽然由于在本实施方式中，采用光从衬底200的背面侧(附图的下方)入射的结构，因此半导体膜208的导电型(第二导电型)设为n型，但是所公开的发明的一个方式并不局限于此。当第一导电型设为n型时，第二导电型成为p型。
接着，如图9(E)所示，在显示第二导电型的半导体膜208上形成第二电极210。使用金属等的导电材料形成第二电极210。例如，能够使用铝、银、钛、钽等的容易反射光的材料形成第二电极210。在此情况下，能够使在半导体膜206不能完全吸收的光再次入射到半导体膜206，能提高光电转换效率，所以是优选的。
作为第二电极210的形成方法，有溅射法、真空蒸镀法、CVD法、涂敷法、印刷法等。此外，第二电极210以10nm至500nm、优选为50nm至100nm的厚度形成。
另外，由于在本实施方式中采用光从衬底200的背面侧(附图的下方)入射的结构，因此使用没有透光性的材料形成第二电极210，但是第二电极210的结构并不局限于此。例如，在采用光从第二电极210侧(附图的上方)入射的结构时，能够使用第一电极202所示的具有透光性的导电材料形成第二电极210。
另外，也可以以与第二电极210相接的方式形成由低电阻的导电材料构成的辅助电极。
通过上述的方法，能够制作光电转换装置，该光电转换装置将通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜用于进行光电转换的半导体膜、显示第一导电型的半导体膜和显示第二导电型的半导体膜的任一个。而且，由此能够提高光电转换装置的转换效率。另外，通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜，用于进行光电转换的半导体膜、显示第一导电型的半导体膜和显示第二导电型的半导体膜的任一个即可，能适当地改变用于哪一个。此外，在将通过降低混合相微粒的间隙而提高了结晶性的微晶半导体膜用于上述半导体膜的多个时，更有效。
另外，虽然在本实施方式中示出了具有一个单元元件(unit cell)的光电转换装置，但是也能够形成适当地层叠两个以上的单元元件的光电转换装置。
本实施方式能够与其他实施方式适当地组合而使用。
实施方式8
本说明书所公开的半导体装置能够用作电子纸。电子纸能用于只要是显示信息的各种领域的电子设备。例如，电子纸能够应用到电子书阅读器(电子书)、招贴、数字标牌、PID(公共信息显示：PublicInformation Display)、电车等的交通工具的车内广告、信用卡等的各种卡的显示等。图10示出电子设备的一个例子。
图10示出电子书阅读器的一个例子。例如，电子书阅读器2700由两个框体即框体2701及框体2703构成。框体2701及框体2703通过轴部2711形成为一体，且能够以该轴部2711为轴进行开闭动作。通过这种结构，能进行如纸的书籍的动作。
在框体2701装入有显示部2705及光电转换装置2706，在框体2703装入有显示部2707及光电转换装置2708。显示部2705及显示部2707既可以采用显示连续画面的结构，也可以采用显示不同的画面的结构。通过采用显示不同的画面的结构，例如能够在右侧的显示部(图10中显示部2705)显示文章，而在左侧的显示部(图10中显示部2707)显示图像。
此外，在图10中示出在框体2701具备操作部等的例子。例如，在框体2701，具备电源开关2721、操作键2723、扬声器2725等。利用操作键2723能够翻页。另外，也可以采用与框体的显示部在同一面上具备键盘、定点装置等的结构。另外，也可以采用在框体的背面或侧面具备外部连接用端子(耳机端子、USB端子或能与AC适配器及USB电缆等的各种电缆连接的端子等)、记录介质插入部等的结构。进而，电子书阅读器2700也可以采用具有作为电子词典的功能的结构。
此外，电子书阅读器2700也可以采用能够用无线收发信息的结构。还能采用利用无线从电子书籍服务器购买、下载所希望的书籍数据等的结构。
实施方式9
本说明书所公开的半导体装置能够应用于各种各样的电子设备(也包括游戏机)。作为电子设备，可举出例如电视装置(也称为电视或电视接收机)、用于计算机等的监视器、数码相机、数码摄影机、数码相框、便携电话机(也称为便携电话、便携电话装置)、便携式游戏机、便携信息终端、音频再现装置、弹珠机等的大型游戏机等。
图11(A)示出电视装置的一个例子。电视装置9600，在框体9601装入有显示部9603。利用显示部9603能显示影像。此外，在此示出利用支架9605支撑框体9601的结构。
利用框体9601所具备的操作开关、另外的遥控操作机9610能够进行电视装置9600的操作。利用遥控操作机9610所具备的操作键9609，能够进行频道及音量的操作，能够对在显示部9603显示的影像进行操作。此外，也可以采用在遥控操作机9610设置显示从该遥控操作机9610输出的信息的显示部9607的结构。
另外，电视装置9600采用具备接收机、调制解调器等的结构。通过接收机能够接收一般的电视广播，进而，通过调制解调器连接到利用有线或无线的通信网络，也能进行单向(从发送者到接收者)或双向(在发送者和接收者间或在接收者间彼此等)的信息通信。
图11(B)示出数码相框的一个例子。例如，数码相框9700，在框体9701装入有显示部9703。显示部9703能显示各种图像，例如通过显示使用数码相机等拍摄的图像数据，能够起与一般的相框同样的作用。
另外，数码相框9700采用具备操作部、外部连接用端子(USB端子、能与USB电缆等的各种电缆连接的端子等)、记录介质插入部等的结构。这些结构也可以与显示部装入到同一个面，但是如果在侧面或背面具备则设计性提高，所以是优选的。例如，能够将存储有用数码相机拍摄的图像数据的存储器插入数码相框的记录介质插入部并载入图像数据，将所载入的图像数据在显示部9703显示。
此外，数码相框9700也可以采用能够用无线收发信息的结构。还能够采用利用无线载入所希望的图像数据并显示的结构。
图12是示出便携式计算机的一个例子的立体图。
图12所示的便携式计算机，能够将连接上部框体9301与下部框体9302的铰链单元设置为闭合状态使具有显示部9303的上部框体9301与具有键盘9304的下部框体9302处于重叠状态，便于携带，并且，当使用者键盘输入时，将铰链单元设置为打开状态，能够看着显示部9303进行输入操作。
另外，下部框体9302除了键盘9304之外还具有进行输入操作的定点装置9306。另外，如果使显示部9303为触摸输入面板，则也能够通过触摸显示部的一部分进行输入操作。另外，下部框体9302还具有CPU、硬盘等的运算功能部。此外，下部框体9302还具有插入其他器件，例如遵从USB的通信标准的通信电缆的外部连接端口9305。
在上部框体9301还具有滑动到上部框体9301内部而可收纳的显示部9307，能够实现宽显示屏幕。另外，使用者能够调节可收纳的显示部9307的屏幕的方向。另外，如果使可收纳的显示部9307为触摸输入面板，则还能够通过触摸可收纳的显示部的一部分来进行输入操作。
显示部9303或可收纳的显示部9307使用如液晶显示面板、有机发光元件或无机发光元件等的发光显示面板等的影像显示装置。
另外，图12的便携式计算机作为具备接收机等的结构，能够接收电视广播并在显示部显示影像。另外，使用者还能够在连接上部框体9301与下部框体9302的铰链单元处于闭合状态的状态下，滑动显示部9307而使屏幕整个面露出并调节屏幕角度来观看电视广播。没有使铰链单元打开使显示部9303进行显示，进而仅启动只显示电视广播的电路，因此能够使功耗为最小限，对电池容量受到限制的便携式计算机而言是很有用的。
实施例1
在本实施例中，对使用实施方式3制作的薄膜晶体管的电特性进行说明。
首先，参照图3及图5对本实施例的薄膜晶体管的制作方法进行说明。
首先，在衬底101上形成基底绝缘膜(在此未图示)，在基底绝缘膜上形成栅电极103。
在此，作为衬底101，使用玻璃衬底(康宁(Corning)制EAGLEXG)。
栅电极103采用利用钛层夹持铝层的结构。具体而言，首先利用氩离子对钛靶进行溅射，在基底绝缘膜上形成厚度50nm的第一钛膜。此时，导入的氩的流量设定为20sccm，处理室内的压力设定为0.1Pa，施加电压设定为12kW，温度设定为室温。然后，在其上利用氩离子对铝靶进行溅射，形成厚度100nm的铝膜。此时，导入的氩的流量设定为50sccm，处理室内的压力设定为0.4Pa，施加电压设定为4kW，温度设定为室温。然后，在其上利用氩离子对钛靶进行溅射，形成厚度50nm的第二钛膜。第二钛膜使用与第一钛膜相同的方法来形成。就是说，导入的氩的流量设定为20sccm，处理室内的压力设定为0.1Pa，施加电压设定为12kW，温度设定为室温。
接着，在第二钛膜上涂敷抗蚀剂，使用第一光掩模进行曝光后，进行显影，形成由抗蚀剂形成的掩模。
接着，使用由该抗蚀剂形成的掩模进行蚀刻处理，形成栅电极103。在此，使用ICP(感应耦合等离子体：Inductively Coupled Plasma)装置进行两个阶段的蚀刻。即，在进行第一蚀刻之后进行第二蚀刻，在第一蚀刻中：ICP功率600W；偏压功率250W；作为蚀刻气体以流量60sccm导入三氯化硼、以流量20sccm导入氯；以及将处理室内的压力设定为1.2Pa。在第二蚀刻中：ICP功率500W；偏压功率50W；压力2.0Pa；作为蚀刻气体以流量80sccm导入四氟化碳；以及将处理室内的压力设定为2.0Pa。其后，除去由该抗蚀剂形成的掩模。
接着，在栅电极103及基底绝缘膜上形成栅极绝缘膜105后，对栅极绝缘膜105进行等离子体处理。
在此，作为栅极绝缘膜105通过等离子体CVD法来形成厚度240nm的氮氧化硅膜。在如下条件下进行氮氧化硅膜的沉积：将硅烷的流量设定为15sccm、氢的流量设定为200sccm、氮的流量设定为180sccm、氨的流量设定为500sccm、一氧化二氮(N2O)的流量设定为100sccm而导入原料气体，将处理室内的压力设定为100Pa，将RF电源频率设定为13.56MHz、RF电源的功率设定为200W而进行等离子体放电。另外，使用平行平板型的等离子体CVD装置进行栅极绝缘膜105的沉积，将上部电极温度设定为200℃，将下部电极温度设定为300℃，将上部电极与下部电极的间隔(gap)设定为26mm。
在如下条件下进行对形成的栅极绝缘膜的等离子体处理：将一氧化二氮的流量设定为400sccm并导入处理室内，将处理室内的压力设定为60Pa，将功率设定为300W并进行三分钟的等离子体放电。另外，使用平行平板型的等离子体处理装置进行上述等离子体处理，并且将上部电极温度设定为200℃，将下部电极温度设定为300℃，将上部电极与下部电极的间隔设定为30mm。
接着，通过等离子体CVD法，在栅极绝缘膜105上形成厚度5nm的晶种107。在如下条件下进行晶种的沉积：将硅烷的流量设定为2sccm、氢的流量设定为750sccm、氩的流量设定为750sccm而导入原料气体，将处理室内的压力设定为3000Pa，将RF电源频率设定为13.56MHz、RF电源的功率设定为175W而进行等离子体放电。另外，使用平行平板型的等离子体CVD装置进行晶种107的沉积，并且将上部电极温度设定为200℃，将下部电极温度设定为300℃，将上部电极与下部电极的间隔设定为7mm。
图3(A)示出通过至此的工序得到的结构。
接着，通过等离子体CVD法，在栅极绝缘膜105及晶种107上形成厚度65nm的微晶半导体膜109。在如下条件下进行微晶半导体膜109的沉积：将硅烷的流量设定为1.5sccm、氢的流量设定为750sccm、氩的流量设定为750sccm而导入原料气体，将处理室内的压力设定为10000Pa，将RF电源频率设定为13.56MHz、RF电源的功率设定为300W而进行等离子体放电。另外，使用平行平板型的等离子体CVD装置进行微晶半导体膜109的沉积，并且将上部电极温度设定为200℃，将下部电极温度设定为300℃，将上部电极与下部电极的间隔设定为7mm。
图3(B)示出通过本工序得到的结构。
接着，在微晶半导体膜109上形成厚度80nm的半导体膜111，在半导体膜111上形成厚度50nm的杂质半导体膜113。半导体膜111及杂质半导体膜113通过等离子体CVD法沉积而形成。
在如下条件下进行半导体膜111的沉积：将硅烷的流量设定为25sccm、1000ppm氨(氢稀释)的流量设定为100sccm、氢的流量设定为650sccm、氩的流量设定为750sccm而导入材料气体，将处理室内的压力设定为1250Pa，将RF电源频率设定为13.56MHz、RF电源的功率设定为150W而进行等离子体放电。另外，使用平行平板型的等离子体CVD装置进行半导体膜111的沉积，并且将上部电极温度设定为200℃，将下部电极温度设定为300℃，将上部电极与下部电极的间隔设定为15mm。
作为杂质半导体膜113，形成添加有磷的非晶硅膜。在如下条件下进行杂质半导体膜113的沉积：将硅烷的流量设定为90sccm、5％磷化氢(硅烷稀释)的流量设定为10sccm、氢的流量设定为500sccm而导入材料气体，将处理室内的压力设定为170Pa，将RF电源频率设定为13.56MHz、RF电源的功率设定为30W而进行等离子体放电。另外，使用平行平板型的等离子体CVD装置进行杂质半导体膜的沉积，并且将上部电极温度设定为200℃，将下部电极温度设定为300℃，将上部电极与下部电极的间隔设定为25mm。
接着，在杂质半导体膜113上涂敷抗蚀剂后，使用第二光掩模进行曝光、显影，形成由抗蚀剂形成的掩模115。图3(C)示出通过至此的工序得到的结构。
接着，使用由抗蚀剂形成的掩模115对微晶半导体膜109、半导体膜111以及杂质半导体膜113进行蚀刻，形成具有微晶半导体区117a及非晶半导体区117b的半导体层叠体117及杂质半导体膜121。
进行蚀刻时，在本实施例中，在如下条件下进行蚀刻：使用ICP装置，ICP功率450W，偏压功率100W，作为蚀刻气体，三氯化硼以流量36sccm、四氟化碳以流量36sccm、氧以流量8sccm而导入，将处理室内的压力设定为2Pa。
其后，进行氧等离子体处理，在具有微晶半导体区117a及非晶半导体区117b的半导体层叠体117及杂质半导体膜121的侧面形成氧化膜后，除去由抗蚀剂形成的掩模115(未图示)。
氧等离子体处理，将氧的流量设定为100sccm而导入，将处理室内的压力设定为0.67Pa，将衬底温度设定为-10℃，将源功率设定为2000W、偏压功率设定为350W而进行等离子体放电。
图3(D)示出通过至此的工序得到的结构。
接着，覆盖栅极绝缘膜105、半导体层叠体117及杂质半导体膜121而形成导电膜127。图5(A)示出通过本工序得到的结构。
在本实施例中，导电膜127采用利用钛层夹持铝层的结构，并与栅电极103相同地形成。但是，将第一钛膜的厚度设定为50nm，将铝膜的厚度设定为200nm，将第二钛膜的厚度设定为50nm。
接着，在导电膜127上涂敷抗蚀剂后，使用第三光掩模进行曝光、显影，形成由抗蚀剂形成的掩模。使用由该抗蚀剂形成的掩模对导电膜127进行干蚀刻，形成布线129a及布线129b。另外，在该工序中，对杂质半导体膜121进行干蚀刻，形成起源区和漏区作用的一对杂质半导体膜131a、131b。此外，对半导体层叠体117的一部分进行蚀刻。
在本工序中，在如下条件下进行蚀刻：使用ICP装置，ICP功率450W，偏压功率100W，作为蚀刻气体以流量60sccm导入三氯化硼，以流量20sccm导入氯，将处理室内的压力设定为1.9Pa。
接着，在除去由抗蚀剂形成的掩模之后，对半导体层叠体117的一部分进一步进行蚀刻，形成具有微晶半导体区133a及一对非晶半导体区133b的半导体层叠体133。
在本工序中，在如下条件下进行蚀刻：源功率1000W，偏压功率50W，作为蚀刻气体以流量100sccm导入四氟化碳，将处理室内的压力设定为0.67Pa。
另外，以微晶半导体区133a的厚度成为50nm的方式，对半导体层叠体117进行蚀刻。另外，在本实施例中，起源电极及漏电极作用的布线129a、129b的平面形状为直线型。
接着，对半导体层叠体133的表面进行水等离子体处理，除去残留在半导体层叠体133表面的杂质。在本工序中，设定为功率1800W，以流量300sccm导入水蒸气，将处理室内的压力设定为66.5Pa而进行水等离子体处理。
图5(B)示出通过至此的工序得到的结构。
接着，作为绝缘膜137形成厚度300nm的氮化硅膜。在如下条件下进行绝缘膜137的沉积：将硅烷的流量设定为20sccm、氨的流量设定为220sccm、氮的流量设定为450sccm、氢的流量设定为450sccm而导入材料气体，将处理室内的压力设定为160Pa，将RF电源频率设定为27MHz、RF电源的功率设定为200W而进行等离子体放电。另外，使用平行平板型等离子体CVD装置来进行绝缘膜137的沉积，将上部电极温度设定为250℃，并将下部电极温度设定为290℃，上部电极与下部电极的间隔设定为21mm。
接着，在绝缘膜137上涂敷抗蚀剂后，使用第四光掩模进行曝光、显影，形成由抗蚀剂形成的掩模。使用由该抗蚀剂形成的掩模对绝缘膜的一部分进行干蚀刻，使起源电极及漏电极作用的布线129a、129b露出。另外，对绝缘膜137及栅极绝缘膜105的一部分进行干蚀刻，使栅电极103露出。其后，除去由抗蚀剂形成的掩模。
接着，在绝缘膜137上形成导电膜后，在该导电膜上涂敷抗蚀剂，使用第五光掩模进行曝光、显影，形成由抗蚀剂形成的掩模。使用由该抗蚀剂形成的掩模对导电膜的一部分进行湿蚀刻，形成背栅电极139。
在此，作为导电膜通过溅射法形成厚度50nm的铟锡氧化物后，通过湿蚀刻处理形成背栅电极139。另外，虽然在此未图示，但背栅电极139与栅电极103连接。其后，除去由抗蚀剂形成的掩模。
通过以上的工序制作双栅型薄膜晶体管(表示为TFT1)(参照图5(C))。
图13示出测量在本实施例中制作的薄膜晶体管(TFT1)的电特性的结果。横轴示出栅极电压Vg，纵轴示出漏极电流Id。在此，示出只对栅电极103施加栅极电压时的电特性。另外，将本实施例的薄膜晶体管的沟道长度设定为3.4μm，将沟道宽度设定为22.1μm，将栅极绝缘膜的厚度设定为240nm，将平均介电常数设定为5.6，计算场效应迁移率。
另外，表1示出漏极电压为10V栅极电压为15V时的导通电流(表示为Ion)、最小截止电流(表示为Ioff(min))、最小截止电流的栅极电压为-10V时的截止电流(表示为Ioff)、阈值电压(表示为Vth)、S值(表示为S-value)、导通电流对于最小截止电流的比(表示为Ion/Ioff_min)、漏极电压为10V时的场效应迁移率(表示为μFE_sat)。
[表1]
  TFT1
  Ion(Vg＝15V)[μA]   15.34
  Ioff(min.)[pA]   0.89
  Ioff[pA]   4.20
  Vth[V]   1.15
  S-value[V/dec.]   0.45
  Ion/Ioff(min.)[位数]   7.24
  μFE_sat.[cm2/Vs]   1.51
根据图13，形成微晶半导体膜的方法以一旦形成晶种之后形成微晶半导体膜的方式以两个阶段形成，并且将形成时的压力设定为高压，从而能够制作具有良好的电特性的薄膜晶体管。
实施例2
在本实施例中，如在实施方式1所说明的，对以使用第一条件形成晶种之后使用第二条件形成微晶半导体膜这两个阶段来形成微晶半导体膜，从而能够一边在填埋包含于晶种的混合相微粒的间隙一边形成微晶半导体膜的情况进行说明。
首先，对使用实施方式1所示的方法的微晶半导体膜的制作方法进行说明。
与实施例1相同，在玻璃衬底(康宁制EAGLE XG)上形成厚度240nm的氮氧化硅膜，对该氮氧化硅膜施行N2O等离子体处理。接着，通过等离子体CVD法在其上形成厚度5nm的晶种之后，通过等离子体CVD法在氮氧化硅膜及晶种上形成厚度25nm的微晶半导体膜。
在本实施例中，在与实施例1相同的条件下进行N2O等离子体处理，进而氮氧化硅膜、晶种及微晶半导体膜也在与实施例1相同的条件下形成。
图14示出利用扫描电子显微镜(Scanning Electron Microscope：SEM)观察所制作的微晶半导体膜的SEM照片(倍率20万倍)
如图14(A)所示，在3000Pa的压力下形成的晶种，能够确认到混合相微粒分散，在该混合相微粒之间存在间隙。另外，如图14(B)所示，在10000Pa的压力下在氮化硅膜和晶种上形成的微晶半导体膜，能够确认到该混合相微粒之间紧密。

Claims (20)

1.一种微晶半导体膜的形成方法，包括：
在氢的流量为含有硅的沉积气体的流量的50倍以上1000倍以下并且处理室内的压力为大于1333Pa且13332Pa以下的第一条件下，通过等离子体CVD法在绝缘膜上形成晶种；以及
在氢的流量为含有硅的沉积气体的流量的100倍以上2000倍以下并且所述处理室内的压力为1333Pa以上13332Pa以下的第二条件下，通过等离子体CVD法在所述晶种上形成微晶半导体膜。
2.根据权利要求1所述的微晶半导体膜的形成方法，其中所述晶种包含具有非晶硅区和为单晶的雏晶的混合相微粒，并且在所述晶种中连续地提供所述混合相微粒。
3.根据权利要求1所述的微晶半导体膜的形成方法，其中所述晶种包含选自由微晶硅膜、微晶硅锗膜和微晶锗膜构成的组中的材料。
4.根据权利要求1所述的微晶半导体膜的形成方法，其中所述含有硅的沉积气体包含选自由SiH4和Si2H6构成的组中的气体。
5.根据权利要求1所述的微晶半导体膜的形成方法，其中将所述氢和所述含有硅的沉积气体导入到所述处理室内。
6.根据权利要求1所述的微晶半导体膜的形成方法，其中所述晶种包含多个混合相微粒，所述多个混合相微粒的每一个具有非晶硅区和为单晶的雏晶，并且其中所述混合相微粒分散在所述晶种中。
7.根据权利要求1所述的微晶半导体膜的形成方法，其中在所述第一条件下将稀有气体导入到所述处理室内。
8.根据权利要求7所述的微晶半导体膜的形成方法，其中所述稀有气体选自由氦、氖、氩、氪和氙构成的组。
9.根据权利要求1所述的微晶半导体膜的形成方法，其中在所述第二条件下将稀有气体导入到所述处理室内。
10.根据权利要求9所述的微晶半导体膜的形成方法，其中所述稀有气体选自由氦、氖、氩、氪和氙构成的组。
11.一种半导体装置的制造方法，包括：
在衬底上形成栅电极；
在所述衬底及所述栅电极上形成栅极绝缘膜；
在第一条件下在所述栅极绝缘膜上形成晶种；
在第二条件下在所述晶种上形成微晶半导体膜；
在所述微晶半导体膜上形成具有微晶半导体区及非晶半导体区的半导体膜；
在具有微晶半导体区及非晶半导体区的所述半导体膜上形成第一杂质半导体膜；
对所述第一杂质半导体膜的一部分进行蚀刻来形成岛状的第二杂质半导体膜；
对所述晶种的一部分、所述微晶半导体膜的一部分及具有微晶半导体区及非晶半导体区的所述半导体膜的一部分进行蚀刻，来形成岛状的第一半导体层叠体；
在所述第二杂质半导体膜上形成用作源电极及漏电极的布线；以及
对所述第二杂质半导体膜进行蚀刻来形成用作源区及漏区的一对杂质半导体膜，
其中，在所述第一条件下，氢的流量为含有硅的沉积气体的流量的50倍以上1000倍以下，并且处理室内的压力为大于1333Pa且13332Pa以下，并且
其中，在所述第二条件下，氢的流量为含有硅的沉积气体的流量的100倍以上2000倍以下，并且所述处理室内的压力为1333Pa以上13332Pa以下。
12.根据权利要求11所述的半导体装置的制造方法，还包括如下步骤：
在形成所述岛状的第一半导体层叠体的步骤之后并且在所述岛状的第一半导体层叠体上形成用作所述源电极及所述漏电极的所述布线的步骤之前，使所述岛状的第一半导体层叠体的侧面暴露于等离子体以便在所述岛状的第一半导体层叠体的所述侧面形成势垒区。
13.根据权利要求11所述的半导体装置的制造方法，还包括如下步骤：
对所述岛状的第一半导体层叠体的一部分进行蚀刻来形成其中层叠有微晶半导体区及一对非晶半导体区的第二半导体层叠体；
在所述布线、所述一对杂质半导体膜、所述第二半导体层叠体及所述栅极绝缘膜上形成绝缘膜；以及
在所述绝缘膜上形成背栅电极。
14.根据权利要求12所述的半导体装置的制造方法，还包括如下步骤：
对所述岛状的第一半导体层叠体的一部分进行蚀刻来形成其中层叠有微晶半导体区及一对非晶半导体区的第二半导体层叠体；
在所述布线、所述一对杂质半导体膜、所述第二半导体层叠体及所述栅极绝缘膜上形成绝缘膜；以及
在所述绝缘膜上形成背栅电极。
15.根据权利要求13所述的半导体装置的制造方法，其中所述栅电极与所述背栅电极相互平行。
16.根据权利要求14所述的半导体装置的制造方法，其中所述栅电极与所述背栅电极相互平行。
17.根据权利要求13所述的半导体装置的制造方法，其中所述栅电极与所述背栅电极相互连接。
18.根据权利要求14所述的半导体装置的制造方法，其中所述栅电极与所述背栅电极相互连接。
19.根据权利要求13所述的半导体装置的制造方法，其中所述背栅电极处于浮动状态。
20.根据权利要求14所述的半导体装置的制造方法，其中所述背栅电极处于浮动状态。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348227B1 (en) * 1995-03-23 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8884297B2 (en) * 2010-05-14 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline silicon film, manufacturing method thereof, semiconductor device, and manufacturing method thereof
JP5785770B2 (ja) 2010-05-14 2015-09-30 株式会社半導体エネルギー研究所 微結晶半導体膜の作製方法、及び半導体装置の作製方法
US8778745B2 (en) 2010-06-29 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102386072B (zh) 2010-08-25 2016-05-04 株式会社半导体能源研究所 微晶半导体膜的制造方法及半导体装置的制造方法
US8450158B2 (en) * 2010-11-04 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
CN103038887A (zh) * 2011-08-09 2013-04-10 松下电器产业株式会社 薄膜半导体器件及薄膜半导体器件的制造方法
JP5918572B2 (ja) 2012-03-06 2016-05-18 株式会社神戸製鋼所 チタン鋳塊およびチタン合金鋳塊の連続鋳造装置および連続鋳造方法
US9484199B2 (en) * 2013-09-06 2016-11-01 Applied Materials, Inc. PECVD microcrystalline silicon germanium (SiGe)
CN104103583B (zh) * 2014-06-24 2017-02-15 京东方科技集团股份有限公司 阵列基板及其制作方法和显示面板
GB201412201D0 (en) 2014-07-09 2014-08-20 Isis Innovation Two-step deposition process
CN108155152B (zh) * 2017-12-19 2019-09-06 长鑫存储技术有限公司 导体结构、电容器阵列结构及制备方法
KR20240025048A (ko) * 2019-06-17 2024-02-26 어플라이드 머티어리얼스, 인코포레이티드 디스플레이를 위한 고밀도 플라즈마 cvd 미정질 또는 비정질 si 막
WO2021241448A1 (ja) * 2020-05-29 2021-12-02 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
FR2719416B1 (fr) * 1994-04-29 1996-07-05 Thomson Lcd Procédé de passivation des flancs d'un composant semiconducteur à couches minces.
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
US6452272B1 (en) * 1999-06-29 2002-09-17 Koninklijke Philips Electronics N.V. Semiconductor device
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2003037278A (ja) 2001-07-19 2003-02-07 Sanyo Electric Co Ltd 光起電力素子の製造方法及び光起電力素子
US7540920B2 (en) 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
CN100471991C (zh) 2002-10-18 2009-03-25 应用材料有限公司 采用硅化合物进行的含硅层沉积
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP5159021B2 (ja) 2003-12-02 2013-03-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101188356B1 (ko) 2003-12-02 2012-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레이저 조사장치, 레이저 조사방법 및 반도체장치의제조방법
CN100565820C (zh) 2005-07-27 2009-12-02 胜高股份有限公司 硅晶片及其制造方法
US7655542B2 (en) * 2006-06-23 2010-02-02 Applied Materials, Inc. Methods and apparatus for depositing a microcrystalline silicon film for photovoltaic device
JP2008124392A (ja) 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
US20080188062A1 (en) 2007-02-02 2008-08-07 Chi-Lin Chen Method of forming microcrystalline silicon film
JP5314870B2 (ja) * 2007-09-21 2013-10-16 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US20090122173A1 (en) * 2007-11-13 2009-05-14 William Emerson Tennant Low noise readout apparatus and method for cmos image sensors
JP2009130229A (ja) * 2007-11-27 2009-06-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7833885B2 (en) * 2008-02-11 2010-11-16 Applied Materials, Inc. Microcrystalline silicon thin film transistor
US8076222B2 (en) * 2008-02-11 2011-12-13 Applied Materials, Inc. Microcrystalline silicon thin film transistor
JP2010087187A (ja) 2008-09-30 2010-04-15 Tokyo Electron Ltd 酸化珪素膜およびその形成方法、コンピュータ読み取り可能な記憶媒体並びにプラズマｃｖｄ装置
JP2010135502A (ja) * 2008-12-03 2010-06-17 Sharp Corp 半導体素子およびその製造方法
US20100258169A1 (en) * 2009-04-13 2010-10-14 Applied Materials , Inc. Pulsed plasma deposition for forming microcrystalline silicon layer for solar applications
US8450158B2 (en) * 2010-11-04 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device

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