KR20120022568A - 미결정 반도체막의 제작 방법, 및 반도체 장치의 제작 방법 - Google Patents

미결정 반도체막의 제작 방법, 및 반도체 장치의 제작 방법 Download PDF

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KR20120022568A
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다카시 오츠키
료 도쿠마루
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미야코 모리쿠보
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기 특성이 양호한 반도체 장치를, 생산성 높게 제작하는 방법을 제공한다. 제 1 조건에 의해, 높은 결정성의 혼상립을 낮은 입자 밀도로 갖는 종결정을 형성한 후, 종결정 위에, 제 2 조건에 의해 종결정의 혼상립을 성장시켜 혼상립의 간극을 메우도록, 종결정 위에 미결정 반도체막을 적층 형성한다. 제 1 조건은 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 50배 이상 1000배 이하로 하여 퇴적성 기체를 희석하고, 또한 처리실 내의 압력을 1333Pa보다 크고 13332Pa 이하로 하는 조건이다. 제 2 조건은 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 100배 이상 2000배 이하로 하여 퇴적성 기체를 희석하고, 또한 처리실 내의 압력을 1333Pa 이상 13332Pa 이하로 하는 조건이다.

Description

미결정 반도체막의 제작 방법, 및 반도체 장치의 제작 방법{METHOD FOR FORMING MICROCRYSTALLINE SEMICONDUCTOR FILM AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 미결정 반도체막의 제작 방법, 및 상기 미결정 반도체막을 사용한 반도체 장치의 제작 방법, 및 표시 장치에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 표시 장치, 전기 광학 장치, 광전 변환 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
전계 효과 트랜지스터의 일종으로서, 절연 표면을 갖는 기판 위에 형성된 반도체막을 사용하여 채널 영역이 형성되는 박막 트랜지스터가 알려져 있다. 박막 트랜지스터의 채널 영역에 사용되는 반도체막에, 비정질 실리콘, 미결정 실리콘 및 다결정 실리콘을 사용하는 기술이 개시되어 있다(특허 문헌 1 내지 5). 박막 트랜지스터의 대표적인 응용예는, 액정 텔레비전 장치이며, 표시 화면을 구성하는 각 화소의 스위칭 트랜지스터로서 실용화되어 있다.
또한, 플라즈마 CVD법에 의해 제작 가능한 결정계 실리콘으로서 미결정 실리콘을, 광전 변환을 행하는 반도체막에 사용한 광전 변환 장치의 개발이 진척되고 있다(특허 문헌 6).
일본 공개특허공보 2001-053283호 일본 공개특허공보 제(평)5-129608호 일본 공개특허공보 2005-049832호 일본 공개특허공보 제(평)7-131030호 일본 공개특허공보 2005-191546호 일본 공개특허공보 2000-277439호
비정질 실리콘막을 사용하여 채널 영역이 형성되는 박막 트랜지스터는, 전계 효과 이동도 및 온 전류가 낮은 문제가 있다. 한편, 미결정 실리콘막을 사용하여 채널 영역이 형성되는 박막 트랜지스터는, 비정질 실리콘막으로 채널 영역이 형성되는 박막 트랜지스터와 비교하여, 전계 효과 이동도는 향상되지만 오프 전류가 높아져 버려 충분한 스위칭 특성이 얻어지지 않는 문제가 있다.
다결정 실리콘막이 채널 영역이 되는 박막 트랜지스터는, 상기 2종류의 박막 트랜지스터보다도 전계 효과 이동도가 훨씬 높고, 높은 온 전류가 얻어지는 특성이 있다. 이 박막 트랜지스터는 그 특성에 의해 화소에 형성되는 스위칭용 트랜지스터로서 사용할 수 있는 것 외에, 고속 동작이 요구되는 드라이버 회로도 구성할 수 있다.
그러나 다결정 실리콘막을 사용하여 채널 영역이 형성되는 박막 트랜지스터의 제작 공정은, 비정질 실리콘막을 사용하여 채널 영역이 형성되는 박막 트랜지스터를 제작하는 경우에 비해, 반도체막의 결정화 공정이 필요해져 제조 비용이 증대되는 것이 문제가 되고 있다. 예를 들면, 다결정 실리콘막의 제조를 위해 필요한 레이저 어닐 기술은, 레이저 빔의 조사 면적이 작아 대화면의 액정 패널을 효율적으로 생산할 수 없는 것과 같은 문제가 있다.
그런데 표시 패널의 제조에 사용되고 있는 유리 기판은, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm, 또는 620mm×750mm), 제 4 세대(680mm×880mm, 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm)로 대면적화가 진행되고 있다. 유리 기판의 대형화는 최소 생산 원가 설계 사상에 기초하고 있다.
이것에 대해, 제 10 세대(2950mm×3400mm)에서와 같은 대면적의 마더 글래스 기판에, 고속 동작이 가능한 박막 트랜지스터를 생산성 양호하게 제조할 수 있는 기술은 여전히 확립되어 있지 않아 그것이 산업계의 문제가 되고 있다.
그래서 본 발명의 일 형태는, 전기 특성이 우수한 반도체 장치를, 생산성 높게 제작하는 방법을 제공하는 것을 과제로 한다.
본 발명의 일 형태는 제 1 조건에 의해, 높은 결정성의 혼상립(混相粒)을 낮은 입자 밀도로 갖는 종결정을 형성한 후, 제 2 조건에 의해 종결정의 혼상립을 성장시켜 혼상립의 간극을 메우도록, 종결정 위에 미결정 반도체막을 적층 형성하는 것을 요지로 한다.
높은 결정성의 혼상립을 낮은 입자 밀도로 제공하는 제 1 조건은, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 50배 이상 1000배 이하로 하여 퇴적성 기체를 희석하고, 또한 처리실 내의 압력을 1333Pa보다 크고 13332Pa 이하로 하는 조건이다. 혼상립을 성장시켜 혼상립의 간극을 메우는 제 2 조건은, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 100배 이상 2000배 이하로 하여 퇴적성 기체를 희석하고, 또한 처리실 내의 압력을 1333Pa 이상 13332Pa 이하로 하는 조건이다.
본 발명의 일 형태는, 제 1 조건에 의해 비정질 실리콘 영역과, 단결정으로 간주할 수 있는 미소 결정인 결정자를 포함하는 혼상립을 갖는 종결정을 플라즈마 CVD법으로 형성하고, 종결정 위에, 제 2 조건에 의해 미결정 반도체막을 플라즈마 CVD법으로 형성하는 제작 방법으로서, 제 1 조건은 처리실 내에 공급하는 원료 가스로서 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소가 포함된 가스를 사용하고, 퇴적성 기체의 유량에 대한 수소의 유량을 50배 이상 1000배 이하로 하여 퇴적성 기체를 희석하고, 또한 처리실 내의 압력을 1333Pa보다 크고 13332Pa 이하로 하는 조건이다. 또한, 제 2 조건은 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 100배 이상 2000배 이하로 하여 퇴적성 기체를 희석하고, 또한 처리실 내의 압력을 1333Pa 이상 13332Pa 이하로 하는 조건인 것을 특징으로 한다.
또한, 종결정은 혼상립이 분산된 상태나, 혼상립이 연속된 상태(즉, 막상)를 포함한다. 또한, 플라즈마의 파워는 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소 유량의 비에 맞추어 적절히 선택하는 것이 바람직하다.
또한, 본 발명의 일 형태에 있어서, 상기 제 2 조건에 의해 미결정 반도체막을 형성한 후에, 미결정 반도체막 위에 제 3 조건에 의해 제 2 미결정 반도체막을 플라즈마 CVD법에 의해 형성하는 것이며, 제 3 조건은 처리실 내에 공급하는 원료 가스로서 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소가 포함된 가스를 사용하고, 퇴적성 기체의 유량에 대한 수소 유량의 비를 상기 제 2 조건보다 높게 하여 퇴적성 기체를 희석하고, 또한 처리실 내의 압력을 1333Pa 이상 13332Pa 이하로 하는 조건인 것도 가능하다.
또한, 본 발명의 일 형태에 있어서, 상기 제 1 조건, 상기 제 2 조건 및 상기 제 3 조건의 적어도 하나에 사용되는 원료 가스에 희가스를 첨가하는 것도 가능하다.
본 발명의 일 형태는, 제 1 조건에 의해, 높은 결정성의 혼상립을 낮은 입자 밀도로 갖는 종결정을 절연막 위에 플라즈마 CVD법에 의해 형성하고, 제 2 조건에 의해 종결정의 혼상립을 성장시켜 혼상립의 간극을 메움으로써 미결정 반도체막을 플라즈마 CVD법에 의해 형성하는 것이다.
또한, 본 발명의 일 형태는, 상기 적층된 종결정 및 미결정 반도체막을 사용하여 채널 영역을 형성하는 박막 트랜지스터를 갖는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는, 상기 적층된 종결정 및 미결정 반도체막을, p형을 나타내는 반도체막, n형을 나타내는 반도체막, 및 광전 변환을 행하는 반도체막의 1 이상에 사용한 광전 변환 장치의 제작 방법이다.
본 발명의 일 형태를 적용함으로써, 결정성이 높은 미결정 반도체막을 제작할 수 있다. 또한, 전기 특성이 우수한 반도체 장치를, 생산성 높게 제작할 수 있다.
도 1은 본 발명의 일 실시 형태에 따르는 미결정 반도체막의 제작 방법을 설명하는 단면도.
도 2는 본 발명의 일 실시 형태에 따르는 미결정 반도체막의 제작 방법을 설명하는 단면도.
도 3은 본 발명의 일 실시 형태에 따르는 반도체 장치의 제작 방법을 설명하는 단면도.
도 4는 본 발명의 일 실시 형태에 따르는 반도체 장치의 제작 방법을 설명하는 단면도.
도 5는 본 발명의 일 실시 형태에 따르는 반도체 장치의 제작 방법을 설명하는 단면도.
도 6은 본 발명의 일 실시 형태에 따르는 반도체 장치의 제작 방법을 설명하는 상면도.
도 7은 본 발명의 일 실시 형태에 따르는 반도체 장치의 제작 방법을 설명하는 단면도.
도 8은 본 발명의 일 실시 형태에 따르는 반도체 장치의 제작 방법을 설명하는 단면도.
도 9는 광전 변환 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 10은 전자 서적의 일례를 도시하는 사시도.
도 11은 텔레비전 장치 및 디지털 포토프레임의 예를 도시하는 사시도.
도 12는 휴대형 컴퓨터의 일례를 도시하는 사시도.
도 13은 박막 트랜지스터의 전류 전압 특성을 설명하는 도면.
도 14는 미결정 실리콘막의 SEM 사진.
본 발명의 실시 형태에 관해서, 도면을 참조하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것이 아니다. 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해되기 때문이다. 따라서, 본 발명은 이하에 나타내는 실시 형태 및 실시예의 기재 내용으로만 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 본 발명의 구성을 설명함에 있어서, 동일한 것을 가리키는 부호는 상이한 도면간에도 공통적으로 사용한다.
(실시 형태 1)
본 실시 형태에서는, 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막의 제작 방법에 관해서, 도 1 및 도 2를 사용하여 설명한다.
도 1a에 도시하는 바와 같이, 기판(51) 위에 절연막(55)을 형성하고, 절연막(55) 위에 종결정(57)을 형성한다.
기판(51)으로서는, 유리 기판, 세라믹 기판 이외에, 본 제작 공정의 처리 온도를 견딜 수 있을 정도의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 기판에 투광성을 요하지 않는 경우에는, 스테인리스 등의 금속 기판의 표면에 절연막을 형성한 것을 사용해도 좋다. 유리 기판으로서는, 예를 들면, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리 또는 알루미노규산 유리 등의 무알칼리 유리 기판을 사용해도 좋다. 또한, 기판(51)의 사이즈에 한정은 없으며, 예를 들면 상기의 플랫 패널 디스플레이 분야에서 자주 사용되는 제 3 세대 내지 제 10 세대의 유리 기판을 사용할 수 있다.
절연막(55)은 CVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막을, 단층으로 또는 적층하여 형성할 수 있다.
또한, 여기에서는, 산화질화실리콘이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것으로서, 바람직하게는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering Spectrometry)을 사용하여 측정한 경우에, 조성 범위로서 산소가 50 내지 70원자%, 질소가 0.5 내지 15원자%, 실리콘이 25 내지 35원자%, 수소가 0.1 내지 10원자%의 범위에서 포함되는 것을 말한다. 또한, 질화산화실리콘이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것이며, 바람직하게는, RBS 및 HFS를 사용하여 측정한 경우에, 조성 범위로서 산소가 5 내지 30원자%, 질소가 20 내지 55원자%, 실리콘이 25 내지 35원자%, 수소가 10 내지 30원자%의 범위에서 포함되는 것을 말한다. 단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100원자%라고 했을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기의 범위 내에 포함되는 것으로 한다.
종결정(57)으로서는, 미결정 반도체막, 대표적으로는, 미결정 실리콘막, 미결정 실리콘게르마늄막, 미결정 게르마늄막 등을 사용하여 형성한다. 종결정(57)은 복수의 혼상립이 분산된 상태, 혼상립이 연속된 막의 상태, 또는 혼상립 및 비정질 반도체가 연속된 막의 상태를 포함한다. 이로 인해, 종결정(57)은 혼상립(57a)이 인접하지 않고, 혼상립(57a) 사이에 간극(57b)을 갖는 것도 포함된다. 또한, 높은 결정성의 혼상립을 낮은 입자 밀도(면내에 있어서의 혼상립의 존재 비율)로 갖는 것을 특징으로 한다. 또한, 혼상립은 비정질 실리콘 영역과, 단결정으로 간주할 수 있는 미소 결정인 결정자를 가진다. 또한, 혼상립은 쌍결정을 갖는 경우도 있다.
종결정(57)은 플라즈마 CVD 장치의 반응실 내에 있어서, 높은 결정성의 혼상립을 낮은 입자 밀도로 형성하는 제 1 조건을 사용하고, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소를 혼합하고, 글로우 방전 플라즈마에 의해 형성한다. 또는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 헬륨, 아르곤, 네온, 크립톤, 크세논 등의 희가스를 혼합하고, 글로우 방전 플라즈마에 의해 형성한다. 여기에서는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 50배 이상 1000배 이하로 하여 퇴적성 기체를 희석하고, 또한 처리실 내의 압력을 1333Pa보다 크고 13332Pa 이하(10Torr보다 크고 100Torr 이하)로 하는 제 1 조건에 의해, 미결정 실리콘, 미결정 실리콘게르마늄, 미결정 게르마늄 등을 형성한다. 이 때의 퇴적 온도는 실온 내지 300℃로 하는 것이 바람직하고, 보다 바람직하게는 150 내지 280℃로 한다. 또한, 상부 전극 및 하부 전극의 간격은, 플라즈마가 발생할 수 있는 간격으로 하면 된다. 제 1 조건을 사용하여 형성함으로써, 결정 성장이 촉진되어 종결정(57)에 포함되는 혼상립(57a)의 결정성이 높아진다. 즉, 종결정(57)에 포함되는 혼상립(57a)에 포함되는 결정자의 크기가 증대된다. 또한, 이웃하는 혼상립(57a) 사이에 간극(57b)이 생겨 혼상립(57a)의 입자 밀도가 저하된다.
실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 대표예로서는, SiH4, Si2H6, GeH4, Ge2H6 등이 있다.
종결정(57)의 원료 가스에, 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 첨가함으로써, 종결정(57)의 성막 속도가 높아진다. 이 결과, 성막 속도가 높아짐으로써, 종결정(57)에 혼입되는 불순물량이 저감되기 때문에, 종결정(57)의 결정성을 높일 수 있다. 또한, 종결정(57)의 원료 가스로서, 헬륨, 아르곤, 네온, 크립톤, 크세논 등의 희가스를 사용함으로써, 높은 파워를 공급하지 않아도 안정된 플라즈마를 발생시키는 것이 가능하기 때문에, 종결정(57)의 플라즈마 대미지를 저감하는 것이 가능하고 혼상립(57a)의 결정성을 높일 수 있다.
종결정(57)을 형성할 때의 글로우 방전 플라즈마의 생성은, 3MHz 내지 30MHz, 대표적으로는 13.56MHz, 27.12MHz의 HF대의 고주파 전력, 또는 30MHz보다 크고 300MHz 정도까지의 VHF대의 고주파 전력, 대표적으로는, 60MHz를 인가함으로써 이루어진다. 또한, 1GHz 이상의 마이크로파의 고주파 전력을 인가함으로써 이루어진다. 또한, 고주파 전력이 펄스상으로 인가되는 펄스 발진이나, 연속적으로 인가되는 연속 발진으로 할 수 있다. 또한, HF대의 고주파 전력과, VHF대의 고주파 전력을 중첩시킴으로써, 대면적 기판에 있어서도 플라즈마의 얼룩을 저감시키고, 균일성을 높일 수 있는 동시에, 퇴적 속도를 높일 수 있다.
상기의 제 1 조건과 같이 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 높게 함으로써, 종결정(57)의 퇴적과 동시에, 종결정(57)에 포함되는 비정질 반도체가 에칭되어 결정성이 높은 혼상립(57a)이 형성되는 동시에, 인접하는 혼상립(57a) 사이에 간극(57b)이 생긴다. 장치 구성 및 피막 표면의 화학 상태에 따라서 최적 조건은 상이하지만, 혼상립(57a)이 거의 퇴적되지 않으면, 상기 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소 유량의 비를 작게, 또는 RF 전력을 작게 하면 된다. 한편, 혼상립(57a)의 입자 밀도가 높은 경우, 또는 비정질 반도체 영역이 결정성 반도체 영역보다도 큰 경우는, 상기 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소 유량의 비를 크게, 또는 RF 전력을 크게 하면 된다. 종결정(57)의 퇴적 모양은 SEM(Scanning Electron Microscopy) 및 라만 분광법에 의해 평가할 수 있다. 상기 유량비 및 압력에 의해, 양호한 결정성을 가지고, 또한 혼상립의 바람직한 간극을 유지하는 종결정(57)을 형성할 수 있다. 이 결과, 종결정(57)에 포함되는 비정질 반도체 영역을 에칭하면서, 혼상립(57a)이 형성되기 때문에, 결정 성장이 촉진되어 혼상립(57a)의 결정성이 높아진다. 즉, 혼상립(57a)에 포함되는 결정자의 크기가 증대된다. 또한, 인접하는 혼상립(57a)간의 비정질 반도체 영역이 에칭되기 때문에, 혼상립(57a)은 서로 간극(57b)을 가지고 있고, 따라서 혼상립(57a)은 낮은 입자 밀도로 형성된다. 또한, 본 실시 형태에 있어서의 제 1 조건으로 종결정(57)을 형성하면, 혼상립의 입자 직경에는 불균일이 발생하는 경우가 있다.
또한, 종결정(57)을 형성하기 전에, CVD 장치의 처리실 내의 기체를 배기하면서, 처리실 내에 실리콘 또는 게르마늄을 포함하는 퇴적성 기체를 도입하여, 처리실 내의 불순물 원소를 제거함으로써, 종결정(57)에 있어서의 불순물량을 저감시키는 것이 가능하다. 또한, 종결정(57)을 형성하기 전에, 불소, 불화질소, 불화실란 등의 불소를 포함하는 분위기에서 플라즈마를 발생시켜 불소 플라즈마를 절연막(55)에 노출시킴으로써, 치밀한 종결정(57)을 형성할 수 있다.
다음에, 도 1b에 도시하는 바와 같이, 종결정(57) 위에 미결정 반도체막(59)을 형성한다. 미결정 반도체막(59)은 혼상립을 성장시켜 종결정(57)에 포함되는 혼상립의 간극을 메우는 조건으로 형성하는 것을 특징으로 한다. 또한, 미결정 반도체막(59)의 두께는, 30nm 이상 100nm 이하가 바람직하다.
미결정 반도체막(59)은 플라즈마 CVD 장치의 반응실 내에 있어서, 제 2 조건에 의해, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소를 혼합하고, 글로우 방전 플라즈마에 의해 형성한다. 또는, 제 2 조건의 원료 가스에, 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 혼합하고, 글로우 방전 플라즈마에 의해 형성한다.
상기 제 2 조건에 의해, 미결정 실리콘, 미결정 실리콘게르마늄, 미결정 게르마늄 등을 형성한다. 이 결과, 미결정 반도체막(59)은 비정질 반도체에 대한 결정 영역의 비율이 증가하는 동시에, 결정 영역 사이가 밀접해져 결정성이 높아진다. 이 때의 퇴적 온도는 실온 내지 300℃로 하는 것이 바람직하고, 보다 바람직하게는 150 내지 280℃로 한다. 또한, 상부 전극 및 하부 전극의 간격은, 플라즈마가 발생할 수 있는 간격으로 하면 된다.
미결정 반도체막(59)을 형성할 때, 글로우 방전 플라즈마의 생성은, 종결정(57)의 조건을 적절히 사용할 수 있다. 또한, 종결정(57) 및 미결정 반도체막(59)의 글로우 방전 플라즈마의 생성은, 동일한 조건으로 행함으로써 스루풋을 향상시킬 수 있지만, 상이해도 좋다.
미결정 반도체막(59)은 종결정(57)의 혼상립을 결정 성장시켜 혼상립의 간극을 메우는 제 2 조건으로 형성된다. 대표적으로는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 100배 이상 2000배 이하로 하여 퇴적성 기체를 희석시키고, 또한 처리실 내의 압력을 1333Pa 이상 13332Pa 이하(10Torr 이상 100Torr 이하)로 한다. 상기 조건으로 하면, 처리실 내의 압력이 높기 때문에, 퇴적성 기체의 평균 자유 행정(mean free path)이 짧아 플라즈마 이온의 에너지가 낮아져 미결정 반도체막(59)의 피복성이 향상되는 동시에, 미결정 반도체막(59)에 대한 이온 대미지가 저감되어 결함 저감에 기여한다. 또한, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 희석비가 높고, 수소 라디칼의 생성량이 증가하기 때문에, 비정질 반도체 영역을 에칭하면서, 혼상립(57a)에 포함되는 결정자를 종결정으로 하여 결정 성장한다. 이 결과, 미결정 반도체막(59)은 비정질 반도체 영역에 대한 결정 영역의 비율이 증가하여, 결정성이 높아진다. 또한, 미결정 반도체막(59)의 결함 저감에 기여한다.
또한, 종결정의 혼상립의 간극에, 새롭게 미결정 반도체막의 혼상립이 발생함으로써, 혼상립의 크기가 작아져 버리기 때문에, 종결정의 혼상립의 발생 빈도에 대해, 미결정 반도체막의 혼상립의 발생 빈도는 적은 편이 바람직하다. 이 결과, 종결정의 혼상립을 종결정으로 하고, 상기 종결정으로부터의 결정 성장을 우선시킬 수 있다.
이 때, 미결정 반도체막(59)은 종결정(57)의 혼상립(57a)에 포함되는 결정자를 종결정으로 하여 결정 성장한다. 또한, 미결정 반도체막(59)의 혼상립의 크기는, 종결정(57)의 혼상립(57a)의 간격에 의존한다. 이로 인해, 종결정(57)의 혼상립(57a)의 입자 밀도가 낮으면, 혼상립(57a)의 간격이 넓어지기 때문에, 미결정 반도체막(59)의 혼상립의 결정 성장 거리가 길어져 혼상립의 대입경화가 가능하다.
이상의 공정에 의해, 결정성이 높은 미결정 반도체막을 형성할 수 있다.
또한, 제 1 조건의 압력보다 제 2 조건의 압력이 높아도 좋다. 또는, 제 2 조건보다 제 1 조건의 압력이 높아도 좋다. 또는, 제 1 조건 및 제 2 조건의 압력은 동일해도 좋다. 제 1 조건의 압력이 제 2 조건의 압력 이하이면, 기판면 내에 있어서의 종결정(57) 분포의 균일성이 높아지기 때문에 바람직하다. 또한, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체에 대한 수소의 유량비에 있어서, 제 1 조건이 제 2 조건보다 낮으면, 혼상립의 대입경화가 가능하도록 종결정(57)이 퇴적되기 쉬워지기 때문에 바람직하다.
또한, 제 2 조건에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소의 유량비를 주기적으로 증감시켜도 좋다. 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소의 유량비를 주기적으로 증감시킨다란, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체 또는 수소의 유량을 주기적으로 증감시키는 것이다.
실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량이 적은 기간에서는, 처리실 내의 압력을 1333Pa 이상 13332Pa 이하(10Torr 이상 100Torr 이하)로 하면 처리실 내의 압력이 높기 때문에, 플라즈마 중에서 분해된 수소 라디칼이, 제 1 조건으로 형성한 종결정(57)에 포함되는 비정질 반도체를 선택적으로 에칭한다. 또한, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체로부터 생성되는 약간의 라디칼(대표적으로는, 실릴라디칼)이 퇴적 표면의 미결정 반도체의 댕글링 본드에 결합하기 때문에, 결정성이 높은 결정 성장이 약간 일어난다. 즉, 에칭과 함께, 결정 성장이 일어나기 때문에, 미결정 반도체막의 결정성이 높아진다.
즉, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체에 대한 수소의 유량비가 높은 경우는, 비정질 반도체의 에칭이 우선적으로 일어나는 동시에, 결정성이 높은 결정 성장이 일어나기 때문에, 미결정 반도체막의 결정성이 높아진다.
또한, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량이 많은 기간에서는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량이 적은 기간과 비교하여, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체로부터 생성되는 라디칼이 다수존재하기 때문에, 결정 성장이 일어난다. 미결정 반도체막은 복수의 혼상립으로 형성되지만, 본 실시 형태에 나타내는 미결정 반도체막의 형성 방법에 의해, 혼상립의 결정자의 크기를 크게 하는 것이 가능하기 때문에, 미결정 반도체막의 결정성을 높일 수 있다.
즉, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체에 대한 수소의 유량비가 낮은 경우, 대표적으로는 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 100배 이상 2000배 이하로 함으로써, 미결정 반도체의 결정 성장이 우선적으로 일어난다.
이상의 공정에 의해, 미결정 반도체막의 결정성을 보다 높일 수 있다.
또한, 종결정(57)의 두께는 1nm 이상 10nm 이하가 바람직하다. 종결정(57)의 두께가 10nm보다 두꺼우면, 미결정 반도체막(59)이 퇴적되어도, 혼상립의 간극을 메우는 것이 곤란해지는 동시에, 종결정(57)의 내부에 포함되는 비정질 반도체의 에칭이 곤란해지고, 종결정(57) 및 미결정 반도체막(59)의 결정성이 저감된다. 한편, 종결정(57)은 혼상립이 형성될 필요가 있기 때문에, 종결정(57)의 두께는 1nm 이상인 것이 바람직하다.
또한, 미결정 반도체막(59)의 두께는, 30nm 이상 100nm 이하가 바람직하다. 미결정 반도체막(59)의 두께를 30nm 이상으로 함으로써, 박막 트랜지스터의 전기 특성의 불균일을 저감시킬 수 있다. 또한, 미결정 반도체막(59)의 두께를 100nm 이하로 함으로써, 스루풋을 향상시키는 동시에 응력에 의한 막 박리를 억제할 수 있다.
종결정(57) 및 미결정 반도체막(59)은 미결정 반도체로 형성된다. 미결정 반도체란, 비정질과 결정 구조(단결정, 다결정을 포함)의 중간적인 구조의 반도체이다. 미결정 반도체는 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체로서, 단거리 질서를 가지며 격자 왜곡을 갖는 결정질의 반도체이며, 입자 직경이 2nm 이상 200nm 이하, 바람직하게는 10nm 이상 80nm 이하, 보다 바람직하게는 20nm 이상 50nm 이하의 기둥상 또는 바늘상의 혼상립이 기판 표면에 대해 법선 방향으로 성장하고 있다. 이로 인해, 기둥상 또는 바늘상의 혼상립의 계면에는, 입계가 형성되는 경우도 있다. 또한, 여기에서의 결정 입자 직경은, 기판 표면에 대해 평행한 면에서의 결정립의 최대 직경을 말한다.
미결정 반도체의 대표예인 미결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다도 저파수측으로 시프트하고 있다. 즉, 단결정 실리콘을 나타내는 520cm-1과 비정질 실리콘을 나타내는 480cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위해서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함하고 있다. 또한, 헬륨, 네온, 아르곤, 크립톤 또는 크세논 등의 희가스 원소를 포함시켜 격자 왜곡을 더욱 조장시킴으로써, 안정성이 향상되어 양호한 미결정 반도체가 얻어진다. 이러한 미결정 반도체에 관한 기술은, 예를 들면, 미국 특허 4,409,134호에 개시되어 있다.
본 실시 형태에 의해, 혼상립의 간극을 저감시킴으로써 결정성을 향상시킨 미결정 반도체막을 제작할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1보다 결정성이 높은 미결정 반도체막의 제작 방법에 관해서, 도 1 및 도 2를 사용하여 설명한다.
실시 형태 1과 같이, 도 1의 공정을 거쳐 종결정(57) 및 미결정 반도체막(59)을 형성한다.
다음에, 도 2에 도시하는 바와 같이, 미결정 반도체막(59) 위에, 제 2 미결정 반도체막(61)을 형성한다.
제 2 미결정 반도체막(61)은 플라즈마 CVD 장치의 반응실 내에 있어서, 제 3 조건에 의해, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소를 혼합하고, 글로우 방전 플라즈마에 의해 형성한다. 또는, 제 3 조건에 의해, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 헬륨, 네온, 아르곤, 크립톤, 또는 크세논 등의 희가스를 혼합하고, 글로우 방전 플라즈마에 의해 형성한다. 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소 유량의 비를, 제 2 조건보다 높게 하여 퇴적성 기체를 희석하고, 또한 처리실 내의 압력을 제 2 조건과 같은 1333Pa 이상 13332Pa 이하(10Torr 이상 100Torr 이하)로 하는 제 3 조건에 의해, 제 2 미결정 반도체막(61)으로서, 미결정 실리콘, 미결정 실리콘게르마늄, 미결정 게르마늄 등을 형성한다. 이 때의 퇴적 온도는 실온 내지 300℃로 하는 것이 바람직하고, 보다 바람직하게는 150 내지 280℃로 한다.
또한, 제 3 조건을 제 2 조건과 같이, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소의 유량비를 주기적으로 증감시키고, 또한 처리실 내의 압력을 1333Pa 이상 13332Pa 이하(10Torr 이상 100Torr 이하)로 해도 좋다. 이 때, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체에 대한 수소의 유량비가 낮은 경우의 유량비를 제 2 조건보다 높게 함으로써, 제 2 미결정 반도체막(61)의 결정성을 더욱 높이는 것이 가능하다.
실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소 유량의 비를 제 2 조건보다 높게 함으로써, 제 2 미결정 반도체막(61)의 결정성을 더욱 높이는 것이 가능하여, 실시 형태 1보다 표면에 있어서 결정성이 높은 미결정 반도체막을 형성할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치에 형성되는 박막 트랜지스터의 제작 방법에 관해서, 도 3 내지 도 6을 참조하여 설명한다. 또한, 박막 트랜지스터는 p형보다도 n형쪽이 캐리어의 이동도가 높다. 또한, 동일 기판 위에 형성하는 박막 트랜지스터를 모두 동일 극성으로 통일하면, 공정수를 억제할 수 있어 바람직하다. 이로 인해, 본 실시 형태에서는, n형의 박막 트랜지스터의 제작 방법에 관해서 설명한다.
또한, 온 전류란, 박막 트랜지스터가 온 상태일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 말한다. 예를 들면, n형의 박막 트랜지스터의 경우에는, 게이트 전압이 트랜지스터의 임계값 전압보다도 높을 때에 소스 전극과 드레인 전극 사이에 흐르는 전류이다.
또한, 오프 전류란, 박막 트랜지스터가 오프 상태일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 말한다. 예를 들면, n형의 박막 트랜지스터의 경우에는, 게이트 전압이 박막 트랜지스터의 임계값 전압보다도 낮을 때에 소스 전극과 드레인 전극 사이에 흐르는 전류이다.
도 3a에 도시하는 바와 같이, 기판(101) 위에 게이트 전극(103)을 형성한다. 다음에, 게이트 전극(103)(제 1 게이트 전극이라고도 한다.)을 덮는 게이트 절연막(105)을 형성하고, 게이트 절연막(105) 위에 종결정(107)을 형성한다.
기판(101)으로서는, 실시 형태 1에 나타내는 기판(51)을 적절히 사용할 수 있다.
게이트 전극(103)은 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐, 니켈 등의 금속 또는 이들을 주성분으로 하는 합금을 사용하여, 단층으로 또는 적층하여 형성할 수 있다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, AgPdCu 합금, Al-Nd 합금, Al-Ni 합금 등을 사용해도 좋다.
예를 들면, 게이트 전극(103)의 2층의 적층 구조로서는, 알루미늄막 위에 몰리브덴막을 적층한 2층의 적층 구조, 또는 구리막 위에 몰리브덴막을 적층한 2층 구조, 또는 구리막 위에 질화티탄막 또는 질화탄탈막을 적층한 2층 구조, 질화티탄막과 몰리브덴막을 적층한 2층 구조, 산소를 포함하는 구리-마그네슘-합금막과 구리막을 적층한 2층 구조, 산소를 포함하는 구리-망간-합금막과 구리막을 적층한 2층 구조, 구리-망간-합금막과 구리막을 적층한 2층 구조 등으로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐막 또는 질화텅스텐막과, 알루미늄과 실리콘의 합금막 또는 알루미늄과 티탄의 합금막과, 질화티탄막 또는 티탄막을 적층한 3층 구조로 하는 것이 바람직하다. 전기적 저항이 낮은 막 위에 배리어막으로서 기능하는 금속막이 적층됨으로써, 전기적 저항을 낮게 할 수 있고, 또한 금속막으로부터 반도체막으로의 금속 원소의 확산을 방지할 수 있다.
게이트 전극(103)은 기판(101) 위에 스퍼터링법 또는 진공 증착법을 사용하고, 상기한 재료에 의해 도전막을 형성하고, 상기 도전막 위에 포토리소그래피법 또는 잉크젯법 등에 의해 마스크를 형성하고, 상기 마스크를 사용하여 도전막을 에칭하여 형성할 수 있다. 또한, 은, 금 또는 구리 등의 도전성 나노 페이스트를 잉크젯법에 의해 기판 위에 토출시키고, 소성함으로써 형성할 수도 있다. 또한, 게이트 전극(103)과 기판(101)의 밀착성 향상을 목적으로 하여, 상기의 금속 재료의 질화물막을, 기판(101)과 게이트 전극(103) 사이에 형성해도 좋다. 여기에서는, 기판(101) 위에 도전막을 형성하고, 포토리소그래피 공정에 의해 형성한 레지스트로 형성되는 마스크를 사용하여, 상기 도전막을 에칭한다.
또한, 게이트 전극(103)의 측면은 테이퍼 형상으로 하는 것이 바람직하다. 이것은 이후의 공정에서, 게이트 전극(103) 위에 형성되는 절연막, 반도체막 및 배선이, 게이트 전극(103)의 단차 개소에 있어서 절단되지 않기 때문이다. 게이트 전극(103)의 측면을 테이퍼 형상으로 하기 위해서는, 레지스트로 형성되는 마스크를 후퇴시키면서 에칭을 행하면 좋다.
또한, 게이트 전극(103)을 형성하는 공정에 의해, 게이트 배선(주사선) 및 용량 배선도 동시에 형성할 수 있다. 또한, 주사선이란 화소를 선택하는 배선을 말하고, 용량 배선이란 화소의 유지 용량의 한쪽 전극에 접속된 배선을 말한다. 단, 이것에 한정되지 않고, 게이트 배선 및 용량 배선의 한쪽 또는 양쪽과, 게이트 전극(103)과는 별도로 형성해도 좋다.
게이트 절연막(105)은 실시 형태 1에 나타내는 절연막(55)을 적절히 사용하여 형성할 수 있다. 또한, 게이트 절연막(105)을 산화실리콘 또는 산화질화실리콘 등의 산화절연막에 의해 형성함으로써, 박막 트랜지스터의 임계값 전압의 변동을 저감시킬 수 있다.
게이트 절연막(105)은 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다. 게이트 절연막(105)의 CVD법에 의한 형성 공정에 있어서, 글로우 방전 플라즈마의 생성은, 실시 형태 1에 나타내는 종결정(57)의 조건을 적절히 사용할 수 있다. 또한, 고주파수가 1GHz 이상인 마이크로파 플라즈마 CVD 장치를 사용하여 게이트 절연막(105)을 형성하면, 게이트 전극과, 드레인 전극 및 소스 전극 사이의 내압을 향상시킬 수 있기 때문에, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다.
또한, 게이트 절연막(105)으로서, 유기 실란 가스를 사용한 CVD법에 의해 산화실리콘막을 형성함으로써, 이후에 형성하는 반도체막의 결정성을 높이는 것이 가능하기 때문에, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다. 유기 실란 가스로서는, 테트라에톡시실란(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
종결정(107)은 실시 형태 1에 나타내는 종결정(57)과 같이, 높은 결정성의 혼상립을 낮은 입자 밀도로 형성하는 제 1 조건으로 형성할 수 있다.
종결정(107)의 원료 가스에, 헬륨, 아르곤, 네온, 크립톤, 크세논 등의 희가스를 첨가함으로써, 종결정(107)의 결정성을 높일 수 있다. 이로 인해, 박막 트랜지스터의 온 전류 및 전계 효과 이동도가 높아지는 동시에, 스루풋을 높일 수 있다.
다음에, 도 3b에 도시하는 바와 같이, 종결정(107) 위에 미결정 반도체막(109)을 형성한다. 미결정 반도체막(109)은 실시 형태 1에 나타내는 미결정 반도체막(59)과 같이, 종결정(107)의 혼상립을 결정 성장시켜 혼상립의 간극을 메우는 제 2 조건을 사용하여 형성할 수 있다.
미결정 반도체막(109)의 원료 가스에, 헬륨, 아르곤, 네온, 크립톤, 크세논 등의 희가스를 첨가함으로써, 종결정(107)과 같이, 미결정 반도체막(109)의 결정성을 높일 수 있다. 이로 인해, 박막 트랜지스터의 온 전류 및 전계 효과 이동도가 높아지는 동시에, 스루풋을 높일 수 있다.
다음에, 도 3c에 도시하는 바와 같이, 미결정 반도체막(109) 위에 반도체막(111)을 형성한다. 반도체막(111)은 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)으로 구성된다. 다음에, 반도체막(111) 위에, 불순물 반도체막(113)을 형성한다. 다음에, 불순물 반도체막(113) 위에 레지스트로 형성되는 마스크(115)를 형성한다.
미결정 반도체막(109)을 종결정으로 하고, 부분적으로 결정 성장시키는 조건(결정 성장을 억제시키는 조건)으로, 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 반도체막(111)을 형성할 수 있다.
반도체막(111)은 플라즈마 CVD 장치의 처리실 내에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 질소를 포함하는 기체를 혼합하고, 글로우 방전 플라즈마에 의해 형성한다. 질소를 포함하는 기체로서는, 암모니아, 질소, 불화질소, 염화질소, 클로로아민, 플루오로아민 등이 있다. 글로우 방전 플라즈마의 생성은, 종결정(107)과 같이 할 수 있다.
이 때, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소의 유량비는, 종결정(107) 또는 미결정 반도체막(109)과 같이 미결정 반도체막을 형성하는 유량비를 사용하고, 또한 원료 가스에 질소를 포함하는 기체를 첨가함으로써, 종결정(107) 및 미결정 반도체막(109)의 퇴적 조건보다도, 결정 성장을 억제할 수 있다. 구체적으로는, 반도체막(111)의 퇴적 초기에 있어서는, 원료 가스에 질소를 포함하는 기체가 포함되기 때문에, 부분적으로 결정 성장이 억제되어 추 형상의 미결정 반도체 영역이 성장하는 동시에, 비정질 반도체 영역이 형성된다. 또한, 퇴적 중기 또는 후기에서는, 추 형상의 미결정 반도체 영역의 결정 성장이 정지되고, 비정질 반도체 영역만이 퇴적된다. 이 결과, 반도체막(111)에 있어서, 미결정 반도체 영역(111a), 및 결함이 적고, 가전자대 밴드단에 있어서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체막으로 형성되는 비정질 반도체 영역(111b)을 형성할 수 있다.
여기서는, 반도체막(111)을 형성하는 조건의 대표예는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량이 10 내지 2000배, 바람직하게는 10 내지 200배이다. 또한, 통상의 비정질 반도체막을 형성하는 조건의 대표예는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량은 0 내지 5배이다.
또한, 반도체막(111)의 원료 가스에, 헬륨, 아르곤, 네온, 크세논, 또는 크립톤 등의 희가스를 도입함으로써, 성막 속도를 높일 수 있다.
반도체막(111)의 두께는, 두께 50 내지 350nm으로 하는 것이 바람직하고, 더욱 바람직하게는 120 내지 250nm으로 한다.
여기서, 도 3c에 도시하는 게이트 절연막(105)과, 불순물 반도체막(113) 사이의 확대도를, 도 4에 도시한다.
도 4a에 도시하는 바와 같이, 반도체막(111)의 미결정 반도체 영역(111a)은 요철상이며, 볼록부는 게이트 절연막(105)으로부터 비정질 반도체 영역(111b)을 향하여 선단이 좁아지는(볼록부의 선단이 예각) 볼록상(추 형상)이다. 또한, 미결정 반도체 영역(111a)의 형상은, 게이트 절연막(105)으로부터 비정질 반도체 영역(111b)을 향하여 폭이 넓어지는 볼록상(역추 형상)이라도 좋다.
종결정(107), 미결정 반도체막(109) 및 미결정 반도체 영역(111a)의 두께, 즉, 게이트 절연막(105)과 종결정(107)의 계면으로부터 미결정 반도체 영역(111a)의 돌기(볼록부)의 선단까지의 거리를, 5nm 이상 310nm 이하로 함으로써, 박막 트랜지스터의 오프 전류를 저감시킬 수 있다.
또한, 반도체막(111)에 포함되는 산소의 2차 이온 질량 분석법에 의해 계측되는 농도를, 1×1018atoms/㎤ 미만으로 함으로써, 미결정 반도체 영역(111a)의 결정성을 높일 수 있기 때문에 바람직하다. 또한 2차 이온 질량 분석법에 의해 계측되는 반도체막(111)의 질소 농도 프로파일의 피크 농도는 1×1020atoms/㎤ 이상 1×1021atoms/㎤ 이하, 바람직하게는 2×1020atoms/㎤ 이상 1×1021atoms/㎤ 이하이다.
비정질 반도체 영역(111b)은 질소를 갖는 비정질 반도체로 형성된다. 질소를 갖는 비정질 반도체에 포함되는 질소는, 예를 들면 NH기 또는 NH2기로서 존재하고 있어도 좋다. 비정질 반도체로서는, 비정질 실리콘을 사용하여 형성한다.
질소를 포함하는 비정질 반도체는, 종래의 비정질 반도체와 비교하여, CPM(Constant photocurrent method)이나 포토루미네센스 분광 측정으로 측정되는 Urbach단의 에너지가 작고, 결함 흡수 스펙트럼량이 적은 반도체이다. 즉, 질소를 포함하는 비정질 반도체는, 종래의 비정질 반도체와 비교하여, 결함이 적고, 가전자대 밴드단에 있어서의 준위의 테일의 기울기가 급준한 질서성이 높은 반도체이다. 질소를 포함하는 비정질 반도체는, 가전자대 밴드단에 있어서의 준위의 테일의 기울기가 급준하기 때문에, 밴드갭이 넓어져 터널 전류가 흐르기 어렵다. 이로 인해, 질소를 포함하는 비정질 반도체를 미결정 반도체 영역(111a) 및 불순물 반도체막(113) 사이에 형성함으로써, 박막 트랜지스터의 오프 전류를 저감시킬 수 있다. 또한, 질소를 포함하는 비정질 반도체를 형성함으로써, 온 전류와 전계 효과 이동도를 높이는 것이 가능하다.
또한, 질소를 포함하는 비정질 반도체는, 저온 포토루미네센스 분광에 의한 스펙트럼의 피크 영역이, 1.31eV 이상 1.39eV 이하이다. 또한, 미결정 반도체, 대표적으로는 미결정 실리콘을 저온 포토루미네센스 분광에 의해 측정한 스펙트럼의 피크 영역은, 0.98eV 이상 1.02eV 이하이며, 질소를 포함하는 비정질 반도체는, 미결정 반도체와는 상이한 것이다.
또한, 비정질 반도체 영역(111b) 이외에, 미결정 반도체 영역(111a)에도, NH기 또는 NH2기를 가져도 좋다.
또한, 도 4b에 도시하는 바와 같이, 비정질 반도체 영역(111b)에, 입자 직경이 1nm 이상 10nm 이하, 바람직하게는 1nm 이상 5nm 이하의 반도체 혼상립(111c)을 포함시킴으로써, 더욱 온 전류와 전계 효과 이동도를 높이는 것이 가능하다.
게이트 절연막(105)으로부터 비정질 반도체 영역(111b)을 향하여 선단이 좁아지는 볼록상(추 형상)의 미결정 반도체는, 미결정 반도체가 퇴적되는 조건으로 미결정 반도체를 형성한 후, 결정 성장을 억제하는 조건으로 결정 성장시키는 동시에, 비정질 반도체를 퇴적시킴으로써, 이러한 구조가 된다.
반도체막(111)의 미결정 반도체 영역(111a)은 추 형상 또는 역추 형상이기 때문에, 온 상태에서 소스 전극 및 드레인 전극 사이에 전압이 인가되었을 때의 세로 방향(막 두께 방향)에 있어서의 저항, 즉, 반도체막(111)의 저항을 낮추는 것이 가능하다. 또한, 미결정 반도체 영역(111a)과 불순물 반도체막(113) 사이에, 결함이 적고, 가전자대 밴드단에 있어서의 준위의 테일의 기울기가 급준한 질서성이 높은, 질소를 포함하는 비정질 반도체를 가지기 때문에, 터널 전류가 흐르기 어려워진다. 이상의 점에서, 본 실시 형태에 나타내는 박막 트랜지스터는, 온 전류 및 전계 효과 이동도를 높이는 동시에, 오프 전류를 저감시킬 수 있다.
여기서는, 반도체막(111)의 원료 가스에 질소를 포함하는 기체를 포함시켜 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 반도체막(111)을 형성했지만, 다른 반도체막(111)의 형성 방법으로서, 미결정 반도체막(109)의 표면에 질소를 포함하는 기체를 노출시키고, 미결정 반도체막(109)의 표면에 질소를 흡착시킨 후, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체 및 수소를 원료 가스로 하여, 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 반도체막(111)을 형성할 수 있다.
불순물 반도체막(113)은 인이 첨가된 비정질 실리콘, 인이 첨가된 미결정 실리콘 등으로 형성한다. 또한, 인이 첨가된 비정질 실리콘 및 인이 첨가된 미결정 실리콘의 적층 구조로 할 수도 있다. 또한, 박막 트랜지스터로서, p형의 박막 트랜지스터를 형성하는 경우는, 불순물 반도체막(113)은 붕소가 첨가된 미결정 실리콘, 붕소가 첨가된 비정질 실리콘 등으로 형성한다. 또한, 반도체막(111)과, 이후에 형성하는 배선(129a, 129b)이 오믹 콘택트를 하는 경우는, 불순물 반도체막(113)을 형성하지 않아도 좋다.
불순물 반도체막(113)은 플라즈마 CVD 장치의 반응실 내에 있어서, 실리콘을 포함하는 퇴적성 기체와, 수소와, 포스핀(수소 희석 또는 실란 희석)을 혼합하고, 글로우 방전 플라즈마에 의해 형성한다. 이것에 의해, 인이 첨가된 비정질 실리콘, 또는 인이 첨가된 미결정 실리콘이 형성된다. 또한, p형의 박막 트랜지스터를 제작하는 경우는, 불순물 반도체막(113)으로서, 포스핀 대신에, 디보란을 사용하고, 글로우 방전 플라즈마에 의해 형성하면 좋다.
또한, 불순물 반도체막(113)을, 인이 첨가된 미결정 실리콘, 또는 붕소가 첨가된 미결정 실리콘으로 형성하는 경우는, 반도체막(111)과, 불순물 반도체막(113) 사이에, 미결정 반도체막, 대표적으로는 미결정 실리콘막을 형성함으로써, 계면의 특성을 향상시킬 수 있다. 이 결과, 불순물 반도체막(113)과, 반도체막(111)의 계면에 발생하는 저항을 저감시킬 수 있다. 이 결과, 박막 트랜지스터의 소스 영역, 반도체막, 및 드레인 영역을 흐르는 전류량을 증가시켜 온 전류 및 전계 효과 이동도의 증가가 가능해진다.
레지스트로 형성되는 마스크(115)는 포토리소그래피 공정에 의해 형성할 수 있다.
다음에, 레지스트로 형성되는 마스크(115)를 사용하여, 종결정(107), 미결정 반도체막(109), 반도체막(111), 및 불순물 반도체막(113)을 에칭한다. 이 공정에 의해, 종결정(107), 미결정 반도체막(109), 반도체막(111) 및 불순물 반도체막(113)을 소자별로 분리하고, 섬형상의 반도체 적층체(117), 및 섬형상의 불순물 반도체막(121)을 형성한다. 또한, 반도체 적층체(117)는 종결정(107), 미결정 반도체막(109), 및 반도체막(111)의 미결정 반도체 영역 각각 일부를 포함하는 미결정 반도체 영역(117a)과, 반도체막(111)의 비정질 반도체 영역을 포함하는 비정질 반도체 영역(117b)을 가진다. 이 다음, 레지스트로 형성되는 마스크(115)를 제거한다(도 3d 참조).
다음에, 불순물 반도체막(121) 위에 도전막(127)을 형성한다(도 5a 참조). 도전막(127)은 알루미늄, 구리, 티탄, 네오디뮴, 스칸듐, 몰리브덴, 크롬, 탄탈 또는 텅스텐 등에 의해 단층으로, 또는 적층하여 형성할 수 있다. 또는, 힐록 방지 원소가 첨가된 알루미늄 합금(게이트 전극(103)에 사용할 수 있는 Al-Nd 합금 등)에 의해 형성해도 좋다. 도너가 되는 불순물 원소를 첨가한 결정성 실리콘을 사용해도 좋다. 도너가 되는 불순물 원소가 첨가된 결정성 실리콘과 접하는 측의 막을, 티탄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물에 의해 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 해도 좋다. 또한, 알루미늄 또는 알루미늄 합금의 상면 및 하면을, 티탄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물 사이에 개재한 적층 구조로 해도 좋다. 도전막(127)은 CVD법, 스퍼터링법 또는 진공 증착법을 사용하여 형성한다. 또한, 도전막(127)은 은, 금 또는 구리 등의 도전성 나노 페이스트를 사용하여 스크린 인쇄법 또는 잉크젯법 등을 사용하여 토출하고 소성함으로써 형성해도 좋다.
다음에, 포토리소그래피 공정에 의해 레지스트로 형성되는 마스크를 형성하고, 상기 레지스트로 형성되는 마스크를 사용하여 도전막(127)을 에칭하여, 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b)을 형성한다(도 5b 참조). 도전막(127)의 에칭은 드라이 에칭 또는 웨트 에칭을 사용할 수 있다. 또한, 배선(129a, 129b)의 한쪽은, 소스 전극 또는 드레인 전극뿐만아니라 신호선으로도 기능한다. 단, 이것에 한정되지 않고, 신호선과 소스 전극 및 드레인 전극과는 별도로 형성해도 좋다.
다음에, 불순물 반도체막(121) 및 반도체 적층체(117)의 일부를 에칭하여 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체막(131a, 131b)을 형성한다. 또한, 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133)를 형성한다. 이 때, 미결정 반도체 영역(133a)이 노출되도록 반도체 적층체(117)를 에칭함으로써, 배선(129a, 129b)으로 피복되는 영역에서는 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)이 적층되고, 배선(129a, 129b)으로 피복되지 않고, 또한 게이트 전극과 겹치는 영역에 있어서는, 미결정 반도체 영역(133a)이 노출되는 반도체 적층체(133)가 된다.
여기서는, 배선(129a, 129b)의 단부와, 불순물 반도체막(131a, 131b)의 단부가 일치하고 있지만, 배선(129a, 129b)의 단부와, 불순물 반도체막(131a, 131b)의 단부가 어긋나 단면에 있어서, 배선(129a, 129b)의 단부가, 불순물 반도체막(131a, 131b)의 단부보다 내측에 위치해도 좋다.
다음에, 드라이 에칭을 행하여도 좋다. 드라이 에칭의 조건은, 노출되어 있는 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 대미지가 생기지 않고, 또한 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 대한 에칭 속도가 낮은 조건을 사용한다. 에칭 가스로서는, 대표적으로는 Cl2, CF4, 또는 N2 등을 사용한다. 또한, 에칭 방법에 관해서는 특별히 한정은 없고, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 방식, 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE: Reactive Ion Etching) 방식 등을 사용할 수 있다.
다음에, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)의 표면에 플라즈마 처리, 대표적으로는 물 플라즈마 처리, 산소 플라즈마 처리, 암모니아 플라즈마 처리, 질소 플라즈마 처리, 산소 및 수소의 혼합 가스에 의한 플라즈마 처리 등을 행한다.
물 플라즈마 처리는, 수증기(H2O증기)로 대표되는, 물을 주성분으로 하는 가스를 반응 공간에 도입하여 플라즈마를 생성하여 행할 수 있다. 그 다음, 레지스트로 형성되는 마스크를 제거한다. 또한, 상기 레지스트로 형성되는 마스크의 제거는, 불순물 반도체막(121) 및 반도체 적층체(117)의 드라이 에칭전에 행하여도 좋다.
상기한 바와 같이, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)을 형성한 후에, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 대미지를 주지 않는 조건으로 다시 드라이 에칭을 행함으로써, 노출된 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b) 위에 존재하는 잔사 등의 불순물을 제거할 수 있다. 또한, 드라이 에칭에 이어서 물 플라즈마 처리를 행함으로써, 레지스트로 형성되는 마스크의 잔사를 제거하는 동시에, 미결정 반도체 영역(133a)의 결함을 저감시킬 수 있다. 또한, 플라즈마 처리를 행함으로써, 소스 영역과 드레인 영역 사이의 절연을 확실하게 할 수 있어 완성되는 박막 트랜지스터의 오프 전류를 저감시키고, 전기적 특성의 불균일을 저감시킬 수 있다.
또한, 포토리소그래피 공정에 의해 레지스트로 형성되는 마스크를 도전막(127) 위에 형성하고, 상기 레지스트로 형성되는 마스크를 사용하여 도전막(127)을 에칭하여, 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b)을 형성한다. 다음에, 불순물 반도체막(121)을 에칭하고, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체막(131a, 131b)을 형성한다. 이 때, 반도체 적층체(117)의 일부가 에칭되는 경우도 있다. 다음에, 레지스트로 형성되는 마스크를 제거한 후, 반도체 적층체(117)의 일부를 에칭하여, 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133)를 형성해도 좋다.
이 결과, 레지스트로 형성되는 마스크를 제거하는 공정에 있어서, 미결정 반도체 영역(117a)이 비정질 반도체 영역(117b)으로 피복되어 있기 때문에, 미결정 반도체 영역(117a)이 박리액, 및 레지스트의 잔사물에 접촉하는 경우가 없다. 또한, 레지스트로 형성되는 마스크를 제거한 후, 배선(129a, 129b)을 사용하여 비정질 반도체 영역(117b)을 에칭하여 미결정 반도체 영역(133a)을 노출시킨다. 이로 인해, 박리액 및 레지스트의 잔사물에 접촉한 비정질 반도체 영역은, 백 채널에는 잔존하지 않는다. 이 결과, 백 채널에 잔존한 박리액, 및 레지스트의 잔사물에 의한 누설 전류가 발생하지 않기 때문에, 박막 트랜지스터의 오프 전류를 보다 저감시킬 수 있다.
이상의 공정에 의해 싱글 게이트형의 박막 트랜지스터를 제작할 수 있다. 또한, 오프 전류가 낮고, 온 전류 및 전계 효과 이동도가 높은 싱글 게이트형의 박막 트랜지스터를 생산성 높게 제작할 수 있다.
다음에, 반도체 적층체(133) 및 배선(129a, 129b) 위에 절연막(137)(제 2 게이트 절연막이라고도 한다.)을 형성한다. 절연막(137)은 게이트 절연막(105)과 같이 형성할 수 있다.
다음에, 포토리소그래피 공정에 의해 형성한 레지스트로 형성되는 마스크를 사용하여 절연막(137)에 개구부(도시하지 않음)를 형성한다. 다음에, 절연막(137) 위에 백 게이트 전극(139)(제 2 게이트 전극이라고도 한다.)을 형성한다(도 5c 참조). 이상의 공정에 의해, 듀얼 게이트형의 박막 트랜지스터를 제작할 수 있다.
백 게이트 전극(139)은 배선(129a, 129b)과 같이 형성할 수 있다. 또한, 백 게이트 전극(139)은 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐주석 산화물, 인듐주석 산화물, 인듐아연 산화물, 또는 산화실리콘을 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
또한, 백 게이트 전극(139)은 투광성을 갖는 도전성 고분자(도전성 중합체라고도 한다.)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 백 게이트 전극(139)은 시트 저항이 10000Ω/sq. 이하이고, 또한 파장 550nm에 있어서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω?cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상의 공중합체 또는 그 유도체 등을 들 수 있다.
백 게이트 전극(139)은 스퍼터링법에 의해, 상기 재료 중 어느 하나를 사용한 박막을 형성한 후, 포토리소그래피 공정에 의해 형성한 레지스트로 형성되는 마스크를 사용하여 상기 박막을 에칭함으로써 형성할 수 있다. 또한, 투광성을 갖는 도전성 고분자를 포함하는 도전성 조성물을 도포 또는 인쇄한 후, 소성하여 형성할 수 있다.
다음에, 박막 트랜지스터의 상면도에 도 6을 사용하여 백 게이트 전극의 형상을 설명한다.
도 6a에 도시하는 바와 같이, 백 게이트 전극(139)은 게이트 전극(103)과 평행하게 형성할 수 있다. 이 경우, 백 게이트 전극(139)에 인가하는 전위와, 게이트 전극(103)에 인가하는 전위를, 각각 임의로 제어하는 것이 가능하다. 이로 인해, 박막 트랜지스터의 임계값 전압을 제어할 수 있다. 또한, 캐리어가 흐르는 영역, 즉 채널 영역이 미결정 반도체 영역의 게이트 절연막(105)측, 및 절연막(137)측에 형성되기 때문에, 박막 트랜지스터의 온 전류를 높일 수 있다.
또한, 도 6b에 도시하는 바와 같이, 백 게이트 전극(139)은 게이트 전극(103)에 접속시킬 수 있다. 즉, 게이트 절연막(105) 및 절연막(137)에 형성한 개구부(150)에 있어서, 게이트 전극(103) 및 백 게이트 전극(139)이 접속하는 구조로 할 수 있다. 이 경우, 백 게이트 전극(139)에 인가하는 전위와, 게이트 전극(103)에 인가하는 전위는 동일하다. 이 결과, 반도체막에 있어서, 캐리어가 흐르는 영역, 즉 채널 영역이, 미결정 반도체 영역의 게이트 절연막(105)측, 및 절연막(137)측에 형성되기 때문에, 박막 트랜지스터의 온 전류를 높일 수 있다.
또한, 도 6c에 도시하는 바와 같이, 백 게이트 전극(139)은 게이트 전극(103)과 접속하지 않고, 플로팅이라도 양호하다. 백 게이트 전극(139)에 전위를 인가하지 않아도, 채널 영역이 미결정 반도체 영역의 게이트 절연막(105)측, 및 절연막(137)측에 형성되기 때문에, 박막 트랜지스터의 온 전류를 높일 수 있다.
또는, 도 6d에 도시하는 바와 같이, 백 게이트 전극(139)은 절연막(137)을 개재하여 배선(129a, 129b)과 중첩되어도 좋다. 여기에서는, 도 6a에 도시하는 구조의 백 게이트 전극(139)을 사용하여 나타냈지만, 도 6b 및 도 6c에 도시하는 백 게이트 전극(139)도 마찬가지로 배선(129a, 129b)과 중첩되어도 좋다.
본 실시 형태에 나타내는 싱글 게이트형의 박막 트랜지스터 및 듀얼 게이트형의 박막 트랜지스터는, 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막으로 채널 영역을 형성하는 것이 가능하다. 이로 인해, 싱글 게이트형의 박막 트랜지스터 및 듀얼 게이트형의 박막 트랜지스터의 캐리어의 이동량이 증가하여 온 전류 및 전계 효과 이동도를 높일 수 있다. 또한, 미결정 반도체 영역(133a)과, 불순물 반도체막(131a, 131b) 사이에, 비정질 반도체 영역(133b)을 가진다. 이로 인해, 박막 트랜지스터의 오프 전류를 저감시킬 수 있다. 이상의 점에서, 싱글 게이트형의 박막 트랜지스터 및 듀얼 게이트형의 박막 트랜지스터의 면적을 작게 하는 것이 가능하여, 반도체 장치로의 고집적화가 가능하다. 또한, 표시 장치의 구동 회로에 본 실시 형태에 나타내는 박막 트랜지스터를 사용함으로써, 구동 회로의 면적을 저감시킬 수 있기 때문에, 표시 장치의 프레임을 더 좁게 하는 것이 가능하다.
또한, 본 실시 형태에서는 실시 형태 1을 사용하여 미결정 반도체막을 형성했지만, 실시 형태 2를 사용하여 미결정 반도체막을 형성할 수 있다. 또한, 실시 형태 2에 나타내는 미결정 반도체막을 사용하여 듀얼 게이트형의 박막 트랜지스터를 형성하면, 백 게이트 전극측의 미결정 반도체막의 결정성이 높기 때문에, 듀얼 게이트형의 박막 트랜지스터의 전기 특성을 더욱 양호하게 할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 실시 형태 3과 비교하여, 또한, 오프 전류의 저감이 가능한 박막 트랜지스터의 제작 방법에 관해서, 도 3 및 도 7을 사용하여 설명한다.
실시 형태 3과 같이, 도 3a 내지 도 3c의 공정을 거쳐 도 7a에 도시하는 바와 같이, 반도체 적층체(117)를 형성한다.
다음에, 레지스트로 형성되는 마스크(115)를 잔존시킨 채, 반도체 적층체(117)의 측면에 플라즈마(123)를 노출시키는 플라즈마 처리를 행한다. 여기에서는, 산화 가스 또는 질화 가스 분위기에서 플라즈마를 발생시켜 반도체 적층체(117)에 플라즈마(123)를 노출시킨다. 산화 가스로서는, 산소, 오존, 일산화이질소, 수증기, 산소 및 수소의 혼합 기체 등이 있다. 또한, 질화 가스로서는, 질소, 암모니아, 불화질소, 염화질소, 클로로아민, 플루오로아민 등이 있다. 산화 가스 또는 질화 가스 분위기에서 플라즈마를 발생시킴으로써, 산소 라디칼 또는 질소 라디칼이 발생한다. 상기 라디칼은 반도체 적층체(117)와 반응하여, 반도체 적층체(117)의 측면에 장벽 영역인 절연 영역을 형성할 수 있다. 또한, 플라즈마를 조사하는 대신, 자외광을 조사하여 산소 라디칼 또는 질소 라디칼을 발생시켜도 좋다.
또한, 산화 가스로서, 산소, 오존, 수증기, 산소 및 수소의 혼합 기체를 사용하면, 도 7b에 도시하는 바와 같이, 플라즈마 조사에 의해 레지스트가 후퇴하여, 상면의 면적이 축소된 마스크(115a)가 형성된다. 이로 인해, 상기 플라즈마 처리에 의해, 반도체 적층체(117)의 측면과 함께, 노출된 불순물 반도체막(121)이 산화되고, 반도체 적층체(117)의 측면 및 불순물 반도체막(121)의 측면 및 상면의 일부에도 장벽 영역인 절연 영역(125)이 형성된다.
다음에, 실시 형태 3에 도시하는 바와 같이, 도 5a 및 도 5b와 같은 공정을 거쳐 도 5c에 도시하는 바와 같이, 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b), 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체막(131a, 131b), 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133), 절연막(137)을 형성함으로써, 싱글 게이트형의 박막 트랜지스터를 제작할 수 있다.
또한, 절연막(137) 위에 백 게이트 전극을 형성함으로써, 듀얼 게이트형의 박막 트랜지스터를 제작할 수 있다.
본 실시 형태에 나타내는 싱글 게이트형의 박막 트랜지스터 및 듀얼 게이트형의 박막 트랜지스터는, 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막으로 채널 영역을 형성하는 것이 가능하다. 또한, 반도체 적층체(133) 및 배선(129a, 129b) 사이에 장벽 영역인 절연 영역을 형성함으로써, 배선(129a, 129b)으로부터 반도체 적층체(133)로의 홀의 주입을 억제하는 것이 가능하며, 오프 전류가 낮고, 전계 효과 이동도 및 온 전류가 높은 박막 트랜지스터가 된다. 이로 인해, 박막 트랜지스터의 면적을 작게 하는 것이 가능하여 반도체 장치의 고집적화가 가능하다. 또한, 표시 장치의 구동 회로에 본 실시 형태에 나타내는 박막 트랜지스터를 사용함으로써, 구동 회로의 면적을 저감시킬 수 있기 때문에, 표시 장치의 프레임을 더 좁게 하는 것이 가능하다.
또한, 본 실시 형태에서는, 실시 형태 3을 사용하여 설명했지만, 적절히 다른 실시 형태를 사용할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치에 형성되는 박막 트랜지스터의 제작 방법에 관해서, 도 3, 도 5, 및 도 8을 참조하여 설명한다. 도 8은, 도 5b에 도시하는 공정에 대응하는 공정이다.
실시 형태 3과 같이, 도 3a 내지 도 3d 및 도 5a의 공정을 거쳐 도전막(127)을 형성한다.
다음에, 도 8에 도시하는 바와 같이, 실시 형태 3과 같이, 배선(129a, 129b)을 형성하고, 불순물 반도체막(121) 및 반도체 적층체(117)의 일부를 에칭하여, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체막(131a, 131b)을 형성한다. 또한, 미결정 반도체 영역(143a) 및 비정질 반도체 영역(143b)을 갖는 반도체 적층체(143)를 형성한다. 이 때, 비정질 반도체 영역(143b)이 노출되도록 반도체 적층체(117)를 에칭함으로써, 배선(129a, 129b)으로 피복되는 영역에서는 미결정 반도체 영역(143a) 및 비정질 반도체 영역(143b)이 적층되고, 배선(129a, 129b)으로 피복되지 않고, 또한 게이트 전극과 겹치는 영역에 있어서는, 미결정 반도체 영역(143a)이 노출되지 않고, 비정질 반도체 영역(143b)이 노출되는 반도체 적층체(143)가 된다. 또한, 여기에서의 반도체 적층체(117)의 에칭량은 도 5b보다 적은 것으로 한다.
이 다음의 공정은, 실시 형태 3과 같다.
이상의 공정에 의해 싱글 게이트형의 박막 트랜지스터를 제작할 수 있다. 이 박막 트랜지스터는 백 채널측이 비정질이기 때문에, 도 5b에 도시하는 박막 트랜지스터에 비해 오프 전류를 저감시킬 수 있다.
또한, 본 실시 형태에서는, 도 8에 도시하는 공정 뒤에, 도 5c에 도시하는 공정과 같이, 절연막(137)을 개재하여 백 게이트 전극(139)을 형성해도 좋다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 화소부, 또한 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 박막 트랜지스터를 사용한 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하고, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다), 발광 소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것이며, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 형성한 후이며, 에칭하여 화소 전극을 형성하기 전의 상태라도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
(실시 형태 7)
본 실시 형태에서는, 반도체 장치의 일 형태인 광전 변환 장치에 관해서, 설명한다. 본 실시 형태에 나타내는 광전 변환 장치에서는, 반도체막에 실시 형태 1 및 실시 형태 2에 나타내는 바와 같은, 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막을 채용한다. 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막이 채용되는 반도체막으로서는, 광전 변환을 행하는 반도체막이나 도전형을 나타내는 반도체막 등이 있지만, 특히, 광전 변환을 행하는 반도체막에 채용하는 것이 적합하다. 또는, 광전 변환을 행하는 반도체막이나 도전형을 나타내는 반도체막과, 다른 막과의 계면에, 혼상립의 간극을 저감시킴으로써 결정성을 향상시킨 미결정 반도체막을 채용할 수도 있다.
상기한 바와 같은 구성을 채용함으로써, 광전 변환을 행하는 반도체막이나 도전형을 나타내는 반도체막에 의해 생기는 저항(직렬 저항)을 저감시켜 특성을 향상시킬 수 있다. 또한, 광전 변환을 행하는 반도체막이나 도전형을 나타내는 반도체막과, 다른 막과의 계면에 있어서의 광학적?전기적인 손실을 억제하여 광전 변환 효율을 향상시킬 수 있다. 이하, 도 9를 사용하여, 광전 변환 장치의 제작 방법의 일 형태에 관해서 설명한다.
도 9a에 도시하는 바와 같이, 기판(200) 위에 제 1 전극(202)을 형성한다.
기판(200)으로서는, 실시 형태 1에 나타내는 기판(51)을 적절히 사용할 수 있다. 또한, 플라스틱 기판을 사용할 수도 있다. 플라스틱 기판으로서는, 에폭시 수지, 불포화 폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드트리아진 수지, 시아네이트 수지 등의 열경화성 수지를 포함하는 기판이나, 폴리페닐렌옥사이드 수지, 폴리에테르이미드 수지, 불소 수지 등의 열가소성 수지를 포함하는 기판을 사용하면 좋다.
또한, 기판(200)은 텍스처 구조라도 좋다. 이것에 의해, 광전 변환 효율을 향상시키는 것이 가능하다.
또한, 본 실시 형태에서는, 광이 기판(200)의 이면측(도면의 아래쪽)으로부터 입사하는 구성으로 하기 때문에, 투광성을 갖는 기판을 채용하지만, 이후에 형성되는 제 2 전극(210)측(도면의 윗쪽)으로부터 광이 입사하는 구성으로 하는 경우에는, 이것에 한정되지 않는다. 이 경우, 실리콘 등의 재료를 포함하는 반도체 기판이나, 금속 재료 등을 포함하는 도전성 기판을 사용해도 좋다.
제 1 전극(202)은 실시 형태 3에 나타내는 백 게이트 전극(139)에 사용하는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 제 1 전극(202)은 스퍼터링법, CVD법, 진공 증착법, 도포법, 인쇄법 등을 사용하여 형성한다.
제 1 전극(202)은 10nm 내지 500nm, 바람직하게는, 50nm 내지 100nm의 두께로 형성한다. 또한, 제 1 전극(202)의 시트 저항은, 20Ω/sq. 내지 200Ω/sq. 정도가 되도록 형성한다.
또한, 본 실시 형태에서는, 광이 기판(200)의 이면측(도면의 아래쪽)으로부터 입사하는 구성으로 하기 때문에, 투광성을 갖는 도전성 재료를 사용하여 제 1 전극(202)을 형성하고 있지만, 이후에 형성되는 제 2 전극(210)측(도면의 윗쪽)으로부터 광이 입사하는 구성으로 하는 경우에는, 이것에 한정되지 않는다. 이러한 경우에는, 알루미늄, 백금, 금, 은, 구리, 티탄, 탄탈, 텅스텐 등의 투광성을 갖지 않는 도전성 재료를 사용하여 제 1 전극(202)을 형성할 수 있다. 특히, 알루미늄, 은, 티탄, 탄탈 등의 광을 반사하기 쉬운 재료를 사용하는 경우에는, 광전 변환 효율을 충분히 향상시키는 것이 가능하다.
기판(200)과 같이 제 1 전극(202)을 텍스처 구조로 해도 좋다. 또한, 제 1 전극(202)에 접하도록, 저저항의 도전성 재료로 이루어지는 보조 전극을 별도 형성해도 좋다.
다음에, 도 9b에 도시하는 바와 같이, 제 1 전극(202) 위에 제 1 도전형을 나타내는 반도체막(204)을 형성한다. 제 1 도전형을 나타내는 반도체막(204)은, 대표적으로는, 도전형을 부여하는 불순물 원소가 첨가된 반도체 재료를 포함하는 반도체막을 사용하여 형성한다. 반도체 재료로서는, 생산성이나 비용 등의 점에서 실리콘을 사용하는 것이 적합하다. 반도체 재료로서 실리콘을 사용하는 경우, 도전형을 부여하는 불순물 원소로서는, n형을 부여하는 인, 비소, p형을 부여하는 붕소, 알루미늄 등이 채용된다.
또한, 본 실시 형태에서는, 광이 기판(200)의 이면측(도면의 아래쪽)으로부터 입사하는 구성하고 있기 때문에, 제 1 도전형을 나타내는 반도체막(204)의 도전형(제 1 도전형)은 p형으로 하는 것이 바람직하다. 이것은, 홀의 수명이 전자의 수명의 약 절반으로 짧고, 그 결과 홀의 확산 길이가 짧은 점, 전자와 홀의 형성이, 광전 변환을 행하는 반도체막(206)의 광이 입사하는 쪽에서 많이 이루어지는 점 등에 의한 것이다. 이와 같이 제 1 도전형을 p형으로 함으로써, 홀이 소멸되기 전에 전류로서 취출하는 것이 가능하기 때문에, 광전 변환 효율의 저하를 억제할 수 있다. 또한, 상기가 문제가 되지 않는 상황, 예를 들면, 광전 변환을 행하는 반도체막(206)이 충분히 얇은 경우 등에 있어서는, 제 1 도전형을 n형으로 해도 좋다.
제 1 도전형을 나타내는 반도체막(204)에 사용할 수 있는 반도체 재료로서는, 그 외에도, 탄화실리콘, 게르마늄, 갈륨비소, 인화인듐, 셀렌화아연, 질화갈륨, 실리콘게르마늄 등이 있다. 또한, 유기 재료를 포함하는 반도체 재료나, 금속산화물을 포함하는 반도체 재료 등을 사용하는 것도 가능하다. 상기 재료에 관해서는, 광전 변환을 행하는 반도체막(206)과의 관계에서 적절히 선택할 수 있다.
제 1 도전형을 나타내는 반도체막(204)의 결정성에 관한 요구는 특별히 없지만, 제 1 도전형을 나타내는 반도체막(204)에, 실시 형태 1 또는 실시 형태 2에 나타내는 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막을 채용하는 경우에는, 종래의 미결정 반도체막을 채용하는 경우와 비교하여, 직렬 저항을 저감시키고, 또한, 다른 막과의 계면에 있어서의 광학적?전기적인 손실을 억제할 수 있기 때문에, 적합하다. 물론, 비정질, 다결정, 단결정 등의 다른 결정성의 반도체를 채용하는 것도 가능하다.
또한, 제 1 도전형을 나타내는 반도체막(204)을, 기판(200)과 같이 텍스처 구조로 해도 좋다.
제 1 도전형을 나타내는 반도체막(204)은, 실리콘을 포함하는 퇴적성 가스, 및 디보란을 사용한 플라즈마 CVD법으로 형성할 수 있다. 또한, 제 1 도전형을 나타내는 반도체막(204)은, 1nm 내지 100nm, 바람직하게는 5nm 내지 50nm의 두께가 되도록 형성한다.
또한, 도전형을 부여하는 불순물 원소가 첨가되지 않은 실리콘막을 플라즈마 CVD법 등에 의해 형성한 후, 이온 주입 등의 방법으로 붕소를 첨가하여, 제 1 도전형을 나타내는 반도체막(204)을 형성해도 좋다.
다음에, 도 9c에 도시하는 바와 같이, 제 1 도전형을 나타내는 반도체막(204) 위에는, 광전 변환을 행하는 반도체막(206)을 형성한다. 광전 변환을 행하는 반도체막(206)으로서는, 반도체막(204)과 같은 반도체 재료를 사용한 반도체막이 적용된다. 즉, 반도체 재료로서, 실리콘, 탄화실리콘, 게르마늄, 갈륨비소, 인화인듐, 셀렌화아연, 질화갈륨, 실리콘게르마늄 등을 사용할 수 있다. 이 중에서도, 실리콘을 사용하는 것이 적합하다. 이외에, 유기 재료를 포함하는 반도체 재료나, 금속산화물 반도체 재료 등을 사용하는 것도 가능하다.
광전 변환을 행하는 반도체막(206)으로서는, 실시 형태 1 및 실시 형태 2에 나타내는 바와 같은, 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막을 적용하는 것이 보다 적합하다. 반도체막에 실시 형태 1 및 실시 형태 2에 나타내는 것과 같은, 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막을 채용함으로써, 종래의 미결정 반도체막을 채용하는 경우와 비교하여 직렬 저항을 저감시키고, 또한, 다른 막과의 계면에 있어서의 광학적?전기적인 손실을 억제할 수 있다.
또한, 광전 변환을 행하는 반도체막(206)에는 충분한 광 흡수가 요구되기 때문에, 그 두께는, 100nm 내지 10㎛ 정도로 하는 것이 바람직하다.
다음에, 도 9d에 도시하는 바와 같이, 광전 변환을 행하는 반도체막(206) 위에, 제 2 도전형을 나타내는 반도체막(208)을 형성한다. 본 실시 형태에서는, 제 2 도전형을 n형으로 한다. 제 2 도전형을 나타내는 반도체막(208)은, 도전형을 부여하는 불순물 원소로서 인이 첨가된 실리콘 등의 재료를 사용하여 형성할 수 있다. 제 2 도전형을 나타내는 반도체막(208)에 사용할 수 있는 반도체 재료는, 제 1 도전형을 나타내는 반도체막(204)과 같다.
제 2 도전형을 나타내는 반도체막(208)은, 제 1 도전형을 나타내는 반도체막(204)과 같이 형성할 수 있다. 예를 들면, 실리콘을 포함하는 퇴적성 가스, 및 포스핀을 사용한 플라즈마 CVD법으로 형성할 수 있다. 제 2 도전형을 나타내는 반도체막(208)에 관해서도, 실시 형태 1 또는 실시 형태 2에 나타내는 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막을 채용하는 것이 적합하다.
또한, 본 실시 형태에서는, 광이 기판(200)의 이면측(도면의 아래쪽)으로부터 입사하는 구성으로 하고 있기 때문에, 반도체막(208)의 도전형(제 2 도전형)을 n형으로 하고 있지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 제 1 도전형을 n형으로 하는 경우에는, 제 2 도전형이 p형이 된다.
다음에, 도 9e에 도시하는 바와 같이, 제 2 도전형을 나타내는 반도체막(208) 위에 제 2 전극(210)을 형성한다. 제 2 전극(210)은 금속 등의 도전성 재료를 사용하여 형성한다. 예를 들면, 알루미늄, 은, 티탄, 탄탈 등의 광을 반사하기 쉬운 재료를 사용하여 형성할 수 있다. 이 경우, 반도체막(206)에 있어서 전부 흡수할 수 없었던 광을 다시 반도체막(206)에 입사시킬 수 있어 광전 변환 효율을 향상시키는 것이 가능하기 때문에, 적합하다.
제 2 전극(210)의 형성 방법으로서는, 스퍼터링법, 진공 증착법, CVD법, 도포법, 인쇄법 등이 있다. 또한, 제 2 전극(210)은 10nm 내지 500nm, 바람직하게는, 50nm 내지 100nm의 두께로 형성한다.
또한, 본 실시 형태에서는, 광이 기판(200)의 이면측(도면의 아래쪽)으로부터 입사하는 구성으로 하기 때문에, 투광성을 갖지 않는 재료를 사용하여 제 2 전극(210)을 형성하고 있지만, 제 2 전극(210)의 구성은 이것에 한정되지 않는다. 예를 들면, 제 2 전극(210)측(도면의 윗쪽)으로부터 광이 입사하는 구성으로 하는 경우에는, 제 2 전극(210)은 제 1 전극(202)에 나타내는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
또한, 제 2 전극(210)에 접하도록, 저저항의 도전성 재료로 이루어지는 보조 전극을 형성해도 좋다.
상기의 방법으로, 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막을, 광전 변환을 행하는 반도체막, 제 1 도전형을 나타내는 반도체막, 제 2 도전형을 나타내는 반도체막 중 어느 하나에 사용한 광전 변환 장치를 제작할 수 있다. 그리고, 이것에 의해, 광전 변환 장치의 변환 효율을 높일 수 있다. 또한, 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막은, 광전 변환을 행하는 반도체막, 제 1 도전형을 나타내는 반도체막, 제 2 도전형을 나타내는 반도체막 중 어느 하나에 사용되고 있으면 되며, 그 어느 것에 사용할지는 적절히 변경이 가능하다. 또한, 상기 반도체막의 복수에 혼상립의 간극을 저감시킴으로써 결정성을 높인 미결정 반도체막을 사용하는 경우에는, 보다 효과적이다.
또한, 본 실시 형태에서는 하나의 유닛 셀을 갖는 광전 변환 장치를 나타냈지만, 적절히 두개 이상의 유닛 셀을 적층한, 광전 변환 장치로 할 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합하여 사용할 수 있다.
(실시 형태 8)
본 명세서에 개시하는 반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이면 모든 분야의 전자 기기에 사용하는 것이 가능하다. 예를 들면, 전자 페이퍼를 사용하여, 전자 서적(전자 북), 포스터, 디지털 사이니지(digital signage), PID(Public Information Display), 전차 등의 탈것의 차내 광고, 신용 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자 기기의 일 예를 도 10에 도시한다.
도 10은 전자 서적의 일례를 도시하고 있다. 예를 들면, 전자 서적(2700)은, 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성되어 있다. 케이스(2701) 및 케이스(2703)는 축부(2711)에 의해 일체로 되어 있고, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능해진다.
케이스(2701)에는 표시부(2705) 및 광전 변환 장치(2706)가 내장되고, 케이스(2703)에는 표시부(2707) 및 광전 변환 장치(2708)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는 연속 화면을 표시하는 구성으로 해도 좋고, 상이한 화면을 표시하는 구성으로 해도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 10에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 10에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 10에서는, 케이스(2701)에 조작부 등을 구비한 예를 도시하고 있다. 예를 들면, 케이스(2701)에 있어서, 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
(실시 형태 9)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(게임기도 포함)에 적용할 수 있다. 전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 11a는 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 나타내고 있다.
텔레비전 장치(9600)의 조작은, 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤 조작기(9610)에 의해 행할 수 있다. 리모트 컨트롤 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤 조작기(9610)에 상기 리모트 컨트롤 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 1방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
도 11b는 디지털 포토프레임의 일례를 도시하고 있다. 예를 들면, 디지털 포토프레임(9700)은, 케이스(9701)에 표시부(9703)가 구비되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하고, 예를 들면 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진 액자와 같이 기능시킬 수 있다.
또한, 디지털 포토프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이러한 구성은 표시부와 동일면에 내장되어 있어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 원하는 화상 데이터를 취득하고, 표시시키는 구성으로 할 수도 있다.
도 12는 휴대형 컴퓨터의 일례를 도시하는 사시도이다.
도 12의 휴대형 컴퓨터는, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 힌지 유닛을 닫은 상태로 하여 표시부(9303)를 갖는 상부 케이스(9301)와, 키보드(9304)를 갖는 하부 케이스(9302)를 포갠 상태로 할 수 있고, 휴대가 편리한 동시에, 사용자가 키보드 입력하는 경우에는, 힌지 유닛을 연 상태로 하여, 표시부(9303)를 보고 입력 조작을 행할 수 있다.
또한, 하부 케이스(9302)는 키보드(9304) 이외에 입력 조작을 행하는 포인팅 디바이스(9306)를 가진다. 또한, 표시부(9303)를 터치 입력 패널로 하면, 표시부의 일부에 터치함으로써 입력 조작을 행할 수도 있다. 또한, 하부 케이스(9302)는 CPU나 하드 디스크 등의 연산 기능부를 가지고 있다. 또한, 하부 케이스(9302)는 다른 기기, 예를 들면 USB의 통신 규격에 준거한 통신 케이블이 끼워지는 외부 접속 포트(9305)를 가지고 있다.
상부 케이스(9301)에는 또한 상부 케이스(9301) 내부에 슬라이드시켜 수납 가능한 표시부(9307)를 가지고 있으며, 넓은 표시 화면을 실현할 수 있다. 또한, 수납 가능한 표시부(9307) 화면의 방향을 사용자는 조절할 수 있다. 또한, 수납 가능한 표시부(9307)를 터치 입력 패널로 하면, 수납 가능한 표시부의 일부에 터치함으로써 입력 조작을 행할 수도 있다.
표시부(9303) 또는 수납 가능한 표시부(9307)는 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 사용한다.
또한, 도 12의 휴대형 컴퓨터는, 수신기 등을 구비한 구성으로서, 텔레비전 방송을 수신하여 영상을 표시부에 표시할 수 있다. 또한, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 힌지 유닛을 닫은 상태로 한 채, 표시부(9307)를 슬라이드시켜 화면 전면을 노출시키고 화면 각도를 조절하여 사용자가 텔레비전 방송을 볼 수도 있다. 힌지 유닛을 연 상태로서 표시부(9303)를 표시시키지 않고, 또한 텔레비전 방송을 표시만 하는 회로의 기동만을 행하기 때문에, 최소한의 소비 전력으로 할 수 있어 배터리 용량이 한정되어 있는 휴대형의 컴퓨터에 있어서 유용하다.
(실시예 1)
본 실시예에서는, 실시 형태 3을 사용하여 제작한 박막 트랜지스터의 전기 특성에 관해서 설명한다.
처음에, 본 실시예의 박막 트랜지스터의 제작 방법에 관해서, 도 3 및 도 5를 참조하여 설명한다.
우선, 기판(101) 위에 하지 절연막(여기서는 도시하지 않음)을 형성하고, 하지 절연막 위에 게이트 전극(103)을 형성하였다.
여기서는, 기판(101)으로서, 유리 기판(코닝 제조 EAGLE XG)을 사용하였다.
게이트 전극(103)은 알루미늄층을 티탄층에 의해 협지한 구조로 하였다. 구체적으로는, 우선, 티탄 타겟을 아르곤 이온으로 스퍼터링하여, 두께 50nm의 제 1 티탄막을 하지 절연막 위에 형성하였다. 이 때, 도입하는 아르곤의 유량은 20sccm으로 하고, 처리실 내의 압력은 0.1Pa, 인가 전압은 12kW, 온도는 실온으로 하였다. 그리고, 그 위에 알루미늄 타겟을 아르곤 이온으로 스퍼터링하여, 두께 100nm의 알루미늄막을 형성하였다. 이 때, 도입하는 아르곤의 유량은 50sccm으로 하고, 처리실 내의 압력은 0.4Pa, 인가 전압은 4kW, 온도는 실온으로 하였다. 그리고, 그 위에 티탄 타겟을 아르곤 이온으로 스퍼터링하여, 두께 50nm의 제 2 티탄막을 형성하였다. 제 2 티탄막은 제 1 티탄막과 같은 방법으로 형성하였다. 즉, 도입하는 아르곤의 유량은 20sccm으로 하고, 처리실 내의 압력은 0.1Pa, 인가 전압은 12kW, 온도는 실온으로 하였다.
다음에, 제 2 티탄막 위에 레지스트를 도포하고, 제 1 포토마스크를 사용하여 노광한 후, 현상하여 레지스트로 형성된 마스크를 형성하였다.
다음에, 상기 레지스트로 형성되는 마스크를 사용하여 에칭 처리를 행하고, 게이트 전극(103)을 형성하였다. 여기에서는, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 장치를 사용하여 2단계의 에칭을 행하였다. 즉, ICP 파워 600W, 바이어스 파워 250W, 에칭 가스로서 삼염화붕소를 유량 60sccm으로 도입하고, 염소를 유량 20sccm으로 도입하고, 처리실 내의 압력을 1.2Pa로 하고 제 1 에칭을 행한 후, ICP 파워 500W, 바이어스 파워 50W, 압력 2.0Pa, 에칭 가스로서 사불화탄소를 유량 80sccm으로 도입하고, 처리실 내의 압력을 2.0Pa으로 하여 제 2 에칭을 행하였다. 그 후, 상기 레지스트로 형성된 마스크를 제거하였다.
다음에, 게이트 전극(103) 및 하지 절연막 위에, 게이트 절연막(105)을 형성한 후, 게이트 절연막(105)에 플라즈마 처리를 행하였다.
여기서는, 게이트 절연막(105)으로서, 두께 240nm의 질화산화실리콘막을 플라즈마 CVD법에 의해 형성하였다. 질화산화실리콘막의 퇴적은, 실란의 유량을 15sccm, 수소의 유량을 200sccm, 질소의 유량을 180sccm, 암모니아의 유량을 500sccm, 일산화이질소(N2O)의 유량을 100sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 100Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 200W로 하여 플라즈마 방전을 행하였다. 또한, 게이트 절연막(105)의 퇴적은, 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃으로 하고, 상부 전극과 하부 전극의 간격(갭)을 26mm로 하였다.
형성한 게이트 절연막으로의 플라즈마 처리는, 일산화이질소의 유량을 400sccm으로 하여 처리실 내에 도입하고, 처리실 내의 압력을 60Pa로 하고, 전력을 300W로 하고 3분간 플라즈마 방전을 행하였다. 또한, 상기 플라즈마 처리는 평행 평판형의 플라즈마 처리 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 30mm로 하였다.
다음에, 게이트 절연막(105) 위에, 두께 5nm의 종결정(107)을 플라즈마 CVD법으로 형성하였다. 종결정의 퇴적은, 실란의 유량을 2sccm, 수소의 유량을 750sccm, 아르곤의 유량을 750sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 3000Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 175W로 하여 플라즈마 방전을 행하였다. 또한, 종결정(107)의 퇴적은, 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극의 온도를 200℃, 하부 전극의 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 7mm로 하였다.
여기까지의 공정에서 얻어진 구성을 도 3a에 도시한다.
계속해서, 게이트 절연막(105) 및 종결정(107) 위에, 두께 65nm의 미결정 반도체막(109)을 플라즈마 CVD법으로 형성하였다. 미결정 반도체막(109)의 퇴적은, 실란의 유량을 1.5sccm, 수소의 유량을 750sccm, 아르곤의 유량을 750sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 10000Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 300W로 하여 플라즈마 방전을 행하였다. 또한, 미결정 반도체막(109)의 퇴적은, 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극의 온도를 200℃, 하부 전극의 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 7mm로 하였다.
본 공정에서서 얻어진 구성을 도 3b에 도시한다.
다음에, 미결정 반도체막(109) 위에 두께 80nm의 반도체막(111)을 형성하고, 반도체막(111) 위에 두께 50nm의 불순물 반도체막(113)을 형성하였다. 반도체막(111) 및 불순물 반도체막(113)은, 플라즈마 CVD법에 의해 퇴적시켜 형성하였다.
반도체막(111)의 퇴적은, 실란의 유량을 25sccm, 1000ppm 암모니아(수소 희석)의 유량을 100sccm, 수소의 유량을 650sccm, 아르곤의 유량을 750sccm으로 하여 재료 가스를 도입하고, 처리실 내의 압력을 1250Pa로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 150W로 하여 플라즈마 방전을 행하였다. 또한, 반도체막(111)의 퇴적은, 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 15mm로 하였다.
불순물 반도체막(113)으로서는, 인이 첨가된 비정질 실리콘막을 형성하였다. 불순물 반도체막(113)의 퇴적은, 실란의 유량을 90sccm, 5% 포스핀(실란 희석)의 유량을 10sccm, 수소의 유량을 500sccm으로 하여 재료 가스를 도입하고, 처리실 내의 압력을 170Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 30W로서 플라즈마 방전을 행하였다. 또한, 불순물 반도체막의 퇴적은, 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 25mm로 하였다.
다음에, 불순물 반도체막(113) 위에 레지스트를 도포한 후, 제 2 포토마스크를 사용하여 노광하고, 현상하여 레지스트로 형성된 마스크(115)를 형성하였다. 여기까지의 공정에서 얻어진 구성을 도 3c에 도시한다.
다음에, 레지스트로 형성된 마스크(115)를 사용하여 미결정 반도체막(109), 반도체막(111), 불순물 반도체막(113)을 에칭하여, 미결정 반도체 영역(117a) 및 비정질 반도체 영역(117b)을 갖는 반도체 적층체(117), 및 불순물 반도체막(121)을 형성하였다.
에칭을 행함에 있어서, 본 실시예에서는 ICP 장치를 사용하고, ICP 파워 450W, 바이어스 파워 100W, 에칭 가스로서 삼염화붕소를 유량 36sccm, 사불화탄소를 36sccm, 산소를 8sccm로 도입하고, 처리실 내의 압력을 2Pa로 하여 에칭을 행하였다.
그 후, 산소 플라즈마 처리를 행하고, 미결정 반도체 영역(117a) 및 비정질 반도체 영역(117b)을 갖는 반도체 적층체(117) 및 불순물 반도체막(121)의 측면에 산화막을 형성한 후, 레지스트로 형성된 마스크(115)를 제거하였다(도시하지 않음).
산소 플라즈마 처리는 산소의 유량을 100sccm으로 하여 도입하고 처리실 내의 압력을 0.67Pa로 하고, 기판 온도를 -10℃로 하고, 소스 파워를 2000W, 바이어스 파워를 350W로 플라즈마 방전을 행하였다.
여기까지의 공정에서 얻어진 구성을 도 3d에 도시한다.
다음에, 게이트 절연막(105), 반도체 적층체(117) 및 불순물 반도체막(121)을 피복하여 도전막(127)을 형성하였다. 본 공정에서 얻어진 구성을 도 5a에 도시한다.
본 실시예에서는, 도전막(127)은 알루미늄층을 티탄층에 의해 협지한 구조로 하고 게이트 전극(103)과 같이 형성하였다. 단, 제 1 티탄막의 두께를 50nm로 하고, 알루미늄막의 두께를 200nm로 하고, 제 2 티탄막의 두께를 50nm으로 하였다.
다음에, 도전막(127) 위에 레지스트를 도포한 후, 제 3 포토마스크를 사용하여 노광하고, 현상하여 레지스트로 형성된 마스크를 형성하였다. 상기 레지스트로 형성된 마스크를 사용하여 도전막(127)을 드라이 에칭하여, 배선(129a) 및 배선(129b)을 형성하였다. 또한, 상기 공정에 있어서, 불순물 반도체막(121)을 드라이 에칭하여 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체막(131a, 131b)을 형성하였다. 또한, 반도체 적층체(117)의 일부를 에칭하였다.
본 공정에서는, ICP 장치를 사용하고, ICP 파워 450W, 바이어스 파워 100W, 에칭 가스로서 삼염화붕소를 유량 60sccm으로 도입하고, 염소를 20sccm로 도입하고, 처리실 내의 압력을 1.9Pa로 하여 에칭을 행하였다.
다음에, 레지스트로 형성된 마스크를 제거한 후, 반도체 적층체(117)의 일부를 다시 에칭하고, 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133)를 형성하였다.
본 공정은 소스 파워 1000W, 바이어스 파워 50W, 에칭 가스로서 사불화탄소를 유량 100sccm으로 도입하고, 처리실 내의 압력을 0.67Pa로 하여 에칭을 행하였다.
또한, 미결정 반도체 영역(133a)의 두께가 50nm이 되도록 반도체 적층체(117)를 에칭하였다. 또한, 본 실시예에서는, 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b)의 평면 형상은 직선형이다.
다음에, 반도체 적층체(133)의 표면을 물 플라즈마 처리하여 반도체 적층체(133) 표면에 잔류하는 불순물을 제거하였다. 본 공정에서는, 파워 1800W로 하고, 수증기를 유량 300sccm으로 도입하고, 처리실 내의 압력을 66.5Pa로 하여 물 플라즈마 처리를 행하였다.
여기까지의 공정에서 얻어진 구성을 도 5b에 도시한다.
다음에, 절연막(137)으로서, 두께 300nm의 질화실리콘막을 형성하였다. 절연막(137)의 퇴적은, 실란의 유량을 20sccm, 암모니아의 유량을 220sccm, 질소의 유량을 450sccm, 수소의 유량을 450sccm으로 하여 재료 가스를 도입하고, 처리실 내의 압력을 160Pa, RF 전원 주파수를 27MHz, RF 전원의 전력을 200W로 하여 플라즈마 방전을 행하였다. 또한, 절연막(137)의 퇴적은, 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 250℃, 하부 전극 온도를 290℃로 하고, 상부 전극과 하부 전극의 간격을 21mm로 하였다.
다음에, 절연막(137) 위에 레지스트를 도포한 후, 제 4 포토마스크를 사용하여 노광하고, 현상하여 레지스트로 형성된 마스크를 형성하였다. 상기 레지스트로 형성된 마스크를 사용하여 절연막의 일부를 드라이 에칭하여, 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b)을 노출시켰다. 또한, 절연막(137) 및 게이트 절연막(105)의 일부를 드라이 에칭하여, 게이트 전극(103)을 노출시켰다. 그 후, 레지스트로 형성된 마스크를 제거하였다.
다음에, 절연막(137) 위에 도전막을 형성한 후, 상기 도전막 위에 레지스트를 도포하고, 제 5 포토마스크를 사용하여 노광하고, 현상하여 레지스트로 형성된 마스크를 형성하였다. 상기 레지스트로 형성된 마스크를 사용하여 도전막의 일부를 웨트 에칭하여, 백 게이트 전극(139)을 형성하였다.
여기서는, 도전막으로서, 스퍼터링법에 의해 두께 50nm의 인듐주석산화물을 형성한 후, 웨트 에칭 처리에 의해 백 게이트 전극(139)을 형성하였다. 또한, 여기에서는 도시하지 않지만, 백 게이트 전극(139)은 게이트 전극(103)과 접속되어 있다. 그 후, 레지스트로 형성된 마스크를 제거하였다.
이상의 공정에 의해, 듀얼 게이트형 박막 트랜지스터(TFT 1이라고 나타낸다.)를 제작하였다(도 5c 참조.).
도 13에, 본 실시예에서 제작한 박막 트랜지스터(TFT 1)의 전기 특성을 측정한 결과를 도시한다. 가로축은 게이트 전압(Vg)을 나타내고, 세로축은 드레인 전류(Id)를 나타낸다. 여기에서는, 게이트 전극(103)에만 게이트 전압을 인가했을 때의 전기 특성을 나타낸다. 또한, 본 실시예의 박막 트랜지스터의 채널 길이를 3.4㎛, 채널 폭을 22.1㎛, 게이트 절연막의 두께를 240nm, 평균 유전율을 5.6로 하여 전계 효과 이동도를 계산하였다.
또한, 드레인 전압이 10V이고, 게이트 전압이 15V일 때의 온 전류(Ion이라고 나타낸다.), 최소 오프 전류(Ioff(min)라고 나타낸다.), 최소 오프 전류의 게이트 전압 -10V일 때의 오프 전류(Ioff라고 나타낸다.), 임계값 전압(Vth라고 나타낸다.), S값(S-value라고 나타낸다.), 최소 오프 전류에 대한 온 전류의 비(Ion/Ioff_min이라고 나타낸다.), 드레인 전압이 10V일 때의 전계 효과 이동도(μFE_sat라고 나타낸다.)를 표 1에 기재한다.
Figure pat00001
도 13으로부터 미결정 반도체막을 형성하는 방법을, 한번 종결정을 형성한 후, 미결정 반도체막을 형성하도록 2단계로 형성하고, 또한 형성할 때의 압력을 고압으로 함으로써, 양호한 전기 특성을 갖는 박막 트랜지스터를 제작할 수 있었다.
(실시예 2)
본 실시예에서는, 실시 형태 1에서 설명한 바와 같이, 제 1 조건을 사용하여 종결정을 형성한 후, 제 2 조건을 사용하여 미결정 반도체막을 형성하는 2단계로 미결정 반도체막을 형성함으로써, 종결정에 포함되는 혼상립의 간극을 메우면서 미결정 반도체막을 형성할 수 있는 것을 설명한다.
처음에, 실시 형태 1에 나타내는 방법을 사용한 미결정 반도체막의 제작 방법에 관해서 설명한다.
실시예 1과 같이, 유리 기판(코닝 제조 EAGLE XG) 위에 두께 240nm의 질화산화실리콘막을 형성하고, 이 질화산화실리콘막에 N2O 플라즈마 처리를 행하였다. 다음에, 그 위에, 두께 5nm의 종결정을 플라즈마 CVD법으로 형성한 후, 질화산화실리콘막 및 종결정 위에, 두께 25nm의 미결정 반도체막을 플라즈마 CVD법으로 형성하였다.
본 실시예에 있어서, N2O 플라즈마 처리는 실시예 1과 같은 조건으로 행하고, 또한 질화산화실리콘막, 종결정 및 미결정 반도체막에 관해서도, 실시예 1과 같은 조건으로 형성하였다.
제작한 미결정 반도체막을 주사형 전자현미경(Scanning Electron Microscope: SEM)에 의해 관찰한 SEM 사진(배율 20만배)을 도 14에 도시한다.
도 14a에 도시하는 바와 같이, 3000Pa의 압력으로 형성한 종결정은, 혼상립이 분산되고, 그 혼상립 사이에 간극이 있는 것이 확인되었다. 또한, 도 14b에 도시하는 바와 같이, 질화실리콘막 및 종결정 위에 10000Pa의 압력으로 형성된 미결정 반도체막은, 그 혼상립 사이가 밀접하게 되어 있는 것이 확인되었다.

Claims (20)

  1. 수소의 유량이 실리콘을 함유하는 퇴적성 기체의 50배 이상 1000배 이하이고, 처리실의 압력이 1333Pa보다 크고 13332Pa 이하인 제 1 조건 하에서, 플라즈마 CVD법에 의해 절연막 위에 종결정(seed crystal)을 형성하는 단계; 및
    수소의 유량이 실리콘을 함유하는 퇴적성 기체의 100배 이상 2000배 이하이고, 처리실의 압력이 1333Pa 이상 13332Pa 이하인 제 2 조건 하에서, 플라즈마 CVD법에 의해 상기 종결정 위에 미결정 반도체막을 형성하는 단계를 포함하는, 미결정 반도체막 제작 방법.
  2. 제 1 항에 있어서,
    상기 종결정은 비정질 실리콘 영역 및 단결정인 결정자(crystallite)를 포함하는 혼상립을 포함하고, 상기 혼상립은 상기 종결정에 연속하여 제공되는, 미결정 반도체막 제작 방법.
  3. 제 1 항에 있어서,
    상기 종결정은 미결정 실리콘 막, 미결정 실리콘 게르마늄 막, 및 미결정 게르마늄 막으로 구성된 그룹으로부터 선택된 재료를 포함하는, 미결정 반도체막 제작 방법.
  4. 제 1 항에 있어서,
    상기 실리콘을 함유하는 퇴적성 기체는 SiH4 및 Si2H6로 구성된 그룹으로부터 선택된 가스를 포함하는, 미결정 반도체막 제작 방법.
  5. 제 1 항에 있어서,
    상기 수소 및 상기 실리콘을 함유하는 퇴적성 기체는 상기 처리실에 도입되는, 미결정 반도체막 제작 방법.
  6. 제 1 항에 있어서,
    상기 종결정은 각각 비정질 실리콘 영역 및 단결정인 결정자를 포함하는 복수의 혼상립을 포함하고, 상기 혼상립은 상기 종결정에 분산되는, 미결정 반도체막 제작 방법.
  7. 제 1 항에 있어서,
    상기 제 1 조건 하에 희가스가 상기 처리실로 도입되는, 미결정 반도체막 제작 방법.
  8. 제 7 항에 있어서,
    상기 희가스는 헬륨, 네온, 아르곤, 크립톤, 및 크세논으로 구성된 그룹으로부터 선택되는, 미결정 반도체막 제작 방법.
  9. 제 1 항에 있어서,
    상기 제 2 조건 하에서 희가스가 상기 처리실로 도입되는, 미결정 반도체막 제작 방법.
  10. 제 9 항에 있어서,
    상기 희가스는 헬륨, 네온, 아르곤, 크립톤, 및 크세논으로 구성된 그룹으로부터 선택되는, 미결정 반도체막 제작 방법.
  11. 기판 위에 게이트 전극을 형성하는 단계;
    상기 기판 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    제 1 조건 하에서 상기 게이트 절연막 위에 종결정을 형성하는 단계;
    제 2 조건 하에서 상기 종결정 위에 미결정 반도체막을 형성하는 단계;
    상기 미결정 반도체막 위에 미결정 반도체 영역 및 비정질 반도체 영역을 포함하는 반도체막을 형성하는 단계;
    미결정 반도체 영역 및 비정질 반도체 영역을 포함하는 상기 반도체막 위에 제 1 불순물 반도체막을 형성하는 단계;
    섬형상의 제 2 불순물 반도체막을 형성하기 위해 상기 제 1 불순물 반도체막의 일부를 에칭하는 단계;
    섬형상의 제 1 반도체 적층체를 형성하기 위해 상기 종결정의 일부, 상기 미결정 반도체막의 일부, 및 미결정 반도체 영역 및 비정질 반도체 영역을 포함하는 상기 반도체막의 일부를 에칭하는 단계;
    상기 제 2 불순물 반도체막 위에 소스 전극 및 드레인 전극으로서 기능하는 배선들을 형성하는 단계; 및
    소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체막들을 형성하기 위해 상기 제 2 불순물 반도체막을 에칭하는 단계를 포함하고,
    상기 제 1 조건에서, 수소의 유량은 실리콘을 함유하는 퇴적성 기체의 50배 이상 1000배 이하이고, 처리실의 압력이 1333Pa보다 크고 13332Pa 이하이고,
    상기 제 2 조건에서, 수소의 유량은 실리콘을 함유하는 퇴적성 기체의 100배 이상 2000배 이하이고, 처리실의 압력이 1333Pa 이상 13332Pa 이하인, 반도체 장치 제작 방법.
  12. 제 11 항에 있어서,
    상기 섬형상의 제 1 반도체 적층체를 형성하는 단계 후 및 상기 섬형상의 제 1 반도체 적층체 위에 상기 소스 전극 및 상기 드레인 전극으로서 기능하는 상기 배선들을 형성하는 단계 전에, 상기 섬형상의 제 1 반도체 적층체의 측면을 플라즈마에 노출하여 상기 섬형상의 제 1 반도체 적층체의 상기 측면 상에 장벽 영역을 형성하는 단계를 더 포함하는, 반도체 장치 제작 방법.
  13. 제 11 항에 있어서,
    미결정 반도체 영역 및 한 쌍의 비정질 반도체 영역들이 적층된 제 2 반도체 적층체를 형성하기 위해 상기 섬형상의 제 1 반도체 적층체의 일부를 에칭하는 단계;
    상기 배선들, 상기 한 쌍의 불순물 반도체 막들, 상기 제 2 반도체 적층체, 및 상기 게이트 절연막 위에 절연막을 형성하는 단계; 및
    상기 절연막 위에 백 게이트 전극(back gate electrode)을 형성하는 단계를 더 포함하는, 반도체 장치 제작 방법.
  14. 제 12 항에 있어서,
    미결정 반도체 영역 및 한 쌍의 비정질 반도체 영역들이 적층된 제 2 반도체 적층체를 형성하기 위해 상기 섬형상의 제 1 반도체 적층체의 일부를 에칭하는 단계;
    상기 배선들, 상기 한 쌍의 불순물 반도체 막들, 상기 제 2 반도체 적층체, 및 상기 게이트 절연막 위에 절연막을 형성하는 단계; 및
    상기 절연막 위에 백 게이트 전극을 형성하는 단계를 더 포함하는, 반도체 장치 제작 방법.
  15. 제 13 항에 있어서,
    상기 게이트 전극 및 상기 백 게이트 전극은 서로 평행한, 반도체 장치 제작 방법.
  16. 제 14 항에 있어서,
    상기 게이트 전극 및 상기 백 게이트 전극은 서로 평행한, 반도체 장치 제작 방법.
  17. 제 13 항에 있어서,
    상기 게이트 전극 및 상기 백 게이트 전극은 서로 접속되는, 반도체 장치 제작 방법.
  18. 제 14 항에 있어서,
    상기 게이트 전극 및 상기 백 게이트 전극은 서로 접속되는, 반도체 장치 제작 방법.
  19. 제 13 항에 있어서,
    상기 백 게이트 전극은 플로팅 상태인, 반도체 장치 제작 방법.
  20. 제 14 항에 있어서,
    상기 백 게이트 전극은 플로팅 상태인, 반도체 장치 제작 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020257003A1 (en) * 2019-06-17 2020-12-24 Applied Materials, Inc. High density plasma cvd microcrystalline or amorphous si film for display

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348227B1 (en) * 1995-03-23 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5933188B2 (ja) * 2010-05-14 2016-06-08 株式会社半導体エネルギー研究所 微結晶シリコン膜及びその作製方法、並びに半導体装置
US8410486B2 (en) 2010-05-14 2013-04-02 Semiconductor Energy Labortory Co., Ltd. Method for manufacturing microcrystalline semiconductor film and method for manufacturing semiconductor device
US8778745B2 (en) 2010-06-29 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102386072B (zh) 2010-08-25 2016-05-04 株式会社半导体能源研究所 微晶半导体膜的制造方法及半导体装置的制造方法
US8450158B2 (en) * 2010-11-04 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
WO2013021416A1 (ja) * 2011-08-09 2013-02-14 パナソニック株式会社 薄膜半導体装置及び薄膜半導体装置の製造方法
JP5918572B2 (ja) 2012-03-06 2016-05-18 株式会社神戸製鋼所 チタン鋳塊およびチタン合金鋳塊の連続鋳造装置および連続鋳造方法
US9484199B2 (en) * 2013-09-06 2016-11-01 Applied Materials, Inc. PECVD microcrystalline silicon germanium (SiGe)
CN104103583B (zh) * 2014-06-24 2017-02-15 京东方科技集团股份有限公司 阵列基板及其制作方法和显示面板
GB201412201D0 (en) 2014-07-09 2014-08-20 Isis Innovation Two-step deposition process
CN108155152B (zh) * 2017-12-19 2019-09-06 长鑫存储技术有限公司 导体结构、电容器阵列结构及制备方法
JP7361911B2 (ja) * 2020-05-29 2023-10-16 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
FR2719416B1 (fr) * 1994-04-29 1996-07-05 Thomson Lcd Procédé de passivation des flancs d'un composant semiconducteur à couches minces.
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
EP1118118A1 (en) * 1999-06-29 2001-07-25 Koninklijke Philips Electronics N.V. A semiconductor device
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2003037278A (ja) 2001-07-19 2003-02-07 Sanyo Electric Co Ltd 光起電力素子の製造方法及び光起電力素子
US7540920B2 (en) 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
CN100471991C (zh) 2002-10-18 2009-03-25 应用材料有限公司 采用硅化合物进行的含硅层沉积
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
EP1537938A3 (en) 2003-12-02 2009-02-18 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, and method for manufacturing semiconductor device
JP5159021B2 (ja) 2003-12-02 2013-03-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100939299B1 (ko) 2005-07-27 2010-01-28 가부시키가이샤 사무코 실리콘 웨이퍼 및 그 제조 방법
US7655542B2 (en) * 2006-06-23 2010-02-02 Applied Materials, Inc. Methods and apparatus for depositing a microcrystalline silicon film for photovoltaic device
JP2008124392A (ja) 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
US20080188062A1 (en) 2007-02-02 2008-08-07 Chi-Lin Chen Method of forming microcrystalline silicon film
JP5314870B2 (ja) * 2007-09-21 2013-10-16 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US20090122173A1 (en) * 2007-11-13 2009-05-14 William Emerson Tennant Low noise readout apparatus and method for cmos image sensors
JP2009130229A (ja) * 2007-11-27 2009-06-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7833885B2 (en) * 2008-02-11 2010-11-16 Applied Materials, Inc. Microcrystalline silicon thin film transistor
US8076222B2 (en) * 2008-02-11 2011-12-13 Applied Materials, Inc. Microcrystalline silicon thin film transistor
JP2010087187A (ja) 2008-09-30 2010-04-15 Tokyo Electron Ltd 酸化珪素膜およびその形成方法、コンピュータ読み取り可能な記憶媒体並びにプラズマｃｖｄ装置
JP2010135502A (ja) * 2008-12-03 2010-06-17 Sharp Corp 半導体素子およびその製造方法
US20100258169A1 (en) * 2009-04-13 2010-10-14 Applied Materials , Inc. Pulsed plasma deposition for forming microcrystalline silicon layer for solar applications
US8450158B2 (en) * 2010-11-04 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020257003A1 (en) * 2019-06-17 2020-12-24 Applied Materials, Inc. High density plasma cvd microcrystalline or amorphous si film for display

Also Published As

Publication number Publication date
CN102345115B (zh) 2015-09-09
TW201207906A (en) 2012-02-16
US20120021570A1 (en) 2012-01-26
TWI562201B (en) 2016-12-11
US8916425B2 (en) 2014-12-23
CN102345115A (zh) 2012-02-08
JP2012049517A (ja) 2012-03-08

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