JP5912569B2 - 微結晶半導体膜の作製方法、及び、半導体装置の作製方法 - Google Patents

微結晶半導体膜の作製方法、及び、半導体装置の作製方法 Download PDF

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Description

本発明は、微結晶半導体膜及びその作製方法、及び当該微結晶半導体膜を用いた半導体装置の作製方法、及び表示装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、電気光学装置、光電変換装置、半導体回路、及び電子機器は全て半導体装置である。
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体膜を用いてチャネル領域が形成される薄膜トランジスタが知られている。薄膜トランジスタのチャネル領域に用いられる半導体膜に、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
また、プラズマＣＶＤ法により作製可能な結晶系シリコンとして微結晶シリコンを、光電変換を行う半導体膜に用いた光電変換装置の開発が進められている（例えば、特許文献６参照）。
特開２００１−０５３２８３号公報 特開平５−１２９６０８号公報 特開２００５−０４９８３２号公報 特開平７−１３１０３０号公報 特開２００５−１９１５４６号公報 特開２０００−２７７４３９号公報
非晶質シリコン膜を用いてチャネル領域が形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。一方、微結晶シリコン膜を用いてチャネル領域が形成される薄膜トランジスタは、非晶質シリコン膜でチャネル領域が形成される薄膜トランジスタと比較して、電界効果移動度は向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
多結晶シリコン膜を用いてチャネル領域が形成される薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、その特性により、画素に設けられるスイッチング用のトランジスタとして使用できることに加えて、高速動作が要求されるドライバ回路をも構成することができる。
しかし、多結晶シリコン膜を用いてチャネル領域が形成される薄膜トランジスタの作製工程は、非晶質シリコン膜を用いてチャネル領域が形成される薄膜トランジスタを作製する場合に比べ、半導体膜の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン膜の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく、大画面の液晶パネルを効率良く生産することができないといった問題がある。
ところで、表示パネルの製造に用いられているガラス基板は、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと大面積化が進んでいる。ガラス基板の大型化はコストミニマム設計の思想に基づいている。
これに対して、第１０世代（２９５０ｍｍ×３４００ｍｍ）におけるような大面積のマザーガラス基板に、高速動作が可能な薄膜トランジスタを、生産性良く製造することができる技術は依然として確立されておらず、そのことが産業界の問題となっている。
そこで、本発明の一態様は、結晶性の高い微結晶半導体膜及びその作製方法を提供することを課題とする。また、電気特性が良好な半導体装置を、生産性高く作製する方法を提供することを課題とする。
本発明の一態様は、厚さが７０ｎｍ以上１００ｎｍ以下の微結晶半導体膜であり、微結晶半導体膜の表面から一部が突出する結晶粒を有し、当該結晶粒は配向面を有し、且つ１３ｎｍ以上の大きさの結晶子を有することを特徴とする。また、微結晶半導体膜の膜密度が２．２５ｇ／ｃｍ３以上２．３５ｇ／ｃｍ３以下、好ましくは２．３０ｇ／ｃｍ３以上２．３３ｇ／ｃｍ３以下である。なお、上記結晶粒は、混相粒ともいう。混相粒とは、非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子とを有する。また、混相粒は双晶を有する場合もある。このため、微結晶半導体膜は非晶質半導体領域を有する。また、微結晶半導体膜は混相粒で構成されるため、微結晶半導体膜中に多数の結晶子を有する。
なお、結晶子の大きさは、Ｘ線回折で測定したスペクトルにおいて各面方位を示すピークの半値全幅をＳｃｈｅｒｒｅｒの式に代入して得られる値であり、微結晶半導体膜における各面方位を有する単結晶の平均の大きさである。
また、本発明の一態様は、第１の条件により、高い結晶性の混相粒を低い粒密度で有する種結晶を絶縁膜上に形成した後、種結晶上に、第２の条件により混相粒を成長させて混相粒の隙間を埋めるように第１の微結晶半導体膜を形成し、第１の微結晶半導体膜上に、第３の条件により、第１の微結晶半導体膜に含まれる混相粒の隙間を広げず、且つ結晶性の高い微結晶半導体膜を成膜することを要旨とする。
高い結晶性を有する混相粒を低い粒密度で与える第１の条件は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下、更に好ましくは６７Ｐａ以上１３３３２Ｐａ以下とする条件である。混相粒を成長させて混相粒の隙間を埋める第２の条件は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下とする条件である。第１の微結晶半導体膜に含まれる混相粒の隙間を広げず、且つ結晶性の高い微結晶半導体膜を成膜する第３の条件は、処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下とし、且つ微結晶半導体を堆積する第１の周期と、当該微結晶半導体に含まれる非晶質半導体領域を選択的にエッチングする上記第１の周期より長い第２の周期とを交互に行う条件である。
本発明の一態様は、第１の条件により非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子とを含む混相粒を有する種結晶をプラズマＣＶＤ法で形成し、第２の条件により種結晶上に第１の微結晶半導体膜をプラズマＣＶＤ法で形成し、第３の条件により第１の微結晶半導体膜上に第２の微結晶半導体膜を形成する方法であって、第１の条件は、処理室内に供給する原料ガスとしてシリコンまたはゲルマニウムを含む堆積性気体と水素が含まれたガスを用い、堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下、更に好ましくは６７Ｐａ以上１３３３２Ｐａ以下とする条件である。また、第２の条件は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下とする条件であることを特徴とする。また、第３の条件は、処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下とし、且つ微結晶半導体を堆積する第１の周期と、当該微結晶半導体に含まれる非晶質半導体領域を選択的にエッチングする上記第１の周期より長い第２の周期とを交互に行う条件である。
なお、種結晶においては、複数の混相粒が、分散した状態や連続した状態（即ち、膜状）となる場合がある。また、プラズマを生成するパワーは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量の比に合わせて適宜選択することが好ましい。
また、本発明の一態様において、上記第１の条件、上記第２の条件及び上記第３の条件の少なくとも一つに用いられる原料ガスに希ガスを加えることも可能である。
本発明の一態様は、絶縁膜上に、第１の条件により、高い結晶性の混相粒を低い粒密度で有する種結晶をプラズマＣＶＤ法により形成し、種結晶上に、第２の条件により混相粒を成長させて混相粒の隙間を埋めるように第１の微結晶半導体膜をプラズマＣＶＤ法により形成し、第１の微結晶半導体膜上に、第３の条件により、第１の微結晶半導体膜に含まれる混相粒の隙間を広げず、且つ結晶性の高い微結晶半導体膜をプラズマＣＶＤ法により形成するものである。
また、本発明の一態様は、上記積層された種結晶、第１の微結晶半導体膜、及び第２の微結晶半導体膜で構成される微結晶半導体膜を用いてチャネル領域を形成する薄膜トランジスタを有する半導体装置の作製方法である。
また、本発明の一態様は、上記積層された種結晶、第１の微結晶半導体膜、及び第２の微結晶半導体膜で構成される微結晶半導体膜を、ｐ型を示す半導体膜、ｎ型を示す半導体膜、及び光電変換を行う半導体膜の一以上に用いた光電変換装置の作製方法である。
本発明の一態様を適用することで、結晶性の高い微結晶半導体膜を作製することができる。また、電気特性が良好な半導体装置を、生産性高く作製することができる。
本発明の一実施の形態に係る微結晶半導体膜の作製方法を説明する断面図である。 本発明の一実施の形態に係る微結晶半導体膜の作製方法を説明する図である。 本発明の一実施の形態に係る微結晶半導体膜を説明する断面図である。 本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。 本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。 本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。 本発明の一実施の形態に係る半導体装置の作製方法を説明する上面図である。 本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。 本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。 光電変換装置の作製方法の一形態を説明する断面図である。 電子書籍の一例を示す斜視図である。 微結晶半導体膜のラマン分光分析の測定結果、Ｉｎ−Ｐｌａｎｅ Ｘ線回折法の評価結果、及びＸ線反射率法の評価結果を説明する図である。 微結晶半導体膜のＳＥＭ写真である。 微結晶半導体膜のＳＥＭ写真である。 微結晶半導体膜のＴＥＭ写真である。 微結晶半導体膜のＴＥＭ写真である。 微結晶半導体膜のＳＥＭ写真である。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
（実施の形態１）
本実施の形態では、混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜の作製方法について、図１及び図２を用いて説明する。
図１（Ａ）に示すように、基板５１上に絶縁膜５５を形成し、絶縁膜５５上に種結晶５７を形成する。
基板５１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス等の金属の基板の表面に絶縁膜を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、基板５１のサイズに限定はなく、例えば上述のフラットパネルディスプレイの分野でよく使われる第３世代乃至第１０世代のガラス基板を用いることができる。
絶縁膜５５は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸化アルミニウム膜を、単層でまたは積層して形成することができる。
なお、ここでは、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
種結晶５７としては、微結晶半導体、代表的には、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を用いて形成する。種結晶５７は、複数の混相粒が分散した状態、混相粒が連続した膜の状態、または混相粒及び非晶質半導体領域が連続した膜の状態を含む。このため、種結晶５７は、混相粒５７ａや非晶質半導体が隣接せず、混相粒５７ａの間に隙間５７ｂを有するものも含む。さらに、混相粒の粒密度（面内における混相粒の存在割合）が低く、且つ混相粒の結晶性が高いことを特徴とする。
種結晶５７は、プラズマＣＶＤ装置の処理室内において、高い結晶性を有する混相粒を低い粒密度で与える第１の条件を用いて、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下（０．５Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは６７Ｐａ以上１３３３２Ｐａ以下（０．５Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする第１の条件により、種結晶５７として微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、処理室の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。第１の条件を用いて形成することで、結晶成長が促進され、種結晶５７に含まれる混相粒５７ａの結晶性が高まる。即ち、種結晶５７に含まれる混相粒５７ａに含まれる結晶子の大きさが増大する。また、隣り合う混相粒５７ａの間に隙間５７ｂができ、混相粒５７ａは低い粒密度で形成される。なお、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は、希釈されてない１００％のシリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量である。このため、シリコンまたはゲルマニウムを含む堆積性気体が希釈されている場合は、シリコンまたはゲルマニウムを含む堆積性気体を１００％として、水素流量を調整すればよい。
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
種結晶５７の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを追加することで、種結晶５７の堆積速度が高まる。この結果、種結晶５７に混入される不純物量が低減するため、種結晶５７の結晶性を高めることができる。また、種結晶５７の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを追加することで、高いパワーを供給せずとも安定したプラズマを発生させることが可能であるため、種結晶５７のプラズマダメージを低減することが可能であり、種結晶５７の結晶性を高めることができる。
種結晶５７を形成する際のグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、高周波電力はパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、膜厚及び膜質の均一性を高めることができると共に、堆積速度を高めることができる。
上記のようにシリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を高くすることで、種結晶５７の堆積と同時に、種結晶５７に含まれる非晶質半導体領域のエッチングが生じ、結晶性の高い混相粒５７ａが形成されると共に、隣り合う混相粒５７ａの間に隙間５７ｂができる。装置構成及び被膜表面の化学状態によって最適な条件は異なるが、混相粒５７ａがほとんど堆積しなければ、上記シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量の比を小さく、またはＲＦ電力を小さくすればよい。一方、混相粒５７ａの粒密度が高い場合、または非晶質半導体領域が結晶性半導体領域よりも多い場合は、上記シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量の比を大きく、またはＲＦ電力を大きくすればよい。種結晶５７の堆積の様子はＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）及びラマン分光法により評価することができる。上記流量比及び処理室内の圧力条件により、良好な結晶性を有し、且つ混相粒５７ａ間に好ましい隙間を保つ種結晶５７を形成することができる。この結果、種結晶５７に含まれる非晶質半導体領域をエッチングしつつ、混相粒５７ａが形成されるため、結晶成長が促進され、混相粒５７ａの結晶性が高まる。即ち、混相粒５７ａに含まれる結晶子の大きさが増大する。また、隣接する混相粒５７ａの間の非晶質半導体領域がエッチングされるため、隣接する混相粒５７ａは互いに隙間５７ｂを有しており、従って混相粒５７ａは低い粒密度で形成される。なお、本実施の形態における第１の条件で種結晶５７を形成すると、混相粒５７ａの粒径にはばらつきが生じる場合がある。
次に、図１（Ｂ）に示すように、種結晶５７上に第１の微結晶半導体膜５９を形成する。第１の微結晶半導体膜５９は、種結晶５７の結晶子を成長させて混相粒の隙間を埋める条件で形成することを特徴とする。
第１の微結晶半導体膜５９は、プラズマＣＶＤ装置の処理室内において、第２の条件により、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、第２の条件の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを混合し、グロー放電プラズマにより形成する。ここでは、第２の条件を、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする。
上記第２の条件により、第１の微結晶半導体膜５９として微結晶シリコン膜、微結晶シリコンゲルマニウム膜、微結晶ゲルマニウム膜等を形成する。この結果、第１の微結晶半導体膜５９は、非晶質半導体領域に対する結晶領域の割合が増加すると共に、結晶領域の間が密となり、結晶性が高まる。このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、処理室の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
第１の微結晶半導体膜５９を形成する際の、グロー放電プラズマの生成は、種結晶５７の条件を適宜用いることができる。なお、種結晶５７及び第１の微結晶半導体膜５９のグロー放電プラズマの生成は、同じ条件で行うことでスループットを向上させることができるが、異なっていてもよい。
第１の微結晶半導体膜５９は、種結晶５７の結晶子を成長させて混相粒５７ａの隙間５７ｂを埋める第２の条件で形成される。代表的には、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする。なお、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は、希釈されていない１００％のシリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量である。このため、シリコンまたはゲルマニウムを含む堆積性気体が希釈されている場合は、シリコンまたはゲルマニウムを含む堆積性気体を１００％として、水素流量を調整すればよい。第２の条件を上記条件とすると、処理室内の圧力が高いため、平均自由行程が短く、水素ラジカル及び水素イオンは衝突のたびにエネルギーを失うため、水素ラジカルや水素イオンのエネルギーが低くなり、被覆率が向上すると共に、イオンダメージが低減し、欠陥低減に寄与する。また、シリコンまたはゲルマニウムを含む堆積性気体の希釈比が高く、水素ラジカルの生成量が増加するため、非晶質半導体領域をエッチングしつつ、混相粒５７ａに含まれる結晶子を核として結晶成長する。この結果、第１の微結晶半導体膜５９は、非晶質半導体領域に対する結晶領域の割合が増加し、結晶性が高まる。また、堆積中の第１の微結晶半導体膜５９の欠陥低減に寄与する。
なお、種結晶５７の混相粒５７ａの隙間５７ｂに、新たに第１の微結晶半導体膜５９の混相粒が発生することで、第１の微結晶半導体膜５９の混相粒の大きさは小さくなってしまうため、種結晶５７の混相粒５７ａの発生頻度に対して、第１の微結晶半導体膜５９の混相粒の発生頻度は少ない方が好ましい。この結果、種結晶５７の混相粒５７ａに含まれる結晶子を核とし、当該種結晶５７からの結晶成長を優先させることができる。
このとき、第１の微結晶半導体膜５９は、種結晶５７の混相粒５７ａに含まれる結晶子を核として結晶成長する。また、第１の微結晶半導体膜５９の混相粒の大きさは、種結晶５７の混相粒５７ａの間隔に依存する。このため、種結晶５７の混相粒５７ａの粒密度が低いと、混相粒５７ａの間隔が広がるため、第１の微結晶半導体膜５９の混相粒の結晶成長距離が伸び、第１の微結晶半導体膜５９の混相粒の大粒径化が可能である。
次に、図１（Ｃ）に示すように、第１の微結晶半導体膜５９上に第２の微結晶半導体膜６１を形成する。第２の微結晶半導体膜６１は、第１の微結晶半導体膜に含まれる混相粒の隙間を広げず、且つ第１の微結晶半導体膜５９より結晶性の高い微結晶半導体膜を成膜する条件で形成することを特徴とする。
第２の微結晶半導体膜６１は、プラズマＣＶＤ装置の処理室内において、第３の条件により、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、第３の条件により、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、第３の条件は、処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下とし、且つ微結晶半導体を堆積する第１の周期と、当該微結晶半導体に含まれる非晶質半導体領域を選択的にエッチングする上記第１の周期より長い第２の周期とを交互に行う条件である。
微結晶半導体を堆積する第１の周期と、当該微結晶半導体に含まれる非晶質半導体領域を選択的にエッチングする上記第１の周期より長い第２の周期とを交互に行うためには、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比を交互に増減すればよく、具体的にはシリコンまたはゲルマニウムを含む堆積性気体または水素の流量を増減すればよい。シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比が低い場合、代表的には堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にすることで、微結晶半導体の堆積及び結晶成長が優先的に生じる。一方、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量比が高い場合、代表的にはシリコンまたはゲルマニウムを含む堆積性気体を０ｓｃｃｍ以上０．３ｓｃｃｍ以下とし、水素流量を１０００ｓｃｃｍより高くすることで、微結晶半導体に含まれる非晶質半導体領域のエッチングが優先的に生じる。このとき、水素の流量を一定とし、シリコンまたはゲルマニウムを含む堆積性気体の流量を増減させる場合は、第１の周期と同様の流量の水素を処理室に導入することで、第１の周期及び第２の周期において処理室内の圧力を一定に保つことが可能であるため、第２の微結晶半導体膜の膜質の均一性を高めることができる。なお、処理室の圧力を１３３３Ｐａ以上５００００Ｐａ以下、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下とすることで、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比が高い場合は、微結晶半導体に含まれる結晶子よりも非晶質半導体領域が優先的にエッチングされる。なお、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量比は、希釈されず１００％のシリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比である。このため、シリコンまたはゲルマニウムを含む堆積性気体が希釈されている場合は、シリコンまたはゲルマニウムを含む堆積性気体を１００％として、水素流量を調整すればよい。
上記第３の条件により、第２の微結晶半導体膜６１として微結晶シリコン膜、微結晶シリコンゲルマニウム膜、微結晶ゲルマニウム膜等を形成する。この結果、第２の微結晶半導体膜６１は、第１の微結晶半導体膜５９の混相粒の隙間を広げず、且つ、第１の微結晶半導体膜よりも結晶性が高まる。このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、処理室の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
なお、第２の微結晶半導体膜６１の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを追加してもよい。
第２の微結晶半導体膜６１を形成する際の、グロー放電プラズマの生成は、種結晶５７の条件を適宜用いることができる。なお、種結晶５７、第１の微結晶半導体膜５９、及び第２の微結晶半導体膜６１のグロー放電プラズマの生成を同じ条件で行うことで、スループットを向上させることができるが、異なっていてもよい。
ここで、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比を交互に増減させる方法について、図２を用いて説明する。図２は、本実施の形態に示す第２の微結晶半導体膜６１の形成方法における原料ガス及び装置に供給する電力の時間的変化を示すタイミングチャートである。なお、図２において、実線７１は、プラズマＣＶＤ装置の電源のオンオフ状態を示し、実線７３は水素の流量を示し、実線７５はシリコンまたはゲルマニウムを含む堆積性気体（図２はシラン）の流量を示し、実線７９は希ガス（図２ではアルゴン）の流量を示す。
プラズマＣＶＤ装置の処理室に、原料ガスであるシリコンまたはゲルマニウムを含む堆積性気体と、水素とを導入し、処理室を所定の圧力とする。また、基板５１の温度を所定の温度とする。このとき、水素は一定流量（図２では流量ａ）で処理室に供給する。
次に、高周波電源の電源をＯＮとし、プラズマ放電を行う。シリコンまたはゲルマニウムを含む堆積性気体は、交互に流量を増減させながら、処理室に供給する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比を交互に増減させることをサイクルフローという。本実施の形態では、電力をＯＮとした後に流量ｃのシリコンまたはゲルマニウムを含む堆積性気体をｔ１秒流す第１の周期と、流量ｂ（０＜ｂ＜ｃ）のシリコンまたはゲルマニウムを含む堆積性気体をｔ２秒流す第２の周期とを繰り返す。ここでは、第２の周期のｔ２秒は第１の周期のｔ１秒より長いことを特徴とする。シリコンまたはゲルマニウムを含む堆積性気体の流量は、第１の周期と比較して第２の周期の方が少ないため、第１の周期より第２の周期の方が、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比が大きい。第１の周期において、堆積性気体に対する水素の流量を１００倍以上２０００倍以下とすると、後のプラズマ放電により、微結晶半導体の堆積及び結晶成長が優先的に生じ、第２の周期においては、非晶質半導体領域のエッチングが優先的に生じる。
第１の周期及び第２の周期におけるプラズマ中では、水素ラジカルと共に、シリコンまたはゲルマニウムを含む堆積性気体から生成されるラジカルも形成される。処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とすると処理室内の圧力が高いため、堆積性気体の平均自由行程が短く、水素ラジカル及び水素イオンは衝突のたびにエネルギーを失うため、第１の微結晶半導体膜５９に到達するころには水素ラジカルや水素イオンのエネルギーが低くなる。
上記圧力下のシリコンまたはゲルマニウムを含む堆積性気体の流量が多い第１の周期（図２においては、流量ｃである期間）では、流量ｂである第２の周期と比較して、シリコンまたはゲルマニウムを含む堆積性気体から生成されるラジカルが多数存在するため、第１の微結晶半導体膜５９の表面においては、エッチング作用より微結晶半導体の堆積及び結晶成長の方が優位となる。また、処理室内を上記の圧力とすると、イオンやラジカルのエネルギーが低くなるため、堆積中の第２の微結晶半導体膜６１に対するプラズマダメージが低減し、欠陥低減に寄与する。
また、上記圧力下のシリコンまたはゲルマニウムを含む堆積性気体の流量が少ない第２の周期（図２においては、流量ｂである期間）では、プラズマ中で解離された水素ラジカルが、第２の条件で形成した第１の微結晶半導体膜５９及び第１の微結晶半導体膜５９上に堆積した微結晶半導体に含まれる非晶質半導体領域を選択的にエッチングし、結晶子を露出させる。
上記第１の周期及び第２の周期を繰り返すことで、第２の周期では非晶質半導体領域の優先的なエッチングによる結晶子の露出と、第１の周期では露出された結晶子を核とする結晶成長とが交互に起きるため、混相粒の結晶子の大きさが大きくなり、さらには配向面を有する結晶成長が生じる。また、第１の周期よりも第２の周期の方が長いため、微結晶半導体に含まれる非晶質半導体領域のエッチングが十分に行われるため、第２の微結晶半導体膜に含まれる非晶質半導体量を低減することが可能である。これらの結果、第１の微結晶半導体膜に含まれる混相粒の隙間を広げず、且つ第１の微結晶半導体膜より結晶性の高い第２の微結晶半導体膜を形成することができる。また、第２の微結晶半導体膜６１の欠陥を低減することができる。
また、第２の周期において、わずかな流量、代表的には０ｓｃｃｍより多く０．３ｓｃｃｍ以下の流量のシリコンまたはゲルマニウムを含む堆積性気体を流すことで、当該堆積性気体から生成されるわずかなラジカル（代表的には、シリルラジカル）が、非晶質半導体領域のエッチングにより露出された結晶子のダングリングボンドに結合するため、結晶性の高い結晶成長が生じる。即ち、エッチングと共に、結晶成長が生じるため、第２の微結晶半導体膜６１の結晶性がより高くなる。
なお、はじめに、シリコンまたはゲルマニウムを含む堆積性気体の流量を流量ｃとした第１の周期の後、シリコンまたはゲルマニウムを含む堆積性気体の流量を流量ｂとする第２の周期に変更しているが、はじめに流量ｂのシリコンまたはゲルマニウムを含む堆積性気体を流す第２の周期の後、流量ｃとする第１の周期に変更してもよい。なお、ｔ１及びｔ２は、数秒から数十秒が好ましい。ｔ１及びｔ２が数分になってしまうと、例えばｔ１において結晶性の低い厚さ数ｎｍの微結晶半導体膜が形成されてしまい、こののちｔ２においては微結晶半導体膜の表面しか反応せず、微結晶半導体膜の内部の結晶性を高めることが困難なためである。
また、ここでは、第１の周期、即ち流量ｃのシリコンまたはゲルマニウムを含む堆積性気体を流す時間を全てｔ１秒としているが、異ならせてもよい。また、第２の周期、即ち流量ｂ（ｂ＜ｃ）のシリコンまたはゲルマニウムを含む堆積性気体を流す時間を全てｔ２秒としているが、異ならせてもよい。
また、図２の実線７９で示すように、原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを導入しないが、破線７７で示すように、希ガスを処理室に導入してもよい。または、希ガスを交互に増減させながら処理室に導入してもよい。
なお、ここでは、水素の流量を一定としたが、第２の微結晶半導体膜６１の形成に必要な量の水素であれば、流量を変化させてもよい。また、シリコンまたはゲルマニウムを含む堆積性気体を一定流量とし、水素の流量を交互に増減させてもよい。
また、高周波電源をオンにしたまま、原料ガスの流量を切り替えることで、第２の微結晶半導体膜６１の堆積速度を向上させることができる。
また、処理室へのシリコンまたはゲルマニウムを含む堆積性気体の流量をｃとした後、即ち第１の周期の後、高周波電源を切断してもよい。または、処理室へのシリコンまたはゲルマニウムを含む堆積性気体の流量をｂとした後、即ち第２の周期の後、高周波電源を切断してもよい。
また、ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量ｂを０＜ｂ＜ｃとしているが、流量ｂをｂ＝０としてもよい。即ち、シリコンまたはゲルマニウムを含む堆積性気体を導入する周期と導入しない周期を交互に設けてもよい。また、高周波電源は破線７２に示すように、第１の周期のときに成膜速度を高めるために電力を高くし、第２の周期のときに微結晶半導体に含まれる結晶子のエッチングを低減するために電力を低くしてもよい。
なお、処理室内の圧力が１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）であれば、第１の条件の圧力より第２の条件の圧力が高くともよい。または、第２の条件より第１の条件の圧力が高くともよい。または、第１の条件及び第２の条件の圧力は同じであってもよい。
以上の工程により、種結晶５７、第１の微結晶半導体膜５９、及び第２の微結晶半導体膜６１を有する微結晶半導体膜６２を形成することができる。
ここで、図１（Ｄ）〜図１（Ｆ）に、本実施の形態に示す微結晶半導体膜６２の成膜概念図を示す。図１（Ｄ）〜図１（Ｆ）は、それぞれ図１（Ａ）〜図１（Ｃ）における堆積状態を模式化した拡大図である。
図１（Ｄ）に示すように、種結晶５７の堆積工程は、後に形成される微結晶半導体膜６２に含まれる混相粒の大きさを大きくするために、混相粒５７ａを散在させる工程である。このため、図１（Ｄ）に示すように、種結晶５７は、混相粒５７ａが隙間５７ｂをおいて堆積される。
図１（Ｅ）に示すように、第１の微結晶半導体膜５９の堆積工程は、混相粒５７ａを元に結晶成長させ、隙間の極めて少ない混相粒を有する膜を形成する工程である。このため、混相粒５７ａを種として結晶成長しながら微結晶半導体５８が堆積される。なお、処理室の圧力を１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とすると、微結晶半導体５８は、膜厚方向だけでなく、平面方向にも結晶成長するため、微結晶半導体５８同士の隙間が埋まり、微結晶半導体５８同士が接する。
図１（Ｆ）に示すように、第２の微結晶半導体膜６１の堆積工程は、微結晶半導体５８上に更に結晶性の高い微結晶半導体６０を堆積させる工程である。第２の微結晶半導体膜６１の堆積工程においては、微結晶半導体の堆積及び結晶成長の工程と、微結晶半導体に含まれる非晶質半導体領域を優先的にエッチングし、微結晶半導体に含まれる結晶子を露出させる工程とが交互に行われる。また、処理室の圧力が１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）であるため、微結晶半導体に含まれる非晶質半導体領域が優先的にエッチングされる。これらのため、露出された結晶子に微結晶半導体が堆積する際、エピタキシャル成長が生じやすい。この結果、第２の微結晶半導体膜６１の堆積工程においては、微結晶半導体の配向性が高くなり、配向面を有する微結晶半導体６０が堆積される。
図１（Ｄ）乃至図１（Ｆ）の工程を経ることで、結晶性が高く、混相粒の隙間が極めて少なく、且つ配向面を有する混相粒を有する微結晶半導体膜６２を形成することができる。なお、微結晶半導体膜６２に含まれる混相粒は、種結晶５７、第１の微結晶半導体膜５９、または第２の微結晶半導体膜６１で堆積した微結晶半導体の場合もある。または、種結晶５７、第１の微結晶半導体膜５９、及び第２の微結晶半導体膜６１の２以上が結晶成長しながら堆積した微結晶半導体の場合もある。
ここで、微結晶半導体膜６２の形状について、図３を用いて説明する。
図３は、微結晶半導体膜６２の断面模式図である。厚さが７０ｎｍ以上１００ｎｍ以下である微結晶半導体膜６２において、微結晶半導体膜６２の表面から一部が突出する混相粒４７を含む。なお、微結晶半導体膜６２において、表面から混相粒が突出しない領域４５においても複数の混相粒が混在しているが、当該領域４５に含まれる混相粒と比較して、径の大きい混相粒４７が表面から突出していることを特徴とする。また、表面から突出している混相粒４７は、表面から突出している領域において配向面を有することを特徴とする。このため、混相粒４７は、平面形状では、角張った領域を有する。角張った領域の断面形状においては、直線的な辺を有する。即ち、微結晶半導体膜６２の表面側において、配向率の高い、即ち結晶子の大きさが大きい混相粒を有することを特徴とする。このときの結晶子の大きさは１３ｎｍ以上、より好ましくは１５ｎｍ以上である。
なお、結晶子の大きさは、Ｘ線回折で測定したスペクトルにおいて各面方位を示すピークの半分の強度の所における広がり、即ち半値全幅を数式１に代入することにより求められる。なお、数式１から求められる結晶子の大きさは、微結晶半導体膜における各ピークで表される面方位を有する結晶子の平均の大きさである。
Ｌ＝Ｋλ／（βｃｏｓθ） （数式１）
なお、ＫはＳｃｈｅｒｒｅｒ定数、λはＸ線の波長、βは半値全幅、θは回折角度である。
このため、微結晶半導体膜６２を透過型電子顕微鏡で観察すると、微結晶半導体膜６２の表面側にコントラストが略同一である混相粒４７が観察される。なお、当該混相粒４７の結晶子が双晶である場合もある。または、当該混相粒４７の結晶子に欠陥を含む場合もある。
また、微結晶半導体膜６２は隣接する混相粒の隙間が極めて少なく密に充填されており、Ｘ線反射率法により測定される膜密度は２．２５ｇ／ｃｍ３以上２．３５ｇ／ｃｍ３以下、好ましくは２．３０ｇ／ｃｍ３以上２．３３ｇ／ｃｍ３以下である。単結晶シリコンの膜密度が２．３３ｇ／ｃｍ３であるため、本実施の形態で形成する微結晶半導体膜は、密度が高く、隙間が少ないといえる。なお、測定のばらつきにより膜密度が単結晶シリコンの膜密度より高くなる場合がある。
なお、種結晶５７の厚さは１ｎｍ以上１０ｎｍ以下が好ましい。種結晶５７の厚さが１０ｎｍより厚いと、第１の微結晶半導体膜５９が堆積しても、混相粒５７ａの隙間を埋めることが困難となると共に、種結晶５７の内部に含まれる非晶質半導体のエッチングが困難となり、種結晶５７及び第１の微結晶半導体膜５９の結晶性が低減する。一方、種結晶５７は、混相粒が形成される必要があるため、種結晶５７の厚さは１ｎｍ以上であることが好ましい。
また、第１の微結晶半導体膜５９及び第２の微結晶半導体膜６１の合計の厚さは、６０ｎｍ以上１００ｎｍ以下が好ましい。第１の微結晶半導体膜５９及び第２の微結晶半導体膜６１の合計の厚さを６０ｎｍ以上とすることで、薄膜トランジスタの電気特性のばらつきを低減することができる。また、第１の微結晶半導体膜５９及び第２の微結晶半導体膜６１の合計の厚さを１００ｎｍ以下とすることで、スループットを向上させるとともに応力による膜剥がれを抑制することができる。
種結晶５７、第１の微結晶半導体膜５９、及び第２の微結晶半導体膜６１は、微結晶半導体を有する。微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。このため、微結晶半導体は非晶質半導体領域を有する。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、混相粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の混相粒が基板表面に対して法線方向に成長している。このため、柱状または針状の混相粒の界面には、粒界が形成される場合もある。なお、ここでの結晶粒径は、基板表面に対して平行な面における結晶粒の最大直径をいう。
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。さらに、ヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
本実施の形態により、混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜を作製することができる。
（実施の形態２）
本実施の形態では、本発明の一形態である半導体装置に形成される薄膜トランジスタの作製方法について、図４乃至図７を参照して説明する。なお、薄膜トランジスタは、ｐ型よりもｎ型の方がキャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができて好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
なお、オン電流とは、薄膜トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲート電圧がトランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
また、オフ電流とは、薄膜トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタの閾値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
図４（Ａ）に示すように、基板１０１上にゲート電極１０３を形成する。次に、ゲート電極１０３（第１のゲート電極ともいう。）を覆うゲート絶縁膜１０５を形成し、ゲート絶縁膜１０５上に種結晶１０７を形成する。
基板１０１としては、実施の形態１に示す基板５１を適宜用いることができる。
ゲート電極１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、Ａｇ−Ｐｄ−Ｃｕ合金、Ａｌ−Ｎｄ合金、Ａｌ−Ｎｉ合金などを用いてもよい。
例えば、ゲート電極１０３の二層の積層構造としては、アルミニウム膜上にモリブデン膜を積層した二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデン膜とを積層した二層構造、酸素を含む銅−マグネシウム合金膜と銅膜とを積層した二層構造、酸素を含む銅−マンガン合金膜と銅膜とを積層した二層構造、銅−マンガン合金膜と銅膜とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タングステン膜または窒化タングステン膜と、アルミニウムとシリコンの合金膜またはアルミニウムとチタンの合金膜と、窒化チタン膜またはチタン膜とを積層した三層構造とすることが好ましい。電気的抵抗が低い膜上にバリア膜として機能する金属膜が積層されることで、ゲート電極１０３の電気的抵抗を低くでき、且つ金属膜から半導体膜への金属元素の拡散を防止することができる。
ゲート電極１０３は、基板１０１上に、スパッタリング法または真空蒸着法を用いて、上記した材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極１０３と、基板１０１との密着性向上を目的として、上記の金属材料の窒化物膜を、基板１０１と、ゲート電極１０３との間に設けてもよい。ここでは、基板１０１上に導電膜を形成し、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて、当該導電膜をエッチングする。
なお、ゲート電極１０３の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ゲート電極１０３上に形成される絶縁膜、半導体膜及び配線が、ゲート電極１０３の段差箇所において切断されないようにするためである。ゲート電極１０３の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
また、ゲート電極１０３を形成する工程により、ゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極１０３とは別に設けてもよい。
ゲート絶縁膜１０５（第１のゲート絶縁膜ともいう。）は、実施の形態１に示す絶縁膜５５を適宜用いて形成することができる。なお、ゲート絶縁膜１０５を酸化シリコンまたは酸化窒化シリコン等の酸化絶縁膜により形成することで、薄膜トランジスタの閾値電圧の変動を低減することができる。
ゲート絶縁膜１０５は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。ゲート絶縁膜１０５のＣＶＤ法による形成工程において、グロー放電プラズマの生成は、実施の形態１に示す種結晶５７の条件を適宜用いることができる。また、高周波数が１ＧＨｚ以上であるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜１０５を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
また、ゲート絶縁膜１０５として、有機シランガスを用いたＣＶＤ法により酸化シリコン膜を形成することで、後に形成する半導体膜の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
種結晶１０７は、実施の形態１に示す種結晶５７と同様に、高い結晶性を有する混相粒を低い粒密度で与える第１の条件で形成することができる。
種結晶１０７の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを追加することで、種結晶１０７の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高めることができる。
次に、図４（Ｂ）に示すように、種結晶１０７上に第１の微結晶半導体膜１０９を形成する。第１の微結晶半導体膜１０９は、実施の形態１に示す第１の微結晶半導体膜５９と同様に、種結晶１０７の結晶子を成長させて混相粒の隙間を埋める第２の条件を用いて形成することができる。
第１の微結晶半導体膜１０９の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを追加することで、種結晶１０７と同様に、第１の微結晶半導体膜１０９の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高めることができる。
次に、図４（Ｃ）に示すように、第１の微結晶半導体膜１０９上に第２の微結晶半導体膜１１０を形成する。第２の微結晶半導体膜１１０は、実施の形態１に示す第２の微結晶半導体膜６１と同様に、第１の微結晶半導体膜１０９に含まれる混相粒の隙間を広げず、且つ結晶性の高い微結晶半導体膜を成膜する第３の条件を用いて形成することができる。
次に、図４（Ｄ）に示すように、第２の微結晶半導体膜１１０上に半導体膜１１１を形成する。半導体膜１１１は、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂで構成される。次に、半導体膜１１１上に、不純物半導体膜１１３を形成する。次に、不純物半導体膜１１３上にレジストで形成されるマスク１１５を形成する。
第２の微結晶半導体膜１１０を核として、部分的に結晶成長させる条件（結晶成長を抑制させる条件）で、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成することができる。
半導体膜１１１は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、種結晶１０７と同様にすることができる。
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、種結晶１０７、第１の微結晶半導体膜１０９、または第２の微結晶半導体膜１１０と同様の微結晶半導体膜を形成する流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、種結晶１０７、第１の微結晶半導体膜１０９、及び第２の微結晶半導体膜１１０の堆積条件よりも、結晶成長を抑制することができる。具体的には、半導体膜１１１の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積される。この結果、半導体膜１１１において、微結晶半導体領域１１１ａ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体膜で形成される非晶質半導体領域１１１ｂを形成することができる。
ここでは、半導体膜１１１を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体膜を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
また、半導体膜１１１の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを追加することで、成膜速度を高めることができる。
半導体膜１１１の厚さは、厚さ５０〜３５０ｎｍとすることが好ましく、さらに好ましくは１２０〜２５０ｎｍとする。
ここで、図４（Ｄ）に示すゲート絶縁膜１０５と、不純物半導体膜１１３との間の拡大図を、図５に示す。
図５（Ａ）に示すように、半導体膜１１１の微結晶半導体領域１１１ａは凹凸状であり、凸部はゲート絶縁膜１０５から非晶質半導体領域１１１ｂに向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、微結晶半導体領域１１１ａの形状は、ゲート絶縁膜１０５から非晶質半導体領域１１１ｂに向かって幅が広がる凸状（逆錐形状）であってもよい。
種結晶１０７、第１の微結晶半導体膜１０９、第２の微結晶半導体膜１１０、及び微結晶半導体領域１１１ａの厚さ、即ち、ゲート絶縁膜１０５及び種結晶１０７の界面から、微結晶半導体領域１１１ａの突起（凸部）の先端までの距離を、５ｎｍ以上３１０ｎｍ以下とすることで、微結晶半導体領域１１１ａの突起（凸部）が後に形成される不純物半導体膜に接しないため、薄膜トランジスタのオフ電流を低減することができる。
また、半導体膜１１１に含まれる酸素の二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって計測される濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶半導体領域１１１ａの結晶性を高めることができるため好ましい。また、二次イオン質量分析法によって計測される半導体膜１１１の窒素濃度プロファイルのピーク濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
非晶質半導体領域１１１ｂは、窒素を有する非晶質半導体で形成される。窒素を有する非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いる。
窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質半導体を微結晶半導体領域１１１ａ及び不純物半導体膜１１３の間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質半導体を設けることで、オン電流と電界効果移動度を高めることが可能である。
さらに、窒素を含む非晶質半導体は、低温フォトルミネッセンス分光によるスペクトルのピークが、１．３１ｅＶ以上１．３９ｅＶ以下の範囲にある。なお、微結晶半導体、代表的には微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質半導体は、微結晶半導体とは異なるものである。
また、非晶質半導体領域１１１ｂの他に、微結晶半導体領域１１１ａにも、ＮＨ基またはＮＨ２基を有してもよい。
また、図５（Ｂ）に示すように、非晶質半導体領域１１１ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体混相粒１１１ｃを含ませることで、更にオン電流と電界効果移動度を高めることが可能である。
ゲート絶縁膜１０５から非晶質半導体領域１１１ｂに向かって、先端が狭まる凸状（錐形状）の微結晶半導体は、微結晶半導体が堆積する条件で微結晶半導体膜を形成した後、部分的に結晶成長させる条件で結晶成長させると共に、非晶質半導体を堆積することで、このような構造となる。
半導体膜１１１の微結晶半導体領域１１１ａは、錐形状または逆錐形状であるため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、半導体膜１１１の抵抗を下げることが可能である。また、微結晶半導体領域１１１ａと不純物半導体膜１１３との間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質半導体を有するため、トンネル電流が流れにくくなる。以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度を高めるとともに、オフ電流を低減することができる。
ここでは、半導体膜１１１の原料ガスに窒素を含む気体を含ませて、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成したが、他の半導体膜１１１の形成方法として、微結晶半導体膜１０９の表面に窒素を含む気体を曝して、微結晶半導体膜１０９の表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成することができる。
不純物半導体膜１１３は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。また、リンが添加されたアモルファスシリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、薄膜トランジスタとして、ｐ型の薄膜トランジスタを形成する場合は、不純物半導体膜１１３は、ホウ素が添加された微結晶シリコン、ホウ素が添加されたアモルファスシリコン等で形成する。なお、半導体膜１１１と、のちに形成する配線１２９ａ、１２９ｂとがオーミックコンタクトをする場合は、不純物半導体膜１１３を形成しなくともよい。
不純物半導体膜１１３は、プラズマＣＶＤ装置の処理室内において、シリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。これにより、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンが形成される。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物半導体膜１１３として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。
また、不純物半導体膜１１３を、リンが添加された微結晶シリコン、またはホウ素が添加された微結晶シリコンで形成する場合は、半導体膜１１１と、不純物半導体膜１１３との間に、微結晶半導体膜、代表的には微結晶シリコン膜を形成することで、界面の特性を向上させることができる。この結果、不純物半導体膜１１３と、半導体膜１１１との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体膜、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
レジストで形成されるマスク１１５はフォトリソグラフィ工程により形成することができる。
次に、レジストで形成されるマスク１１５を用いて、種結晶１０７、第１の微結晶半導体膜１０９、第２の微結晶半導体膜１１０、半導体膜１１１、及び不純物半導体膜１１３を選択的にエッチングする。この工程により、種結晶１０７、第１の微結晶半導体膜１０９、第２の微結晶半導体膜１１０、半導体膜１１１、及び不純物半導体膜１１３を素子毎に分離し、島状の半導体積層体１１７、及び島状の不純物半導体膜１２１を形成する。なお、半導体積層体１１７は、種結晶１０７、第１の微結晶半導体膜１０９、第２の微結晶半導体膜１１０、及び半導体膜１１１の微結晶半導体領域１１１ａそれぞれ一部を含む微結晶半導体領域１１７ａと、半導体膜１１１の非晶質半導体領域１１１ｂの一部を含む非晶質半導体領域１１７ｂとを有する。この後、レジストで形成されるマスク１１５を除去する（図４（Ｅ）参照。）。
次に、不純物半導体膜１２１上に導電膜１２７を形成する（図６（Ａ）参照。）。導電膜１２７は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の膜を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。導電膜１２７は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電膜１２７は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成してもよい。
次に、フォトリソグラフィ工程によりレジストで形成されるマスクを形成し、当該レジストで形成されるマスクを用いて導電膜１２７をエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂを形成する（図６（Ｂ）参照。）。導電膜１２７のエッチングはドライエッチングまたはウェットエッチングを用いることができる。なお、配線１２９ａ、１２９ｂの一方は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
次に、不純物半導体膜１２１及び半導体積層体１１７の一部をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物半導体膜１３１ａ、１３１ｂを形成する。また、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体積層体１３３を形成する。このとき、微結晶半導体領域１３３ａが露出されるように半導体積層体１１７をエッチングすることで、配線１２９ａ、１２９ｂで覆われる領域では微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂが積層され、配線１２９ａ、１２９ｂで覆われず、かつ少なくともゲート電極と重なる領域においては、微結晶半導体領域１３３ａが露出する半導体積層体１３３となる。
ここでは、配線１２９ａ、１２９ｂの端部と、不純物半導体膜１３１ａ、１３１ｂの端部とが揃っているが、配線１２９ａ、１２９ｂの端部と、不純物半導体膜１３１ａ、１３１ｂの端部とがずれ、断面において、配線１２９ａ、１２９ｂの端部が、不純物半導体膜１３１ａ、１３１ｂの端部より内側に位置してもよい。
次に、ドライエッチングを行ってもよい。ドライエッチングの条件は、露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂにダメージが入らず、且つ微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂに対するエッチング速度が低い条件を用いる。エッチングガスとしては、代表的にはＣｌ２、ＣＦ４、またはＮ２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
次に、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂの表面にプラズマ処理、代表的には水プラズマ処理、酸素プラズマ処理、アンモニアプラズマ処理、窒素プラズマ処理、酸素及び水素の混合ガスによるプラズマ処理等を行う。
この後、レジストで形成されるマスクを除去する。なお、当該レジストで形成されるマスクの除去は、不純物半導体膜１２１及び半導体積層体１１７のドライエッチング前に行ってもよい。
上記したように、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂを形成した後に、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂにダメージを与えない条件で更なるドライエッチングを行うことで、露出した微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理、または酸素及び水素の混合ガスによるプラズマ処理を行うことで、レジストで形成されるマスクの残渣を除去すると共に、微結晶半導体領域１３３ａの欠陥を低減することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁性を高めることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
なお、フォトリソグラフィ工程によりレジストで形成されるマスクを導電膜１２７上に形成し、当該レジストで形成されるマスクを用いて導電膜１２７をエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂを形成する。次に、不純物半導体膜１２１をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物半導体膜１３１ａ、１３１ｂを形成する。この際、半導体積層体１１７の一部がエッチングされる場合もある。次に、レジストで形成されるマスクを除去した後、半導体積層体１１７の一部をエッチングして、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体積層体１３３を形成してもよい。
この結果、レジストで形成されるマスクを除去する工程において、微結晶半導体領域１１７ａが非晶質半導体領域１１７ｂに覆われているため、微結晶半導体領域１１７ａが剥離液、及びレジストの残渣物に触れることがない。また、レジストで形成されるマスクを除去した後、配線１２９ａ、１２９ｂを用いて、非晶質半導体領域１１７ｂをエッチングして、微結晶半導体領域１３３ａを露出する。このため、剥離液、及びレジストの残渣物に触れた非晶質半導体領域は、バックチャネルには残存しない。この結果、バックチャネルに残存した剥離液、及びレジストの残渣物によるリーク電流が発生しないため、薄膜トランジスタのオフ電流をより低減することができる。
以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる。また、本実施の形態に示す構造とすることで、オフ電流が低く、オン電流及び電界効果移動度が高いシングルゲート型の薄膜トランジスタを生産性高く作製することができる。
次に、半導体積層体１３３、不純物半導体膜１３１ａ、１３１ｂ及び配線１２９ａ、１２９ｂの上に絶縁膜１３７（第２のゲート絶縁膜ともいう。）を形成する。絶縁膜１３７は、ゲート絶縁膜１０５と同様に形成することができる。
次に、フォトリソグラフィ工程によりレジストで形成されるマスクを形成し、当該マスクを用いて絶縁膜１３７に開口部（図示しない。）を形成する。次に、絶縁膜１３７上にバックゲート電極１３９（第２のゲート電極ともいう。）を形成する（図６（Ｃ）参照）。以上の工程により、デュアルゲート型の薄膜トランジスタを作製することができる。なお、図示しないが、バックゲート電極１３９と同時に、配線１２９ａ、１２９ｂの一方に接続する画素電極を形成することができる。
バックゲート電極１３９は、配線１２９ａ、１２９ｂと同様に形成することができる。また、バックゲート電極１３９は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を用いて形成することができる。
また、バックゲート電極１３９は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。バックゲート電極１３９は、シート抵抗が１００００Ω／ｓｑ．以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロール及びチオフェンの２種以上の共重合体若しくはその誘導体等がある。
バックゲート電極１３９は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて、上記材料のいずれかを用いた薄膜を形成した後、フォトリソグラフィ工程によって形成したレジストで形成されるマスクを用いて上記薄膜をエッチングすることで、形成できる。また、バックゲート電極１３９は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
次に、薄膜トランジスタの上面図である図７を用いて、バックゲート電極の形状を説明する。
図７（Ａ）に示すように、バックゲート電極１３９は、ゲート電極１０３と平行に形成することができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とを、それぞれ任意に制御することが可能である。このため、薄膜トランジスタのしきい値電圧を制御することができる。また、キャリアが流れる領域、即ちチャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
また、図７（Ｂ）に示すように、バックゲート電極１３９は、ゲート電極１０３に接続させることができる。即ち、ゲート絶縁膜１０５及び絶縁膜１３７に形成した開口部１５０において、ゲート電極１０３及びバックゲート電極１３９が接続する構造とすることができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とは、等しい。この結果、半導体膜において、キャリアが流れる領域、即ちチャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
また、図７（Ｃ）に示すように、バックゲート電極１３９は、ゲート電極１０３と接続せず、フローティングでもよい。バックゲート電極１３９に電位を印加せずとも、チャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
さらには、図７（Ｄ）に示すように、バックゲート電極１３９は、絶縁膜１３７を介して配線１２９ａ、１２９ｂと重畳してもよい。ここでは、図７（Ａ）に示す構造のバックゲート電極１３９を用いて示したが、図７（Ｂ）及び図７（Ｃ）に示すバックゲート電極１３９も同様に配線１２９ａ、１２９ｂと重畳してもよい。
本実施の形態に示すシングルゲート型の薄膜トランジスタ及びデュアルゲート型の薄膜トランジスタは、混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜でチャネル領域を形成することが可能である。このため、シングルゲート型の薄膜トランジスタ及びデュアルゲート型の薄膜トランジスタのキャリアの移動量が増加し、オン電流及び電界効果移動度を高めることができる。また、第１のゲート絶縁膜側だけでなく、第２のゲート絶縁膜側の結晶性も高めた微結晶半導体膜をチャネル領域としているため、デュアルゲート型の薄膜トランジスタのキャリアの移動量が増加し、オン電流及び電界効果移動度を高めることができる。また、微結晶半導体領域１３３ａと、不純物半導体膜１３１ａ、１３１ｂの間に、非晶質半導体領域１３３ｂを有する。このため、薄膜トランジスタのオフ電流を低減することができる。以上のことから、シングルゲート型の薄膜トランジスタ及びデュアルゲート型の薄膜トランジスタの面積を小さくすることが可能であり、半導体装置への高集積化が可能である。また、表示装置の駆動回路に本実施の形態に示す薄膜トランジスタを用いることで、駆動回路の面積を低減できるため、表示装置の狭額縁化が可能である。
（実施の形態３）
本実施の形態では、実施の形態２と比較して、さらに、オフ電流の低減が可能な薄膜トランジスタの作製方法について、図４及び図８を用いて説明する。
実施の形態２と同様に、図４（Ａ）乃至図４（Ｃ）の工程を経て、図８（Ａ）に示すように、半導体積層体１１７を形成する。
次に、レジストで形成されるマスク１１５を残存させたまま、半導体積層体１１７の側面をプラズマ１２３に曝すプラズマ処理を行う。ここでは、酸化性ガスまたは窒化性ガス雰囲気でプラズマを発生させて、半導体積層体１１７をプラズマ１２３に曝す。酸化性ガスとしては、酸素、オゾン、一酸化二窒素、水蒸気、酸素及び水素の混合気体等がある。また、窒化性ガスとしては、窒素、アンモニア、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。酸化性ガスまたは窒化性ガス雰囲気でプラズマを発生させることで、ラジカルが発生する。当該ラジカルは半導体積層体１１７と反応し、半導体積層体１１７の側面に酸化物または窒化物である絶縁領域を形成することができる。なお、プラズマを照射する代わりに、紫外光を照射し、ラジカルを発生させてもよい。
また、酸化性ガスとして、酸素、オゾン、水蒸気、酸素及び水素の混合気体を用いると、図８（Ｂ）に示すように、プラズマ照射によりレジストが後退し、底面の面積が縮小したマスク１１５ａが形成される。このため、当該プラズマ処理により、半導体積層体１１７の側面と共に、露出された不純物半導体膜１２１が酸化し、半導体積層体１１７の側面及び不純物半導体膜１２１の側面及び上面の一部にも酸化物または窒化物である絶縁領域１２５が形成される。
次に、実施の形態２に示すように、図６（Ａ）及び図６（Ｂ）と同様の工程を経て、図８（Ｃ）に示すように、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂ、ソース領域及びドレイン領域として機能する一対の不純物半導体膜１３１ａ、１３１ｂ、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体積層体１３３、絶縁膜１３７を形成することで、シングルゲート型の薄膜トランジスタを作製することができる。
また、絶縁膜１３７上にバックゲート電極を形成することで、デュアルゲート型の薄膜トランジスタを作製することができる。
本実施の形態に示すシングルゲート型の薄膜トランジスタ及びデュアルゲート型の薄膜トランジスタは、混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜でチャネル領域を形成することが可能である。また、半導体積層体１３３及び配線１２９ａ、１２９ｂの間に酸化物または窒化物である絶縁領域を設けることにより、配線１２９ａ、１２９ｂから半導体積層体１３３へのホールの注入を抑制することが可能であり、オフ電流が低く、電界効果移動度及びオン電流の高い薄膜トランジスタとなる。このため、薄膜トランジスタの面積を小さくすることが可能であり、半導体装置への高集積化が可能である。また、表示装置の駆動回路に本実施の形態に示す薄膜トランジスタを用いることで、駆動回路の面積を低減できるため、表示装置の狭額縁化が可能である。
なお、本実施の形態では、実施の形態２を用いて説明したが、適宜他の実施の形態を用いることができる。
（実施の形態４）
本実施の形態では、本発明の一態様である半導体装置に形成される薄膜トランジスタの作製方法について、図４、図６、及び図９を参照して説明する。図９は、図６（Ｂ）に示す工程に対応する工程である。
実施の形態２と同様に、図４（Ａ）〜（Ｄ）及び図６（Ａ）の工程を経て、導電膜１２７を形成する。
次に、図９に示すように、実施の形態２と同様に、配線１２９ａ、１２９ｂを形成し、不純物半導体膜１２１及び半導体積層体１１７の一部をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物半導体膜１３１ａ、１３１ｂを形成する。また、微結晶半導体領域１４３ａ及び非晶質半導体領域１４３ｂを有する半導体積層体１４３を形成する。このとき、不純物半導体膜及び非晶質半導体領域のそれぞれ一部をエッチングすることで、配線１２９ａ、１２９ｂで覆われる領域では微結晶半導体領域１４３ａ及び非晶質半導体領域１４３ｂが積層され、配線１２９ａ、１２９ｂで覆われず、かつゲート電極と重なる領域においては、微結晶半導体領域１４３ａが露出せず、非晶質半導体領域１４３ｂが露出する半導体積層体１４３となる。なお、ここでの半導体積層体１１７のエッチング量は図６（Ｂ）より少ないものとする。
この後の工程は、実施の形態２と同様である。
以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる。この薄膜トランジスタは、バックチャネル側が非晶質であるため、図６（Ｂ）に示す薄膜トランジスタに比べてオフ電流を低減することができる。
また、本実施の形態では、図９に示す工程の後に、図６（Ｃ）に示す工程と同様に、絶縁膜１３７を介してバックゲート電極１３９を形成してもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態５）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を形成した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクタ、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
（実施の形態６）
本実施の形態では、半導体装置の一形態である光電変換装置について、説明する。本実施の形態に示す光電変換装置では、半導体膜に実施の形態１に示すような、混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜を採用する。混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜が採用される半導体膜としては、光電変換を行う半導体膜や導電型を示す半導体膜などがあるが、特に、光電変換を行う半導体膜に採用することが好適である。または、光電変換を行う半導体膜や導電型を示す半導体膜と、他の膜との界面に、混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜を採用することもできる。
上述のような構成を採用することで、光電変換を行う半導体膜や導電型を示す半導体膜によって生じる抵抗（直列抵抗）を低減し、特性を向上させることができる。また、光電変換を行う半導体膜や導電型を示す半導体膜と、他の膜との界面における光学的・電気的な損失を抑制し、光電変換効率を向上させることができる。以下、図１０を用いて、光電変換装置の作製方法の一形態について説明する。
図１０（Ａ）に示すように、基板２００上に第１の電極２０２を形成する。
基板２００としては、実施の形態１に示す基板５１を適宜用いることができる。また、プラスチック基板を用いることもできる。プラスチック基板としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂、シアネート樹脂等の熱硬化性樹脂を含む基板や、ポリフェニレンオキシド樹脂、ポリエーテルイミド樹脂、フッ素樹脂等の熱可塑性樹脂を含む基板を用いると良い。
なお、基板２００は、テクスチャー構造であってもよい。これにより、光電変換効率を向上させることが可能である。
また、本実施の形態では、光が基板２００の裏面側（図の下方）から入射する構成とするため、透光性を有する基板を採用するが、のちに形成される第２の電極２１０側（図の上方）から光が入射する構成とする場合には、これに限られない。この場合、シリコンなどの材料を含む半導体基板や、金属材料などを含む導電性基板を用いても良い。
第１の電極２０２は、実施の形態２に示すバックゲート電極１３９に示す透光性を有する導電性材料を用いて形成することができる。第１の電極２０２は、スパッタリング法、ＣＶＤ法、真空蒸着法、塗布法、印刷法などを用いて形成する。
第１の電極２０２は、１０ｎｍ乃至５００ｎｍ、望ましくは、５０ｎｍ乃至１００ｎｍの厚さで形成する。また、第１の電極２０２のシート抵抗は、２０Ω／ｓｑ．乃至２００Ω／ｓｑ．程度となるように形成する。
なお、本実施の形態では、光が基板２００の裏面側（図の下方）から入射する構成とするため、透光性を有する導電性材料を用いて第１の電極２０２を形成しているが、のちに形成される第２の電極２１０側（図の上方）から光が入射する構成とする場合には、これに限られない。このような場合には、アルミニウム、白金、金、銀、銅、チタン、タンタル、タングステンなどの透光性を有しない導電性材料を用いて第１の電極２０２を形成することができる。特に、アルミニウム、銀、チタン、タンタルなどの光を反射しやすい材料を用いる場合には、光電変換効率を十分に向上させることが可能である。
基板２００と同様、第１の電極２０２を、テクスチャー構造としてもよい。また、第１の電極２０２に接するように、低抵抗な導電性材料からなる補助電極を別途形成してもよい。
次に、図１０（Ｂ）に示すように、第１の電極２０２上に第１の導電型を示す半導体膜２０４を形成する。第１の導電型を示す半導体膜２０４は、代表的には、導電型を付与する不純物元素が添加された半導体材料を含む半導体膜で形成する。半導体材料としては、生産性や価格などの点でシリコンを用いるのが好適である。半導体材料としてシリコンを用いる場合、導電型を付与する不純物元素としては、ｎ型を付与するリン、ヒ素、ｐ型を付与するホウ素、アルミニウム等が採用される。
なお、本実施の形態では、光が基板２００の裏面側（図の下方）から入射する構成としているため、第１の導電型を示す半導体膜２０４の導電型（第１の導電型）はｐ型とすることが望ましい。これは、ホールの寿命が電子の寿命の約半分と短く、結果としてホールの拡散長が短いこと、電子とホールの形成が、光電変換を行う半導体膜２０６の光が入射する側において多く行われること、などによるものである。このように、第１の導電型をｐ型とすることにより、ホールが消滅する前に電流として取り出すことが可能であるため、光電変換効率の低下を抑制することができる。なお、上記が問題とならないような状況、例えば、光電変換を行う半導体膜２０６が十分に薄い場合などにおいては、第１の導電型をｎ型としても良い。
第１の導電型を示す半導体膜２０４に用いることができる半導体材料としては、他にも、炭化シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム、セレン化亜鉛、窒化ガリウム、シリコンゲルマニウムなどがある。また、有機材料を含む半導体材料や、金属酸化物を含む半導体材料などを用いることも可能である。当該材料については、光電変換を行う半導体膜２０６との関係で、適宜選択することができる。
第１の導電型を示す半導体膜２０４の結晶性についての要求は特にないが、第１の導電型を示す半導体膜２０４に、実施の形態１に示す混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜を採用する場合には、従来の微結晶半導体膜を採用する場合と比較して、直列抵抗を低減し、また、他の膜との界面における光学的・電気的な損失を抑制することができるため、好適である。もちろん、非晶質、多結晶、単結晶などの他の結晶性の半導体を採用することも可能である。
なお、第１の導電型を示す半導体膜２０４を、基板２００と同様、テクスチャー構造としてもよい。
第１の導電型を示す半導体膜２０４は、シリコンを含む堆積性ガス、及びジボランを用いたプラズマＣＶＤ法で、形成することができる。また、第１の導電型を示す半導体膜２０４は、１ｎｍ乃至１００ｎｍ、望ましくは、５ｎｍ乃至５０ｎｍの厚さとなるように形成する。
また、導電型を付与する不純物元素が添加されていないシリコン膜をプラズマＣＶＤ法などによって形成した後、イオン注入などの方法でホウ素を添加して、第１の導電型を示す半導体膜２０４を形成してもよい。
次に、図１０（Ｃ）に示すように、第１の導電型を示す半導体膜２０４上には、光電変換を行う半導体膜２０６を形成する。光電変換を行う半導体膜２０６としては、半導体膜２０４と同様の半導体材料を用いた半導体膜が適用される。すなわち、半導体材料として、シリコン、炭化シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム、セレン化亜鉛、窒化ガリウム、シリコンゲルマニウムなどが用いられる。中でも、シリコンを用いるのが好適である。他に、有機材料を含む半導体材料や、金属酸化物半導体材料などを用いることも可能である。
光電変換を行う半導体膜２０６としては、実施の形態１に示すような、混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜を適用するのがより好適である。半導体膜に実施の形態１に示すような、混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜を採用することにより、従来の微結晶半導体膜を採用する場合と比較して直列抵抗を低減し、また、他の膜との界面における光学的・電気的な損失を抑制することができる。
なお、光電変換を行う半導体膜２０６には十分な光吸収が求められることから、その厚みは、１００ｎｍ乃至１０μｍ程度とすることが望ましい。
次に、図１０（Ｄ）に示すように、光電変換を行う半導体膜２０６上に、第２の導電型を示す半導体膜２０８を形成する。本実施の形態では、第２の導電型をｎ型とする。第２の導電型を示す半導体膜２０８は、導電型を付与する不純物元素としてリンが添加されたシリコンなどの材料を用いて形成することができる。第２の導電型を示す半導体膜２０８に用いることができる半導体材料は、第１の導電型を示す半導体膜２０４と同様である。
第２の導電型を示す半導体膜２０８は、第１の導電型を示す半導体膜２０４と同様に形成することができる。例えば、シリコンを含む堆積性ガス、及びホスフィンを用いたプラズマＣＶＤ法で、形成することができる。第２の導電型を示す半導体膜２０８についても、実施の形態１に示す混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜を採用するのが好適である。
なお、本実施の形態では、光が基板２００の裏面側（図の下方）から入射する構成としているため、第２の導電型を示す半導体膜２０８の導電型をｎ型としているが、開示する発明の一形態はこれに限定されない。第１の導電型を示す半導体膜２０４をｎ型とする場合には、第２の導電型を示す半導体膜２０８がｐ型となる。
次に、図１０（Ｅ）に示すように、第２の導電型を示す半導体膜２０８上に第２の電極２１０を形成する。第２の電極２１０は、金属などの導電性材料を用いて形成する。例えば、アルミニウム、銀、チタン、タンタルなどの光を反射しやすい材料を用いて形成することができる。この場合、半導体膜２０６において吸収しきれなかった光を再度、半導体膜２０６に入射させることができ、光電変換効率を向上させることが可能であるため、好適である。
第２の電極２１０の形成方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法、塗布法、印刷法などがある。また、第２の電極２１０は、１０ｎｍ乃至５００ｎｍ、望ましくは、５０ｎｍ乃至１００ｎｍの厚さで形成する。
なお、本実施の形態では、光が基板２００の裏面側（図の下方）から入射する構成とするため、透光性を有しない材料を用いて第２の電極２１０を形成しているが、第２の電極２１０の構成はこれに限られない。例えば、第２の電極２１０側（図の上方）から光が入射する構成とする場合には、第２の電極２１０は、第１の電極２０２に示す透光性を有する導電性材料を用いて形成することができる。
なお、第２の電極２１０に接するように、低抵抗な導電性材料からなる補助電極を形成しても良い。
上述の方法で、混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜を、光電変換を行う半導体膜、第１の導電型を示す半導体膜、第２の導電型を示す半導体膜のいずれかに用いた光電変換装置を作製することができる。そして、これにより、光電変換装置の変換効率を高めることができる。なお、混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜は、光電変換を行う半導体膜、第１の導電型を示す半導体膜、第２の導電型を示す半導体膜、のいずれかに用いられていれば良く、そのいずれに用いるかは適宜変更が可能である。また、上記半導体膜の複数に混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜を用いる場合には、より効果的である。
なお、本実施の形態では、一つのユニットセルを有する光電変換装置を示したが、適宜二つ以上のユニットセルを積層した、光電変換装置とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態７）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、デジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図１１に示す。
図１１は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５及び光電変換装置２７０６が組み込まれ、筐体２７０３には表示部２７０７及び光電変換装置２７０８が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１１では表示部２７０５）に文章を表示し、左側の表示部（図１１では表示部２７０７）に画像を表示することができる。
また、図１１では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
本実施例では、実施の形態１で説明した、第１の条件を用いて種結晶を形成した後、第２の条件を用いて第１の微結晶半導体膜を形成し、更に第３の条件を用いて第２の微結晶半導体膜を形成するという３段階で微結晶半導体膜を形成することで、種結晶に含まれる混相粒の隙間を埋めつつ、結晶性の高い微結晶半導体膜を形成できることを説明する。
はじめに、実施の形態１に示す方法を用いた微結晶半導体膜の作製方法について説明する。
ガラス基板（コーニング製ＥＡＧＬＥ ＸＧ）上に絶縁膜として厚さ３００ｎｍの窒化シリコン膜を形成し、この窒化シリコン膜を水素及び酸素の混合気体で発生されたプラズマに曝した。次に、その上に、厚さ５ｎｍの種結晶をプラズマＣＶＤ法にて形成した後、窒化シリコン膜および種結晶の上に、厚さ２５ｎｍの第１の微結晶半導体膜をプラズマＣＶＤ法にて形成し、さらに第１の微結晶半導体膜上に厚さ４０ｎｍの第２の微結晶半導体膜をプラズマＣＶＤ法により形成した。
窒化シリコン膜の堆積は、シランの流量を１５ｓｃｃｍ、水素の流量を２００ｓｃｃｍ、窒素の流量を１８０ｓｃｃｍ、アンモニアの流量を５００ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を１００Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を２００Ｗとしてプラズマ放電を行った。なお、窒化シリコン膜の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極温度を２５０℃、下部電極温度を２９０℃とし、上部電極と下部電極との間隔（ギャップ）を３０ｍｍとした。
窒化シリコン膜へのプラズマ処理は、水素及び酸素の流量をそれぞれ８００ｓｃｃｍ、２００ｓｃｃｍとして処理室内に導入し、処理室内の圧力を１２５０Ｐａとし、電力を９００Ｗとして３分間のプラズマ放電を行った。なお、上記プラズマ処理は、平行平板型のプラズマ処理装置を用いて行い、上部電極温度を２５０℃、下部電極温度を２９０℃とし、上部電極と下部電極との間隔を１５ｍｍとした。
種結晶の堆積は、シランの流量を３ｓｃｃｍ、水素の流量を７５０ｓｃｃｍ、アルゴンの流量を７５０ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を１２５０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を９０Ｗとしてプラズマ放電を行った。なお、種結晶の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２５０℃、下部電極の温度を２９０℃とし、上部電極と下部電極との間隔を１５ｍｍとした。
第１の微結晶半導体膜の堆積は、シランの流量を２ｓｃｃｍ、水素の流量を１５００ｓｃｃｍ、アルゴンの流量を１５００ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を１００００Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３５０Ｗとしてプラズマ放電を行った。なお、第１の微結晶半導体膜の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２５０℃、下部電極の温度を２９０℃とし、上部電極と下部電極との間隔を７ｍｍとした。
第２の微結晶半導体膜の堆積は、シランの流量以外の条件は第１の微結晶半導体膜の成膜条件と同様である。流量１ｓｃｃｍのシランを１０秒流す第１の周期と、流量０．１ｓｃｃｍのシランを流す第２の周期を繰り返す条件を用いた。以下、流量１ｓｃｃｍのシランを流す時間をＨｉｇｈ時間、流量０．１ｓｃｃｍのシランを流す時間をＬｏｗ時間として示す。
はじめに、流量０．１ｓｃｃｍのシランを流す時間（Ｌｏｗ時間）をそれぞれ５秒、１０秒、１５秒、２０秒、２５秒、３０秒、４５秒、及び６０秒とし、第２の微結晶半導体膜を堆積した。次に、微結晶半導体膜の結晶性についてラマン分光分析を行った。それぞれの微結晶半導体膜の３ポイントの結晶／非晶質ピーク強度比（Ｉｃ／Ｉａ）を菱形で示し、ラマンスペクトルの５２０ｃｍ−１におけるピークの半値全幅（ＦＷＨＭ）を四角形で示したグラフを図１２（Ａ）に示す。図１２（Ａ）において左ｙ軸は横軸であるＬｏｗ時間に対するＩｃ／Ｉａを示し、右ｙ軸は横軸であるＬｏｗ時間に対するＦＷＨＭを示す。
Ｌｏｗ時間がＨｉｇｈ時間より長くなるにつれ、Ｉｃ／Ｉａの値が大きくなると共に、ＦＷＨＭの値が小さくなる。これらのことから、シランの流量が少ない時間（Ｌｏｗ時間）がシランの流量が多い時間（Ｈｉｇｈ時間）より長いと、微結晶半導体膜の結晶性が高くなることがわかる。
次に、第２の微結晶半導体膜の堆積において、Ｈｉｇｈ時間を１０秒とし、Ｌｏｗ時間を１５秒、３０秒、及び６０秒として形成した微結晶半導体膜と、比較例として、Ｈｉｇｈ時間を１０秒とし、Ｌｏｗ時間を５秒として形成した微結晶半導体膜とをＩｎ−Ｐｌａｎｅ Ｘ線回折法（Ｉｎ−Ｐｌａｎｅ ＸＲＤ）により分析し、混相粒に含まれる結晶子の大きさを評価した。また、各微結晶半導体膜をＸ線反射率法（ＸＲＲ）で分析し、膜密度の評価を行った。それぞれを測定した結果を図１２（Ｂ）に示す。図１２（Ｂ）において左ｙ軸は横軸であるＬｏｗ時間に対する結晶子の大きさを示し、棒グラフはそれぞれ（１１１）配向、（２２０）配向、（３１１）配向を有する結晶子の大きさを示す。また、棒グラフにおいて、縦ハッチングは（１１１）配向の結晶子の大きさを示し、右斜めハッチングは（２２０）配向の結晶子の大きさを示し、左斜めハッチングは（３１１）配向を有する結晶子の大きさを示す。
また、右ｙ軸及び菱型は横軸であるＬｏｗ時間に対する膜密度を示す。なお、ＸＲＲ分析では微結晶半導体膜を窒化シリコン膜側から順に「下地膜界面層」、「主要層」、「表面ラフネス層（１）」、「表面ラフネス層（２）」の４層に分けた構造モデルにてフィッティングを行った。４層の平均密度は、表面ラフネス層（１）及び表面ラフネス層（２）の影響が大きいため、微結晶半導体膜に含まれる混相粒の隙間の増減のみを切り分けて評価するために、主要層の値を比較した。
図１２（Ｂ）において、Ｌｏｗ時間を５秒以上とした微結晶半導体膜の膜密度は、２．３０ｇ／ｃｍ３以上である。単結晶シリコンの膜密度が２．３３ｇ／ｃｍ３であることから、いずれの微結晶半導体膜においても、混相粒の隙間が極めて少ないといえる。また、Ｌｏｗ時間がＨｉｇｈ時間より長い条件で第２の微結晶半導体膜を堆積した微結晶半導体膜は、１３ｎｍ以上の大きさの結晶子を有する。
次に、Ｌｏｗ時間を６０秒として形成した微結晶半導体膜（試料１とする。）と、Ｌｏｗ時間を５秒として形成した微結晶半導体膜（試料２とする。）とを走査型電子顕微鏡により観察したＳＥＭ写真をそれぞれ図１３及び図１４に示す。図１３及び図１４それぞれにおいて、（Ａ）は平面写真（倍率２０万倍）であり、（Ｂ）は断面写真（倍率２０万倍）である。
図１４（Ａ）と比較して、図１３（Ａ）に示される微結晶半導体膜においては、角張った混相粒が見られる。また、図１４（Ｂ）と比較して、図１３（Ｂ）に示される微結晶半導体膜において、膜表面から突出する領域が見られる。
次に、試料１、試料２として形成した微結晶半導体膜を高分解能透過電子顕微鏡で観察したＴＥＭ写真をそれぞれ、図１５及び図１６に示す。図１５及び図１６それぞれ各試料の断面写真であり、（Ａ）は倍率が５０万倍であり、（Ｂ）は倍率が２００万倍である。
図１６（Ａ）と比較して、図１５（Ａ）の微結晶半導体膜は表面から一部が突出した混相粒を有する。また、図１５（Ｂ）に示すように、突出した混相粒は略同一コントラストであり、また、表面には配向面を有する。また、当該混相粒は筋が入っていることから、双晶または積層欠陥を含んでいることが分かる。
以上のことから、実施の形態１に示す作製方法を用いることで、結晶性が高く、且つ隣接する混相粒の隙間が極めて少なく、密に充填されている微結晶半導体膜を作製することができる。
（比較例）
ここでは、実施例１に示す第２の微結晶半導体膜の形成方法において、サイクルフローを用いず、シラン及び水素の流量を一定とした微結晶半導体膜について、図１７を用いて説明する。
ガラス基板（コーニング製ＥＡＧＬＥ ＸＧ）上に絶縁膜として厚さ３００ｎｍの窒化シリコン膜を形成し、この窒化シリコン膜を一酸化二窒素雰囲気で発生させたプラズマに曝した。次に、その上に、厚さ５ｎｍの種結晶をプラズマＣＶＤ法にて形成した後、窒化シリコン膜および種結晶の上に、厚さ２５ｎｍの第１の微結晶半導体膜をプラズマＣＶＤ法にて形成し、さらに第１の微結晶半導体膜上に第２の微結晶半導体膜をプラズマＣＶＤ法により形成した。
窒化シリコン膜の堆積は、原料ガスの流量及びプラズマＣＶＤ装置の電力は実施例１と同様とした。なお、平行平板型のプラズマＣＶＤ装置の上部電極の温度を２００℃、下部電極の温度を３００℃とし、上部電極と下部電極との間隔を２６ｍｍとした。
窒化シリコン膜へのプラズマ処理は、一酸化二窒素の流量を４００ｓｃｃｍとして処理室内に導入し、処理室内の圧力を６０Ｐａとし、電力を９００Ｗとして３分間のプラズマ放電を行った。なお、上記プラズマ処理は、平行平板型のプラズマ処理装置を用いて行い、上部電極温度を２００℃、下部電極温度を３００℃とし、上部電極と下部電極との間隔を３０ｍｍとした。
種結晶の堆積条件において、原料ガスの流量は実施例１と同様とした。なお、ＲＦ電源の電力を１５０Ｗとした。また、平行平板型のプラズマＣＶＤ装置の上部電極はヒーターによる温度制御を行わず、下部電極の温度を３００℃とし、上部電極と下部電極との間隔を７ｍｍとした。
第１の微結晶半導体膜の堆積は、シランの流量を２ｓｃｃｍ、水素の流量を３０００ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を１００００Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を７００Ｗとしてプラズマ放電を行った。なお、第１の微結晶半導体膜の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極はヒーターによる温度制御を行わず、下部電極の温度を３００℃とし、上部電極と下部電極との間隔を７ｍｍとした。
第２の微結晶半導体膜の堆積は、シラン及び水素の流量以外は、第１の微結晶半導体膜と同様とした。また、ここでは、シランの流量を０．１ｓｃｃｍ、水素の流量を３００ｓｃｃｍとし、２４００秒プラズマ放電を行った。
以上の工程により形成された微結晶半導体膜を、走査型電子顕微鏡により観察したＳＥＭ写真を図１７に示す。図１７は平面写真（倍率２０万倍）である。図１７から、比較例で形成された微結晶半導体膜には配向面を有する混相粒が見らない。また、微結晶半導体膜の３ポイントの結晶／非晶質ピーク強度比（Ｉｃ／Ｉａ）の平均が１０．８であり、ラマンスペクトルの５２０ｃｍ−１におけるピークの半値全幅（ＦＷＨＭ）の平均が１１．８であった。これらのことから、第２の微結晶半導体膜の形成工程において、サイクルフローを行わないと、微結晶半導体膜の結晶性が向上しないことが分かる。また、比較例で形成した微結晶半導体膜の膜厚は３０．８ｎｍであったことから、第２の微結晶半導体膜の堆積工程では、微結晶半導体の堆積がほとんど生じていないことが分かる。
以上のことから、第２の微結晶半導体膜の形成工程において、サイクルフローを行うことで、結晶性の高い微結晶半導体膜を形成できることがわかる。

Claims (4)

  1. 絶縁膜上に、シリコンを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下とする第１の条件を用いたプラズマＣＶＤ法により種結晶を形成し、
    前記種結晶上に、シリコンを含む堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にして堆積性気体を希釈し、且つ前記処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下とする第２の条件を用いたプラズマＣＶＤ法により第１の微結晶半導体膜を形成し、
    前記処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下とし、且つ微結晶半導体を堆積する第１の周期と、前記微結晶半導体に含まれる非晶質半導体領域を選択的にエッチングする前記第１の周期より長い第２の周期とを交互に行う第３の条件を用いたプラズマＣＶＤ法により、第１の微結晶半導体膜上に第２の微結晶半導体膜を形成することを特徴とする微結晶半導体膜の作製方法。
  2. 基板上に、ゲート電極を形成し、
    前記基板及び前記ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に、第１の条件により種結晶を形成し、
    前記種結晶上に、第２の条件により第１の微結晶半導体膜を形成し、
    前記第１の微結晶半導体膜上に、第３の条件により第２の微結晶半導体膜を形成し、
    前記第２の微結晶半導体膜上に、微結晶半導体領域及び非晶質半導体領域を有する半導体膜を形成し、
    前記半導体膜上に第１の不純物半導体膜を形成し、
    前記第１の不純物半導体膜の一部をエッチングして、島状の第２の不純物半導体膜を形成するとともに、前記種結晶、前記第１の微結晶半導体膜、前記第２の微結晶半導体膜、及び前記半導体膜の一部をエッチングして、島状の第１の半導体積層体を形成し、
    前記第２の不純物半導体膜上に、ソース電極及びドレイン電極として機能する配線を形成し、
    前記第２の不純物半導体膜をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物半導体膜を形成し、
    前記第１の条件は、シリコンを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下とする条件であり、
    前記第２の条件は、シリコンを含む堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にして堆積性気体を希釈し、且つ前記処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下とする条件であり、
    前記第３の条件は、前記処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下とし、且つ微結晶半導体を堆積する第１の周期と、前記微結晶半導体に含まれる非晶質半導体領域を選択的にエッチングする前記第１の周期より長い第２の周期とを交互に行う条件であることを特徴とする半導体装置の作製方法。
  3. 請求項２において、
    前記第１の半導体積層体を形成し、前記第１の半導体積層体上に、ソース電極及びドレイン電極として機能する配線を形成する前において、
    前記第１の半導体積層体の側面をプラズマに曝して、前記第１の半導体積層体の側面に絶縁領域を形成することを特徴とする半導体装置の作製方法。
  4. 請求項２または請求項３において、
    前記第１の半導体積層体の一部をエッチングして、微結晶半導体領域及び一対の非晶質半導体領域が積層される第２の半導体積層体を形成し、
    前記配線、前記一対の不純物半導体膜、前記第２の半導体積層体、及び前記ゲート絶縁膜上に絶縁膜を形成し、
    前記絶縁膜上に、バックゲート電極及び画素電極を形成することを特徴とする半導体装置の作製方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348227B1 (en) * 1995-03-23 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011142443A1 (en) * 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline silicon film, manufacturing method thereof, semiconductor device, and manufacturing method thereof
US8263988B2 (en) * 2010-07-16 2012-09-11 Micron Technology, Inc. Solid state lighting devices with reduced crystal lattice dislocations and associated methods of manufacturing
US8450158B2 (en) * 2010-11-04 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
US9484199B2 (en) * 2013-09-06 2016-11-01 Applied Materials, Inc. PECVD microcrystalline silicon germanium (SiGe)
US9190322B2 (en) * 2014-01-24 2015-11-17 Infineon Technologies Ag Method for producing a copper layer on a semiconductor body using a printing process
US9190290B2 (en) * 2014-03-31 2015-11-17 Applied Materials, Inc. Halogen-free gas-phase silicon etch
CN104795404B (zh) * 2015-04-16 2017-12-22 京东方科技集团股份有限公司 阵列基板及其制作方法以及显示装置
JP6585551B2 (ja) * 2016-06-15 2019-10-02 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
US11037931B2 (en) * 2018-12-14 2021-06-15 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method for fabricating semiconductor device
US11664474B2 (en) * 2020-08-12 2023-05-30 Tcl China Star Optoelectronics Technology Co., Ltd Array substrate, fabrication method for array substrate, and display panel
US20240035195A1 (en) * 2022-07-29 2024-02-01 Applied Materials, Inc. Methods, systems, and apparatus for forming layers having single crystalline structures

Family Cites Families (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPH03201492A (ja) 1989-12-28 1991-09-03 Toshiba Corp レーザ発振器の光量制御装置
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
EP0535979A3 (en) 1991-10-02 1993-07-21 Sharp Kabushiki Kaisha A thin film transistor and a method for producing the same
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
US5582880A (en) 1992-03-27 1996-12-10 Canon Kabushiki Kaisha Method of manufacturing non-single crystal film and non-single crystal semiconductor device
JP3201492B2 (ja) 1992-03-27 2001-08-20 キヤノン株式会社 非晶質シリコン膜の製造方法、非晶質窒化シリコン膜の製造方法、微結晶シリコン膜の製造方法、及び非単結晶半導体装置
JP2924441B2 (ja) 1992-04-27 1999-07-26 日本電気株式会社 薄膜トランジスタ及びその製造方法
JPH0745833A (ja) 1993-07-26 1995-02-14 Nec Corp 電界効果薄膜型トランジスタ素子の製造方法
US5648293A (en) 1993-07-22 1997-07-15 Nec Corporation Method of growing an amorphous silicon film
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP3352191B2 (ja) 1993-12-08 2002-12-03 キヤノン株式会社 薄膜トランジスタの製造方法
JP3152829B2 (ja) 1994-01-18 2001-04-03 株式会社東芝 半導体装置の製造方法
JPH0897427A (ja) * 1994-07-27 1996-04-12 Sharp Corp 薄膜半導体素子および薄膜トランジスタ並びにその製造方法
US5677236A (en) 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
JPH09232235A (ja) 1995-02-24 1997-09-05 Mitsui Toatsu Chem Inc 光電変換素子
EP0865087B1 (en) 1997-03-10 2007-10-31 Canon Kabushiki Kaisha Deposited film forming process, deposited film forming apparatus and process for manufacturing semiconductor element
JP2005167264A (ja) 1997-03-10 2005-06-23 Canon Inc 堆積膜形成方法、半導体素子の製造方法、及び光電変換素子の製造方法
JP3672754B2 (ja) 1998-12-09 2005-07-20 株式会社カネカ シリコン系薄膜光電変換装置の製造方法
US6265288B1 (en) 1998-10-12 2001-07-24 Kaneka Corporation Method of manufacturing silicon-based thin-film photoelectric conversion device
US6344420B1 (en) 1999-03-15 2002-02-05 Kabushiki Kaisha Toshiba Plasma processing method and plasma processing apparatus
JP3682178B2 (ja) 1999-03-15 2005-08-10 株式会社東芝 プラズマ処理方法及びプラズマ処理装置
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP4700160B2 (ja) * 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP2002206168A (ja) 2000-10-24 2002-07-26 Canon Inc シリコン系薄膜の形成方法、シリコン系半導体層の形成方法及び光起電力素子
JP2002246605A (ja) 2001-02-20 2002-08-30 Matsushita Electric Ind Co Ltd 液晶表示用薄膜トランジスタの製造方法
JP2002280309A (ja) 2001-03-19 2002-09-27 Toshiba Corp 薄膜形成方法
JP2003037278A (ja) 2001-07-19 2003-02-07 Sanyo Electric Co Ltd 光起電力素子の製造方法及び光起電力素子
JP4292002B2 (ja) 2002-12-18 2009-07-08 株式会社日立国際電気 プラズマ処理装置
US7374981B2 (en) * 2003-04-11 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, electronic device having the same, and method for manufacturing the same
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP5159021B2 (ja) 2003-12-02 2013-03-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101188356B1 (ko) 2003-12-02 2012-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레이저 조사장치, 레이저 조사방법 및 반도체장치의제조방법
JP4408821B2 (ja) 2005-02-28 2010-02-03 三洋電機株式会社 プラズマ処理装置
US7596421B2 (en) * 2005-06-21 2009-09-29 Kabushik Kaisha Toshiba Process control system, process control method, and method of manufacturing electronic apparatus
WO2007026480A1 (ja) * 2005-08-30 2007-03-08 Kaneka Corporation シリコン系薄膜光電変換装置、及びその製造方法
US9423397B2 (en) * 2006-03-10 2016-08-23 Indx Lifecare, Inc. Waveguide-based detection system with scanning light source
US9176353B2 (en) 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP5331407B2 (ja) 2007-08-17 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9054206B2 (en) * 2007-08-17 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5058909B2 (ja) * 2007-08-17 2012-10-24 株式会社半導体エネルギー研究所 プラズマｃｖｄ装置及び薄膜トランジスタの作製方法
US7611930B2 (en) * 2007-08-17 2009-11-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing display device
JP5503857B2 (ja) 2007-09-14 2014-05-28 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP5314870B2 (ja) 2007-09-21 2013-10-16 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US7749850B2 (en) * 2007-11-07 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5169156B2 (ja) * 2007-11-09 2013-03-27 パナソニック株式会社 電気化学素子用電極
TWI481029B (zh) * 2007-12-03 2015-04-11 半導體能源研究所股份有限公司 半導體裝置
US8378348B2 (en) * 2008-01-25 2013-02-19 Sharp Kabushiki Kaisha Semiconductor element and method for manufacturing the same
JP2009181981A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2009230847A (ja) * 2008-02-29 2009-10-08 Fujitsu Ltd ヘッドスライダ、磁気ディスク装置及びヘッドスライダの製造方法
US8119489B2 (en) * 2008-03-28 2012-02-21 United Microelectronics Corp. Method of forming a shallow trench isolation structure having a polysilicon capping layer
US7989307B2 (en) * 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
KR101703511B1 (ko) * 2008-06-27 2017-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터
JP5595004B2 (ja) * 2008-10-21 2014-09-24 株式会社半導体エネルギー研究所 表示装置
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US8480637B2 (en) * 2008-11-14 2013-07-09 The Board Of Regents Of The University Of Texas System Nanochanneled device and related methods
JP5498762B2 (ja) * 2008-11-17 2014-05-21 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP2010135384A (ja) * 2008-12-02 2010-06-17 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置
US7989325B2 (en) * 2009-01-13 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor
US8557687B2 (en) * 2009-07-23 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing thin film transistor
US8258025B2 (en) * 2009-08-07 2012-09-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film and thin film transistor
TWI535028B (zh) * 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
KR101836067B1 (ko) * 2009-12-21 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터와 그 제작 방법
US8476744B2 (en) * 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
US9590249B2 (en) * 2010-01-15 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Electricity storage device
US8383434B2 (en) * 2010-02-22 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof
JP5709579B2 (ja) * 2010-03-02 2015-04-30 株式会社半導体エネルギー研究所 微結晶半導体膜の作製方法
WO2011142443A1 (en) * 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline silicon film, manufacturing method thereof, semiconductor device, and manufacturing method thereof
US8410486B2 (en) * 2010-05-14 2013-04-02 Semiconductor Energy Labortory Co., Ltd. Method for manufacturing microcrystalline semiconductor film and method for manufacturing semiconductor device
US8093085B2 (en) * 2010-06-15 2012-01-10 Memsor Corporation Method of forming suspension object on monolithic substrate
US8778745B2 (en) * 2010-06-29 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012089708A (ja) * 2010-10-20 2012-05-10 Semiconductor Energy Lab Co Ltd 微結晶シリコン膜の作製方法、半導体装置の作製方法
US8450158B2 (en) * 2010-11-04 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device

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