JPH0897427A - 薄膜半導体素子および薄膜トランジスタ並びにその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】接合部の抵抗値が格段に低減された薄膜半導体
素子を提供し、製造工数が格段に低減された薄膜半導体
素子の製造方法を提供する。 【構成】原料ガス導入ライン４２の圧空バルブ４３が開
状態で、圧空バルブ４４が閉状態の時には、原料ガスが
反応室５１に導入される。逆に、圧空バルブ４３が閉状
態で、圧空バルブ４４が開状態の時には、原料ガスが反
応室５１内部に導入されることなく、直接排気ポンプ４
５により排気される。圧空バルブ４３、４４の開閉を前
記タイマ５４が接続された制御装置５３により制御し、
所定の期間に亘り、原料ガスを反応室５１に導入でき、
その次のある所定の期間は水素ガスのみが反応室に導入
される。このような成膜装置４０において、アノード電
極４６とカソード電極４７との間に、高周波電源４８に
より高周波電力を印加する。このとき、原料ガスが反応
室５１に導入されている期間には、原料ガスがプラズマ
４９により分解されて、基板５０上にシリコン膜が成膜
される。また、水素ガスのみが導入されている期間に
は、上記シリコン膜は、水素プラズマ処理されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜半導体素子および
その製造方法に関するものであり、特に薄膜トランジス
タを用いた液晶ディスプレイ（ＴＦＴ−ＬＣＤ）等に応
用される薄膜半導体素子および薄膜トランジスタ並びに
その製造方法に関する。

【０００２】

【従来の技術】薄膜半導体素子の従来技術を薄膜トラン
ジスタを例にとって説明する。また、従来の薄膜トラン
ジスタの製造方法を図１１および図１２を参照して説明
する。

【０００３】図１１に示す逆スタガ型薄膜トランジスタ
の場合、絶縁性基板１０１上にゲート電極１０２、ゲー
ト絶縁膜１０３、真性非晶質シリコン薄膜１０４、チャ
ネル保護膜１０５、およびソース領域１０６ａとドレイ
ン領域１０６ｂとを有するｎ型非晶質シリコン薄膜１０
６がこの順序で形成されている。ｎ型非晶質シリコン薄
膜１０６の前記ソース領域１０６ａおよびドレイン領域
１０６ｂをそれぞれ部分的に被覆するｎ型非晶質シリコ
ン薄膜１０６の所定の領域の上には、ソース電極１０７
ａおよびドレイン電極１０７ｂがそれぞれ形成されてい
る。更に、前記ソース電極１０７ａおよびドレイン電極
１０７ｂのいずれかに接続された絵素電極１０８が形成
される。

【０００４】この従来技術に於いて、ｎ型非晶質シリコ
ン薄膜１０６はプラズマＣＶＤ（化学的気相成長）法を
用いて、前記チャネル保護膜１０５を被覆して形成され
る。その後、ｎ型非晶質シリコン薄膜１０６に対するパ
ターンニングが行われ、図１１に示す逆スタガ型薄膜ト
ランジスタが構成される。

【０００５】図１２に示す薄膜トランジスタの場合、絶
縁性基板２０１上にゲート電極２０２、ゲート絶縁膜２
０３、シリコン半導体薄膜２０４、チャネル保護膜２０
５、ソース領域２０６ａとドレイン領域２０６ｂとを有
するｎ型ドーピング層２０６がこの順序に配置されてい
る。前記ｎ型ドーピング層２０６のソース領域２０６ａ
とドレイン領域２０６ｂとを部分的に被覆してソース電
極２０７ａ、ドレイン電極２０７ｂが形成される。前記
ソース電極２０７ａおよびドレイン電極２０７ｂの少な
くともいずれかに接続された絵素電極２０８が形成され
る。

【０００６】ここで、例えばｎ型ドーピング層２０６
は、チャネル保護膜２０５をマスクにし、水素希釈のホ
スフィンのような不純物を含む気体を放電分解し、生成
したイオンを加速し真性シリコン半導体薄膜に注入する
ことにより形成される。

【０００７】

【発明が解決しようとする課題】図１１の薄膜トランジ
スタを製造する場合、チャネル保護層１０５に重ね合わ
せてｎ型非晶質シリコン薄膜１０６はＰ−ＣＶＤ法で成
膜され、その後、パターニングする工程が必要であると
いう問題点を有していると共に、チャネル保護膜１０５
と重ね合わせる位置合わせ上のマージン等によりチャネ
ル等が長くなり、オン電流が小さくなる問題点があっ
た。

【０００８】また、図１１の薄膜トランジスタは、その
平面視の構成に関して、ドレイン電極１０７ｂとゲート
電極１０２とが重なる領域が発生する。その重なった領
域で寄生容量が発生して表示に多大な影響を与えてしま
う。また、ｎ型非結晶質シリコンの成膜時のダストが絶
縁性基板１０１上に残存するなどして成膜不良が発生
し、薄膜トランジスタの製造上の歩留りを低下させる原
因にもなる。

【０００９】図１２の薄膜トランジスタを製造する場
合、特公平１−３２６６１号や特公平４−５４３７５号
に示されているように、真性シリコン半導体薄膜へ不純
物をイオン注入しソース領域２０６ａとドレイン領域２
０６ｂとを有するｎ型ドーピング層２０６を形成するよ
うにしているため、上記の従来技術におけるＰ−ＣＶＤ
法を用いる場合の成膜時の前記不具合の発生を原因とす
る製造上の歩留り低下は解消される。またこの従来技術
は、図１２に示されるように、チャネル保護膜２０５に
ｎ型非晶質シリコン薄膜２０６を重ね合わせない構成で
あるので、前記チャネル長を小さくしている。

【００１０】しかし、通常、真性非晶質シリコンや良質
でない微結晶層を含むシリコン膜に不純物イオンを注入
して形成したｎ型ドーピング層２０６は電気抵抗値が高
いことが知られている。このため、前記ｎ型ドーピング
層２０６の部分での電圧降下が発生し、薄膜トランジス
タのオン電流が十分に得られず、該ｎ型ドーピング層２
０６を用いる薄膜トランジスタにおいてチャネル長を短
くしても、それによるオン電流の増大が少ないという動
作特性上の問題が発生する。

【００１１】また特開昭６３−１６８０５２号に示され
ているように、ｎ⁺層を低抵抗にするために、別途、低
抵抗シリサイド層を形成する製造方法では、該低抵抗シ
リサイド層の成膜工程とエッチング工程等が必要とな
り、製造時の工数の増大と、コストの増加が発生すると
ともに、シリサイド層の抵抗が十分低くならないため、
チャネル長短縮による前記オン電流を増大させる効果が
得られない。

【００１２】本発明は上記の問題点を解消するためにな
されたものであり、その第１の目的は、接合部の抵抗値
が格段に低減された薄膜半導体素子および薄膜トランジ
スタを提供することであり、製造工数が低減された薄膜
半導体素子の製造方法および薄膜トランジスタの製造方
法を提供することである。

【００１３】

【課題を解決するための手段】請求項１の発明の薄膜半
導体素子は、導電率が５×１０^-10／Ω・ｃｍ以上であ
る微結晶相を含むｉ型シリコン膜に不純物がイオンドー
ピングされたドーピング領域が配置され接合が形成され
た構成を有しており、そのことによって上記目的を達成
することができる。

【００１４】請求項２の発明の薄膜トランジスタは、基
板と、ソース電極及びドレイン電極と、該ゲート電極と
ソース電極及びドレイン電極の間に形成された絶縁膜
と、半導体膜とを備えた薄膜トランジスタであって、
該半導体膜は該絶縁膜から予め定める範囲内の部分に、
導電率が５×１０^-10／Ω・ｃｍ以上である微結晶相を
含むｉ型シリコン膜を備え、該半導体膜において不純物
がそれぞれイオンドーピングされたソース領域およびド
レイン領域が相互に予め定める間隔をあけて配置されて
いる構成を有しており、そのことによって上記目的を達
成することができる。

【００１５】請求項３の発明の薄膜半導体素子は、結合
水素量が１０原子％以下の微結晶相を含むｉ型シリコン
膜に、不純物がイオンドーピングされた不純物領域が配
置されることによって接合が形成された構成を有してお
り、そのことによって上記目的を達成することができ
る。

【００１６】請求項４の薄膜トランジスタは、基板と、
該基板上に形成されたゲート電極、ソース電極、及びド
レイン電極と、該ゲート電極、ソース電極及びドレイン
電極の間に形成された絶縁膜と、半導体膜とを備えた薄
膜トランジスタであって、該半導体膜は該絶縁膜から５
０ｎｍ以内の部分に、結合水素量が１０％以下の微結晶
相を含むｉ型シリコン膜から形成され、該半導体膜に不
純物がイオンドーピングされたソース領域およびドレイ
ン領域が、相互に予め定める間隔をあけて配置された構
成を有しており、そのことによって上記目的を達成する
ことができる。

【００１７】請求項５の薄膜半導体素子は、結晶体積分
率が１０％以上の微結晶相を含むｉ型シリコン膜に不純
物がイオンドーピングされた不純物領域が配置されたこ
とにより接合が形成された構成を有しており、そのこと
によって上記目的を達成することができる。

【００１８】請求項６の薄膜トランジスタは、基板と、
該基板上に形成されたゲート電極、ソース電極、及びド
レイン電極と、該ゲート電極、ソース電極及びドレイン
電極の間に形成された絶縁膜と、半導体膜とを備えた薄
膜トランジスタであって、該半導体膜は該絶縁膜から５
０ｎｍ以内の部分に、結晶体積分率が１０％以上の微結
晶相を含むｉ型シリコン膜から形成され、該半導体膜に
不純物がイオンドーピングされたソース領域およびドレ
イン領域が、相互に予め定める間隔をあけて配置されて
おり、そのことによって上記目的を達成することができ
る。

【００１９】請求項７の発明の薄膜半導体素子の製造方
法は、プラズマ化学的気相成長装置の反応室に導入した
シリコン元素を含む原料ガスをプラズマにより分解し
て、シリコン層を形成する工程と、該反応室に水素ガス
を導入して、該シリコン層に水素プラズマ処理を行い、
該シリコン層を微結晶化する工程とを繰り返すことによ
り、微結晶相を含むｉ型シリコン層を有する半導体膜を
形成し、該半導体層に不純物をイオンドーピングするこ
とにより該半導体層内に接合を形成する工程を含んでお
り、そのことによって上記目的を達成することができ
る。

【００２０】請求項８の発明の薄膜トランジスタの製造
方法は、基板と、該基板上に形成されたゲート電極、ソ
ース電極、及びドレイン電極と、該ゲート電極とソース
電極及びドレイン電極の間に形成された絶縁膜と半導体
膜とを備えた薄膜トランジスタの製造方法であって、プ
ラズマ化学的気相成長装置の反応室に導入したシリコン
元素を含む原料ガスをプラズマにより分解して、該絶縁
膜上にシリコン層を形成する工程と、該反応室に水素ガ
スを導入して、該シリコン層に水素プラズマ処理を行う
工程と、該シリコン層を微結晶化する工程とを繰り返す
ことにより、微結晶相を含むｉ型シリコン層を有する半
導体膜を形成し、該半導体膜に、相互に予め定める間隔
をあけた位置に不純物をイオンドーピングすることによ
り、ソース領域およびドレイン領域を相互に予め定める
間隔をあけて形成する工程とを含んでおり、そのことに
よって上記目的を達成することができる。

【００２１】請求項９の発明の薄膜半導体素子の製造方
法は、請求項７に記載の薄膜半導体素子の製造方法にお
いて、前記半導体膜を形成する前に水素プラズマ処理を
施す工程をさらに包含する場合がある。

【００２２】請求項１０の発明の薄膜トランジスタの製
造方法は、請求項８に記載の薄膜トランジスタの製造方
法において、前記半導体膜を形成する前に、水素プラズ
マ処理を施す工程をさらに包含する場合がある。

【００２３】請求項１１の発明の薄膜トランジスタの製
造方法は、請求項８に記載の薄膜半導体素子の製造方法
において、前記絶縁膜の上に前記シリコン層を形成する
工程において、該シリコン層を１回に０．１ｎｍから５
ｎｍの範囲内の厚さに形成する工程と、その後、水素プ
ラズマ処理を行う工程とが繰り返されるようにされてお
り、そのことによって上記目的を達成することができ
る。

【００２４】請求項１２の発明の薄膜半導体素子の製造
方法は、水素希釈率１／２００以下で１０ｎｍ以下の厚
さの微結晶相を含むシリコン層を形成する第１の成膜工
程と、形成された該シリコン層上に、水素希釈率１／２
〜１／２００で微結晶相を含むシリコン層を形成する第
２の成膜工程とを含む工程により半導体膜を形成し、該
半導体膜に不純物をイオンドーピングすることにより、
該半導体膜中に接合を形成するようにしており、そのこ
とによって上記目的を達成することができる。

【００２５】請求項１３の発明の薄膜トランジスタの製
造方法は、基板と、該基板上に形成されたゲート電極、
ソース電極、及びドレイン電極と、該ゲート電極とソー
ス電極及びドレイン電極の間に形成された絶縁膜と半導
体膜とを備えた薄膜トランジスタの製造方法であって、
水素希釈率（ＳｉＨ₄／Ｈ₂）１／２００以下で１０ｎｍ
以下の厚さの微結晶相を含むシリコン層を形成する第１
の成膜工程と、形成された該シリコン層上に、水素希釈
率１／２〜１／２００で微結晶相を含むシリコン層を形
成する第２の成膜工程とを含む工程によって半導体膜を
形成し、該半導体膜に、相互に予め定める間隔をあけて
不純物をイオンドーピングしてソース領域およびドレイ
ン領域を形成するようにしており、そのことによって上
記目的を達成することができる。

【００２６】請求項１４の発明の薄膜半導体素子の製造
方法では、水素希釈率（ＳｉＨ₄／Ｈ₂）１／３０以下で
微結晶相を含むシリコン半導体膜を形成し、該半導体膜
に不純物をイオンドーピングすることにより、該半導体
膜中に接合を形成するようにしており、そのことによっ
て上記目的を達成することができる。

【００２７】請求項１５の発明の薄膜トランジスタの製
造方法では、基板と、該基板上に形成されたゲート電極
と、ソース電極及びドレイン電極と、該ゲート電極、ソ
ース電極及びドレイン電極の間に形成された絶縁膜と半
導体膜とを備えた薄膜トランジスタの製造方法であっ
て、水素希釈率（ＳｉＨ₄／Ｈ₂）１／３０以下で微結晶
を含むシリコン半導体膜を形成し、該半導体膜に不純物
をイオンドーピングすることにより、該半導体膜中に接
合を形成するようにしており、そのことによって上記目
的を達成することができる。

【００２８】請求項１６の発明の薄膜半導体素子では、
波長４００ｎｍの光の吸収係数が３．７×１０⁵ｃｍ^ー1
以下である微結晶相を含むｉ型シリコン半導体膜が形成
され、該半導体膜に不純物がイオンドーピングされた不
純物領域が配置されることによって接合が形成されてお
り、そのことによって上記目的を達成することができ
る。

【００２９】請求項１７の発明の薄膜トランジスタで
は、基板と、該基板上に形成されたゲート電極と、ソー
ス電極及びドレイン電極と、該ゲート電極、該ソース電
極及びドレイン電極の間に形成された絶縁膜と半導体膜
とを備えた薄膜トランジスタであって、該半導体膜は該
絶縁膜から５０ｎｍ以内の部分に、波長４００ｎｍの光
吸収係数が３．７×１０⁵ｃｍ^ー1 以下である微結晶相を
含むｉ型シリコン膜を備え、該半導体膜において不純物
がそれぞれイオンドーピングされたソース領域およびド
レイン領域が、相互に予め定める間隔をあけて配置され
た構成を有しており、そのことによって上記目的を達成
することができる。

【００３０】請求項１８の発明の薄膜半導体素子では、
微結晶相を有し、かつ基板面に対して｛１１１｝配向性
を持つ結晶粒が最も多いｉ型シリコン半導体膜が形成さ
れ、該半導体膜に不純物がイオンドーピングされた不純
物領域が配置されることによって接合が形成されてお
り、そのことによって上記目的を達成することができ
る。

【００３１】請求項１９の発明の薄膜トランジスタで
は、基板と、該基板上に形成されたゲート電極と、ソー
ス電極及びドレイン電極と、該ゲート電極、該ソース電
極及びドレイン電極の間に形成された絶縁膜と半導体膜
とを備えた薄膜トランジスタであって、該半導体膜は該
絶縁膜から５０ｎｍ以内の部分に、微結晶相を有し、か
つ基板面に対して｛１１１｝配向性を持つ結晶粒が最も
多いｉ型シリコン膜を備え、該半導体膜において不純物
がそれぞれイオンドーピングされたソース領域およびド
レイン領域が、相互に予め定める間隔をあけて配置され
た構成を有するので、そのことによって上記目的を達成
することができる。

【００３２】

【作用】請求項１の発明によれば、導電率が５×１０
^-10／Ω・ｃｍ以上である微結晶相を含むｉ型シリコン
膜に不純物がイオンドーピングされたドーピング領域が
配置され接合が形成されている。従って、従来のアモル
ファスシリコン半導体層ではなく、良質の微結晶相を含
むシリコン膜に不純物をイオンドーピングして接合を形
成しているので、前記微結晶相を含むシリコン膜を低抵
抗化することができる。

【００３３】請求項２の発明によれば、半導体膜は絶縁
膜から予め定める範囲内の部分に、導電率が５×１０
^-10／Ω・ｃｍ以上である微結晶相を含むｉ型シリコン
膜を備えており、前記半導体膜において不純物がそれぞ
れイオンドーピングされたソース領域およびドレイン領
域が相互に予め定める間隔をあけて配置されている。こ
れにより、前記微結晶相を含むｉ型シリコン膜の低抵抗
化を図ることができる。

【００３４】請求項３の発明の薄膜半導体素子は、結合
水素量が１０原子％以下の微結晶相を含むｉ型シリコン
膜に、不純物がイオンドーピングされた不純物領域が配
置されることによって接合が形成された構成を有してい
る。このことは、ｉ型シリコン膜中のａ−Ｓｉ成分と結
晶Ｓｉ成分との内、結晶Ｓｉ成分の体積比率が大きいこ
とを示している。従って、ｉ型シリコン膜の低抵抗化を
図ることができる。

【００３５】請求項４の薄膜トランジスタに備えられる
半導体膜は、絶縁膜から５０ｎｍ以内の部分に、結合水
素量が１０％以下の微結晶相を含むｉ型シリコン膜から
形成され、該半導体膜に不純物がイオンドーピングされ
たソース領域およびドレイン領域が、相互に予め定める
間隔をあけて配置されている。これは、ｉ型シリコン膜
中のａ−Ｓｉ成分と結晶Ｓｉ成分との内、結合水素量が
０である結晶Ｓｉ成分の体積比率が大きいことを示して
いる。従って、ｉ型シリコン膜の低抵抗化を図ることが
できる。

【００３６】請求項５の薄膜半導体素子は、結晶体積分
率が１０％以上の微結晶相を含むｉ型シリコン膜に不純
物がイオンドーピングされた不純物領域が配置されたこ
とにより接合が形成された構成を有している。従って、
ｉ型シリコン膜の低抵抗化が達成されている。

【００３７】請求項６の薄膜トランジスタに備えられる
半導体膜は、絶縁膜から５０ｎｍ以内の部分に、結晶体
積分率が１０％以上の微結晶相を含むｉ型シリコン膜か
ら形成され、該半導体膜に不純物がイオンドーピングさ
れたソース領域およびドレイン領域が、相互に予め定め
る間隔をあけて配置されている。従って、ｉ型シリコン
膜の低抵抗化を達成することができる。

【００３８】請求項７の発明の薄膜半導体素子の製造方
法によれば、プラズマ化学的気相成長装置の反応室に導
入したシリコン元素を含む原料ガスをプラズマにより分
解して、シリコン層を形成する工程と、該反応室に水素
ガスを導入して、該シリコン層に水素プラズマ処理を行
い、該シリコン層を微結晶化する工程とを繰り返すこと
により、微結晶相を含むｉ型シリコン層を有する半導体
膜を形成する。更に、前記半導体層に不純物をイオンド
ーピングすることにより該半導体層内に接合を形成して
いる。従って、ｉ型シリコン層および不純物がドーピン
グされた領域のいずれにおいても、前記微結晶相を含む
ｉ型シリコン層を含んでいるので、ｉ型シリコン層およ
び不純物がドーピングされた領域のいずれにおいても、
導電率の低抵抗化を図ることができる。

【００３９】請求項８の発明の薄膜トランジスタの製造
方法は、プラズマ化学的気相成長装置の反応室に導入し
たシリコン元素を含む原料ガスをプラズマにより分解し
て、該絶縁膜上にシリコン層を形成する工程と、該反応
室に水素ガスを導入して、該シリコン層に水素プラズマ
処理を行う工程と、該シリコン層を微結晶化する工程と
を繰り返すことにより、微結晶相を含むｉ型シリコン層
を有する半導体膜を形成する。また、前記半導体膜に、
相互に予め定める間隔をあけた位置に不純物をイオンド
ーピングすることにより、ソース領域およびドレイン領
域を相互に予め定める間隔をあけて形成する。これによ
り、ソース領域およびドレイン領域のいずれも、微結晶
相を含むｉ型シリコン層を有する半導体膜から構成され
ている。従って、ソース領域およびドレイン領域の導電
率を低抵抗化することができる。

【００４０】請求項９の発明の薄膜半導体素子の製造方
法は、請求項７の薄膜半導体素子の製造方法において、
半導体膜を形成する前に該半導体膜が形成される対象物
に水素プラズマ処理を施す工程をさらに包含している。
これにより、得られたＴＦＴに於ける電圧／電流特性に
於ける低電圧領域の立ち上がり時に不所望な電流変動が
現れる確率が減少する。即ち、良好な接合が形成されて
いる。

【００４１】請求項１０の発明の薄膜トランジスタの製
造方法は、請求項８の薄膜半導体素子の製造方法におい
て、半導体膜を形成する前に、水素プラズマ処理を施す
工程をさらに包含している。これにより、請求項９の発
明の場合と同様に、良好な接合が形成されている。

【００４２】請求項１１の発明の薄膜トランジスタの製
造方法は、請求項８の薄膜半導体素子の製造方法におい
て、絶縁膜の上にシリコン層を形成する工程において、
該シリコン層を１回に０．１ｎｍから５ｎｍの範囲内の
厚さに形成する工程と、その後、水素プラズマ処理を行
う工程とが繰り返されるようにする。これにより、水素
プラズマ処理によって、従来の連続成膜技術では実用上
困難であった成膜開始直後の領域においても、シリコン
膜が微結晶化される。従って、該シリコン膜の低抵抗化
を連続成膜技術を用いつつ、達成することができる。

【００４３】請求項１２の発明の薄膜半導体素子の製造
方法は、第１の成膜工程で、水素希釈率１／２００以下
で１０ｎｍ以下の厚さの微結晶相を含むシリコン層を形
成し、第２の成膜工程で、形成された該シリコン層上
に、水素希釈率１／２〜１／２００で微結晶相を含むシ
リコン層を形成し半導体膜を形成するようにしている。
また、半導体膜に不純物をイオンドーピングすることに
より、該半導体膜中に接合を形成するようにしている。
これにより、最初は低い成長速度で成膜開始から所定膜
厚となるまでμｃ−Ｓｉ膜を形成するため、続いて形成
されるシリコン膜も、先に形成されたμｃ−Ｓｉ膜の影
響を受けて微結晶相を含むものとなる。従って、前記請
求項８に関して説明した作用と同様な作用を達成できる
に加え、微結晶化されたシリコン膜を所望の厚さに形成
することもできる。

【００４４】請求項１３の発明の薄膜トランジスタの製
造方法は、第１の成膜工程で、水素希釈率（ＳｉＨ₄／
Ｈ₂）１／２００以下で１０ｎｍ以下の厚さの微結晶相
を含むシリコン層を形成し、第２の成膜工程で、前記形
成された該シリコン層上に、水素希釈率１／２〜１／２
００で微結晶相を含むシリコン層を形成して半導体膜を
形成している。更に、該半導体膜に、相互に予め定める
間隔をあけて不純物をイオンドーピングしてソース領域
およびドレイン領域を形成するようにしている。これに
より、前記請求項８に関して説明した作用と同様な作用
を達成できるに加え、微結晶化されたシリコン膜を所望
の厚さに形成することもできる。

【００４５】請求項１４の発明の薄膜半導体素子の製造
方法は、水素希釈率（ＳｉＨ₄／Ｈ₂）１／３０以下で微
結晶相を含むシリコン半導体膜を形成し、該半導体膜に
不純物をイオンドーピングすることにより、該半導体膜
中に接合を形成する。

【００４６】従って、ｉ型シリコン層および不純物がド
ーピングされた領域のいずれにおいても、前記微結晶相
を含むｉ型シリコン層を含んでいるので、ｉ型シリコン
層および不純物がドーピングされた領域のいずれにおい
ても、導電率の低抵抗化を図ることができる。微結晶化
されたシリコン膜を所望の厚さに形成することもでき
る。

【００４７】請求項１５の発明の薄膜半導体素子の製造
方法では、基板と、該基板上に形成されたゲート電極
と、ソース電極、及びドレイン電極と、これらのゲート
電極、ソース電極及びドレイン電極の間に形成された絶
縁膜と半導体膜とを順次形成するに際して、水素希釈率
（ＳｉＨ₄／Ｈ₂）１／３０以下で微結晶を含むシリコン
半導体膜を形成し、該半導体膜に不純物をイオンドーピ
ングすることにより、該半導体膜中に接合を形成する。

【００４８】これにより、ソース領域およびドレイン領
域のいずれも、微結晶を含むシリコン層を有する半導体
膜から構成されている。従って、ソース領域およびドレ
イン領域の導電率を低抵抗化することができる。

【００４９】請求項１６の発明の薄膜半導体素子は、波
長４００ｎｍの光の吸収係数が３．７×１０⁵ｃｍ^ー1以
下である微結晶相を含むｉ型シリコン半導体膜に不純物
がイオンドーピングされた不純物領域が配置されること
によって接合が形成された構成を有している。このこと
は、ｉ型シリコン半導体膜の導電率が高くなることを示
している。従って、ｉ型シリコン膜の低抵抗化を図るこ
とができる。

【００５０】請求項１７の薄膜トランジスタに備えられ
る半導体膜は、絶縁膜から５０ｎｍ以内の部分に、波長
４００ｎｍの光吸収係数が３．７×１０⁵ｃｍ^ー1 以下で
ある微結晶相を含むｉ型シリコン膜を備え、該半導体膜
において不純物がそれぞれイオンドーピングされたソー
ス領域およびドレイン領域が、相互に予め定める間隔を
あけて配置されている。これは、ｉ型シリコン膜の導電
率が高くなることを示している。従って、ｉ型シリコン
膜の低抵抗化を図ることができる。

【００５１】請求項１８の薄膜半導体素子は、微結晶相
を有し、かつ基板面に対して｛１１１｝配向性を持つ結
晶粒が最も多いｉ型シリコン半導体膜が形成され、該半
導体膜に不純物がイオンドーピングされた不純物領域が
配置されることによって接合が形成されている。従っ
て、ｉ型シリコン膜の低抵抗化が達成されている。

【００５２】請求項１９の薄膜トランジスタに備えられ
る半導体膜は、絶縁膜から５０ｎｍ以内の部分に、微結
晶相を有し、かつ基板面に対して｛１１１｝配向性を持
つ結晶粒が最も多いｉ型シリコン膜を備え、該半導体膜
において不純物がそれぞれイオンドーピングされたソー
ス領域およびドレイン領域が、相互に予め定める間隔を
あけて配置されている。従って、ｉ型シリコン膜の低抵
抗化を達成することができる。

【００５３】

【実施例】本発明の実施例について、図１〜図１０を参
照して以下に説明する。

【００５４】（実施例１）図１に本発明の薄膜半導体素
子の一実施例として、ＴＦＴ−ＬＣＤに用いられている
ＴＦＴマトリクス基板の一例として、逆スタガ型構造の
ＴＦＴの断面図を示す。図１に示すように、本実施例で
は、絶縁基板３０１に透明な硝子基板を用いた。次に絶
縁基板３０１の片面にＴａ₂Ｏ₅からなるベースコート絶
縁膜３０２を膜厚３００ｎｍで形成する。この上にスパ
ッタ装置にて、ベースコート絶縁膜３０２上に膜厚が３
００ｎｍになるようにスパッタ電力および絶縁基板３０
１の搬送速度を設定し、タンタル（Ｔａ）からなる金属
薄膜を成膜する。その後、金属薄膜をフォトリソグラフ
ィ工程により、所定形状にパターニングしてゲート電極
３０３を形成する。その後、ゲート電極３０３に陽極酸
化処理を施し、陽極酸化膜３０４を形成する。

【００５５】次にＲＦ−ＰＣＶＤ法によりＳｉ₃Ｎ₄膜３
０５を膜厚３００ｎｍで、ｉ型微結晶シリコン（μｃ−
Ｓｉ）膜３０６を膜厚５０ｎｍで、Ｓｉ₃Ｎ₄膜３０７を
膜厚２００ｎｍでそれぞれ成膜し三層連続成膜を行う。

【００５６】ここでｉ型μｃ−Ｓｉ膜３０６の形成工程
について、以下に詳細に説明する。この工程において、
図２に示すような本実施例に特有のＲＦ−ＰＣＶＤ成膜
装置４０を用いる。この成膜装置４０では、通常のＲＦ
−ＰＣＶＤ装置に、水素ガス導入ライン４１と、原料ガ
ス導入ライン４２との２つのガス導入ライン４１、４２
とが設けられている。前記水素ガス導入ライン４１と、
原料ガス導入ライン４２とは、それぞれ独立に反応室５
１の内部に連通されている。前記水素ガス導入ライン４
１には圧空バルブ５５が設けられ水素ガスを通流または
遮断する。原料ガス導入ライン４２には圧空バルブ４３
が設けられ原料ガスを通流または遮断する。原料ガス導
入ライン４２に於いて前記圧空バルブ４３よりも原料ガ
スの通流方向上流側で分岐ライン５２が設けられ、分岐
ライン５２には圧空バルブ４４が設けられている。圧空
バルブ４４は分岐ライン５２に於ける原料ガスを通流ま
たは遮断する。

【００５７】このような圧空バルブ４３、４４、５５の
通流および遮断動作を制御するために、圧空バルブ４
３、４４、５５にはマイクロコンピュータ等からなる制
御装置５３が接続されており、制御装置５３には、後述
される原料ガスが反応室５１に導かれる期間或いは水素
ガスのみが反応室内に導かれる期間を計時するためのタ
イマ５４が接続されている。一方、反応室５１には排気
ポンプ４５が接続されており、反応室５１内部のガスを
排出できると共に、前記分岐ライン５２が排気ポンプ４
５に接続されている。

【００５８】反応室５１内には、外部の高周波電源４８
に接続されたアノード電極４６とカソード電極４７とが
配置され、アノード電極４６のカソード電極４７側に基
板５０が固定される。前記高周波電源４８から高周波電
力をアノード電極４６およびカソード電極４７の間に加
えることにより、これらのアノード電源４６およびカソ
ード電源４７との間にプラズマ４９が形成される。

【００５９】以下、本実施例の成膜装置４０の基本的動
作について説明する。図３は、成膜装置４０の動作を説
明するタイミングチャートである。以下の説明に、図２
および図３を併せて参照する。

【００６０】本実施例では、図３（ｂ）に示すように、
水素ガスの供給のための圧空バルブ５５は、常に開放さ
れ水素ガスを常に通流する状態である。図３（ｃ）で
は、実線で圧空バルブ４３の開放または遮断状態を示
し、破線で圧空バルブ４４の開放または遮断状態を示
す。図３（ｃ）で示すように、前記原料ガス導入ライン
４２の圧空バルブ４３が開状態で、図３（ｃ）の破線で
示す圧空バルブ４４が閉状態の時には、原料ガスが反応
室５１に導入される。逆に、圧空バルブ４３が閉状態
で、圧空バルブ４４が開状態の時には、原料ガスが反応
室５１内部に導入されることなく、直接排気ポンプ４５
により排気される。原料ガスが開閉されるだけでなく、
閉状態のときに排気されることにより、反応室内の圧力
変動を抑制できる。圧空バルブ４３、４４の開閉を前記
タイマ５４が接続された制御装置５３により制御するだ
けで、図３における期間ｔ₁のある設定時間に亘り、原
料ガスを反応室５１に導入でき、図３における期間ｔ₂
のある設定時間は、水素ガスのみが反応室に導入され
る。

【００６１】図３（ａ）に示されるように、このような
成膜装置４０において、アノード電極４６とカソード電
極４７との間に、高周波電源４８により高周波電力を印
加する。このとき、原料ガスが反応室５１に導入されて
いる図３（ｃ）の期間ｔ₁で規定される期間には、原料
ガスがプラズマ４９により分解されて、基板５０上にシ
リコン膜が成膜される。また、水素ガスのみが導入され
ている図３（ｃ）の期間ｔ₂で規定される期間には、上
記シリコン膜は、水素プラズマ処理されている。図３で
示されている時間以外の期間における成膜条件はＳｉＨ
₄：１３０ｓｃｃｍ、Ｈ₂：１３０００ｓｃｃｍ、圧力９
３．１Ｐａ、ＲＦ Ｐｏｗｅｒ ２００Ｗである。

【００６２】ここにおいて期間ｔ₁の間に成膜されるＳ
ｉ膜の厚さは膜特性に大きく影響を与える。以下に、前
記Ｓｉ膜の成膜膜厚と導電率との関係を説明する。図４
に水素プラズマ処理期間ｔ₂を７５秒の一定時間とした
場合、１回の成膜膜厚と、導電率との関係を示す。微結
晶Ｓｉ膜において結晶体積分率が大きくなればなる程、
導電率が大きくなる。本件発明者の実験によれば、導電
率が５×１０^-10／Ω・ｃｍ以上であるＳｉ膜を用いて
ＴＦＴを作成したところ、ＯＮ電流が大きい良好な特性
を有するＴＦＴを作成できた。一方、導電率が５×１０
^-10／Ω・ｃｍ未満のＳｉ膜を用いて作成されたＴＦＴ
では前記ＯＮ電流が小さく、接合部の抵抗が大きいこと
が確認された。よって、導電率が５×１０^-10／Ω・ｃ
ｍ以上のＳｉ膜はＴＦＴ作成のための膜質が良好である
と言える。図４より、この条件を満たす１回の成膜膜厚
は０．１〜５ｎｍであればよい。

【００６３】１回の成膜膜厚が０．１〜５ｎｍであると
いうことは、１回の成膜時にＳｉ原子層を１〜１０層成
長させる事に相当する。このようなＳｉ原子層の成膜を
実際に行うには適正な成膜時間の制御が必要である。図
５は１回の成膜処理時間とＳｉ膜の導電率との関係を示
す図である。前記導電率が５×１０^-10／Ω・ｃｍ以上
とするためには、図５から１回の成膜処理時間を２３秒
以下にすれば、成膜されるＳｉ膜の導電率を導電率５×
１０^-10／Ω・ｃｍ以上にできる事がわかる。

【００６４】この成膜と水素プラズマ処理とを繰り返す
事により、所望の厚みのμｃ−Ｓｉ膜が得られる。

【００６５】この例をあげると、上記において、原料ガ
ス流量としてモノシラン（ＳｉＨ₄）１００〜２００ｓ
ｃｃｍ、水素（Ｈ₂）流量２０００〜４０００ｓｃｃｍ
として、ｔ₁＝１０〜３０秒、ｔ₂＝２０〜１３０秒程度
に選ぶ。

【００６６】この様にすれば、１サイクルあたり０．１
〜５ｎｍの非単結晶Ｓｉ膜を成長させて、水素プラズマ
処理を行う事ができる。尚、この例においては、成膜と
水素プラズマ処理を１０〜５００回繰り返して、最終的
には膜厚５０ｎｍのμｃ−Ｓｉ膜を得た。

【００６７】図６に、成膜の間に行う水素プラズマ処理
時間と、上記のようにして形成されたｉ型Ｓｉ膜の暗導
電率との関係を示す。成膜条件はＳｉＨ₄：１３０ｓｃ
ｃｍ、圧力９３．１Ｐａ、ＲＦ Ｐｏｗｅｒ ２００
Ｗ、１回の成膜処理膜厚：２ｎｍである。ここで、印加
する電力としては、２００Ｗとした。圧力は５０〜２０
０Ｐａ程度である。この図から、ｉ型Ｓｉ膜の暗導電率
は、水素プラズマ処理時間が４０秒程度で、約３桁程度
急激に上昇し、５×１０^-10／Ω・ｃｍ以上の暗導電率
が得られる。

【００６８】前述したように本実施例において、水素プ
ラズマ処理によって、シリコン膜が微結晶化されてい
る。これは、前記５０ｎｍ以内の膜厚などの非常に薄い
膜では、水素プラズマ処理によって結晶構造が変化する
ことを示している。上記のような水素プラズマ処理によ
り結晶構造を変化させる場合に、膜厚０．１〜５ｎｍ、
好ましい膜厚としては、０．５〜３ｎｍである。これは
前述した１回の成膜処理と１回の水素プラズマ処理との
組み合わせ処理を２０〜１０００回繰り返すのと同等で
ある。

【００６９】一方、前述したような水素プラズマ処理を
用いない連続成膜を行う場合においても、高水素希釈
率、高電力条件で微結晶シリコンが得られる。ここで、
水素希釈率は、ＳｉＨ₄／Ｈ₂比で規定される。水素希釈
率１／３０、電力２５Ｗで成膜を行ったところ、導電率
が５×１０^-10／Ω・ｃｍの微結晶シリコンを得た。こ
のときの成膜速度は０．０３ｎｍ／ｓｅｃであった。ま
た、水素希釈率１／３０、電力１００Ｗで成膜を行った
ところ、導電率１×１０^-9／Ω・ｃｍの微結晶シリコン
が得られた。但し、成膜速度は、０．０３ｎｍ／ｓｅｃ
から０．１ｎｍ／ｓｅｃと向上した。その他、水素希釈
率１／１００、電力１００Ｗとした場合、導電率３×１
０^-8／Ω・ｃｍの微結晶シリコンが得られ、成膜速度は
０．０４ｎｍ／ｓｅｃであった。

【００７０】このように、水素希釈率１／３０以下の場
合、導電率５×１０^-10／Ω・ｃｍ以上の微結晶シリコ
ンが得られ、これらにイオンドーピングした場合、３×
１０⁰／Ω・ｃｍ以上の導電率が得られた。

【００７１】また、μｃ−Ｓｉ膜を形成する場合、最初
の膜厚１０ｎｍの間は、水素希釈率１／２００以下で基
板上に結晶核を作っておくと、引き続いての成膜におい
て上記の様に水素希釈率１／２〜１／２００で成膜を行
っても、前記結晶核にＳｉ原子が集まって微結晶を形成
するため、さらに結晶体積分率の大きいμｃ−Ｓｉ膜が
得られる。

【００７２】また、赤外吸収スペクトル法により結合水
素量を定量したところ、通常のａ−Ｓｉ膜では１３〜２
０原子％であるのに対し、上記のようにして形成された
Ｓｉ膜では８〜１０原子％となった。これは、成膜され
たμｃ−Ｓｉ膜中に混在するアモルファスＳｉと結晶Ｓ
ｉのうち、結晶Ｓｉの結合水素量がほぼ０個となるため
である。

【００７３】また、本件発明者は、上記のようにして形
成されたμｃ−Ｓｉ膜を組成分析、ラマン分光法および
反射電子線回折で分析することにより、このμｃ−Ｓｉ
膜が微結晶相を含むシリコン膜であることを確認した。
更にこの時、ラマンスペクトルを約４８０ｃｍ^-1付近の
ａ−Ｓｉに特有のブロードなピークと、５２０ｃｍ^-1の
結晶Ｓｉのピーク、すなわちＳｉ−Ｓｉ結合のシャープ
なピークとに分割して、これらの積分強度比から、μｃ
−Ｓｉ膜中の結晶Ｓｉの比率を表す結晶体積分率を測定
した。

【００７４】この結果、以下の点が明確になった。

【００７５】 通常のＣＶＤ法により通常のａ−Ｓｉ
膜成膜条件の下で形成したａ−Ｓｉ膜、および水素プラ
ズマ処理を行わないＰ−ＣＶＤ法により膜厚５０ｎｍ以
下に形成した膜では結晶体積分率が０％であり、 高ＲＦ電力で、水素希釈率１／３０以上で形成した
μｃ−Ｓｉ膜は結晶体積分率が１０％以下であるのに対
し、 高ＲＦ電力、水素希釈率１／３０以下で形成したμ
ｃ−Ｓｉ膜は結晶体積分率が１０〜５０％であり、 前述したような本実施例のような、シリコン元素を
含む原料ガスをプラズマにより分解して、シリコン層を
形成する工程と、反応室に水素ガスを導入して、該シリ
コン層に水素プラズマ処理を行い、該シリコン層を微結
晶化する工程とを繰り返すことにより得られたμｃ−Ｓ
ｉ膜に関して、下記の表１に示されるように結晶体積分
率が８〜６０％であり、最高では７０％のものが得られ
た。

【００７６】

【表１】

【００７７】図１３は、図４に示した１回の成膜膜厚を
変えて成膜したμｃ−Ｓｉ膜の吸収係数と導電率との関
係を示す。導電率が５×１０^-10／Ω・ｃｍ以上である
良質な膜質を有するμｃ−Ｓｉ膜は、吸収係数の小さい
結晶粒が増加するため、吸収係数が他に比べて低くな
り、４００ｎｍの光の吸収係数は３．７×１０⁵／ｃｍ
以下となる。波長４００ｎｍは、これより短い波長の場
合には光学バンドギャップ付近の情報が得られるものの
吸収係数のバラツキが大きくなり相関が悪くなることよ
り、もっとも吸収係数と導電率との相関がよい波長とし
て選定した。

【００７８】また、導電率が５×１０^-10／Ω・ｃｍ以
上であるμｃ−Ｓｉ膜は、透過型電子顕微鏡においてマ
イクロディフラクション法によって微結晶成分の測定を
行った結果、基板面に対して｛１１１｝面配向性を持つ
結晶粒が最も多かった。

【００７９】なお、上述した本実施例の製造方法によ
り、ｉ型の良好なμｃ−Ｓｉ層が得られる。

【００８０】以下、図１を再度参照して、本実施例の逆
スタガ型構造のＴＦＴの製造工程について、更に説明す
る。前述したように、ＲＦ−ＰＣＶＤ法によりＳｉ₃Ｎ₄
膜３０５を膜厚３００ｎｍで、ｉ型微結晶シリコン（μ
ｃ−Ｓｉ）膜３０６を膜厚５０ｎｍで、Ｓｉ₃Ｎ₄膜３０
７を膜厚２００ｎｍでそれぞれ成膜し三層連続成膜を行
った後、タンタル膜のパターンニングによって形成され
たゲート電極３０３をマスクとし、透明絶縁基板３０１
側から裏面露光を行い、Ｓｉ₃Ｎ₄膜３０７をフォトリソ
グラフィ工程により、所定形状にパターニングしてチャ
ネル保護層３０７を形成する。

【００８１】次にｎ⁺型μｃ−Ｓｉ膜３０８を形成する
ために用いるイオンドーピング装置の概略断面図を図７
に示す。本実施例のイオンドーピング装置は、ガス導入
口８１を備え、ガス導入口８１は、チャンバー８２に連
通される。チャンバー８２は、プラズマ源を生成するプ
ラズマ室を構成し、該チャンバー８２の外部にはプラズ
マ源を励起するための高周波電源８３が備えられる。チ
ャンバー８２内には、プラズマ源に高周波電力を供給す
るための高周波電極８４、およびイオン化効率を上げプ
ラズマ形状を整えるための磁石８５が備えられ、高周波
電極８４および磁石８５によってプラズマ源が形成され
る。

【００８２】前記高周波電源８３には、プラズマ源から
イオンを引き出すための１段目のイオン加速用電源８６
と、引き出されたイオンを追加速するための２段目のイ
オン加速用電源８７とが直列に接続される。前記イオン
加速用電源８７に更に直列に２次電子制御用の減速電源
８８が接続され、該減速電源８８は前記チャンバー８２
内に備えられたメッシュ状の電極板８９に接続されてい
る。前記高周波電極８４、１段目および２段目のイオン
加速用電源８６、８７、および減速電源８８にそれぞれ
接続された各メッシュ状電極板８９の間をそれぞれ電気
的に絶縁する絶縁体９０が設けられる。これらによって
イオン加速部が構成される。チャンバー８２内には鉛直
方向に沿う回転軸線回りに回転駆動され、基板９２が固
定されている基板ホルダー９２が備えられる。

【００８３】以下、図７を参照して、本実施例のイオン
ドーピング装置の動作について説明する。ガス導入口８
１より、例えば水素希釈のＳｉＨ₄などの原料ガスをチ
ャンバー８２内に導入し、高周波電極８４に高周波電源
８３からの高周波電力を印加する。これにより、励起し
たプラズマ源を形成し、各加速電極板８９間でプラズマ
からのイオンを加速した後、基板ホルダー９１に装着さ
れた基板９２にイオンをドーピングする。

【００８４】以上のようなイオンドーピング装置を用い
ることにより、試料基板の機械的走査またはイオンビー
ムの電気的走査なしで大面積基板へのイオンドーピング
が可能である。具体的には、上記のイオンドーピング装
置を用い、チャネル保護層３０７をマスクにし、ドーピ
ングの条件として加速電圧１０ｋｅＶ，ドーズ量５×１
０¹⁵／ｃｍ²，ガス流量２０ｓｃｃｍ（ＰＨ₄／Ｈ₂＝
５．０％）でｉ型μｃ−Ｓｉ層３０６に不純物イオンを
ドーピングして、図１に示される不純物がドーピングさ
れていない領域３０６を挟んで一対のドーピング領域３
０８を形成した。その後、２５０℃、１時間アニールを
行い、前記各ドーピング領域３０８が所定の形状となる
ようにパターンニングを行いソース領域およびドレイン
領域を形成する。

【００８５】ここで、実際に成膜した微結晶シリコンの
成膜時間と水素プラズマ処理時間との条件とイオンドー
ピング前と後の導電率を測定した結果を前記表１に示
す。また、以下に、前記表１の内容について詳細に説明
する。

【００８６】 ＳｉＨ₄流量１３０ｓｃｃｍ、Ｈ₂流量
３０００ｓｃｃｍ、Ｐｏｗｅｒ２５ｗにて、１回の成膜
時間２０ｓｅｃ、水素プラズマ処理７５ｓｅｃの条件で
繰り返し５０ｎｍの膜厚に成膜したμｃ−Ｓｉ膜の場
合、イオンドーピング前の導電率が１×１０^-8／Ω・ｃ
ｍであり、イオンドーピング後の導電率が２．５×１０
⁰／Ω・ｃｍであった。この導電率は、前述したＰ−Ｃ
ＶＤ法で成膜したｎ型微結晶シリコンとほぼ同等の値で
ある。

【００８７】 １回の成膜時間２０ｓｅｃ、水素プラ
ズマ処理５０ｓｅｃの条件で繰り返し５０ｎｍの膜厚に
成膜したμｃ−Ｓｉ膜の場合、イオンドーピング前の導
電率が５×１０^-10／Ω・ｃｍでありイオンドーピング
後の導電率が３．０×１０⁰／Ω・ｃｍであった。

【００８８】 １回の成膜時間２０ｓｅｃ、水素プラ
ズマ処理３０ｓｅｃの条件で繰り返し５０ｎｍの膜厚に
成膜したμｃ−Ｓｉ膜の場合、イオンドーピング前の導
電率が４×１０^-12／Ω・ｃｍであり、イオンドーピン
グ後の導電率が１．３７×１０^-4／Ω・ｃｍと、ｎ型ａ
−Ｓｉとほぼ同等までしか低下しなかった。

【００８９】 １回の成膜時間４０ｓｅｃ、水素プラ
ズマ処理７５ｓｅｃの条件で繰り返し５０ｎｍの膜厚に
成膜したμｃ−Ｓｉ膜の場合、イオンドーピング前の導
電率が１．００×１０^-12／Ω・ｃｍでありイオンドー
ピング後の導電率が１．３０×１０^-4／Ω・ｃｍであっ
た。

【００９０】本件発明者の実験によれば、前記水素プラ
ズマ処理を用いず、ＳｉＨ₄流量６０ｓｃｃｍ、Ｈ₂流量
１８００ｓｃｃｍ、Ｐｏｗｅｒ４００ｗの高水素希釈、
高電力条件で５０ｎｍの膜厚に成膜したμｃ−Ｓｉ膜の
場合、イオンドーピング前の導電率が１×１０^-10／Ω
・ｃｍであり、イオンドーピング後の導電率が１．４７
×１０^-0／Ω・ｃｍであった。

【００９１】以上のように、イオンドーピング前の導電
率が５×１０^-10／Ω・ｃｍ以上のシリコン膜を用いる
場合、このシリコン膜にイオンドーピングすることによ
り導電率が大幅に低抵抗化されることがわかる。しか
し、イオンドーピング前の導電率が低いｉ型μｃ−Ｓｉ
では、導電率はｎ型ａ−Ｓｉ膜程度までしか低下しない
ことがわかる。

【００９２】このように導電率が大幅に低抵抗化される
条件で形成された図１に示される各ドーピング領域３０
８の上に、Ｔｉ膜を３００ｎｍの膜厚で成膜する。そし
てフォトリソグラフィ工程によりＴｉ膜を所定形状にパ
ターニングしてソース電極およびドレイン電極となる各
電極層３０９を形成する。次に、酸化インジウム（ＩＴ
Ｏ）透明導電膜をスパッタリングにて１００ｎｍの膜厚
で成膜する。そしてフォトリソグラフィ工程により酸化
インジウム透明導電膜を所定形状にパターニングして絵
素電極３１０を形成する。

【００９３】このようにして、本実施例のＴＦＴ−ＬＣ
Ｄに用いられているＴＦＴマトリクス基板が製造され
る。

【００９４】上記の実施例に於いて、チャネル保護層３
０７を形成し、これをマスクに真性半導体層３０６に不
純物イオンをドーピングした製造方法の例を示したが、
チャネル保護層３０７のかわりに同様の形状のフォトレ
ジストを形成し、これをマスクに真性半導体層３０６に
不純物イオンをドーピングすることも可能である。これ
らの結果、前記ＴＦＴと同様な特性のＴＦＴを実現でき
る。

【００９５】上記実施例１の製造方法で形成したＴＦＴ
の特性を測定した結果を、図８に示す。図８は、ＴＦＴ
の導通時のドレイン電圧とドレイン電流との関係を示す
グラフである。図８において本実施例のＴＦＴの特性を
示す曲線Ｌ１は、ドレイン電圧が１０Ｖの場合、１．５
×１０^-6Ａであるのに対し、従来技術のＴＦＴの特性を
示す曲線Ｌ２は、ドレイン電圧が１０Ｖの場合、１．０
×１０^-6となる。従って、本実施例の場合、半導体層と
してａ−Ｓｉ膜を用いた場合の１．５倍のオン電流を得
た。

【００９６】また、本件発明者の実験によれば、前記ゲ
ート絶縁膜３０５の上に半導体膜３０６を形成する前
に、該ゲート絶縁膜３０５の上側表面に水素プラズマ処
理を３分間行った場合、得られたＴＦＴに於けるＶｄ−
Ｉｄ特性の低電圧領域の立ち上がりにコブ等の不所望な
電流変動が現れる確率が減少し、良好な接合が形成され
ていることが確認されている。

【００９７】本実施例に於いて、ソース領域およびドレ
イン領域となる前記各ドーピング領域３０８の抵抗値が
格段に低減されたＴＦＴが実現される。しかも、このよ
うなＴＦＴは、チャネル保護膜３０７をマスクにして各
ドーピング領域３０８が形成されるので、チャネル長を
高精度に短くすることができる。更に、このようなＴＦ
Ｔを製造するに際して、従来技術で説明したような低抵
抗シリサイド膜のような低抵抗の薄膜を別途形成する必
要がなく、本実施例に於いて製造工数が格段に低減され
る。

【００９８】（実施例２）ここで半導体膜の他の実施例
を説明する。

【００９９】連続成膜を活用して微結晶相を含んだシリ
コン膜を形成する方法について以下に説明する。以下、
図２を参照する。まず、ＲＦ−ＰＣＶＤ装置の反応室５
１にＳｉＨ₄を含む原料ガスと水素ガスとを導入し、水
素希釈率（ＳｉＨ₄／Ｈ₂比）２００以上、パワー密度
０．０３〜１．５Ｗ／ｃｍ²（好ましくは０．１〜０．
３Ｗ／ｃｍ）の条件で、シリコン膜を約１０ｎｍの膜厚
で形成する。その後、水素希釈率が２〜２００になるよ
うに水素ガス流量を変更し、パワー密度０．０３〜１．
５Ｗ／ｃｍ²の条件で、先に形成したシリコン膜上にシ
リコン膜の形成を行う。

【０１００】このような製造方法の一例である本実施例
での具体的成膜条件は、以下の通りである。最初に、Ｓ
ｉＨ₄の流量を１ｓｃｃｍ、Ｈ₂の流量を１０００ｓｃｃ
ｍとし、パワー密度１Ｗ／ｃｍ²、基板温度３００℃、
圧力１００Ｐａの条件でシリコン膜を約１０ｎｍの膜厚
で形成した。続いて、Ｈ₂の流量を７０ｓｃｃｍに変更
して、先に形成したシリコン膜の上で、シリコン膜を形
成し、最終的に膜厚５０ｎｍのシリコン膜を形成した。

【０１０１】上述のようにして形成されたシリコン膜を
赤外吸収スペクトル法、反射電子線回析、ラマン分光法
等によって解析したところ、このシリコン膜がμｃ−Ｓ
ｉ膜であることが確認された。このμｃ−Ｓｉ膜の結合
水素量は８原子％、結晶体積分率は３０％以上であっ
た。また、このｉ型μｃ−Ｓｉ膜の暗導電率を測定した
ところ２×１０^-8／Ω・ｃｍ以上となり、非常に良好な
暗導電率を有するシリコン膜が得られたことが確認され
た。

【０１０２】本実施例では、まず、水素希釈率を１／２
００以上と非常に高くしてシリコン膜の形成を行うた
め、成膜速度は０．００５ｎｍ／ｓｅｃ以下と非常に遅
くなるが、成膜開始から膜厚が１０ｎｍ以下であって
も、前記実施例１で説明した製造工程でμｃ−Ｓｉ膜を
形成することができる。本実施例では、このように、最
初に非常に高い水素希釈率で、成膜開始から約１０ｎｍ
の膜厚となるまでμｃ−Ｓｉ膜を形成するため、続いて
形成されるシリコン膜も、先に形成されたμｃ−Ｓｉ膜
の影響を受けて微結晶相を含むものとなる。また、μｃ
−Ｓｉ膜が成膜開始から約１０ｎｍ形成されたところで
水素希釈率２〜２００に変更する。このため、成膜速度
を前記初期の速度に比べ、０．０２〜０．０３ｎｍ／ｓ
ｅｃに増大することができる。このようにして、成膜開
始から１０ｎｍ以下の膜厚に成膜されたシリコン膜か
ら、前記実施例１で説明したように、所定の製造工程を
繰り返すことにより、微結晶化されたシリコン膜を所望
の厚さに形成することもできる。

【０１０３】上記各実施例は、逆スタガ構造のＴＦＴに
ついて説明したが、膜厚が厚くなるにつれて結晶性が改
善されることにより、スタガ構造、コプラナ構造のＴＦ
Ｔの方がより特性が改善されるのはもちろんである。

【０１０４】図９にコプラナ構造を有するＴＦＴの断面
図を示す。本実施例のコプラナ構造のＴＦＴは、透明硝
子などからなる透明絶縁基板１００１の上に、前記実施
例１で説明された製造方法と同様な方法で形成された真
性微結晶シリコン層１００２および該真性微結晶シリコ
ン層１００２を挟む一対のｎ⁺微結晶シリコン層１００
３が形成されている。一対のｎ⁺微結晶シリコン層１０
０３の個々は、ソース領域およびドレイン領域となる。
前記真性微結晶シリコン層１００２を被覆し、ｎ⁺微結
晶シリコン層１００３に相当する位置に孔が形成された
絶縁層１００４が透明絶縁基板１００１の全面に形成さ
れる。前記絶縁膜１００４の上に、前記絶縁膜１００４
の孔を介して、各ｎ⁺微結晶シリコン層１００３にそれ
ぞれ接続され、ソース電極およびドレイン電極となる導
電体層１００６が形成されている。

【０１０５】このようなコプラナ構造を有するＴＦＴの
特性を測定した結果を、図１０に示す。図１０は、ＴＦ
Ｔの導通時のドレイン電圧とドレイン電流との関係を示
すグラフである。図１０において本実施例のＴＦＴの特
性を示す曲線Ｌ３は、ドレイン電圧が１０Ｖの場合、
２．６×１０^-6Ａである。従って、図８の従来技術のＴ
ＦＴの特性を示す曲線Ｌ２と比較し、２．６倍のオン電
流が得られた。

【０１０６】このような実施例のＴＦＴに於いても、前
記実施例１で説明した効果と同様な効果を達成すること
ができる。

【０１０７】また、前記各実施例では、本発明の半導体
素子をＴＦＴとしてのみ説明してきたが、本発明による
微結晶シリコンにイオンドーピングして得られたｎ⁺層
の面抵抗は、従来のアモルファスシリコンまたは微結晶
シリコンにイオンドーピングして得た面抵抗より低い。
また、本件発明者の実験により、本実施例のｎ⁺層の抵
抗の温度特性から求めた活性化エネルギーも０．０５ｅ
Ｖと、従来技術におけるａ−Ｓｉ膜へイオンドーピング
して得られた不純物層の場合の０．２０ｅＶより低く、
前記ｎ⁺型の半導体特性が良好であることは明らかであ
る。このことにより、本発明により接合を形成した薄膜
半導体素子は、前記各実施例のＴＦＴに限らず、従来品
より良好な特性が得られるのはもちろんである。本発明
の薄膜半導体素子としては、薄膜ダイオード、薄膜トラ
ンジスタ、薄膜太陽電池、薄膜フォトダイオード、薄膜
フォトダイオードアレイ、薄膜トランジスタを用いた駆
動回路等が挙げられる。

【０１０８】

【発明の効果】本発明は、導電率が高い等の良質の微結
晶層を含むシリコン膜に不純物をイオンドーピングする
ことにより、従来の非晶質半導体に不純物イオンを注入
し形成したｎ型ドーピング層より低抵抗化が実現でき、
従来より良質なｎ型半導体を形成でき良質なコンタクト
層および接合を形成することができる。更に、完全自己
整合型薄膜半導体素子を製造することができるので、こ
れらの半導体素子に於ける寄生容量の低減、小型化が可
能となる。また、前記低抵抗化のために低抵抗な薄膜を
別途形成する必要がなく、製造工数を格段に低減するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例の逆スタガ型ＴＦＴの断面図
である。

【図２】本実施例で用いられるＲＦ−ＰＣＶＤ成膜装置
４０の系統図である。

【図３】ＲＦ−ＰＣＶＤ成膜装置４０の動作を説明する
タイミングチャートである。

【図４】本実施例のＴＦＴの製造工程に於ける１回の成
膜膜厚と導電率との関係を示すグラフである。

【図５】本実施例のＴＦＴの製造工程に於ける１回の成
膜処理時間と導電率との関係を示すグラフである。

【図６】本実施例のＴＦＴの製造工程に於ける水素プラ
ズマ処理時間と暗導電率との関係を示すグラフである。

【図７】本実施例で用いられるイオンドーピング装置の
系統図である。

【図８】本実施例および従来技術のＴＦＴのＯＮ電流を
説明するグラフである。

【図９】本発明の他の実施例のコプラナ構造を有するＴ
ＦＴの断面図である。

【図１０】本実施例のＴＦＴのＯＮ電流を説明するグラ
フである。

【図１１】第１の従来技術のＴＦＴの断面図である。

【図１２】第２の従来技術のＴＦＴの断面図である。

【図１３】図４に示した１回の成膜膜厚を変えて成膜し
たμｃ−Ｓｉ膜の吸収計数と導電率との関係を示すグラ
フである。

【符号の説明】

４１ 水素ガスライン ４２ 原料ガスライン ４３、４４、５５ 圧空バルブ ４５ 排気ポンプ ４６ アノード電極 ４７ カソード電源 ４８ 高周波電源 ４９ プラズマ ５０ 基板 ５１ 反応室 ５３ 制御装置 ５４ タイマ ８１ ガス導入口 ８２ チャンバー ８３ 高周波電源 ８４ 高周波電極 ８５ 磁石 ８６ イオン加速用電源 ８７ イオン加速用電源 ８８ ２次制御用の減速電源 ８９ メッシュ状の電極板 ９０ 絶縁体 ９１ 基本ホルダー ３０１ 透明硝子基板 ３０２ ベースコート膜 ３０３ ゲート電極 ３０４ 陽極酸化膜 ３０５ ゲート絶縁膜 ３０６ 真性微結晶シリコン層 ３０７ チャネル保護膜 ３０８ 微結晶ｎ⁺ドーピング層 ３０９ チタン膜 ３１０ 酸化インジウム錫透明導電膜 １００１ 透明絶縁基板 １００２ 真性微結晶シリコン層 １００３ ｎ⁺微結晶シリコン層 １００４ 絶縁膜 １００５ ゲート電極 １００６ ソース・ドレイン電極

フロントページの続き (72)発明者 中田 行彦 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 鮎川 通英 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (19)

【特許請求の範囲】
1. 【請求項１】 導電率が５×１０^-10／Ω・ｃｍ以上で
   ある微結晶相を含むｉ型シリコン膜に不純物がイオンド
   ーピングされたドーピング領域が配置され接合が形成さ
   れた薄膜半導体素子。
2. 【請求項２】 基板と、該基板上に形成されたゲート電
   極と、ソース電極及びドレイン電極及び該ケート電極、
   ソース電極及びドレイン電極の間に形成された絶縁膜と
   半導体膜とを備えた薄膜トランジスタであって、 該半導体膜は該絶縁膜から５０ｎｍ以内の部分に、導電
   率が５×１０^-10／Ω・ｃｍ以上である微結晶相を含む
   ｉ型シリコン膜を備え、該半導体膜において不純物がそ
   れぞれイオンドーピングされたソース領域およびドレイ
   ン領域が相互に予め定める間隔をあけて配置されている
   薄膜トランジスタ。
3. 【請求項３】 結合水素量が１０原子％以下の微結晶相
   を含むｉ型シリコン膜に、不純物がイオンドーピングさ
   れた不純物領域が配置されることによって接合が形成さ
   れている薄膜半導体素子。
4. 【請求項４】 基板と、該基板上に形成されたゲート電
   極、ソース電極、及びドレイン電極と、該ゲート電極、
   ソース電極及びドレイン電極の間に形成された絶縁膜
   と、半導体膜とを備えた薄膜トランジスタであって、 該半導体膜は該絶縁膜から５０ｎｍ以内の部分に、結合
   水素量が１０％以下の微結晶相を含むｉ型シリコン膜か
   ら形成され、該半導体膜に不純物がイオンドーピングさ
   れたソース領域およびドレイン領域が、相互に予め定め
   る間隔をあけて配置されている薄膜トランジスタ。
5. 【請求項５】 結晶体積分率が１０％以上の微結晶相を
   含むｉ型シリコン膜に不純物がイオンドーピングされた
   不純物領域が配置されたことにより接合が形成された薄
   膜半導体素子。
6. 【請求項６】 基板と、該基板上に形成されたゲート電
   極、ソース電極、及びドレイン電極と、該ゲート電極、
   ソース電極及びドレイン電極の間に形成された絶縁膜
   と、半導体膜とを備えた薄膜トランジスタであって、 該半導体膜は該絶縁膜から５０ｎｍ以内の部分に、結晶
   体積分率が１０％以上の微結晶相を含むｉ型シリコン膜
   から形成され、該半導体膜に不純物がイオンドーピング
   されたソース領域およびドレイン領域が、相互に予め定
   める間隔をあけて配置されている薄膜トランジスタ。
7. 【請求項７】 プラズマ化学的気相成長装置の反応室に
   導入したシリコン元素を含む原料ガスをプラズマにより
   分解して、シリコン層を形成する工程と、該反応室に水
   素ガスを導入して、該シリコン層に水素プラズマ処理を
   行い、該シリコン層を微結晶化する工程とを繰り返すこ
   とにより、微結晶相を含むｉ型シリコン層を有する半導
   体膜を形成し、 該半導体層に不純物をイオンドーピングすることにより
   該半導体層内に接合を形成した薄膜半導体素子の製造方
   法。
8. 【請求項８】 基板と、該基板上に形成されたゲート電
   極、ソース電極、及びドレイン電極と、該ゲート電極、
   ソース電極及びドレイン電極の間に形成された絶縁膜と
   半導体膜とを備えた薄膜トランジスタの製造方法であっ
   て、 プラズマ化学的気相成長装置の反応室に導入したシリコ
   ン元素を含む原料ガスをプラズマにより分解して、該絶
   縁膜上にシリコン層を形成する工程と、該反応室に水素
   ガスを導入して、該シリコン層に水素プラズマ処理を行
   い、該シリコン層を微結晶化する工程とを繰り返すこと
   により、微結晶相を含むｉ型シリコン層を有する半導体
   膜を形成し、 該半導体膜に、相互に予め定める間隔をあけた位置に不
   純物をイオンドーピングすることにより、ソース領域お
   よびドレイン領域を相互に予め定める間隔をあけて形成
   する工程とを含む薄膜トランジスタの製造方法。
9. 【請求項９】 前記半導体膜を形成する前に水素プラズ
   マ処理を施す工程をさらに包含する請求項７に記載の薄
   膜半導体素子の製造方法。
10. 【請求項１０】 前記半導体膜を形成する前に、水素プ
    ラズマ処理を施す工程をさらに包含する請求項８に記載
    の薄膜トランジスタの製造方法。
11. 【請求項１１】 前記絶縁膜の上に前記シリコン層を形
    成する工程において、該シリコン層を１回に０．１ｎｍ
    から５ｎｍの範囲内の厚さに形成する工程と、その後、
    水素プラズマ処理を行う工程とが繰り返される請求項８
    に記載の薄膜トランジスタの製造方法。
12. 【請求項１２】 水素希釈率（ＳｉＨ₄／Ｈ₂）１／２０
    ０以下で１０ｎｍ以下の厚さの微結晶相を含むシリコン
    層を形成する第１の成膜工程と、形成された該シリコン
    層上に、水素希釈率１／２〜１／２００で微結晶相を含
    むシリコン層を形成する第２の成膜工程とを含む工程に
    より半導体膜を形成し、該半導体膜に不純物をイオンド
    ーピングすることにより、該半導体膜中に接合を形成す
    る薄膜半導体素子の製造方法。
13. 【請求項１３】 基板と、該基板上に形成されたゲート
    電極、ソース電極、及びドレイン電極と、該ゲート電
    極、ソース電極及びドレイン電極の間に形成された絶縁
    膜と半導体膜とを備えた薄膜トランジスタの製造方法で
    あって、 水素希釈率（ＳｉＨ₄／Ｈ₂）１／２００以下で１０ｎｍ
    以下の厚さの微結晶相を含むシリコン層を形成する第１
    の成膜工程と、形成された該シリコン層上に、水素希釈
    率１／２〜１／２００で微結晶相を含むシリコン層を形
    成する第２の成膜工程とを含む工程によって半導体膜を
    形成し、 該半導体膜に、相互に予め定める間隔をあけて不純物を
    イオンドーピングしてソース領域およびドレイン領域を
    形成する薄膜トランジスタの製造方法。
14. 【請求項１４】 水素希釈率（ＳｉＨ₄／Ｈ₂）１／３０
    以下で微結晶相を含むシリコン半導体膜を形成し、該半
    導体膜に不純物をイオンドーピングすることにより、該
    半導体膜中に接合を形成する薄膜半導体素子の製造方
    法。
15. 【請求項１５】 基板と、該基板上に形成されたゲート
    電極と、ソース電極及びドレイン電極と、該ゲート電
    極、ソース電極及びドレイン電極の間に形成された絶縁
    膜と半導体膜とを備えた薄膜トランジスタの製造方法で
    あって、 水素希釈率（ＳｉＨ₄／Ｈ₂）１／３０以下で微結晶を含
    むシリコン半導体膜を形成し、該半導体膜に不純物をイ
    オンドーピングすることにより、該半導体膜中に接合を
    形成する薄膜トランジスタの製造方法。
16. 【請求項１６】 波長４００ｎｍの光の吸収係数が３．
    ７×１０⁵ｃｍ^ー1以下である微結晶相を含むｉ型シリコ
    ン半導体膜が形成され、該半導体膜に不純物がイオンド
    ーピングされた不純物領域が配置されることによって接
    合が形成されている薄膜半導体素子。
17. 【請求項１７】 基板と、該基板上に形成されたゲート
    電極と、ソース電極及びドレイン電極と、該ゲート電
    極、該ソース電極及びドレイン電極の間に形成された絶
    縁膜と半導体膜とを備えた薄膜トランジスタであって、 該半導体膜は該絶縁膜から５０ｎｍ以内の部分に、波長
    ４００ｎｍの光吸収係数が３．７×１０⁵ｃｍ^ー1 以下で
    ある微結晶相を含むｉ型シリコン膜を備え、該半導体膜
    において不純物がそれぞれイオンドーピングされたソー
    ス領域およびドレイン領域が、相互に予め定める間隔を
    あけて配置されている薄膜トランジスタ。
18. 【請求項１８】 微結晶相を有し、かつ基板面に対して
    ｛１１１｝配向性を持つ結晶粒が最も多いｉ型シリコン
    半導体膜が形成され、該半導体膜に不純物がイオンドー
    ピングされた不純物領域が配置されることによって接合
    が形成されている薄膜半導体素子。
19. 【請求項１９】 基板と、該基板上に形成されたゲート
    電極と、ソース電極及びドレイン電極と、該ゲート電
    極、該ソース電極及びドレイン電極の間に形成された絶
    縁膜と半導体膜とを備えた薄膜トランジスタであって、 該半導体膜は該絶縁膜から５０ｎｍ以内の部分に、微結
    晶相を有し、かつ基板面に対して｛１１１｝配向性を持
    つ結晶粒が最も多いｉ型シリコン膜を備え、該半導体膜
    において不純物がそれぞれイオンドーピングされたソー
    ス領域およびドレイン領域が、相互に予め定める間隔を
    あけて配置されている薄膜トランジスタ。