JPH09160072A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ｐ−ＳｉＴＦＴの製造方法において、ＬＤＤ
部の形成方法を改善し、高スループット化と特性の安定
化を図る。 【解決手段】 ＬＤ領域（１１Ｌ）の低濃度ドーピング
には、制御性を重視して、質量分析を行うイオン打ち込
み法を用い、ソース及びドレイン領域（１１Ｓ、１１
Ｄ）の形成には、高スループットを重視して、質量分析
を行わないイオンシャワー法を用いる。これにより、Ｌ
Ｄ領域（１１Ｌ）の抵抗のばらつきによる特性の不安定
化を防ぐとともに、スループットの高いイオンシャワー
法の採用により製造コストを削減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子、特
に、液晶表示装置（ＬＣＤ：Liquid CrystalDisplay）
に搭載される薄膜トランジスタ(ＴＦＴ：thin film tra
nsistor）の製造方法に関する。

【０００２】

【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、ＴＦＴを
用いたアクティブマトリクス型は、原理的にデューティ
比１００％のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。

【０００３】アクティブマトリクスＬＣＤは、マトリク
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＦ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされて構成されている。表示
電極と共通電極の対向部分は液晶を誘電層とした画素容
量となっており、ＴＦＴにより線順次に選択され、電圧
が印加される。画素容量に印加された電圧はＴＦＴのＯ
ＦＦ抵抗により１フィールド期間保持させる。液晶は電
気光学的に異方性を有しており、画素容量により形成さ
れた電界の強度に対応して透過光量が微調整される。こ
のように透過率が画素毎に制御された明暗の分布が所望
の表示画像として視認される。

【０００４】近年、ＴＦＴのチャンネル層として多結晶
シリコン（ｐｏｌｙ−Ｓｉ）を用いることによって、マ
トリクス画素部と周辺駆動回路部を同一基板上に形成し
た駆動回路一体型のＬＣＤが開発されている。一般に、
ｐｏｌｙ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて
移動度が高い。このため、ＴＦＴが小型化され、高精細
化が実現される。また、ゲートセルフアライン構造によ
る微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴの電気的相補結線
構造即ちＣＭＯＳを形成することにより、高速駆動回路
を構成することができる。このように、駆動回路部を同
一基板上にマトリクス画素部と一体形成することによ
り、製造コストの削減、ＬＣＤモジュールの小型化が実
現される。

【０００５】図１４にこのような駆動回路一体型ＬＣＤ
の構成を示す。中央部の点線で囲まれた部分はマトリス
ク画素部であり、ＴＦＴのＯＮ／ＯＦＦを制御するゲー
トライン（Ｇ1，Ｇ2，・・・，Ｇm）と画素信号用のド
レインライン（Ｄ１，Ｄ２・・・Ｄn）が交差して配置
されている。各交点にはＴＦＴとこれに接続する表示電
極（いずれも不図示）が形成されている。画素部の左右
にはゲ−トライン（Ｇ１，Ｇ２，・・・，Ｇm）を選択
するゲートドライバー（ＧＤ）が配置され、画素部の上
下には、映像信号をサンプリングして、ゲートドライバ
（ＧＤ）の走査に同期して各ドレインライン（Ｄ１，Ｄ
２，・・・，Ｄn）に画素信号電圧を印加するドレイン
ドライバ−（ＤＤ）が配置されている。ドレインドライ
バー（ＤＤ）は、主としてシフトレジスタ回路とサンプ
リング回路、更に場合によってはホールド用キャパシタ
ーからなり、ゲートドライバー（ＧＤ）は主にシフトレ
ジスタからなる。これら、ゲートドライバー（ＧＤ）及
びドレインドライバー（ＤＤ）の外側には、クロック信
号、スタートパルス、ビデオ信号、電源電圧、など、外
部入力信号の供給パッドが形成されている。

【０００６】図１５に、このようなｐ−ＳｉＴＦＴの構
造を示す。ガラスなどの基板（１００）上に、島状にパ
タ−ニングされたｐ−Ｓｉ（１０１）が形成され、Ｓｉ
Ｏ2などのゲート絶縁膜（１０２）を挟んでゲート電極
（１０３）が対向配置されている。ゲート電極（１０
３）は例えばド−プドｐｏｌｙ−Ｓｉとシリサイドのポ
リサイド層により形成されている。

【０００７】また、ｐ−Ｓｉ（１０１）は、ゲ−ト電極
（１０３）をマスクとしたセルフアライン構造で、ｎ型
に高濃度にドーピングされたソ−ス・ドレイン領域（１
０１Ｓ，１０１Ｄ）と、ゲート電極（１０３）の直下に
はノンド−プあるいはｐ型にドーピングされたチャンネ
ル領域（１０１Ｎ）、チャンネル領域（１０１Ｎ）とソ
ース及びドレイン領域（１０１Ｓ，１０１Ｄ）との間に
は、ｎ型に低濃度にドーピングされたＬＤ領域（１０１
Ｌ）が形成されている。

【０００８】ゲート電極（１０３）は画素部にあって
は、走査線であるゲートラインと一体で形成され、駆動
回路部にあっては、相補構造の結線に接続される。ゲー
ト電極（１０３）上には工程中のカウンタードープを防
ぐための注入ストッパー（１０４）、ゲート電極（１０
３）と注入ストッパー（１０４）の側壁にはスペーサ
（１０５）が形成されている。これらｐ−Ｓｉ（１０
１）及びゲート電極（１０３）とそのラインを覆う全面
にはＳｉＯ2などの第１の層間絶縁膜（１０６）が被覆
され、第１の層間絶縁膜（１０６）上には、Ｔｉ／Ａｌ
Ｓｉなどからなるドレイン電極（１０７）及びソース電
極（１０８）が設けられ、ゲート絶縁膜（１０２）及び
第１の層間絶縁膜（１０６）中に開口されたコンタクト
ホール（ＣＴ４，ＣＴ５）を介して各々ドレイン・ソー
ス領域（１０１Ｄ，１０１Ｓ）に接続されている。画素
部にあっては、ドレイン電極（１０７）は、信号線であ
るドレインラインと一体であり、駆動回路部にあって
は、ドレイン電極（１０７）及びソース電極（１０８）
は相補構造の結線に延長されている。これらドレイン電
極（１０７）及びソ−ス電極（１０８）を覆う全面に
は、ＳＯＧ（Spin On Glass）など平坦化作用のある第
２の層間絶縁膜（１０９）が形成されている。画素部に
あっては、第２の層間絶縁膜（１０９）上にＩＴＯ（in
dium tin oxide）からなる表示電極が形成され、ソース
電極（１０８）上の第２の層間絶縁膜（１０９）中にコ
ンタクトホールを形成することにより、ソース電極（１
０８）に接続される。

【０００９】ここに示したような、ドレイン領域（１０
１Ｓ）とチャンネル領域（１０１Ｎ）の間、及び、ソー
ス領域（１０１Ｓ）とチャンネル領域（１０１Ｎ）の間
に低濃度のＬＤ領域（１０１Ｌ）を介在させた構造は、
一般にＬＤＤ（lightlydoped drain）と呼ばれ、チャン
ネル領域（１０１Ｎ）端における強電界が緩和されるの
で、キャリアの加速が抑えられ、耐圧が高い。ＬＤ領域
（１０１Ｌ）はまた抵抗として介在されるため、相互コ
ンダクタンスの低下をもたらすが、ＬＤＤ構造のＴＦＴ
を画素部に採用することでＯＦＦ電流を抑え、電圧保持
率を高めることができる。一方、ｐ−ＳｉＴＦＴでは元
来、十分に高いＯＮ電流値が得られるため、ＬＤＤ構造
とすることによりＯＮ／ＯＦＦ比を向上することができ
る。

【００１０】このような、ＬＤＤ構造のＴＦＴは以下の
ように製造される。まず、ガラスからなる基板（１０
０）上に、シランＳｉＨ4あるいはジシランＳｉ2Ｈ6を
材料ガスとしたＣＶＤによりアモルファスシリコン（ａ
−Ｓｉ）を積層し、このａ−Ｓｉを基板加熱２００〜４
００、好ましくは℃４００℃のエキシマレーザーアニー
ルにより多結晶化してポリシリコン（ｐ−Ｓｉ）（１０
１）としたものを、反応性イオンエッチ、即ち、ＲＩＥ
（reactive ion etch）によりエッチングすることによ
り、ＴＦＴ部の島層を形成している。基板（１００）と
して高耐熱性の石英ガラスなどを用いることにより、９
００℃以上の高温処理工程を含んだプロセスは一般に高
温プロセスと呼ばれるが、高温プロセスではｐ−Ｓｉ
は、固相成長法やラピッドサーマルアニール即ちＲＴＡ
によって多結晶化してもよい。また、直接に高温ＣＶＤ
により成膜してもよい。

【００１１】必要により駆動部のｎ−ｃｈＴＦＴ領域を
ｐ型にチャンネルドープした後、これらの上に、ＳｉＯ
2をＣＶＤ成膜し、ゲート絶縁膜（１０２）としてい
る。そして、ＳｉＨ4を材料ガスとした６００〜６５０
℃のＣＶＤによりｐｏｌｙ−Ｓｉを積層して、燐のイオ
ン注入を行って低抵抗化した後、タングステンシリサイ
ド（ＷＳｉ）をスパッタリングし、このｐｏｌｙ−Ｓｉ
とＷＳｉのポリサイド層をＲＩＥにより同一パターンで
エッチングして、ゲート電極（１０３）と画素部におい
てこれを行について互いに接続するゲートライン、駆動
回路部における結線を形成している。ｐｏｌｙ−Ｓｉ
は、ＣＶＤ成膜したａ−Ｓｉをエキシマレーザーアニー
ルあるいはラピッドサーマルアニールにより形成しても
よく、低抵抗化もＰＯＣｌ3を用いた拡散処理によりド
ーピングしてもよい。

【００１２】ゲート電極（１０３）をマスクに、１×１
０↑11〜５×１０↑13ｃｍ↑-2の低ドーズ量で燐のイオ
ン注入を行い、ソース及びドレイン領域（１０１Ｓ，１
０１Ｄ）とＬＤ領域（１０１Ｌ）を低濃度にドーピング
する。続いてゲート電極（１０３）よりも大きなマスキ
ングレジストを形成した後、再び燐のイオン注入を１×
１０↑11〜５×１０↑13ｃｍ↑-2の高どーす量で行って
高濃度ドーピングし、ソース領域（１０１Ｓ）及びドレ
イン領域（１０１Ｄ）を形成する。これにより、各々、
ソース及びドレイン領域（１０１Ｓ，１０１Ｄ）とチャ
ンネル領域（１０１Ｎ）との間に低濃度のＬＤ領域（１
０１Ｌ）を介在させたＬＤＤ構造が完成される。

【００１３】ランプアニールまたはエキシマレーザーア
ニールにより、ｐ−Ｓｉのドープド領域（１０１Ｓ，１
０１Ｄ，１０１Ｌ，１０３）を活性化した後、ＣＶＤと
アニールによりＳｉＯ2を３０００〜５０００Åの厚さ
に成膜することにより第１の層間絶縁膜（１０６）を形
成している。その後、シリコン中の未結合手終端の目的
で、Ｈ2アニールを行った後、ＲＩＥによりドレイン及
びソース領域（１０１Ｄ，１０１Ｓ）上のゲート絶縁膜
（１０２）及び第１の層間絶縁膜（１０６）中にコンタ
クトホール（ＣＴ４，ＣＴ５）を形成する。そしてＴｉ
／ＡｌＳｉをスパッタリングし、これをＲＩＥによりパ
ターニングして、ドレイン電極（１０７）とソース電極
（１０８）、更には画素部においてドレイン電極（１０
７）を１行について接続するドレインライン、及び、駆
動回路部の相補結線、引き出し線などを形成している。
ドレイン電極（１０７）とソース電極（１０８）は各々
コンタクトホール（ＣＴ４，ＣＴ５）を介してドレイン
及びソース領域（１０１Ｄ，１０１Ｓ）に接続されてい
る。

【００１４】再び、シリコン中の未結合手終端のため
に、Ｈプラズマ処理を行った後、ＳＯＧ膜、即ち、スピ
ン塗布及び焼成により形成されるＳｉＯ2膜を主体とし
た平坦化絶縁膜を積層し、第２の層間絶縁膜（１０９）
を形成している。そして、ＲＩＥにより画素部のソース
電極（１０８）上の第２の層間絶縁膜（１０９）中に、
コンタクトホールを形成し、ＩＴＯをスパッタリングに
より成膜し、これをＲＩＥによりパターニングすること
により、画素部に表示電極を形成し、ソース電極（１０
８）に接続されている。

【００１５】以上の、工程において、ｐ−Ｓｉ（１０
１）のＬＤＤ構造の形成、及びゲート電極（１０３）の
低抵抗化のために行われるイオン注入は以下のように行
われている。まず、図１６は、イオン注入装置の概略図
である。（５０）はイオン源、（５１）は引き出し及び
加速系、（５２）は質量分析系、（５３）は加速系、
（５４）は縦方向走査系、（５５）は横方向走査系、
（５６）はターゲット系である。イオン源（５０）は、
ガス導入口を備えた放電管内に陽極と陰極があり、プラ
ズマ放電が生成されるようになっている。例えば、燐の
イオン注入を行う場合は、ホスフィンＰＨ3、五弗化燐
ＰＦ5などの原料ガスを導入し、ボロンのイオン注入を
行う場合は、三弗化ボロンＢＦ3、ジボランＢ2Ｈ6など
の原料ガスを導入する。これを放電プラズマによりイオ
ン化し、Ｐ+、Ｈ+、Ｈ2+あるいは、Ｂ+、Ｆ+、ＢＦ+、
ＢＦ2+などのイオンを生成する。これらの生成されたイ
オンは更に引き出し系（５１）の出口に配置された引き
出し電極により外部に取り出され、必要により加速され
て、イオンビームとなる。このイオンビームは質量分析
系（５２）に入り、ここで必要なイオンのみが通過す
る。質量分析系（５２）は、扇状均一磁界にイオンビー
ムを通し、磁界中を移動するイオンの円軌道半径が質量
によって異なることを利用し、特定の質量即ち特定の元
素のイオンのみを通過させるものである。特に、出口に
スリットを設けておくことにより、不要なイオンが完全
に取り除かれ、分析効果がより高められる。このように
分析されたイオンビームは、単一あるいは多段の加速管
によりなる加速系（５３）により加速され、所望の注入
エネルギーが付与される。イオンビームは更に、一対の
偏向電極からなる縦方向及び横方向の走査系（５４，５
５）に通され、ターゲット系（５６）に照射される。タ
ーゲット系（５６）は、ターゲット即ち所定の電極基板
を支持するステージと、電極基板の着脱搬送の便宜が図
られる種々の工夫が成される。特に、ステージをＸ−Ｙ
方向に微動可能な構成とし、走査系（５４，５５）の装
置上の負担を少なくする構成なども考えられる。

【００１６】このようなイオン注入法は、特に、ドーピ
ングしたい特定のイオンのみを加速して直接に対照層に
打ち込むため、特に、イオン打ち込み法とも呼ばれてい
る。

【００１７】

【発明が解決しようとする課題】上で説明したイオン打
ち込み法では、熱拡散法などに比べて制御性が極めて高
く、原料ガス量、引き出し電圧、加速電圧を調節するこ
とにより、イオンの飛程距離が制御され、ドーピング量
やドーピング深さなどが微調整できる。特に、注入不純
物の横方向拡散長が小さく、マスクパターンによりドー
ピング領域を正確に規定することが可能となる。このた
め、上で述べたように自己整合技術を用いたゲートセル
フアライン構造を採用することにより、トランジスタの
安定性と高速性を達成することもできる。

【００１８】しかし、一方で次のような欠点もある。ま
ず、特性上の欠陥として、イオン注入時に、多量の格子
欠陥が生じることがある。このような格子欠陥は、注入
条件にもよるが、例えばボロンＢの注入では、１イオン
当たり１００〜１０００個の格子欠陥が生じる。特に、
ポリシリコン膜に注入する場合には、表面付近に非晶質
層、即ち、アモルファスシリコン層が生じ、シート抵抗
が増大する。このような格子欠陥は、アニールにより回
復されるが、全熱処理工程を６００℃以下にすることに
より、安価なガラス基板上にＴＦＴを形成するいわゆる
低温プロセスにおいては、このような結晶性の回復が十
分に行われないこともあり、特性に悪影響を及ぼすこと
もある。

【００１９】また、コスト上の欠点として、そのスルー
プットの低さが挙げられる。即ち、収束イオンビームの
走査により基板上に均一に不純物を注入していく方法の
ため、スポット径、ビーム電流、などの制限から、通
常、１枚の基板について所定の注入量に達するまでには
数分から数十分もかかり、スループットも４０枚／日と
低く、その上、基板の大面積化に伴って益々悪くなる。
更に、装置的にも、質量分析器が大がかりであるととも
に、不要イオンによる内壁面の損傷などがあり、メンテ
ナンス面でもコストがかかっていた。

【００２０】

【課題を解決するための手段】本発明はこの課題を解決
するために成され、半導体層の所定領域に、所定の導電
形を示す第１の不純物を低ドーズ量で注入することによ
り低濃度領域を形成する第１の工程と、前記低濃度領域
の一部を除き、前記第１の不純物と同じ導電形を示す第
２の不純物を高ドーズ量で注入することにより、前記低
濃度領域の一部に接して高濃度領域を形成する第２の工
程とを有する半導体素子の製造方法において、前記第１
の工程は、第１の不純物元素を含んだ原料から放電及び
高電界によりイオンを引き出し、これらのイオンから質
量分析により第１の不純物のイオンを取り出し、この第
１の不純物のイオンを前記半導体層へ注入する工程であ
り、前記第２の工程は、第２の不純物元素を含んだ原料
から放電及び高電界によりイオンを引き出し、これらの
イオンを前記半導体層へ注入するする工程である構成で
ある。

【００２１】この構成で、低ドーズ量の第１の不純物の
イオン注入には、質量分析を用いたイオン注入法を用い
ることにより、低濃度ドーピング領域の制御性を高める
とともに、高ドーズ量の第２の不純物のイオン注入に
は、質量分析を用いないイオン注入により不純物イオン
を大量に注入することができる。これにより、第１の不
純物のイオン注入に要される、ドーピング量の微調整と
均一性が満足されるとともに、第２の不純物のイオン注
入では、大量の注入によりスループットを上げることが
できる。

【００２２】特に、前記第２の不純物元素を含んだ原料
は前記第２の不純物元素の水素化合物と、水素との混合
気体である構成である。この構成により、前記高濃度領
域の形成において、半導体層に所定の導電形を示す不純
物イオンとともに水素イオンが注入され、格子欠陥と同
時に再結晶化現象が促進される。このため、イオン注入
による損傷が最小限に抑えられ、比較的低温での熱処理
でも十分な結晶性回復が成される。

【００２３】

【発明の実施の形態】まず、本発明の半導体素子の製造
方法において用いられるイオン注入方法について説明す
る。この方法では、従来例で説明したイオン打ち込み方
法とは異なり、質量分析を行わずに大面積に一度にイオ
ン注入を行う方法であり、イオンシャワーとも呼ばれ
る。

【００２４】このようなイオンシャワーを行うイオン注
入装置の概略図を図１に示す。（１）はプラズマソー
ス、（２）はガス導入口、（３）はＲＦ高周波電源、
（４）は引き出し電極、（５）は加速電極、（６）は抑
制電極、（７）は接地電極、（８）はイオンを注入すべ
き電極基板を支持するステージである。原料ガスはガス
導入口（２）よりプラズマソース（１）に導入される。
原料ガスは、ｎ型ドーピングの場合は水素希釈のホスフ
ィンＰＨ3、ｐ型ドーピングの場合は水素希釈のＢ2Ｈ6
などが使用される。これらの原料ガスは、１３．５６Ｍ
Ｈｚの高周波放電によりイオン化され、Ｐ+、Ｈ+、Ｈ2
+、Ｂ+などを発生する。これらのイオンは、１０ｋｅＶ
の引き出し電圧により引き出し電極（４）より取り出さ
れ、加速電極（５）へ達する。更に、９０ｋｅＶの加速
電圧により加速電極（５）から抑制電極（６）及び接地
電極（７）へと加速され、イオンビームとして取り出さ
れ、ステージ（８）上のターゲットへと照射される。各
電極（４，５，６，７）にはイオンが通過するための数
千個の微細な穴が空けられており、これら各穴から引き
出されるイオンビームの重ね合わせにより均一なイオン
ビームが得られる。また、抑制電極（６）は、接地電極
（７）電圧よりも低くされ、均一性の高いイオンビーム
を得られるようにしている。

【００２５】このようなイオンシャワー法あるいはイオ
ンシャワー装置には次のような利点がある。まず、イオ
ンビームがプラズマソースと同じ大きさの大電流として
得られるので、ビーム径を５００ｍｍ以上にもすること
が可能で、かつ、加速電圧と引き出し電圧の最適な設定
によりビーム電流の均一性を±１０％以下にまで抑える
ことができる。このため、最大５００ｍｍ×５００ｍｍ
の基板を一度に処理することができ、ビーム線の走査も
不要で、基板１枚の処理に要する時間も１〜２分と短縮
され、イオン打ち込み法に比べてスループットが大幅に
上がる。

【００２６】また、質量分析を行わずに、燐イオン、あ
るいは、ボロンイオンを水素イオンと一緒に注入する方
法であるために、注入損傷を補償しながら注入される。
このため、ポリシリコン膜への注入の際に、表面に生じ
る非晶質層を再結晶化しながらドーピングが行われるの
で、活性化アニールの温度を下げる、あるいは、不要に
することができる。

【００２７】また、質量分析系及び走査系が不要となる
ため、装置がシンプルになり、大型化が容易で、大面積
化、高スループット化が可能となる。一方、イオンシャ
ワー法には、低ドーズ量での注入制御性が低いという欠
点がある。このため、本発明の半導体素子の製造方法で
は、低ドーズ量のドーピングでは従来のイオン打ち込み
法により高精度で行い、高ドーズ量のドーピングではイ
オンシャワー法により高スループットで行う。

【００２８】図２に、ポリシリコン膜へのイオン注入に
おいて、低ドーズ量域におけるドーズ量とシート抵抗と
の関係を示した。◆はイオン打ち込みでのシート抵抗
値、■はイオンシャワーでのシート抵抗値である。図よ
り、イオン打ち込みではシート抵抗が非常に安定してい
るのに対して、イオンシャワーではややばらつきが目立
っている。即ち、低ドーズ量のイオン注入においては、
イオン打ち込みでは正確に、かつ、均一に不純物のイオ
ン注入が行われるが、イオンシャワーではやや制御性が
劣ることが分かる。

【００２９】また図３に、ＬＤＤ構造のＴＦＴに関し、
ＬＤ領域の有無に関し、伝達特性即ちゲート電圧（Ｖ）
−ドレイン電流（Ｉd）特性の違いを示す。図の実線は
ＬＤ領域を有するＴＦＴの特性曲線、破線がＬＤ領域の
無いＴＦＴの特性曲線である。なお、ドレイン電流値Ｉ
dは規格化単位により示している。通常、ｐ−ＳｉＴＦ
ＴＬＣＤにおけるＬＤＤ構造は、画素部におけるリーク
電流を抑える目的が大きい。即ち、ｐ−Ｓｉ層の移動度
が十分に高い一方で、ｐ型電導によるＯＦＦ電流が問題
となるため、高抵抗のＬＤ領域を介在させることでＯＦ
Ｆ電流を抑える。

【００３０】このようなＬＤ領域は低ドーズ量の不純物
のイオン注入により形成されるが、イオンシャワーを用
いた場合、図２で見たように不純物の注入量にばらつき
があり、素子によってはＬＤ領域の注入が過剰となって
ＬＤ領域の抵抗が十分に得られない場合も出てくる。こ
のようにＬＤ領域のドーピング量が過剰になると、抵抗
が下がり、ＯＦＦ電流の抑制が効かなくなり、図３の破
線で示すように、ＯＦＦ電流が増大する。ＯＦＦ電流が
増大すると電圧保持率が低下して、コントラスト比が低
下するなどの問題が生じる。

【００３１】このため、本発明では、低ドーズ量での注
入量の制御が必要なＬＤ領域あるいはドライバー部のチ
ャンネルドープには従来通りのイオン打ち込み法を用
い、その他の、ソース及びドレイン領域あるいはシリコ
ンゲートの低抵抗化などの高ドーズ量の注入により形成
される領域にはイオンシャワーを用いる。以下、本発明
の主旨に則ったｐ−ＳｉＴＦＴの製造方法の実施形態を
説明する。図４から図１３は、製造工程を示す工程断面
図である。

【００３２】まず図４において、ガラスからなる基板
（１０）上に、シランＳｉＨ4あるいはジシランＳｉ2Ｈ
6を材料ガスとしたＣＶＤによりアモルファスシリコン
（ａ−Ｓｉ）を３００〜１０００Å好ましくは５００〜
６００Åの厚さに積層し、このａ−Ｓｉを基板加熱４０
０℃のエキシマレーザーアニールにより多結晶化し、ポ
リシリコン（ｐ−Ｓｉ）（１１）とする。これを、反応
性イオンエッチ、即ち、ＲＩＥ（reactive ion etch）
によりエッチングしてＴＦＴ部の島層を形成する。

【００３３】続いて、図５に示す如く、４００℃の減圧
ＣＶＤによりＳｉＯ2を１０００Å程度の厚さに積層
し、ゲート絶縁膜（１２）を形成する。次に図６に示す
如く、この上に、ＳｉＨ4を材料ガスとした５８０℃の
高温ＣＶＤにより厚さ２０００Åのｐｏｌｙ−Ｓｉ（１
３ａ）を積層して、燐のイオンシャワーを行って低抵抗
化した後、タングステンシリサイド（ＷＳｉ）（１３
ｂ）を５００〜１５００Å好ましくは１０００Åの厚さ
にスパッタリングする。引き続き、４１０℃の常圧ＣＶ
ＤによりＳｉＯ2を１０００〜２０００Å好ましくは１
５００Åの厚さに積層した後、これらＳｉＯ2、及びｐ
ｏｌｙ−ＳｉとＷＳｉのポリサイド層をＲＩＥにより同
一パターンでエッチングして、ゲート電極（１３）と画
素部においてこれを行について互いに接続するゲートラ
イン、及び、これらゲート電極（１３）とそのライン上
に被覆された注入ストッパー（１４）を形成する。

【００３４】図７に示す如く、再び、４１０℃の常圧Ｃ
ＶＤによりＳｉＯ2を積層し、これをＲＩＥによりエッ
チングすることにより、ゲート電極（１３）とその上の
注入ストッパー（１４）に側壁スペーサ（１５）を形成
する。次に、図８に示す如く、ゲート電極（１３）と側
壁スペーサ（１５）をマスクに燐（Ｐ）などのｎ型不純
物の第１回のイオン注入を、イオン打ち込みにより、加
速電圧８０ｋｅＶ、ドーズ量３×１０↑13／ｃｍ↑2で
行う。これにより、ゲート電極（１３）と側壁スペーサ
（１４）を用いたセルフアライン関係をもってソース及
びドレイン領域（１１Ｓ，１１Ｄ）とＬＤ領域（１１
Ｌ）となる領域を低濃度（ｎ-）にドーピングする。こ
の時、ゲート電極（１３）の直下はノンドープのチャン
ネル領域（１１Ｎ）となっている。なお、スペーサ（１
５）は、この工程において、燐イオン注入後のアニール
による横方向の拡散に対するマージンを確保するため
と、チャンネル領域端の不純物濃度を低下してドレイン
電界を緩和し、耐圧を向上する働きを有している。

【００３５】引き続き図９に示す如く、ゲート電極（１
３）よりもサイズの大きなレジスト（Ｒ）を被覆してこ
れをマスクに燐（Ｐ）の第２回のイオン注入をイオンシ
ャワーにより、加速電圧９０ｋｅＶ、引き出し電圧１０
ｋｅＶ、ドーズ量１×１０↑15／ｃｍ↑2で行う。これ
により、レジスト（Ｒ）直下が、低濃度のドーピング領
域（ｎ-）に保たれてＬＤ領域（１１Ｌ）として形成さ
れるとともに、このＬＤ領域（１１Ｌ）の外側には、高
濃度にドーピングされたｎ+層からなるソース領域（１
１Ｓ）及びドレイン領域（１１Ｄ）が形成される。

【００３６】ここで、イオンシャワーによるドーピング
では、スループットが２００枚／日が達成され、従来の
４０枚／日よりも大幅に上昇している。レジストの剥離
後、ランプアニールまたはエキシマレーザーアニールに
より、ｐ−Ｓｉのドープド領域（１１Ｌ，１１Ｓ，１１
Ｄ，１３ａ）を活性化した後、図１０に示す如く、４１
０℃の常圧ＣＶＤによりＳｉＯ2を２０００Å形成し、
６００℃でアニールした後、更に、３００℃のプラズマ
ＣＶＤによりＳｉＯ2を３０００Åの厚さに成膜して、
第１の層間絶縁膜（１６）を形成する。その後、シリコ
ン中の未結合手終端の目的で、４５０℃のＨ2アニール
を行った後、ＲＩＥによりドレイン及びソース領域（１
１Ｄ，１１Ｓ）上のゲート絶縁膜（１２）及び第１の層
間絶縁膜（１６）中にコンタクトホール（ＣＴ１，ＣＴ
２）を形成する。

【００３７】そして、図１１に示す如く、Ｔｉ／ＡｌＳ
ｉをスパッタリングにより、７０００Åの厚さに積層
し、これをＲＩＥによりパターニングしてドレイン電極
（１７）及びソース電極（１８）を形成し、各々、コン
タクトホール（ＣＴ１，ＣＴ２）を介してドレイン及び
ソース領域（１１Ｄ，１１Ｓ）に接続される。再び、シ
リコン中の未結合手終端のために、３９０℃のＨプラズ
マ処理を行った後、図１２に示す如く、４１０℃のＣＶ
Ｄにより、ＳｉＯ2を２０００Åの厚さに積層した後、
ＳＯＧ膜、即ち、スピン塗布及び焼成により形成するＳ
ｉＯ2膜を被覆して、平坦化した後、更に、４１０℃の
ＣＶＤにより、ＳｉＯ2を１０００Åの厚さに積層して
第２の層間絶縁膜（１９）を完成する。そして、ＲＩＥ
により第２の層間絶縁膜（１９）中にコンタクトホール
（ＣＴ３）を形成する。

【００３８】最後に、図１３に示すように、ＩＴＯをス
パッタリングにより成膜し、これをＲＩＥによりパター
ニングして表示電極（２０）を形成し、ソース電極（１
８）に接続することにより、ＴＦＴ基板が完成される。

【００３９】

【発明の効果】以上の説明から明らかな如く、本発明に
より、ＬＤＤ構造のＴＦＴの製造方法において、低濃度
領域の形成にはイオン打ち込む法を用いて制御性を高め
るとともに、スループットの上昇を抑え、かつ、高濃度
領域の形成にはイオン注入法を用いることで、スループ
ットを大幅に上げることができた。これにより、低コス
トで良好な特性をもったＴＦＴを製造することができる
ようになった。

【図面の簡単な説明】

【図１】本発明に用いるイオンシャワー装置の概略図で
ある。

【図２】イオン打ち込み法及びイオンシャワー法による
ドーズ量とシート抵抗値との関係図である。

【図３】ＬＤ領域の有無に対するＴＦＴの伝達特性であ
る。

【図４】本発明の実施形態にかかるＴＦＴの製造方法を
説明する工程断面図である。

【図５】本発明の実施形態にかかるＴＦＴの製造方法を
説明する工程断面図である。

【図６】本発明の実施形態にかかるＴＦＴの製造方法を
説明する工程断面図である。

【図７】本発明の実施形態にかかるＴＦＴの製造方法を
説明する工程断面図である。

【図８】本発明の実施形態にかかるＴＦＴの製造方法を
説明する工程断面図である。

【図９】本発明の実施形態にかかるＴＦＴの製造方法を
説明する工程断面図である。

【図１０】本発明の実施形態にかかるＴＦＴの製造方法
を説明する工程断面図である。

【図１１】本発明の実施形態にかかるＴＦＴの製造方法
を説明する工程断面図である。

【図１２】本発明の実施形態にかかるＴＦＴの製造方法
を説明する工程断面図である。

【図１３】本発明の実施形態にかかるＴＦＴの製造方法
を説明する工程断面図である。

【図１４】液晶表示装置の構成図である。

【図１５】ＴＦＴの断面図である。

【図１６】イオン打ち込み装置の概略図である。

【符号の説明】

１ プラズマソース ２ ガス導入口 ３ 高周波電源 ４ 引き出し電極 ５ 加速電圧 ６ 抑制電極 ７ 接地電極 ８ ステージ １０ 基板 １１ ｐ−Ｓｉ １２ ゲート絶縁膜 １３ ゲート電極 １４ 注入ストッパー １５ 側壁スペーサ １６ 第１の層間絶縁膜 １７ ソース電極 １８ ドレイン電極 １９ 第２の層間絶縁膜 ２０ 表示電極 ＣＴ１，ＣＴ２，ＣＴ３ コンタクトホール Ｒ レジスト

【手続補正書】

【提出日】平成８年１月３０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】このような、ＬＤＤ構造のＴＦＴは以下の
ように製造される。まず、ガラスからなる基板（１０
０）上に、シランＳｉＨ4あるいはジシランＳｉ2Ｈ6を
材料ガスとしたＣＶＤによりアモルファスシリコン（ａ
−Ｓｉ）を積層し、このａ−Ｓｉを基板加熱２００〜４
００℃、好ましくは４００℃のエキシマレーザーアニー
ルにより多結晶化してポリシリコン（ｐ−Ｓｉ）（１０
１）としたものを、反応性イオンエッチ、即ち、ＲＩＥ
（reactive ion etch）によりエッチングすることによ
り、ＴＦＴ部の島層を形成している。基板（１００）と
して高耐熱性の石英ガラスなどを用いることにより、９
００℃以上の高温処理工程を含んだプロセスは一般に高
温プロセスと呼ばれるが、高温プロセスではｐ−Ｓｉ
は、固層成長法やラピッドサーマルアニール即ちＲＴＡ
によって多結晶化してもよい。また、直接に高温ＣＶＤ
により成膜してもよい。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】ゲート電極（１０３）をマスクに、１×１
０↑11〜５×１０↑13ｃｍ↑-2の低ドーズ量で燐のイオ
ン注入を行い、ソース及びドレイン領域（１０１Ｓ，１
０１Ｄ）とＬＤ領域（１０１Ｌ）を低濃度にドーピング
する。続いてゲート電極（１０３）よりも大きなマスキ
ングレジストを形成した後、再び燐のイオン注入を１×
１０↑14〜１×１０↑16ｃｍ↑-2、好ましくは７×１０
↑14ｃｍ↑-2の高ドーズ量で行って高濃度ドーピング
し、ソース領域（１０１Ｓ）及びドレイン領域（１０１
Ｄ）を形成する。これにより、各々、ソース及びドレイ
ン領域（１０１Ｓ，１０１Ｄ）とチャンネル領域（１０
１Ｎ）との間に低濃度のＬＤ領域（１０１Ｌ）を介在さ
せたＬＤＤ構造が完成される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】

【課題を解決するための手段】本発明はこの課題を解決
するために成され、半導体層の所定領域に、所定の導電
形を示す第１の不純物を低ドーズ量で注入することによ
り低濃度領域を形成する第１の工程と、前記低濃度領域
の一部を除き、前記第１の不純物と同じ導電形を示す第
２の不純物を高ドーズ量で注入することにより、前記低
濃度領域の一部に接して高濃度領域を形成する第２の工
程とを有する半導体素子の製造方法において、前記第１
の工程は、第１の不純物元素を含んだ原料から放電及び
高電界によりイオンを引き出し、これらのイオンから質
量分析により第１の不純物のイオンを取り出し、この第
１の不純物のイオンを前記半導体層へ注入する工程であ
り、前記第２の工程は、第２の不純物元素を含んだ原料
から放電及び高電界によりイオンを引き出し、これらの
イオンを前記半導体層へ注入する工程である構成であ
る。

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 浩司 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 武内 勝 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体層の所定領域に、所定の導電形を
   示す第１の不純物を低ドーズ量で注入することにより低
   濃度領域を形成する第１の工程と、前記低濃度領域の一
   部を除き、前記第１の不純物と同じ導電形を示す第２の
   不純物を高ドーズ量で注入することにより、前記低濃度
   領域の一部に接して高濃度領域を形成する第２の工程と
   を有する半導体素子の製造方法において、 前記第１の工程は、第１の不純物元素を含んだ原料から
   放電及び高電界によりイオンを取り出し、これらのイオ
   ンから質量分析により第１の不純物のイオンを取り出
   し、この第１の不純物のイオンを前記半導体層へ注入す
   る工程であり、 前記第２の工程は、第２の不純物元素を含んだ原料から
   放電及び電界によりイオンを取り出し、これら全てのイ
   オンを前記半導体層へ注入するする工程であることを特
   徴とする半導体素子の製造方法。
2. 【請求項２】 前記第２の不純物元素を含んだ原料は前
   記第２の不純物元素の水素化合物と、水素との混合気体
   であることを特徴とする請求項１記載の半導体素子の製
   造方法。