TWI517214B - 微晶半導體膜之製造方法及半導體裝置之製造方法 - Google Patents

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Description

微晶半導體膜之製造方法及半導體裝置之製造方法
本發明係關於一種微晶半導體膜的製造方法、使用該微晶半導體膜的半導體裝置的製造方法及顯示裝置。
另外，本發明說明中的半導體裝置指的是能夠藉由利用半導體特性而作用的所有裝置，因此，顯示裝置、電光裝置、光電轉換裝置、半導體電路以及電子設備都是半導體裝置。
作為場效應電晶體的一種，已知有使用形成在具有絕緣表面的基板之上的半導體膜來形成其通道區的薄膜電晶體。已揭示有作為使用於薄膜電晶體的通道區的半導體膜，使用非晶矽、微晶矽及多晶矽的技術(參照專利文獻1至5)。薄膜電晶體的典型應用例是液晶電視裝置，薄膜電晶體被使用作為構成顯示螢幕的各像素的切換電晶體而實現實用化。
此外，對於將作為藉由電漿CVD法可以製造的結晶矽的微晶矽用於進行光電轉換的半導體膜的光電轉換裝置的開發正在進行。(例如，參照專利文獻6)。
[專利文獻1]日本專利申請公開第2001-053283號公報
[專利文獻2]日本專利申請公開平第5-129608號公報
[專利文獻3]日本專利申請公開第2005-049832號公報
[專利文獻4]日本專利申請公開平第7-131030號公報
[專利文獻5]日本專利申請公開第2005-191546號公報
[專利文獻6]日本專利申請公開第2000-277439號公報
使用非晶矽膜來形成其通道區的薄膜電晶體具有場效應遷移率及導通電流低的問題。另一方面，使用微晶矽膜來形成其通道區的薄膜電晶體具有如下問題：雖然其場效應遷移率比使用非晶矽膜來形成其通道區的薄膜電晶體的場效應遷移率更高，但是截止電流增高，因此不能得到充分的切換特性。
多晶矽膜成為其通道區的薄膜電晶體具有諸如可以得到比上述兩種薄膜電晶體更高的場效應遷移率和導通電流等的特性。由於該特性，這種薄膜電晶體不但能夠用作為設置在像素中的切換電晶體，而且能夠構成對其要求高速操作的驅動器電路。
然而，使用多晶矽膜形成其通道區的薄膜電晶體的製造製程與使用非晶矽膜形成其通道區的薄膜電晶體的製造相比，需要半導體膜的晶化製程，並且具有製造成本增大的問題。例如，在為製造多晶矽膜而需要的雷射退火技術具有如下問題：由於雷射光束的照射面積小而不能有效率地生產大螢幕液晶面板。
用以製造顯示面板的玻璃基板趨於大面積化：第3代(550 mm×650 mm)、第3.5代(600 mm×720 mm或620 mm×750 mm)、第4代(680 mm×880 mm或730 mm×920 mm)、第5代(1100 mm×1300 mm)、第6代(1500 mm×1850 mm)、第7代(1870 mm×2200 mm)、第8代(2200 mm×2400 mm)、第9代(2400 mm×2800 mm)至第10代(2950 mm×3400 mm)。玻璃基板的大型化基於最低成本設計的概念。
另一方面，可以在像第10代(2950 mm×3400 mm)的基板等大面積母玻璃基板之上高生產率地製造能夠進行高速操作的薄膜電晶體的技術仍未建立，這是在產業界的一個問題。
於是，本發明的一個實施例的目的在於提供高生產率地製造電特性優良的半導體裝置的方法。
本發明的一個實施例的要旨是：在第一條件下，在氧化絕緣膜之上以低粒子密度地提供高晶性的混合相微粒(mixed phase grains)的方式來形成第一微晶半導體膜，然後在第二條件下，在第一微晶半導體膜之上以使混合相微粒進行結晶生長來填充混合相微粒之間的空隙的方式層疊而形成第二微晶半導體膜。
在低粒子密度地提供高晶性的混合相微粒的第一條件中，使用將其流量設定為包含矽或鍺的沉積氣體流量的50倍或50倍以上且為其1000倍或1000倍以下的氫稀釋沉積氣體，且將處理室內的壓力設定為大於或等於67 Pa且小於或等於1333 Pa，並且，在使混合相微粒進行結晶生長來填充混合相微粒之間的空隙的第二條件中，使用將其流量設定為包含矽或鍺的沉積氣體流量的100倍或100倍以上且為其2000倍或2000倍以下的氫稀釋沉積氣體，且將處理室內的壓力設定為大於或等於1333 Pa且小於或等於13332 Pa。
本發明的一個實施例是一種製造方法，包括如下步驟：在第一條件下，藉由電漿CVD法而在氧化絕緣膜之上形成具有包括半導體雛晶及非晶半導體的混合相微粒的第一微晶半導體膜；以及在第二條件下，藉由電漿CVD法而在第一微晶半導體膜之上形成第二微晶半導體膜，其中，在第一條件中，將包含矽或鍺的沉積氣體及包含氫的氣體用作為供應到處理室內的原料氣體，使用將其流量設定為沉積氣體流量的50倍或50倍以上且為其1000倍或1000倍以下的氫稀釋沉積氣體，且將處理室內的壓力設定為大於或等於67 Pa且小於或等於1333 Pa，並且，在第二條件中，將包含矽或鍺的沉積氣體及包含氫的氣體用作為供應到處理室內的原料氣體，使用將其流量設定為沉積氣體流量的100倍或100倍以上且為其2000倍或2000倍以下的氫稀釋沉積氣體，且將處理室內的壓力設定為大於或等於1333 Pa且小於或等於13332 Pa。
另外，較佳的是，根據氫流量與包含矽或鍺的沉積氣體流量的比適當地選擇電漿的功率。
此外，在本發明的一個實施例中，在上述第二條件下形成第二微晶半導體膜，然後在第三條件下，藉由電漿CVD法而在第二微晶半導體膜之上形成第三微晶半導體膜，並且在第三條件中，可以將包含矽或鍺的沉積氣體及包含氫的氣體用作為供應到處理室內的原料氣體，使氫流量與沉積氣體流量的比高於上述第二條件而稀釋沉積氣體，且將處理室內的壓力設定為大於或等於1333 Pa且小於或等於13332 Pa。
另外，在本發明的一個實施例中，在第一條件中，較佳形成成為核的混合相微粒且降低混合相微粒的粒子密度，而在第二條件中，較佳第二微晶半導體膜的密度增高。
此外，在本發明的一個實施例中，也可以對用於上述第一條件、上述第二條件及上述第三條件中的至少其中一個的原料氣體添加稀有氣體。
本發明的一個實施例包括如下步驟：在第一條件下，藉由電漿CVD法而在氧化絕緣膜之上形成低粒子密度地提供成為核的多個混合相微粒的第一微晶矽膜；以及在第二條件下，藉由使混合相微粒進行結晶生長來填充混合相微粒之間的空隙，而利用電漿CVD法形成其密度比第一微晶矽膜高的第二微晶半導體膜，其中，混合相微粒包括半導體雛晶及非晶半導體。
另外，本發明的一個實施例是一種半導體裝置的製造方法，該半導體裝置包括使用上述層疊的第一微晶半導體膜及第二微晶半導體膜形成其通道區的薄膜電晶體。
此外，本發明的一個實施例是一種光電轉換裝置的製造方法，其中，將上述層疊的第一微晶半導體膜及第二微晶半導體膜用以呈現p型的半導體膜、呈現n型的半導體膜及進行光電轉換的半導體膜中的至少其中一個。
藉由應用本發明的一個實施例，可以製造高晶性的微晶矽膜。此外，可以高生產率地製造電特性優良的半導體裝置。
下面將參照附圖來說明本發明的實施例。但是，本發明並不侷限於以下說明。這是因為所屬技術領域的普通技術人員可以很容易地理解一個事實，就是其模式和詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式的緣故。因此，本發明不應當被解釋為侷限於下面所示的實施例及實例的記載內容。注意，當參照附圖本發明結構時，在不同的附圖中也共同使用相同的附圖標記來表示相同的部分。
[實施例1]
在本實施例中，參照圖1A和1B以及圖2A和2B來說明高晶性的微晶半導體膜的製造方法。
如圖1A所示，在基板51之上形成氧化絕緣膜55，並且在氧化絕緣膜55之上形成第一微晶半導體膜57。
作為基板51，除了可以使用玻璃基板、陶瓷基板以外，還可以使用具有可耐受本製造製程中的處理溫度的耐熱性的塑膠基板等。此外，在基板不需要透光性的情況下，也可以使用在不鏽鋼等的金屬基板的表面上設置絕緣膜的基板。作為玻璃基板，例如可以使用如鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃或鋁矽酸鹽玻璃等的無鹼玻璃基板。注意，對於基板51的尺寸沒有限制，例如可以使用常用於上述平板顯示器領域的第3代至第10代玻璃基板。
作為氧化絕緣膜55，可以藉由CVD法或濺射法等來形成氧化矽膜、氧氮化矽膜、氧化鋁膜或氧氮化鋁膜的單層或疊層。
注意，在此，氧氮化矽指的是在其組成上含氧量多於含氮量的物質，並較佳在藉由盧瑟福背向散射光譜學法(RBS)及氫前向散射法(HFS)進行測量時，作為組成範圍而包含50at.%至70at.%的氧；0.5at.%至15at.%的氮；25at.%至35at.%的矽；以及0.1at.%至10at.%的氫。此外，雖然在此沒有記載，但是氮氧化矽指的是在其組成上含氮量多於含氧量的物質，並較佳在藉由RBS和HFS進行測量時，作為組成範圍包含5at.%至30at.%的氧；20at.%至55at.%的氮；25at.%至35at.%的矽；以及10at.%至30at.%的氫。注意，在將構成氧氮化矽或氮氧化矽的原子的總計設定為100at.%時，氮、氧、矽和氫的含有比率包括在上述範圍內。
使用微晶半導體膜，典型的是微晶矽膜、微晶矽鍺膜、微晶鍺膜等形成第一微晶半導體膜57。第一微晶半導體膜57的特徵在於低粒子密度(表面中的混合相微粒的存在比例)地提供高晶性的混合相微粒。因此，在第一微晶半導體膜57中，有時混合相微粒不相鄰且在混合相微粒之間具有空隙。第一微晶半導體膜57的厚度較佳為大於或等於1 nm且小於或等於10 nm。另外，混合相微粒包括非晶半導體區和可看作單晶的微小結晶的多個雛晶。
在電漿CVD設備的處理室中，採用在基板之上低粒子密度地形成變成為核的高晶性的混合相微粒的第一條件，混合包含矽或鍺的沉積氣體和氫，並利用輝光放電電漿來形成第一微晶半導體膜57。或者，混合包含矽或鍺的沉積氣體、氫、稀有氣體諸如氦、氖、氪等，並利用輝光放電電漿來形成第一微晶半導體膜57。在此，在使用將其流量設定為包含矽或鍺的沉積氣體流量的50倍或50倍以上且為其1000倍或1000倍以下的氫稀釋沉積氣體，且將處理室中的壓力設定為大於或等於67 Pa且小於或等於1333 Pa(大於或等於0.5 Torr且小於或等於10 Torr)的第一條件下形成微晶矽、微晶矽鍺、微晶鍺等。較佳將此時的沉積溫度設定為室溫至300℃，更佳設定為150℃至280℃。另外，將上部電極及下部電極之間的間隔設定為可以產生電漿的間隔，即可。藉由採用第一條件形成第一微晶半導體膜57，使結晶生長促進，且混合相微粒的晶性增高。換言之，包括在混合相微粒中的雛晶的尺寸增大。此外，在相鄰的混合相微粒之間產生空隙，而混合相微粒的粒子密度降低。
作為包含矽或鍺的沉積氣體的典型例，有SiH4、Si2H6、GeH4、Ge2H6等。
藉由對第一微晶半導體膜57的原料氣體添加氦、氖、氬、氪、氙等的稀有氣體，第一微晶半導體膜57的沈積速度增高。此外，因為沈積速度的增高導致混入到第一微晶半導體膜57中的雜質量的減少，所以可以提高第一微晶半導體膜57的晶性。
當形成第一微晶半導體膜57時，藉由施加3 MHz至30 MHz的高頻電力，典型上施加HF頻帶中的13.56 MHz或27.12 MHz的高頻電力或者施加VHF頻帶中的約30 MHz至300 MHz的高頻電力，典型上施加60 MHz的高頻電力，以產生輝光放電電漿。此外，藉由施加1 GHz或1 GHz以上的微波的高頻電力來產生輝光放電電漿。另外，可以進行脈衝狀地施加高頻電力的脈衝振盪或連續地施加高頻電力的連續振盪。此外，藉由使HF頻帶的高頻電力和VHF頻帶的高頻電力重疊，也可以在大面積基板上減少電漿的變動，而提高均勻性，並且可以提高沉積速度。
另外，在形成第一微晶半導體膜57之前，邊排出CVD設備的處理室中的氣體邊對處理室中引入包含矽或鍺的沉積氣體，以去除處理室中的雜質元素，從而可以減少第一微晶半導體膜57中的雜質量。此外，藉由在形成第一微晶半導體膜57之前，在氟、氟化氮、氟化矽烷等的包含氟的氛圍下產生電漿，並將氟電漿暴露於氧化絕緣膜55，可以形成緻密的第一微晶半導體膜57。
接著，如圖1B所示，在第一微晶半導體膜57之上形成第二微晶半導體膜59。第二微晶半導體膜59的特徵在於在使第一微晶半導體膜57的混合相微粒進行結晶生長來填充混合相微粒之間的空隙的條件下形成。另外，第二微晶半導體膜59的厚度較佳為大於或等於30 nm且小於或等於100 nm。
在電漿CVD設備的處理室中，在第二條件下混合包含矽或鍺的沉積氣體和氫並利用輝光放電電漿來形成第二微晶半導體膜59。或者，對第二條件的原料氣體混合氦、氖、氬、氪、氙等的稀有氣體並利用輝光放電電漿來形成第二半導體膜59。在此，在使用將其流量設定為包含矽或鍺的沉積氣體的流量的100倍或100倍以上且為其2000倍或2000倍以下的氫稀釋沉積氣體，且將處理室中的壓力設定為大於或等於1333 Pa且小於或等於13332 Pa(大於或等於10 Torr且小於或等於100 Torr)的第二條件下形成微晶矽、微晶矽鍺、微晶鍺等。其結果是，第二微晶半導體膜59的對非晶半導體的結晶區的比例增高，而其晶性提高。較佳將此時的沉積溫度設定為室溫至300℃，更佳設定為150℃至280℃。另外，將上部電極和下部電極之間的間隔設定為可以產生電漿的間隔，即可。
藉由作為稀釋沉積氣體的氣體，使用氦、氖、氬、氪、氙等的稀有氣體，與第一微晶半導體膜57同樣，可以提高第二微晶半導體膜59的晶性。
在形成第二微晶半導體膜59時，對於輝光放電電漿的產生，可以適當地應用第一微晶半導體膜57的條件。另外，藉由在相同的條件下進行第一微晶半導體膜57及第二微晶半導體膜59的輝光放電電漿的產生，可以提高生產量，但是也可以採用互不相同的條件。
在此，參照圖2A和2B來說明第一微晶半導體膜57及第二微晶半導體膜59的膜形成的情況。
圖2A是第一微晶半導體膜57的放大圖。第一微晶半導體膜57在混合相微粒的粒子密度低且混合相微粒的晶性高的第一條件下形成在氧化絕緣膜55之上。典型上，使用將其流量設定為包含矽或鍺的沉積氣體的流量的50倍或50倍以上且為其1000倍或1000倍以下的氫稀釋沉積氣體，且將處理室中的壓力設定為大於或等於67 Pa且小於或等於1333 Pa(大於或等於0.5 Torr且小於或等於10 Torr)。如上所述，因為使氫流量高於包含矽或鍺的沉積氣體的流量，所以在進行第一微晶半導體膜的沉積的同時發生包括在第一微晶半導體膜中的非晶半導體的蝕刻，從而形成高晶性的混合相微粒且在相鄰的混合相微粒之間產生空隙。雖然根據電漿CVD設備結構及膜表面的化學狀態，最適合的條件不同，但是當混合相微粒幾乎沒有沉積時，減少氫流量與上述包含矽或鍺的沉積氣體流量之間的流量比或減少RF電力，即可。另一方面，當混合相微粒的粒子密度高或非晶半導體區比結晶半導體區多時，增大氫流量與上述包含矽或鍺的沉積氣體流量之間的流量比或增大RF電力，即可。可以利用SEM(掃描電子顯微鏡)及拉曼光譜法對第一微晶半導體膜的沉積情況進行評價。根據上述流量比及處理室中的壓力，可以形成具有優良的晶性且確保混合相微粒之間的適當的空隙的第一微晶半導體。其結果是，因為在對包括在第一微晶半導體膜57中的非晶半導體區進行蝕刻的同時形成混合相微粒57a，所以使結晶生長促進，而混合相微粒57a的晶性提高，亦即，包括在混合相微粒57a中的雛晶的尺寸增大。此外，由於非晶半導體區被蝕刻，因此混合相微粒57a彼此具有空隙57b，由此低粒子密度地形成混合相微粒57a。
圖2B是第一微晶半導體膜57及第二微晶半導體膜59的放大圖。在使混合相微粒進行結晶生長來填充混合相微粒之間的空隙的第二條件下形成第二微晶半導體膜59。典型上，使用將其流量設定為包含矽或鍺的沉積氣體流量的100倍或100倍以上且為其2000倍或2000倍以下的氫稀釋沉積氣體，且將處理室中的壓力設定為大於或等於1333 Pa且小於或等於13332 Pa(大於或等於10 Torr且小於或等於100 Torr)。當採用上述條件時，因為處理室中的壓力高，所以沉積氣體的平均自由程短且電漿離子的能量降低，由此第二微結晶半導體膜59的覆蓋率提高且對第二微結晶半導體膜59的離子損傷減少，而有助於缺陷的減少。此外，由於包含矽或鍺的沉積氣體的稀釋比高，且氫自由基的產生量增加，因此在對非晶半導體區進行蝕刻的同時，以包括在混合相微粒57a中的雛晶為晶種進行結晶生長。其結果是，第二微晶半導體膜59中的對非晶半導體區的結晶區的比例增高，而其晶性提高。此外，有助於第二微晶半導體膜59的缺陷的減少。另外，因在第一微晶半導體膜的混合相微粒之間的空隙中新產生的第二微晶半導體膜的混合相微粒，從而混合相微粒的尺寸減小，因此，較佳的是，與在第一微晶半導體膜中產生混合相微粒的頻度相比，在第二微晶半導體膜中產生混合相微粒的頻度較少。其結果是，將第一微晶半導體膜的混合相微粒用作為晶種，並且可以使來自該晶種的結晶生長優先。
此時，以包括在第一微晶半導體膜57的混合相微粒57a中的雛晶為晶種使第二微晶半導體膜59進行結晶生長。此外，第二微晶半導體膜59的混合相微粒的尺寸依賴於第一微晶半導體膜57的混合相微粒57a之間的間隔。為此，由於當第一微晶半導體膜57的混合相微粒57a的粒子密度低時，混合相微粒57a之間的間隔變大，因此第二微晶半導體膜59的混合相微粒的結晶生長距離增大，從而可以實現混合相微粒的大粒徑化。
另外，第一微晶半導體膜57的厚度較佳為大於或等於1 nm且小於或等於10 nm。如果第一微晶半導體膜57的厚度厚於10 nm，則即使第二微晶半導體膜59沉積，也難以填充混合相微粒之間的空隙，而且難以進行包括在第一微晶半導體膜57內部的非晶半導體的蝕刻，因此第一微晶半導體膜57及第二微晶半導體膜59的晶性降低。另一方面，由於在第一微晶半導體膜57中需要形成混合相微粒，因此第一微晶半導體膜57的厚度較佳為大於或等於1 nm。
此外，第二微晶半導體膜59的厚度較佳為大於或等於30 nm且小於或等於100 nm。藉由將第二微晶半導體膜59的厚度設定為大於或等於30 nm，可以減少薄膜電晶體的電特性的變動。另外，藉由將第二微晶半導體膜59的厚度設定為小於或等於100 nm，可以在提高生產量的同時抑制應力所引起的膜剝離。
由於微晶半導體膜的密度依賴於第一微晶半導體膜57的混合相微粒的粒子密度，因此第一微晶半導體膜57的混合相微粒的粒子密度較佳為大於或等於100個/μm2且小於或等於10000個/μm2，更佳為大於或等於500個/μm2且小於或等於2500個μm2。由於當第一微晶半導體膜57的混合相微粒具有上述範圍內的粒子密度時，混合相微粒分散，因此可以實現微晶半導體膜的混合相微粒的大粒徑化。
在本實施例中，藉由層疊第一微晶半導體膜57和第二微晶半導體膜59，可以形成在混合相微粒之間沒有空隙且晶性高的微晶半導體膜。另外，微晶半導體膜的密度大於1.90 g/cm3且小於2.30 g/cm3。單晶矽的密度為2.35 g/cm3。微晶半導體膜中的混合相微粒緻密。另外，可以利用X射線反射率計(XRR)對微晶半導體膜的密度進行測量。微晶半導體膜的電阻率為大於或等於1.0×105 Ω‧cm且小於或等於1.0×108 Ω‧cm，較佳為大於或等於5.0×106 Ω‧cm且小於或等於5.0×107 Ω‧cm。此外，沒有施加電壓的狀態下的微晶半導體膜的電導率的活化能為0.5 eV至0.6 eV，並且微晶半導體膜是i型。
第一微晶半導體膜57及第二微晶半導體膜59由微晶半導體形成。微晶半導體是指具有非晶結構和結晶結構(包括單晶、多晶)的中間結構的半導體。微晶半導體是具有在熱力學方面很穩定的第三狀態的半導體，並且是具有短程有序及晶格應變的結晶半導體，粒徑為2 nm至200 nm，較佳為10 nm至80 nm，更佳為20 nm至50 nm的柱狀或針狀混合相微粒相對於基板表面沿法線方向而生長。因此，在柱狀或針狀混合相微粒的介面有時形成有微粒介面。注意，在此的混合相粒徑是指平行於基板表面的平面上的混合相微粒的最大直徑。
微晶半導體的典型例的微晶矽的拉曼光譜遷移到比表示單晶矽的520 cm-1更低的波數側。亦即，微晶矽的拉曼光譜的峰值係位於表示單晶矽的520 cm-1與表示非晶矽的480 cm-1之間。此外，微晶半導體至少包括1at.%或1at.%以上的氫或鹵素以飽和懸空鍵。再者，藉由使微晶半導體包含氦、氖、氬、氪或氙等稀有氣體元素來進一步促進晶格應變，可以得到穩定性增高的優良的微晶半導體。例如在美國專利第4,409,134號中揭示關於這種微晶半導體的記載。
根據本實施例，可以製造減少混合相微粒之間的空隙來提高晶性的微晶半導體膜。
[實施例2]
在本實施例中，參照圖1A和1B以及圖3來說明其晶性比實施例1的微晶半導體膜的晶性更高的微晶半導體膜的製造方法。
與實施例1同樣，經由圖1A和1B的製程來形成第一微晶半導體膜57及第二微晶半導體膜59。
接著，如圖3所示，在第二微晶半導體膜59之上形成具有包括半導體雛晶及非晶半導體的混合相微粒的第三微晶半導體膜61。
在電漿CVD設備的處理室中，在第三條件下混合包含矽或鍺的沉積氣體和氫並利用輝光放電電漿來形成第三微晶半導體膜61。或者，在第三條件下混合包含矽或鍺的沉積氣體、氫以及稀有氣體諸如氦、氖、氬、氪、氙等並利用輝光放電電漿來形成第三半導體膜61。在使氫流量與包含矽或鍺的沉積氣體流量的比高於第二條件而稀釋沉積氣體，且將處理室中的壓力設定為與第二條件同樣的大於或等於1333 Pa且小於或等於13332 Pa(大於或等於10 Torr且小於或等於100 Torr)的第三條件下形成用作為第三微晶半導體膜61的微晶矽、微晶矽鍺、微晶鍺等。較佳將此時的沉積溫度設定為室溫至300℃，更佳設定為150℃至280℃。
藉由使氫流量與包含矽或鍺的沉積氣體流量的比高於第二條件，可以進一步提高第三微晶半導體膜61的晶性，並且與實施例1相比，可以在表面上形成高晶性的微晶半導體膜。
[實施例3]
在本實施例中，參照圖4A至圖7D來說明形成在本發明的一個實施例的半導體裝置中的薄膜電晶體的製造方法。注意，n型薄膜電晶體的載子遷移率比p型薄膜電晶體的載子遷移率高。此外，藉由使在同一基板之上形成的所有薄膜電晶體具有相同極性，可以抑制製程數，所以是較佳的。因此，在本實施例中說明n型薄膜電晶體的製造方法。
注意，導通電流是指當薄膜電晶體處於導通狀態時，在源極電極與汲極電極之間流過的電流。例如，在n型薄膜電晶體中，導通電流是指當閘極電壓高於薄膜電晶體的臨界電壓時，在源極電極與汲極電極之間流過的電流。
此外，截止電流是指當薄膜電晶體處於截止狀態時，在源極電極與汲極電極之間流過的電流。例如，在n型薄膜電晶體中，截止電流是指當閘極電壓低於薄膜電晶體的臨界電壓時，在源極電極與汲極電極之間流過的電流。
如圖4A所示，在基板101上形成閘極電極103。接著，形成覆蓋閘極電極103(也稱為第一閘極電極)的閘極絕緣膜105，並且在閘極絕緣膜105上形成第一微晶半導體膜107。
作為基板101，可以應用實施例1所示的基板51。
閘極電極103可使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、鈧、鎳等金屬或者以這些材料為主要成分的合金的單層或疊層來予以形成。此外，也可使用以摻雜有磷等的雜質元素的多晶矽為代表的半導體、AgPdCu合金、Al-Nd合金、Al-Ni合金等。
例如，作為閘極電極103的兩層的疊層結構，最好採用如下結構：在鋁膜之上層疊鉬膜的兩層結構；在銅膜之上層疊鉬膜的兩層結構；在銅膜之上層疊氮化鈦膜或氮化鉭膜的兩層結構；層疊氮化鈦膜和鉬膜的兩層結構；層疊包含氧的銅-鎂-合金膜和銅膜的兩層結構；層疊包含氧的銅-錳-合金膜和銅膜的兩層結構；層疊銅-錳-合金膜和銅膜的兩層結構等。作為三層的疊層結構，最好採用層疊鎢膜或氮化鎢膜、鋁與矽的合金膜或鋁與鈦的合金膜和氮化鈦膜或鈦膜的三層結構。藉由在低電阻膜之上層疊用作為阻擋層的金屬膜，可以降低電阻，且可以防止金屬元素從金屬膜擴散到半導體膜中。
閘極電極103可以藉由如下步驟形成：在基板101之上藉由濺射法或真空蒸鍍法使用上述材料來形成導電膜，藉由微影法或噴墨法等在該導電膜之上形成掩模，然後使用該掩模來蝕刻導電膜。此外，閘極電極103還可以藉由如下步驟來予以形成：藉由噴墨法將銀、金或銅等的導電奈米膏噴出到基板之上，然後進行焙燒。此外，也可以將上述金屬材料的氮化物膜設置在基板101與閘極電極103之間，以提高閘極電極103與基板101之間的黏附性。在此，在基板101之上形成導電膜，然後使用藉由微影製程而形成的抗蝕劑所形成的掩模來蝕刻該導電膜。
另外，較佳將閘極電極103的側面形成為錐形狀。這是為了：避免在後續的製程中形成在閘極電極103之上的絕緣膜、半導體膜及佈線在閘極電極103的段差部分截斷。為了將閘極電極103的側面形成為錐形狀，邊便由抗蝕劑形成的掩模縮退邊進行蝕刻，即可。
此外，藉由形成閘極電極103的製程，可以在同時形成閘極佈線(掃描線)及電容佈線。注意，掃描線是指選擇像素的佈線，電容佈線是指連接到像素的儲存電容器中的其中一個電極的佈線。但是，不侷限於此而也可以分別設置閘極佈線及電容佈線中的其中一者或兩者和閘極電極103。
閘極絕緣膜105可以適當地應用實施例1所示的氧化絕緣膜55來予以形成。此外，藉由使用氧化矽或氧氮化矽等的氧化絕緣膜來形成閘極絕緣膜105，可以減少薄膜電晶體的臨界電壓的變動。
可以藉由利用CVD法或濺射法等形成閘極絕緣膜105。在藉由CVD法形成閘極絕緣膜105的製程中，可以適當地採用實施例1所示的第一微晶半導體膜57的條件產生輝光放電電漿。此外，藉由使用高頻為1 GHz或1 GHz以上的微波電漿CVD設備來形成閘極絕緣膜105，可以提高閘極電極與汲極電極及源極電極之間的耐壓性，由此可以得到高可靠性的薄膜電晶體。
此外，藉由作為閘極絕緣膜105，採用使用有機矽烷氣體的CVD法來形成氧化矽膜，而可以提高在後續形成的半導體膜的晶性，由此可以提高薄膜電晶體的導通電流及場效應遷移率。作為有機矽烷氣體，可以使用四乙氧基矽烷(TEOS：化學式為Si(OC2H5)4)、四甲基矽烷(TMS：化學式為Si(CH3)4)、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、三乙氧基矽烷(SiH(OC2H5)3)、三二甲氨基矽烷(SiH(N(CH3)2)3)等含矽化合物。
與實施例1所示的第一微晶半導體膜57同樣，可以在混合相微粒的粒子密度低，且混合相微粒的晶性增高的第一條件下形成第一微晶半導體膜107。
藉由對第一微晶半導體膜107的原料氣體添加氦、氬、氖、氪、氙等的稀有氣體，可以提高第一微晶半導體膜107的晶性。由此，薄膜電晶體的導通電流及場效應遷移率得以提高，並且可以提高生產量。
接著，如圖4B所示，在第一微晶半導體膜107之上形成第二微晶半導體膜109。與實施例1所示的第二微晶半導體膜59同樣地，可以在使第一微晶半導體膜107的混合相微粒進行結晶生長來填充空隙的第二條件下形成第二微晶半導體膜109。
藉由作為稀釋沉積氣體的氣體使用氦、氬、氖、氪、氙等的稀有氣體，與第一微晶半導體膜107同樣，可以提高第二微晶半導體膜109的晶性。由此，薄膜電晶體的導通電流及場效應遷移率得以提高，並且可以提高生產量。
接著，如圖4C所示，在第二微晶半導體膜109之上形成半導體膜111。半導體膜111係由微晶半導體區111a及非晶半導體區111b所構成。接著，在半導體膜111之上形成雜質半導體膜113。接著，在雜質半導體膜113之上形成由抗蝕劑所形成的掩模115。
在以第二微晶半導體109為晶種而部分地進行結晶生長的條件(抑制結晶生長的條件)下，可以形成具有微晶半導體區111a及非晶半導體區111b的半導體膜111。
在電漿CVD設備的處理室中，混合包含矽或鍺的沉積氣體、氫和包含氮的氣體，並利用輝光放電電漿來形成半導體膜111。作為包含氮的氣體，有氨、氮、氟化氮、氯化氮、氯胺、氟胺等。可以與第一微晶半導體膜107同樣地產生輝光放電電漿。
此時，作為包含矽或鍺的沉積氣體與氫的流量比，可以採用形成與第一微晶半導體膜107或第二微晶半導體膜109同樣的微晶半導體膜的流量比，並對原料氣體添加氮，由此與第一微晶半導體膜107及第二微晶半導體膜109的沉積條件相比，可以抑制結晶生長。具體地說，由於在原料氣體中含有含氮的氣體，所以在沉積半導體膜111的初期步驟中結晶生長部分地被抑制。由此，錐形狀的微晶半導體區生長，並且形成非晶半導體區。再者，在沉積的中期步驟或後期步驟中，錐形狀的微晶半導體區中的結晶生長停止，並且僅沉積非晶半導體區。其結果是，在半導體膜111中，可形成微晶半導體區111a和非晶半導體區111b，該非晶半導體區111b係由缺陷少且在價電子之能帶邊緣的能階尾部(tail)的斜率陡峭的高秩序性的半導體膜來予以形成。
在此，作為形成半導體膜111的條件的典型例，舉出：將氫流量設定為包含矽或鍺的沉積氣體的流量的10倍至2000倍，較佳設定為10倍至200倍。另外，形成通常的非晶半導體膜的條件的典型例是將氫流量設定為包含矽或鍺的沉積氣體的流量的0倍至5倍。
此外，藉由在半導體膜111的原料氣體中引入氦、氬、氖、氙或氪等的稀有氣體，可以提高沈積速度。
較佳將半導體膜111的厚度設定為50 nm至350 nm，更佳設定為120 nm至250 nm。
在此，圖5A和5B示出圖4C所示的閘極絕緣膜105與雜質半導體膜113之間的放大圖。
如圖5A所示，半導體膜111中的微晶半導體區111a具有凹凸形狀；微晶半導體區111a具有其寬度從閘極絕緣膜105向非晶半導體區111b減小(凸起部分的端部具有銳角)的凸起形狀(錐形狀)。另外，微晶半導體區111a也可以具有其寬度從閘極絕緣膜105向非晶半導體區111b增大的凸起形狀(倒錐形狀)。
藉由將第一微晶半導體膜107、第二微晶半導體膜109及微晶半導體區111a的厚度，亦即，閘極絕緣膜105與第一微晶半導體膜107之間的介面離微晶半導體區111a的突起(凸起部分)的端部的距離設定為大於或等於5 nm且小於或等於310 nm，可以減少薄膜電晶體的截止電流。
此外，藉由使利用二次離子質譜分析法測量之包含在半導體膜111中的氧濃度低於1×1018 atoms/cm3，可以提高微晶半導體區111a的晶性，所以是較佳的。另外，利用二次離子質譜分析法測量的半導體膜111中的氮濃度分佈峰值濃度為大於或等於1×1020 atoms/cm3且小於或等於1×1021atoms/cm3，較佳為大於或等於2×1020atoms/cm3且小於或等於1×1021atoms/cm3。
非晶半導體區111b係由具有氮的非晶半導體所形成。包含在非晶半導體中的氮例如也可以作為NH基或NH2基存在。非晶半導體係使用非晶矽所形成。
包含氮的非晶半導體是一種半導體，其中，與現有的非晶半導體相比，藉由CPM(恆定光電流法)或光致發光光譜測量來測量的烏爾巴赫端(Urbach edge)的能量較低，且缺陷吸收光譜量較少。換言之，包含氮的非晶半導體與現有的非晶半導體相比，是缺陷少且價電子之能帶邊緣的能階尾部的斜率陡峭的高秩序性的半導體。因為包含氮的非晶半導體的價電子之能帶邊緣的能階尾部的斜率陡峭，所以帶隙變寬，不容易流過穿隧電流。由此，藉由將包含氮的非晶半導體設置在微晶半導體區111a與雜質半導體膜113之間，可以降低薄膜電晶體的截止電流。另外，藉由設置包含氮的非晶半導體，可以提高導通電流和場效應遷移率。
再者，包含氮的非晶半導體的藉由低溫光致發光光譜得到的光譜峰值區為大於或等於1.31 eV且小於或等於1.39 eV。另外，藉由低溫光致發光光譜測量的微晶半導體，典型的是微晶矽的光譜峰值區為大於或等於0.98 eV且小於或等於1.02 eV，從而包含氮的非晶半導體與微晶半導體不同。
此外，除了非晶半導體區111b之外，微晶半導體區111a也可以具有NH基或NH2基。
另外，如圖5B所示，藉由使非晶半導體區111b包括粒徑為大於或等於1 nm且小於或等於10 nm，較佳為大於或等於1 nm且小於或等於5 nm的半導體混合相微粒111c，可以進一步提高導通電流和場效應遷移率。
具有其寬度從閘極絕緣膜105向非晶半導體區111b減小的凸起形狀(錐形狀)的微晶半導體在形成第二微晶半導體膜之後在部分地進行結晶生長的條件下進行結晶生長，且沉積非晶半導體，以實現這種結構。
因為半導體膜111中的微晶半導體區111a具有錐形狀或倒錐形狀，所以可以降低在導通狀態下對源極電極與汲極電極之間施加電壓時的縱方向(厚度方向)上的電阻，亦即，半導體膜111的電阻。此外，因為微晶半導體區111a與雜質半導體膜113之間具有一種缺陷少，價電子之能帶邊緣的能階尾部的斜率陡峭，且高秩序性的含氮的非晶半導體，所以不容易流過穿隧電流。由此，本實施例所示的薄膜電晶體可以提高導通電流及場效應遷移率，且減少截止電流。
在此，藉由使半導體膜111的原料氣體含有包含氮的氣體，以形成具有微晶半導體區111a及非晶半導體區111b的半導體膜111。作為形成半導體膜111的其他方法，舉出如下方法：在使第二微晶半導體膜109的表面暴露於包含氮的氣體而將氮吸附到第二微晶半導體膜109的表面之後，將包含矽或鍺的沉積氣體及氫用作為原料氣體，而可以形成具有微晶半導體區111a及非晶半導體區111b的半導體膜111。
使用添加有磷的非晶矽、添加有磷的微晶矽等形成雜質半導體膜113。此外，也可以形成添加有磷的非晶矽和添加有磷的微晶矽的疊層結構。另外，當作為薄膜電晶體形成p型薄膜電晶體時，使用添加有硼的微晶矽、添加有硼的非晶矽等形成雜質半導體膜113。此外，當半導體膜111和在後續形成的佈線129a、129b形成歐姆接觸時，也可以不形成雜質半導體膜113。
在電漿CVD設備的處理室中，藉由混合包含矽的沉積氣體、氫和磷化氫(使用氫或矽烷進行稀釋)，並利用輝光放電電漿來形成雜質半導體膜113。由此，形成添加有磷的非晶矽或添加有磷的微晶矽。另外，在製造p型薄膜電晶體時，使用乙硼烷代替磷化氫並利用輝光放電電漿來形成雜質半導體膜113，即可。
此外，當使用添加有磷的微晶矽或添加有硼的微晶矽形成雜質半導體膜113時，藉由在半導體膜111與雜質半導體膜113之間形成微晶半導體膜，典型上形成微晶矽膜，可以提高介面的特性。其結果是，可以減少雜質半導體膜113和半導體膜111之間的介面產生的電阻。其結果是，使在薄膜電晶體的源極區、半導體膜及汲極區中流過的電流量增加，從而可以增加導通電流及場效應遷移率。
由抗蝕劑所形成的掩模115可以藉由微影製程來予以形成。
接著，使用由抗蝕劑所形成的掩模115來蝕刻第一微晶半導體膜107、第二微晶半導體膜109、半導體膜111及雜質半導體膜113。藉由該製程，根據每一個元件分離第一微晶半導體膜107、第二微晶半導體膜109、半導體膜111及雜質半導體膜113，以形成島狀半導體疊層體117及島狀雜質半導體膜121。另外，半導體疊層體117包括第一微晶半導體膜107、第二微晶半導體膜109及半導體膜111，且具有：包括第一微晶半導體膜107、第二微晶半導體膜109及半導體膜111的微晶半導體區的微晶半導體區117a；以及包括半導體膜111的非晶半導體區的非晶半導體區117b。然後，去除由抗蝕劑所形成的掩模115(參照圖4D)。
接著，在雜質半導體膜121之上形成導電膜127(參照圖6A)。可以藉由使用鋁、銅、鈦、釹、鈧、鉬、鉻、鉭或鎢等以單層或疊層而形成導電膜127。或者，也可使用添加有用於防止小丘的元素的鋁合金(可用於閘極電極103的Al-Nd合金等)形成導電膜127。也可以使用添加有成為施體的雜質元素的結晶矽。也可以採用如下疊層結構，亦即，使用鈦、鉭、鉬、鎢或這些元素的氮化物形成與添加有成為施體的雜質元素的結晶矽接觸之一側的膜，並在其之上形成鋁或鋁合金。而且，還可以採用如下疊層結構，亦即，鋁或鋁合金的頂側及底側被夾在鈦、鉭、鉬、鎢或這些元素的氮化物之間。藉由CVD法、濺射法或真空蒸鍍法而形成導電膜127。此外，也可以藉由絲網印刷法或噴墨法等噴出使用銀、金或銅等的導電奈米膏而進行焙燒，以形成導電膜127。
接著，藉由微影製程使用抗蝕劑而形成掩模，並且使用由該抗蝕劑所形成的掩模來蝕刻導電膜127，以形成用作為源極電極和汲極電極的佈線129a和129b(參照圖6B)。作為對導電膜127的蝕刻方法，可以採用乾式蝕刻或濕式蝕刻。另外，佈線129a、129b中的其中一者不但用作為源極電極或汲極電極，而且還用作為信號線。但是，不侷限於此而也可以分別設置信號線和源極電極及汲極電極。
接著，蝕刻雜質半導體膜121和半導體疊層體117的一部分來形成用作為源極區和汲極區的一對雜質半導體膜131a、131b。此外，還形成包括微晶半導體區133a和一對非晶半導體區133b的半導體疊層體133。此時，藉由以使微晶半導體區133a露出的方式來蝕刻半導體疊層體117而形成半導體疊層體133，其中，在被佈線129a、129b所覆蓋的區域中層疊微晶半導體區133a及非晶半導體區133b，且在未被佈線129a、129b所覆蓋且與閘極電極重疊的區域中微晶半導體區133a露出。
在此，佈線129a、129b的端部和雜質半導體膜131a、131b的端部對準。佈線129a、129b的端部和雜質半導體膜131a、131b的端部也可以不對準，且在剖面上佈線129a、129b的端部位於雜質半導體膜131a、131b的端部的內側。
接著，也可以進行乾式蝕刻。該乾式蝕刻的條件是如下：露出的微晶半導體區133a及非晶半導體區133b不受到損傷，且對於微晶半導體區133a及非晶半導體區133b的蝕刻速度低。作為蝕刻氣體，典型上使用Cl2、CF4或N2等。此外，對於蝕刻法沒有特別的限制，可以採用感應耦合電漿(ICP)方式、電容耦合電漿(CCP)方式、電子迴旋共振電漿(ECR)方式、反應離子蝕刻(RIE)方式等。
接著，微晶半導體區133a及非晶半導體區133b的表面進行電漿處理，典型上進行水電漿處理、氧電漿處理、氨電漿處理、氮電漿處理等。
藉由對反應空間引入以水蒸氣(H2O蒸氣)為代表之將水用作為主要成分的氣體，產生電漿，而可以進行水電漿處理。然後，去除由抗蝕劑形成的掩模。另外，也可以在雜質半導體膜121及半導體疊層體117的乾式蝕刻之前去除由該抗蝕劑所形成的掩模。
如上所述，藉由在形成微晶半導體區133a及非晶半導體區133b之後，在不給微晶半導體區133a及非晶半導體區133b帶來損傷的條件下進一步進行乾式蝕刻，可以去除存在於露出的微晶半導體區133a及非晶半導體區133b上的殘渣等的雜質。此外，藉由在乾式蝕刻之後連續地進行水電漿處理，可以去除由抗蝕劑所形成的掩模的殘渣，並且可以減少微晶半導體區133a的缺陷。另外，藉由進行電漿處理，可以使源極區與汲極區之間的絕緣可靠，減少完成的薄膜電晶體的截止電流，並減少電特性的變動。
藉由上述製程可以製造單閘極型薄膜電晶體。此外，可以高生產率地製造截止電流低且導通電流及場效應遷移率高的單閘極型薄膜電晶體。
接著，在半導體疊層體133及佈線129a、129b之上形成絕緣膜137(也稱為第二閘極絕緣膜)。絕緣膜137可以與閘極絕緣膜105被同樣地形成。
接著，使用藉由微影製程由抗蝕劑所形成的掩模而在絕緣膜137中形成開口部(未圖示)。接著，在絕緣膜137之上形成背閘極電極139(也稱為第二閘極電極)(參照圖6C)。藉由上述製程，可以製造雙閘極型薄膜電晶體。
背閘極電極139可以與佈線129a、129b被同樣地形成。此外，背閘極電極139可以使用包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含氧化鈦的氧化銦、包含氧化鈦的氧化銦錫、氧化銦錫、氧化銦鋅或添加有氧化矽的氧化銦錫等的具有透光性的導電材料來予以形成。
此外，背閘極電極139可以使用包含具有透光性的導電高分子(也稱為導電聚合物)的導電組成物形成。較佳的是，在背閘極電極139中，薄層電阻為少於或等於10000Ω/sq.，並且波長為550 nm時的透光率為大於或等於70%。另外，導電組成物所包含的導電高分子的電阻率較佳為少於或等於0.1 Ω‧cm。
作為導電高分子，可以使用所謂的π電子共軛類導電高分子。例如，可以舉出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物及苯胺、吡咯和噻吩中兩種以上的共聚物或其衍生物等。
在藉由濺射法使用上述材料中的任何材料來形成薄膜之後，使用藉由微影製程由抗蝕劑所形成的掩模來蝕刻上述薄膜，而可以形成背閘極電極139。此外，在塗敷或印刷包含具有透光性的導電高分子的導電組成物之後，進行焙燒而形成背閘極電極139。
接著，參照薄膜電晶體的俯視圖的圖7A至7D來說明背閘極電極的形狀。
如圖7A所示，可以與閘極電極103平行地形成背閘極電極139。在此情況下，可以分別任意地控制施加到背閘極電極139的電位及施加到閘極電極103的電位。因此，可以控制薄膜電晶體的臨界電壓。此外，因為流過載子的區域，亦即，通道區，係形成在微晶半導體區的閘極絕緣膜105側及絕緣膜137側，所以可以提高薄膜電晶體的導通電流。
此外，如圖7B所示，可以使背閘極電極139連接到閘極電極103。也就是說，可以採用在形成在閘極絕緣膜105及絕緣膜137的開口部150中，閘極電極103和背閘極電極139連接的結構。在此情況下，施加到背閘極電極139的電位和施加到閘極電極103的電位相等。其結果是，因為在半導體膜中，流過載子的區域，亦即，通道區，係形成在微晶半導體區的閘極絕緣膜105側及絕緣膜137側，所以可以提高薄膜電晶體的導通電流。
此外，如圖7C所示，背閘極電極139也可以不與閘極電極103連接而處於浮動狀態。即使不對背閘極電極139施加電位，也由於通道區係形成在微晶半導體區的閘極絕緣膜105側及絕緣膜137側，因此可以提高薄膜電晶體的導通電流。
再者，如圖7D所示，背閘極電極139也可以隔著過絕緣膜137而與佈線129a、129b重疊。雖然在此使用具有圖7A所示的結構的背閘極電極139進行表示，但與圖7B及7C所示的背閘極電極139也可以同樣地與佈線129a、129b重疊。
在本實施例所示的單閘極型薄膜電晶體及雙閘極型薄膜電晶體中，可以藉由使用減少混合相微粒之間的空隙來提高晶性的微晶半導體膜，而形成通道區。由此，單閘極型薄膜電晶體及雙閘極型薄膜電晶體的載子的遷移量增加，從而可以提高導通電流及場效應遷移率。此外，在微晶半導體區133a和雜質半導體膜131a、131b之間具有非晶半導體區133b。因此，可以減少薄膜電晶體的截止電流。由此，可以縮小單閘極型薄膜電晶體的面積及雙閘極型薄膜電晶體的面積，從而可以實現半導體裝置的高集成化。另外，由於藉由將本實施例所示的薄膜電晶體使用於顯示裝置的驅動電路，可以減少驅動電路的面積，因此可以實現顯示裝置的窄邊框化。此外，如實施例1所示，藉由將活化能為0.5 eV至0.6 eV的i型微晶半導體膜形成在通道區中，可以製造具有上述效果並處於常截止狀態的薄膜電晶體。
在本實施例中，使用實施例1來形成微晶半導體膜。還可以使用實施例2來形成微晶半導體膜。另外，由於當使用實施例2所示的微晶半導體膜來形成雙閘極型薄膜電晶體時，背閘極電極側的微晶半導體膜的晶性高，因此進一步改善雙閘極型薄膜電晶體的電特性。
[實施例4]
在本實施例中，參照圖4A至4D以及圖8A至8C來說明與實施例3相比可以進一步減少截止電流的薄膜電晶體的製造方法。
與實施例3同樣地，經由圖4A至4C的製程形成圖8A所示的半導體疊層體117。
接著，在使由抗蝕劑所形成的掩模115殘留的狀態下，進行使半導體疊層體117的側面暴露於電漿123的電漿處理。在此，在氧化氣體或氮化氣體氛圍下產生電漿，使半導體疊層體117暴露於電漿123。作為氧化氣體，有氧、臭氧、一氧化二氮、水蒸氣、氧和氫的混合氣體等。此外，作為氮化氣體，有氮、氨、氟化氮、氯化氮、氯胺、氟胺等。藉由在氧化氣體或氮化氣體氛圍下產生電漿，產生氧自由基或氮自由基。該自由基與半導體疊層體117起反應，而可以在半導體疊層體117的側面形成勢壘區(bank region)的絕緣區。另外，也可以照射紫外光代替電漿來產生氧自由基或氮自由基。
此外，當作為氧化氣體使用氧、臭氧、水蒸氣、氧和氫的混合氣體時，如圖8B所示，因電漿照射而抗蝕劑縮退，因此形成其頂面的面積縮小的掩模115a。由此，藉由該電漿處理，露出的雜質半導體膜121與半導體疊層體117的側壁一起被氧化，且還在半導體疊層體117的側壁及雜質半導體膜121的側壁及頂面的一部分形成勢壘區的絕緣區125。
接著，如實施例3所示，經由與圖6A及6B同樣的製程，如圖6C所示那樣地形成用作為源極電極及汲極電極的佈線129a、129b、用作為源極區及汲極區的一對雜質半導體膜131a、131b、包括微晶半導體區133a及一對非晶半導體區133b的半導體疊層體133、絕緣膜137，可以製造單閘極型薄膜電晶體。
此外，藉由在絕緣膜137之上形成背閘極電極，可以製造雙閘極型薄膜電晶體。
本實施例所示的單閘極型薄膜電晶體及雙閘極型薄膜電晶體可以藉由使用減少混合相微粒之間的空隙來提高晶性的微晶半導體膜，而形成通道區。此外，藉由在半導體疊層體133和佈線129a、129b之間設置勢壘區的絕緣區，可以控制從佈線129a、129b向半導體疊層體133的電洞注入，從而形成截止電流低且場效應遷移率及導通電流高的薄膜電晶體。由此，可以實現薄膜電晶體的面積的縮小及半導體裝置的高集成化。此外，藉由將本實施例所示的薄膜電晶體用於顯示裝置的驅動電路，可以減少驅動電路的面積，因此可以實現顯示裝置的窄邊框化。
注意，雖然在本實施例中使用實施例3說明，但是也可以適當地使用其他實施例。
[實施例5]
在本實施例中，參照圖5A和5B、圖6A至6C以及圖9來說明形成在本發明的一個實施例的半導體裝置中的薄膜電晶體的製造方法。圖9所示的製程對應於圖6B所示的製程。
與實施例3同樣，經由圖4A至4D及圖6A的製程而形成導電膜127。
接著，如圖9所示，與實施例3同樣地形成佈線129a、129b，並蝕刻雜質半導體膜121及半導體疊層體117的一部分，以形成用作為源極區及汲極區的一對雜質半導體膜131a、131b。此外，形成包括微晶半導體區143a及非晶半導體區143b的半導體疊層體143。此時，藉由以使非晶半導體區143b露出的方式來蝕刻半導體疊層體117(參照圖4D)，形成半導體疊層體143，其中，在被佈線129a、129b所覆蓋的區域中，層疊微晶半導體區143a和非晶半導體區143b，而在未被佈線129a、129b所覆蓋且與閘極電極重疊的區域中，微晶半導體區143a不露出且非晶半導體區143b露出。注意，在此之半導體疊層體117的蝕刻量比圖6B所示的情況少。
之後的製程與實施例3相同。
藉由上述製程，可以製造單閘極型薄膜電晶體。由於在該薄膜電晶體中，背通道側是非晶，因此與圖6B所示的薄膜電晶體相比，可以減少截止電流。
此外，在本實施例中，也可以在圖9所示的製程之後與圖6C所示的製程同樣地隔著絕緣膜137形成背閘極電極139。
本實施例可以與其他實施例適當地組合而使用。
[實施例6]
製造薄膜電晶體，並將該薄膜電晶體用於像素部、驅動電路，從而可以製造具有顯示功能的半導體裝置(也稱為顯示裝置)。此外，將使用薄膜電晶體的驅動電路的一部分或整體一起形成在與像素部相同的基板之上，從而可以形成系統化面板(system-on-panel)。
顯示裝置包括顯示元件。作為顯示元件，可以使用液晶元件(也稱為液晶顯示元件)、發光元件(也稱為發光顯示元件)。發光元件在其範疇內包括由電流或電壓控制亮度的元件，明確地說，發光元件包括無機EL(電致發光)、有機EL等。此外，也可以應用電子墨水等的對比度因電作用而改變的顯示介質。
此外，顯示裝置包括密封有顯示元件的面板和在該面板中安裝有包括控制器的IC等的模組。再者，在相當於製造該顯示裝置的過程中的顯示元件完成之前的一個實施例的元件基板的多個各像素中分別具備用於將電流供應到顯示元件的單元。具體來說，元件基板可處於僅設置有顯示元件的像素電極的狀態、在形成成為像素電極的導電膜之後且在進行蝕刻以形成像素電極之前的狀態或者任何其他狀態。
注意，本發明說明中的顯示裝置是指影像顯示裝置、顯示裝置、或光源(包括照明裝置)。此外，該顯示裝置在其範疇中還可包括以下模組：安裝有連接器諸如FPC(可撓性印刷電路)、TAB(捲帶式自動接合)帶或TCP(帶式載體封裝)的模組；在TAB帶或TCP的端部上設置有印刷線路板的模組；以及藉由COG(玻璃上的晶片)方式而在顯示元件上直接安裝IC(積體電路)的模組。
[實施例7]
在本實施例中，說明半導體裝置的一個實施例的光電轉換裝置。在本實施例所示的光電轉換裝置中，作為半導體膜而採用如實施例1及實施例2所示的減少混合相微粒之間的空隙以提高晶性的微晶半導體膜。作為採用減少混合相微粒之間的空隙來提高晶性的微晶半導體膜的半導體膜，有進行光電轉換的半導體膜、呈現導電型的半導體膜等，特別最好採用進行光電轉換的半導體膜。或者，進行光電轉換的半導體膜或呈現導電型的半導體膜與其他膜之間的介面也可以採用減少混合相微粒之間的空隙來提高晶性的微晶半導體膜。
藉由採用上述結構，可以減少進行光電轉換的半導體膜、呈現導電型的半導體膜所引起的電阻(串聯電阻)，以提高特性。此外，可以抑制在進行光電轉換的半導體膜或呈現導電型的半導體膜與其他膜之間的介面上產生的光學損失或電氣損失，以提高光電轉換效率。下面，參照圖10A至10E說明光電轉換裝置的製造方法的一個實施例。
如圖10A所示，在基板200之上形成第一電極202。
作為基板200，可以適當地使用實施例1所示的基板51。此外，也可以使用塑膠基板。作為塑膠基板，較佳使用包括環氧樹脂、不飽和聚酯樹脂、聚醯亞胺樹脂、雙馬來醯亞胺三嗪樹脂或氰酸酯樹脂等熱固性樹脂的基板，或者使用包括聚苯醚樹脂、聚醚醯亞胺樹脂或含氟樹脂等熱塑性樹脂的基板。
另外，基板200也可以採用紋理(texture)結構。由此，可以提高光電轉換效率。
此外，由於在本實施例中採用光從基板200的背面側(附圖中的下方)入射的結構，因此採用具有透光性的基板。但是，當採用光從在後續形成的第二電極210側(附圖中的上方)入射的結構時，不侷限於此。在此情況下，也可以使用包含矽等的材料的半導體基板、包含金屬材料等的導電基板。
可以使用用於實施例3所示的背閘極電極139之具有透光性的導電材料來形成第一電極202。藉由濺射法、CVD法、真空蒸鍍法、塗敷法、印刷法等而形成第一電極202。
以10 nm至500 nm的厚度，較佳以50 nm至100 nm的厚度來形成第一電極202。此外，將第一電極202的薄層電阻設定為約20Ω/sq.至200Ω/sq.。
注意，因為在本實施例中採用光從基板200的背面側(附圖中的下方)入射的結構，所以使用具有透光性的導電材料來形成第一電極202，但是，當採用光從在後續形成的第二電極210側(附圖中的上方)入射的結構時，不侷限於此。在此情況下，可以使用鋁、鉑、金、銀、銅、鈦、鉭、鎢等之沒有透光性的導電材料來形成第一電極202。特別是，當使用鋁、銀、鈦、鉭等的容易反射光的材料時，可以充分地提高光電轉換效率。
與基板200同樣，第一電極202也可以採用紋理結構。此外，也可以以與第一電極202接觸的方式另外形成由低電阻的導電材料所構成的輔助電極。
接著，如圖10B所示，在第一電極202之上形成呈現第一導電型的半導體膜204。典型上，使用包含添加有賦予導電型的雜質元素的半導體材料的半導體膜形成呈現第一導電型的半導體膜204。從生產率、價格等的角度來看，作為半導體材料較佳使用矽。當作為半導體材料使用矽時，作為賦予導電型的雜質元素採用賦予n型的磷、砷或賦予p型的硼、鋁等。
注意，因為在本實施例中採用光從基板200的背面側(附圖中的下方)入射的結構，所以呈現第一導電型的半導體膜204的導電型(第一導電型)較佳為p型。這是因為：由於電洞的使用壽命比電子的使用壽命短，亦即，電子的使用壽命的一半，因此電洞的擴散長度短；以及大多在進行光電轉換的半導體膜206的入射光側形成電子和電洞等。像這樣，藉由將第一導電型設定為p型，可以在電洞湮滅之前取出電流，所以可以抑制光電轉換效率的降低。注意，在上述情況不成為問題的情況下，例如在進行光電轉換的半導體膜206足夠薄的情況等下，也可以將第一導電型設定為n型。
作為可用於呈現第一導電型的半導體膜204的半導體材料，還有碳化矽、鍺、鎵砷、磷化銦、硒化鋅、氮化鎵、矽鍺等。此外，還可以使用包含有機材料的半導體材料、包含金屬氧化物的半導體材料等。可以根據進行光電轉換的半導體膜206而適當地選擇該材料。
雖然對於呈現第一導電型的半導體膜204的晶性沒有特別的要求，但是，當作為呈現第一導電型的半導體膜204採用實施例1或實施例2所示的減少混合相微粒之間的空隙來提高晶性的微晶半導體膜時，與採用現有的微晶半導體膜的情況相比，可以減少串聯電阻，並且可以抑制與其他膜之間的介面上的光學損失或電氣損失，所以是較佳的。當然，也可以採用非晶、多晶、單晶等的具有其他晶性的半導體。
另外，與基板200的表面同樣，呈現第一導電型的半導體膜204也可以採用紋理結構。
可以藉由使用包含矽的沉積氣體及乙硼烷的電漿CVD法形成呈現第一導電型的半導體膜204。此外，以1 nm至100 nm的厚度，較佳以5 nm至50 nm的厚度來形成呈現第一導電型的半導體膜204。
此外，也可以在藉由電漿CVD法等形成沒有添加有賦予導電型的雜質元素的矽膜之後，藉由離子植入等的方法添加硼，以形成呈現第一導電型的半導體膜204。
接著，如圖10C所示，在呈現第一導電型的半導體膜204之上形成進行光電轉換的半導體膜206。作為進行光電轉換的半導體膜206，應用使用與半導體膜204同樣的半導體材料的半導體膜。也就是說，作為半導體材料，使用矽、碳化矽、鍺、鎵砷、磷化銦、硒化鋅、氮化鎵、矽鍺等。尤其是，較佳使用矽。此外，也可以使用包含有機材料的半導體材料、金屬氧化物半導體材料等。
作為進行光電轉換的半導體膜206，更佳應用如實施例1及實施例2所示的減少混合相微粒之間的空隙來提高晶性的微晶半導體膜。藉由作為半導體膜採用如實施例1及實施例2所示的減少混合相微粒之間的空隙來提高晶性的微晶半導體膜，與採用現有的微晶半導體膜的情況相比，可以減少串聯電阻，並且可以抑制與其他膜之間的介面上的光學損失或電氣損失。
注意，因為進行光電轉換的半導體膜206需要充分地吸收光，所以其厚度較佳為約100 nm至10 μm。
接著，如圖10D所示，在進行光電轉換的半導體膜206之上形成呈現第二導電型的半導體膜208。在本實施例中，第二導電型為n型。可以使用添加有用作為賦予導電型的雜質元素的磷的矽等的材料來形成呈現第二導電型的半導體膜208。可以用於呈現第二導電型的半導體膜208的半導體材料與呈現第一導電型的半導體膜204相同。
呈現第二導電型的半導體膜208可以與呈現第一導電型的半導體膜204同樣地形成。例如，可以藉由使用包含矽的沉積氣體及磷化氫的電漿CVD法形成呈現第二導電型的半導體膜208。作為呈現第二導電型的半導體膜208，也最好採用實施例1或實施例2所示的減少混合相微粒之間的空隙來提高晶性的微晶半導體膜。
另外，雖然由於在本實施例中，採用光從基板200的背面側(附圖中的下方)入射的結構，因此半導體膜208的導電型(第二導電型)為n型，但是所揭示之發明的一個實施例不侷限於此。當第一導電型為n型時，第二導電型為p型。
接著，如圖10E所示，在呈現第二導電型的半導體膜208之上形成第二電極210。使用金屬等的導電材料來形成第二電極210。例如，可以使用鋁、銀、鈦、鉭等的容易反射光的材料形成第二電極210。在此情況下，可以使半導體膜206不能完全吸收的光再次入射到半導體膜206中，以提高光電轉換效率，所以是較佳的。
作為第二電極210的形成方法，有濺射法、真空蒸鍍法、CVD法、塗敷法、印刷法等。此外，第二電極210以10 nm至500 nm的厚度，較佳以50 nm至100 nm的厚度來予以形成。
注意，由於在本實施例中採用光從基板200的背面側(附圖中的下方)入射的結構，因此使用沒有透光性的材料來形成第二電極210，但是第二電極210的結構不侷限於此。例如，在採用光從第二電極210側(附圖中的上方)入射的結構時，可以使用第一電極202所示的具有透光性的導電材料來形成第二電極210。
另外，也可以以與第二電極210接觸的方式來形成由低電阻的導電材料構成的輔助電極。
藉由上述方法，可以製造一種光電轉換裝置，其中，將減少混合相微粒之間的空隙來提高晶性的微晶半導體膜用於進行光電轉換的半導體膜、呈現第一導電型的半導體膜及呈現第二導電型的半導體膜中的任一個。而且，由此可以提高光電轉換裝置的轉換效率。另外，只要將減少混合相微粒之間的空隙來提高晶性的微晶半導體膜用於進行光電轉換的半導體膜、呈現第一導電型的半導體膜及呈現第二導電型的半導體膜中的任一個即可，可以適當地改變將它用於其中的哪一個。此外，在將減少混合相微粒之間的空隙來提高晶性的微晶半導體膜用於上述半導體膜中的多個時，效果更加顯著。
注意，雖然在本實施例中示出了具有一個單元元件的光電轉換裝置，但是也可以形成適當地層疊兩個或兩個以上的單元元件的光電轉換裝置。
本實施例可以與其他實施例適當地組合而使用。
[實施例8]
本發明說明所揭示之半導體裝置可以被應用於電子紙。電子紙可以被使用於用來顯示資料的所有領域的電子設備。例如，電子紙能夠應用到電子書閱讀器、海報、數位電子看板、PID(公共資訊顯示器)、諸如電車等交通工具中的車廂廣告、諸如信用卡等各種卡的顯示等。圖11示出電子設備的一例。
圖11示出電子書閱讀器的一例。例如，電子書閱讀器2700係由兩個殼體，亦即殼體2701及殼體2703所構成。殼體2701及殼體2703藉由軸部2711而被形成為一體，且可以以該軸部2711為軸而進行開閉動作。藉由採用這種結構，可以進行如紙的書籍那樣的動作。
殼體2701係組裝有顯示部2705及光電轉換裝置2706，而殼體2703係組裝有顯示部2707及光電轉換裝置2708。顯示部2705及顯示部2707的結構既可以是顯示一個畫面的結構，又可以是顯示不同畫面的結構。藉由採用顯示不同畫面的結構，例如可以在右側的顯示部(圖11中的顯示部2705)中顯示文章，而在左側的顯示部(圖11中的顯示部2707)中顯示圖形。
此外，在圖11中示出殼體2701具備操作部等的例子。例如，在殼體2701中，具備電源開關2721、操作鍵2723、揚聲器2725等。利用操作鍵2723而可以翻頁。注意，可以採用在與殼體的顯示部的同一表面上具備鍵盤、指向裝置等的結構。另外，也可以採用在殼體的背面或側面具備外部連接用端子(耳機端子、USB端子或可與AC轉接器及USB電纜等的各種電纜連接的端子等)、記錄媒體插入部等的結構。再者，電子書閱讀器2700也可以具有電子詞典的功能。
此外，電子書閱讀器2700也可以採用能夠以無線的方式收發資料的結構。還可以採用以無線的方式從電子書籍伺服器購買所想要的書籍資料等，然後下載的結構。
[實施例9]
本發明說明所揭示之半導體裝置可以被應用於各種各樣的電子設備(也包括遊戲機)。作為電子設備，例如可舉出電視裝置(也稱為電視或電視接收機)、用於電腦等的監視器、數位相機、數位攝影機、數位相框、行動電話機(也稱為行動電話、行動電話裝置)、可攜式遊戲機、可攜式資訊終端、音頻再生裝置、彈珠機等的大型遊戲機等。
圖12A示出電視裝置的一例。在電視裝置9600中，殼體9601係組裝有顯示部9603。利用顯示部9603可以顯示影像。此外，在此示出利用支架9605來支撐殼體9601的結構。
藉由利用殼體9601所具備的操作開關、另外提供的遙控器9610而可以進行電視裝置9600的操作。藉由利用遙控器9610所具備的操作鍵9609，可以進行頻道及音量的操作，並可以對在顯示部9603上顯示的影像進行操作。此外，也可以採用在遙控器9610中設置顯示從該遙控器9610輸出的資料的顯示部9607的結構。
另外，電視裝置9600採用具備接收機、數據機等的結構。可以藉由利用接收機來接收一般的電視廣播。再者，藉由數據機被連接到利用有線或無線方式的通信網路，從而也可以進行單向(從發送者到接收者)或雙向(在發送者與接收者之間或在接收者之間等)的資料通信。
圖12B示出數位相框的一例。例如，在數位相框9700中，殼體9701係組裝有顯示部9703。顯示部9703可以顯示各種影像，例如藉由顯示使用數位相機等拍攝的影像資料，可以發揮與一般的相框同樣的功能。
另外，數位相框9700採用具備操作部、外部連接端子(USB端子、可以與USB電纜等的各種電纜連接的端子等)、記錄媒體插入部等的結構。它們也可以被組裝到與顯示部的同一個表面上，但是藉由將它們設置在側面或背面上來提高設計性，所以是較佳的。例如，可以對數位相框的記錄媒體插入部插入儲存有由數位相機所拍攝的影像資料的記憶體並提取影像資料，然後將所提取的影像資料顯示於顯示部9703。
此外，數位相框9700也可以採用能夠以無線的方式收發資料的結構。還可以採用以無線的方式提取出所想要的影像資料並進行顯示的結構。
圖13是示出可攜式電腦的一例的立體圖。
在圖13所示的可攜式電腦中，可以將連接上部殼體9301與下部殼體9302的鉸鏈裝置設置為關閉狀態以使具有顯示部9303的上部殼體9301與具有鍵盤9304的下部殼體9302處於重疊狀態，而便於攜帶，並且，當使用者利用鍵盤進行輸入時，將鉸鏈裝置設置為打開狀態，而可以看著顯示部9303進行輸入操作。
另外，下部殼體9302除了鍵盤9304之外，還包括進行輸入操作的指向裝置9306。另外，當顯示部9303為觸控輸入面板時，也可以藉由觸摸顯示部的一部分來進行輸入操作。另外，下部殼體9302還包括CPU、硬碟等的運算功能部。此外，下部殼體9302還具有用來插入其他裝置，例如符合USB的通信標準的通信電纜的外部連接埠9305。
在上部殼體9301中還具有藉由使它滑動到上部殼體9301內部而可收納的顯示部9307，因此可以實現寬顯示螢幕。另外，使用者可以調節可以收納的顯示部9307的螢幕的方向。另外，當可以收納的顯示部9307為觸控輸入面板時，還可以藉由觸摸可收納的顯示部的一部分來進行輸入操作。
顯示部9303或可收納的顯示部9307使用如液晶顯示面板、有機發光元件或無機發光元件等的發光顯示面板等的影像顯示裝置。
另外，圖13的可攜式電腦係安裝有接收機等，而可以接收電視廣播並將影像顯示於顯示部。另外，使用者還可以在連接上部殼體9301與下部殼體9302的鉸鏈裝置處於關閉狀態的狀態下滑動顯示部9307而使其螢幕的整個面露出並調整螢幕角度來觀看電視廣播。此時，將鉸鏈裝置處於未打開狀態並使顯示部9303進行顯示，並僅啟動只顯示電視廣播的電路，所以可以將功耗控制為最少，這對電池容量有限的可攜式電腦而言是充分有效的。
[實例1]
在本實例中確認到如下事實：與採用實施例1所說明的第一條件形成的微晶矽膜相比，在採用實施例1所說明的第一條件之後，採用第二條件形成的微晶矽膜的表面沒有凹凸不平，且在微晶矽膜中形成緊密接觸的混合相微粒。下面，說明詳細內容。
首先，說明樣品1及樣品2的製造方法。
作為用作為比較例的樣品1的微晶矽膜，在厚度為0.7 mm的石英(氧化矽)基板之上形成厚度為200 nm的微晶矽膜。樣品1的微晶矽膜僅在第一條件下形成(第一步驟)。作為第一條件，舉出如下條件：作為原料氣體引入流量為4 sccm的矽烷、流量為750 sccm的氫、流量為750 sccm的氬並使流量穩定，並且使用一種電漿CVD法，其中，在處理室中的壓力為532 Pa，RF電源頻率為13.56 MHz，RF電源的功率為150 W，上部電極的溫度為250℃，下部電極的溫度為290℃的條件下進行電漿放電。
作為用作為實施例的樣品2的微晶矽膜，在第一條件下，在厚度為0.7 mm的石英(氧化矽)基板之上形成厚度為5 nm的第一微晶矽膜，然後在第二條件下，在該第一微晶矽膜上形成厚度為195 nm的第二微晶矽膜(第二步驟)。
作為第一條件，使用與樣品1的第一條件同樣的條件。
作為第二條件，舉出如下條件：作為原料氣體引入流量為1.8 sec的矽烷、流量為750 sccm的氫、流量為750 sccm的氬並使流量穩定，並且使用一種電漿CVD法，其中，在處理室中的壓力為5000 Pa，RF電源頻率為13.56 MHz，RF電源的功率為125 W，上部電極的溫度為250℃，下部電極的溫度為290℃的條件下進行電漿放電。
接著，利用掃描電子顯微鏡分別拍攝比較例的樣品1及實例的樣品2中的微晶矽膜，並且圖14A和14B示出其SEM照片(倍率為20萬倍)。圖14A是樣品1的SEM照片，而圖14B是樣品2的SEM照片。
在圖14A所示的藉由第一步驟所形成的微晶矽膜(比較例)中，可以看到表面具有凹凸不平，且混合相微粒之間具有空隙。針對於此，在圖14B所示的藉由以532 Pa形成第一微晶矽膜，以5000 Pa形成第二微晶矽膜的第二步驟形成的微晶矽膜(實施例)中，可以看到其表面的凹凸不平很少，且與圖14A所示的微晶矽膜相比，混合相微粒相鄰。
接著，圖15A和15B示出利用掃描透射電子顯微鏡(STEM)分別拍攝比較例的樣品1及實施例的樣品2的微晶矽膜的剖面的結果。圖15A是樣品1的Z對比度影像(ZC影像)，而圖15B是樣品2的Z對比度影像(ZC影像)。
在圖15A所示的藉由第一步驟形成在石英基板201之上的微晶矽膜203(比較例)中，可以看到在不同的混合相微粒205之間具有空隙207。針對於此，在圖15B所示的藉由在石英基板211之上以532 Pa形成第一微晶矽膜，以5000 Pa形成第二微晶矽膜的第二步驟形成的微晶矽膜213(實施例)中，可以看到不同的混合相微粒215之間的空隙217的比例與圖15A相比低。
[實例2]
在本實例中，在實例1的樣品中的基板與微晶矽膜之間形成氧氮化矽膜，而進行與實例1同樣的觀察。下面，說明詳細內容。
在樣品3及樣品4中，分別在玻璃基板之上形成氧氮化矽膜。
作為氧氮化矽膜的膜形成條件，舉出如下條件：作為原料氣體引入流量為5 sccm的矽烷、流量為600 sccm的一氧化二氮並使流量穩定，並且使用一種電漿CVD法，其中，在處理室中的壓力為5000 Pa，RF電源頻率為13.56 MHz，RF電源的功率為125 W，上部電極的溫度為250℃，下部電極的溫度為290℃的條件下進行電漿放電。
接著，作為比較例的樣品3，以與實例1所示的樣品1同樣的條件形成厚度為100 nm的微晶矽膜(第一步驟)。
此外，作為實施例的樣品4，以用於實例1所示的樣品2的第一條件形成厚度為5 nm的第一微晶矽膜，然後在其之上以用於實例1所示的樣品2的第二條件形成厚度為95 nm的第二微晶矽膜(第二步驟)。
接著，利用掃描電子顯微鏡而分別拍攝比較例的樣品3及實例的樣品4中的微晶矽膜，並且圖16A和16B示出其SEM照片(倍率為20萬倍)。圖16A是樣品3的SEM照片，而圖16B是樣品4的SEM照片。
在圖16A所示的藉由第一步驟形成的微晶矽膜(比較例)中，可以看到與實例1同樣，其表面具有凹凸不平，且混合相微粒之間具有空隙。針對於此，藉由第二步驟形成的微晶矽膜(實施例)中，其表面的凹凸不平很少，且與圖16A所示的微晶矽膜相比，混合相微粒彼此相鄰。
接著，圖17A和17B示出利用掃描透射電子顯微鏡分別拍攝比較例的樣品3及實例的樣品4的微晶矽膜的剖面的結果。圖17A是樣品3的Z對比度影像(ZC影像)，而圖17B是樣品4的Z對比度影像(ZC影像)。在圖17A、17B中分別在玻璃基板230之上形成有氧氮化矽膜231。
在圖17A所示的藉由第一步驟形成在氧氮化矽膜231之上的微晶矽膜233(比較例)中，可以看到與實例1同樣，在不同的混合相微粒235之間具有空隙237。針對於此，在圖17B所示的氧氮化矽膜231上藉由第二步驟形成的微晶矽膜243(實例)中，可以看到與實例1同樣，不同的混合相微粒245之間的空隙247的比例與圖17A相比低。
由此，確認到如下事實：與實施例1同樣，在實施例1所說明的第一條件之後採用第二條件而形成在氧氮化矽膜之上的微晶矽膜的表面沒有凹凸不平，且在微晶矽膜中形成緊密接觸的混合相微粒。
51．．．基板
55．．．氧化絕緣膜
57．．．微晶半導體膜
59．．．微晶半導體膜
61．．．微晶半導體膜
101．．．基板
103．．．閘極電極
105．．．閘極絕緣膜
107．．．微晶半導體膜
109．．．微晶半導體膜
111．．．半導體膜
113．．．雜質半導體膜
115．．．掩模
117．．．半導體疊層體
121．．．雜質半導體膜
123．．．電漿
125．．．絕緣區
127．．．導電膜
133．．．半導體疊層體
137．．．絕緣膜
139．．．背閘極電極
143．．．半導體疊層體
150．．．開口部
200．．．基板
201．．．石英基板
202．．．電極
203．．．微晶矽膜
204．．．半導體膜
205．．．混合相微粒
206．．．半導體膜
207．．．空隙
208．．．半導體膜
210．．．電極
211．．．石英基板
213．．．微晶矽膜
215．．．混合相微粒
217．．．空隙
230．．．玻璃基板
231．．．氧氮化矽膜
233．．．微晶矽膜
235．．．混合相微粒
237．．．空隙
243．．．微晶矽膜
245．．．混合相微粒
247．．．空隙
57a．．．混合相微粒
57b．．．空隙
111a．．．微晶半導體區
111b．．．非晶半導體區
111c．．．半導體混合相微粒
115a．．．掩模
117a．．．微晶半導體區
117b．．．非晶半導體區
129a．．．佈線
131a．．．雜質半導體膜
133a．．．微晶半導體區
133b．．．非晶半導體區
143a．．．微晶半導體區
143b．．．非晶半導體區
2700．．．電子書閱讀器
2701．．．殼體
2703．．．殼體
2705．．．顯示部
2706．．．光電轉換裝置
2707．．．顯示部
2708．．．光電轉換裝置
2711．．．軸部
2721．．．電源
2723．．．操作鍵
2725．．．揚聲器
9301．．．上部殼體
9302．．．下部殼體
9303．．．顯示部
9304．．．鍵盤
9305．．．外部連接埠
9306．．．指向裝置
9307．．．顯示部
9600．．．電視裝置
9601．．．殼體
9603．．．顯示部
9605．．．支架
9607．．．顯示部
9609．．．操作鍵
9610．．．遙控器
9700．．．數位相框
9701．．．殼體
9703．．．顯示部
在附圖中：
圖1A和1B是說明根據本發明的一個實施例的微晶半導體膜的製造方法的剖面圖；
圖2A和2B是說明根據本發明的一個實施例的微晶半導體膜的製造方法的剖面圖；
圖3是說明根據本發明的一個實施例的微晶半導體膜的製造方法的剖面圖；
圖4A至4D是說明根據本發明的一個實施例的半導體裝置的製造方法的剖面圖；
圖5A和5B是說明根據本發明的一個實施例的半導體裝置的製造方法的剖面圖；
圖6A至6C是說明根據本發明的一個實施例的半導體裝置的製造方法的剖面圖；
圖7A至7D是說明根據本發明的一個實施例的半導體裝置的製造方法的俯視圖；
圖8A至8C是說明根據本發明的一個實施例的半導體裝置的製造方法的剖面圖；
圖9是說明根據本發明的一個實施例的半導體裝置的製造方法的剖面圖；
圖10A至10E是說明光電轉換裝置的製造方法的一個實施例的剖面圖；
圖11是示出電子書閱讀器的一例的立體圖；
圖12A和12B是示出電視裝置及數位相框的一例的立體圖；
圖13是示出可攜式電腦的一例的立體圖；
圖14A和14B是微晶矽膜的SEM照片；
圖15A和15B是微晶矽膜的STEM照片；
圖16A和16B是微晶矽膜的SEM照片；
圖17A和17B是微晶矽膜的STEM照片。
55．．．氧化絕緣膜
57．．．微晶半導體膜
57a．．．混合相微粒
59．．．微晶半導體膜

Claims (25)

  1. 一種微晶矽膜之製造方法，包括如下步驟：在第一條件下，在存在有包含矽的沉積氣體及包含氫的稀釋氣體的狀態中，藉由電漿CVD法而在氧化絕緣膜之上形成第一微晶矽膜；以及在第二條件下，在存在有該沉積氣體及該稀釋氣體的狀態中，藉由電漿CVD法而在該第一微晶矽膜之上形成第二微晶矽膜，其中，該第二條件中的該稀釋氣體與該沉積氣體之間的流量比大於該第一條件中的該稀釋氣體與該沉積氣體之間的流量比，並且其中，該第二條件中的處理室內的壓力大於該第一條件中的處理室內的壓力。
  2. 根據申請專利範圍第1項所述的微晶矽膜之製造方法，其中，在該第一條件下，該稀釋氣體之流量為該沉積氣體之流量的50倍或50倍以上且為其1000倍或1000倍以下，並且該處理室內的該壓力為高於或等於67Pa且低於或等於1333Pa。
  3. 根據申請專利範圍第1項所述的微晶矽膜之製造方法，其中，在該第二條件下，該稀釋氣體之流量為該沉積氣體之流量的100倍或100倍以上且為其2000倍或2000倍以下，且該處理室內的該壓力為高於或等於1333Pa且 低於或等於13332Pa。
  4. 根據申請專利範圍第1項所述的微晶矽膜之製造方法，還包括如下步驟：在第三條件下，藉由電漿CVD法而在該第二微晶矽膜之上形成第三微晶矽膜，其中，該第三條件中的該稀釋氣體與該沉積氣體之間的流量比大於該第二條件中的該稀釋氣體與該沉積氣體之間的流量比，並且在該第三條件下，該處理室內的該壓力為高於或等於1333Pa且低於或等於13332Pa。
  5. 根據申請專利範圍第1項所述的微晶矽膜之製造方法，其中，在該第一條件下，以多於或等於100/μm2且少於或等於10000/μm2的粒子密度來形成混合相微粒，並且其中，該混合相微粒包括矽雛晶及非晶矽。
  6. 根據申請專利範圍第1項所述的微晶矽膜之製造方法，其中，該第二條件使該第二微晶矽膜能夠具有高於1.90g/cm3且低於或等於2.30g/cm3的密度。
  7. 根據申請專利範圍第1項所述的微晶矽膜之製造方法，其中，稀有氣體被包含在該沉積氣體及該稀釋氣體中的至少其中一個之中。
  8. 根據申請專利範圍第1項所述的微晶矽膜之製造方法， 其中，該氧化絕緣膜包括氧化矽、氧氮化矽、氧化鋁及氮氧化鋁中的至少其中一個。
  9. 一種半導體裝置之製造方法，包括如下步驟：形成閘極電極；在該閘極電極之上形成氧化絕緣膜；在第一條件下，在存在有包含矽的沉積氣體及包含氫的稀釋氣體的狀態中，藉由電漿CVD法而在該氧化絕緣膜之上形成第一微晶矽膜；以及在第二條件下，在存在有該沉積氣體及該稀釋氣體的狀態中，藉由電漿CVD法而在該第一微晶矽膜之上形成第二微晶矽膜，其中，該第二條件中的該稀釋氣體與該沉積氣體之間的流量比大於該第一條件中的該稀釋氣體與該沉積氣體之間的流量比，並且其中，該第二條件中的處理室內的壓力大於該第一條件中的處理室內的壓力。
  10. 根據申請專利範圍第9項所述的半導體裝置之製造方法，其中，在該第一條件下，該稀釋氣體之流量為該沉積氣體之流量的50倍或50倍以上且為其1000倍或1000倍以下，且該處理室內的該壓力為高於或等於67Pa且低於或等於1333Pa。
  11. 根據申請專利範圍第9項所述的半導體裝置之製造方法， 其中，在該第二條件下，該稀釋氣體之流量為該沉積氣體之流量的100倍或100倍以上且為其2000倍或2000倍以下，且該處理室內的該壓力為高於或等於1333Pa且低於或等於13332Pa。
  12. 根據申請專利範圍第9項所述的半導體裝置之製造方法，還包括如下步驟：在第三條件下，藉由電漿CVD法而在該第二微晶矽膜之上形成第三微晶矽膜，其中，該第三條件中的該稀釋氣體與該沉積氣體之間的流量比大於該第二條件中的該稀釋氣體與該沉積氣體之間的流量比，並且在該第三條件下，該處理室內的該壓力為高於或等於1333Pa且低於或等於13332Pa。
  13. 根據申請專利範圍第9項所述的半導體裝置之製造方法，其中，在該第一條件下，以多於或等於100/μm2且少於或等於10000/μm2的粒子密度來形成混合相微粒，並且其中，該混合相微粒包括矽雛晶及非晶矽。
  14. 根據申請專利範圍第9項所述的半導體裝置之製造方法，其中，該第二條件使該第二微晶矽膜能夠具有高於1.90g/cm3且低於或等於2.30g/cm3的密度。
  15. 根據申請專利範圍第9項所述的半導體裝置之製造方法，其中，稀有氣體被包含在該沉積氣體及該稀釋氣體中 的至少其中一個之中。
  16. 根據申請專利範圍第9項所述的半導體裝置之製造方法，其中，該氧化絕緣膜包括氧化矽、氧氮化矽、氧化鋁及氮氧化鋁中的至少其中一個。
  17. 根據申請專利範圍第9項所述的半導體裝置之製造方法，還包括如下步驟：在該第二微晶矽膜之上形成第三矽膜，其中，該第三矽膜包括微晶區及該微晶區之上的非晶區。
  18. 根據申請專利範圍第17項所述的半導體裝置之製造方法，還包括如下步驟：在該第三矽膜之上形成雜質矽膜。
  19. 根據申請專利範圍第18項所述的半導體裝置之製造方法，還包括如下步驟：使該第一微晶矽膜的表面、該第二微晶矽膜的表面、該第三矽膜的表面及該雜質矽膜的表面氧化。
  20. 一種包括薄膜電晶體的半導體裝置，該薄膜電晶體包括：閘極電極；在該閘極電極之上的氧化絕緣膜；以及在該氧化絕緣膜之上的微晶矽膜，其中，該微晶矽膜包括包含矽雛晶及非晶矽的混合相微粒， 其中，該混合相微粒具有大於或等於2nm且小於或等於200nm的粒徑。
  21. 根據申請專利範圍第20項所述的半導體裝置，其中，該氧化絕緣膜包括氧化矽、氧氮化矽、氧化鋁及氮氧化鋁中的至少其中一個。
  22. 根據申請專利範圍第20項所述的半導體裝置，其中，該微晶矽膜具有大於1.90g/cm3且小於或等於2.30g/cm3的密度。
  23. 根據申請專利範圍第20項所述的半導體裝置，其中，該微晶矽膜具有高於或等於1.0×105Ω．cm且低於或等於1.0×108Ω．cm的電阻率。
  24. 根據申請專利範圍第20項所述的半導體裝置，其中，該微晶矽膜具有0.5eV至0.6eV的電導率的活化能。
  25. 一種微晶半導體膜的製造方法，包括如下步驟：在混合相微粒的密度降低且該混合相微粒的晶性提高的第一條件下，在氧化絕緣膜之上形成第一微晶半導體膜；以及在填充該第一微晶半導體膜的混合相微粒之間的空隙且促進結晶生長的第二條件下，在該第一微晶半導體膜之上形成第二微晶半導體膜。
TW100116497A 2010-05-14 2011-05-11 微晶半導體膜之製造方法及半導體裝置之製造方法 TWI517214B (zh)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5933188B2 (ja) * 2010-05-14 2016-06-08 株式会社半導体エネルギー研究所 微結晶シリコン膜及びその作製方法、並びに半導体装置
JP5764394B2 (ja) 2010-06-18 2015-08-19 株式会社半導体エネルギー研究所 光電変換素子
US8778745B2 (en) 2010-06-29 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8263988B2 (en) * 2010-07-16 2012-09-11 Micron Technology, Inc. Solid state lighting devices with reduced crystal lattice dislocations and associated methods of manufacturing
CN102386072B (zh) 2010-08-25 2016-05-04 株式会社半导体能源研究所 微晶半导体膜的制造方法及半导体装置的制造方法
JP2012089708A (ja) 2010-10-20 2012-05-10 Semiconductor Energy Lab Co Ltd 微結晶シリコン膜の作製方法、半導体装置の作製方法
US8450158B2 (en) 2010-11-04 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
US9048327B2 (en) * 2011-01-25 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline semiconductor film, method for manufacturing the same, and method for manufacturing semiconductor device
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
US9484199B2 (en) * 2013-09-06 2016-11-01 Applied Materials, Inc. PECVD microcrystalline silicon germanium (SiGe)
US11664474B2 (en) 2020-08-12 2023-05-30 Tcl China Star Optoelectronics Technology Co., Ltd Array substrate, fabrication method for array substrate, and display panel
CN111987111B (zh) * 2020-08-12 2023-09-05 Tcl华星光电技术有限公司 一种阵列基板、阵列基板制程方法及显示面板

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPH0243739A (ja) * 1988-08-04 1990-02-14 Sanyo Electric Co Ltd 薄膜トランジスタ
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US7576360B2 (en) 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
EP0535979A3 (en) 1991-10-02 1993-07-21 Sharp Kabushiki Kaisha A thin film transistor and a method for producing the same
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
US5582880A (en) 1992-03-27 1996-12-10 Canon Kabushiki Kaisha Method of manufacturing non-single crystal film and non-single crystal semiconductor device
JP3201492B2 (ja) 1992-03-27 2001-08-20 キヤノン株式会社 非晶質シリコン膜の製造方法、非晶質窒化シリコン膜の製造方法、微結晶シリコン膜の製造方法、及び非単結晶半導体装置
JP2924441B2 (ja) 1992-04-27 1999-07-26 日本電気株式会社 薄膜トランジスタ及びその製造方法
JPH0745833A (ja) 1993-07-26 1995-02-14 Nec Corp 電界効果薄膜型トランジスタ素子の製造方法
US5648293A (en) 1993-07-22 1997-07-15 Nec Corporation Method of growing an amorphous silicon film
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP3352191B2 (ja) 1993-12-08 2002-12-03 キヤノン株式会社 薄膜トランジスタの製造方法
JP3152829B2 (ja) 1994-01-18 2001-04-03 株式会社東芝 半導体装置の製造方法
JPH09232235A (ja) 1995-02-24 1997-09-05 Mitsui Toatsu Chem Inc 光電変換素子
US5677236A (en) 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
CN1097299C (zh) 1997-03-10 2002-12-25 佳能株式会社 淀积膜形成工艺
JP2005167264A (ja) 1997-03-10 2005-06-23 Canon Inc 堆積膜形成方法、半導体素子の製造方法、及び光電変換素子の製造方法
DE69936906T2 (de) 1998-10-12 2008-05-21 Kaneka Corp. Verfahren zur Herstellung einer siliziumhaltigen photoelektrischen Dünnschicht-Umwandlungsanordnung
JP3672754B2 (ja) 1998-12-09 2005-07-20 株式会社カネカ シリコン系薄膜光電変換装置の製造方法
JP3682178B2 (ja) 1999-03-15 2005-08-10 株式会社東芝 プラズマ処理方法及びプラズマ処理装置
US6344420B1 (en) 1999-03-15 2002-02-05 Kabushiki Kaisha Toshiba Plasma processing method and plasma processing apparatus
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2002206168A (ja) 2000-10-24 2002-07-26 Canon Inc シリコン系薄膜の形成方法、シリコン系半導体層の形成方法及び光起電力素子
JP2002246605A (ja) 2001-02-20 2002-08-30 Matsushita Electric Ind Co Ltd 液晶表示用薄膜トランジスタの製造方法
JP2002280309A (ja) 2001-03-19 2002-09-27 Toshiba Corp 薄膜形成方法
JP2003037278A (ja) 2001-07-19 2003-02-07 Sanyo Electric Co Ltd 光起電力素子の製造方法及び光起電力素子
JP4292002B2 (ja) 2002-12-18 2009-07-08 株式会社日立国際電気 プラズマ処理装置
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
EP1537938A3 (en) 2003-12-02 2009-02-18 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, and method for manufacturing semiconductor device
JP5159021B2 (ja) 2003-12-02 2013-03-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4408821B2 (ja) 2005-02-28 2010-02-03 三洋電機株式会社 プラズマ処理装置
US9176353B2 (en) 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US9054206B2 (en) * 2007-08-17 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5331407B2 (ja) 2007-08-17 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8030147B2 (en) 2007-09-14 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and display device including the thin film transistor
JP5314870B2 (ja) 2007-09-21 2013-10-16 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP2009130229A (ja) * 2007-11-27 2009-06-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US8187956B2 (en) * 2007-12-03 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film, thin film transistor having microcrystalline semiconductor film, and photoelectric conversion device having microcrystalline semiconductor film
TWI481029B (zh) * 2007-12-03 2015-04-11 半導體能源研究所股份有限公司 半導體裝置
US20100295047A1 (en) * 2008-01-25 2010-11-25 Masao Moriguchi Semiconductor element and method for manufacturing the same
US8378348B2 (en) * 2008-01-25 2013-02-19 Sharp Kabushiki Kaisha Semiconductor element and method for manufacturing the same
US9000441B2 (en) * 2008-08-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US7989325B2 (en) 2009-01-13 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor
US8258025B2 (en) 2009-08-07 2012-09-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film and thin film transistor
JP5933188B2 (ja) * 2010-05-14 2016-06-08 株式会社半導体エネルギー研究所 微結晶シリコン膜及びその作製方法、並びに半導体装置
US8778745B2 (en) 2010-06-29 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916425B2 (en) 2010-07-26 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
CN102386072B (zh) 2010-08-25 2016-05-04 株式会社半导体能源研究所 微晶半导体膜的制造方法及半导体装置的制造方法
JP2012089708A (ja) 2010-10-20 2012-05-10 Semiconductor Energy Lab Co Ltd 微結晶シリコン膜の作製方法、半導体装置の作製方法
US8450158B2 (en) 2010-11-04 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device

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