CN101419980A - 微晶半导体膜,薄膜晶体管和包括薄膜晶体管的显示设备 - Google Patents
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- 239000010408 film Substances 0.000 title claims abstract description 1238
- 239000004065 semiconductor Substances 0.000 title claims abstract description 566
- 239000010409 thin film Substances 0.000 title claims abstract description 249
- 239000012535 impurity Substances 0.000 claims abstract description 488
- 238000001514 detection method Methods 0.000 claims abstract description 49
- 239000011248 coating agent Substances 0.000 claims description 146
- 238000000576 coating method Methods 0.000 claims description 146
- 238000001004 secondary ion mass spectrometry Methods 0.000 claims description 82
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 78
- 229910052698 phosphorus Inorganic materials 0.000 claims description 78
- 239000011574 phosphorus Substances 0.000 claims description 78
- 229910052787 antimony Inorganic materials 0.000 claims description 9
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 9
- 229910052785 arsenic Inorganic materials 0.000 claims description 9
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 9
- 230000007423 decrease Effects 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 150
- 239000000758 substrate Substances 0.000 description 148
- 239000007789 gas Substances 0.000 description 140
- 229910052581 Si3N4 Inorganic materials 0.000 description 91
- 230000015572 biosynthetic process Effects 0.000 description 81
- 239000001257 hydrogen Substances 0.000 description 76
- 229910052739 hydrogen Inorganic materials 0.000 description 76
- 239000010410 layer Substances 0.000 description 67
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 60
- 238000012545 processing Methods 0.000 description 59
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 58
- 229910052710 silicon Inorganic materials 0.000 description 58
- 239000010703 silicon Substances 0.000 description 58
- 238000000034 method Methods 0.000 description 54
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 54
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 53
- 229910021417 amorphous silicon Inorganic materials 0.000 description 53
- 238000000151 deposition Methods 0.000 description 49
- 230000008021 deposition Effects 0.000 description 49
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 45
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 43
- 229910000077 silane Inorganic materials 0.000 description 43
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 38
- 210000004379 membrane Anatomy 0.000 description 38
- 239000012528 membrane Substances 0.000 description 38
- OBNDGIHQAIXEAO-UHFFFAOYSA-N [O].[Si] Chemical compound [O].[Si] OBNDGIHQAIXEAO-UHFFFAOYSA-N 0.000 description 37
- 238000005530 etching Methods 0.000 description 37
- 229910052732 germanium Inorganic materials 0.000 description 37
- 239000004973 liquid crystal related substance Substances 0.000 description 30
- 229910052757 nitrogen Inorganic materials 0.000 description 30
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 23
- 150000002431 hydrogen Chemical class 0.000 description 23
- 239000001301 oxygen Substances 0.000 description 23
- 229910052760 oxygen Inorganic materials 0.000 description 23
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 230000014509 gene expression Effects 0.000 description 19
- 238000010790 dilution Methods 0.000 description 18
- 239000012895 dilution Substances 0.000 description 18
- 238000006243 chemical reaction Methods 0.000 description 17
- 230000005669 field effect Effects 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 14
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 14
- 229910052731 fluorine Inorganic materials 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 14
- 239000013078 crystal Substances 0.000 description 13
- 230000000694 effects Effects 0.000 description 13
- 239000011521 glass Substances 0.000 description 13
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 12
- 125000004429 atom Chemical group 0.000 description 12
- 239000011737 fluorine Substances 0.000 description 12
- 238000005259 measurement Methods 0.000 description 12
- 230000002829 reductive effect Effects 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 238000009826 distribution Methods 0.000 description 11
- 229960001730 nitrous oxide Drugs 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 239000002994 raw material Substances 0.000 description 11
- 238000002834 transmittance Methods 0.000 description 11
- 238000002425 crystallisation Methods 0.000 description 10
- 239000000203 mixture Substances 0.000 description 10
- 235000013842 nitrous oxide Nutrition 0.000 description 10
- 239000004411 aluminium Substances 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 230000008859 change Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 9
- 238000005406 washing Methods 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052750 molybdenum Inorganic materials 0.000 description 8
- 239000011733 molybdenum Substances 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 230000009471 action Effects 0.000 description 7
- 229910021529 ammonia Inorganic materials 0.000 description 7
- 150000001875 compounds Chemical class 0.000 description 7
- 238000010276 construction Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 6
- 230000002950 deficient Effects 0.000 description 6
- 150000002367 halogens Chemical class 0.000 description 6
- 239000001307 helium Substances 0.000 description 6
- 229910052734 helium Inorganic materials 0.000 description 6
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 239000002322 conducting polymer Substances 0.000 description 5
- 229920001940 conductive polymer Polymers 0.000 description 5
- 210000002858 crystal cell Anatomy 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000000284 extract Substances 0.000 description 5
- 229910052736 halogen Inorganic materials 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000013081 microcrystal Substances 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 230000005236 sound signal Effects 0.000 description 5
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 229910052801 chlorine Inorganic materials 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 239000003085 diluting agent Substances 0.000 description 4
- 229910003437 indium oxide Inorganic materials 0.000 description 4
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- 229910001930 tungsten oxide Inorganic materials 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- -1 ITO Chemical compound 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 210000002469 basement membrane Anatomy 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 239000002772 conduction electron Substances 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 150000002894 organic compounds Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 230000000007 visual effect Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 238000001237 Raman spectrum Methods 0.000 description 2
- WGLPBDUCMAPZCE-UHFFFAOYSA-N Trioxochromium Chemical compound O=[Cr](=O)=O WGLPBDUCMAPZCE-UHFFFAOYSA-N 0.000 description 2
- NCMAYWHYXSWFGB-UHFFFAOYSA-N [Si].[N+][O-] Chemical compound [Si].[N+][O-] NCMAYWHYXSWFGB-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 239000011149 active material Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 229910000423 chromium oxide Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007850 degeneration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000003344 environmental pollutant Substances 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052743 krypton Inorganic materials 0.000 description 2
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 231100000719 pollutant Toxicity 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- QQONPFPTGQHPMA-UHFFFAOYSA-N propylene Natural products CC=C QQONPFPTGQHPMA-UHFFFAOYSA-N 0.000 description 2
- 125000004805 propylene group Chemical group [H]C([H])([H])C([H])([*:1])C([H])([H])[*:2] 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000027756 respiratory electron transport chain Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000001755 vocal effect Effects 0.000 description 2
- 229910017073 AlLi Inorganic materials 0.000 description 1
- 229910019974 CrSi Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000005354 aluminosilicate glass Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000006701 autoxidation reaction Methods 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 230000021615 conjugation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 210000000936 intestine Anatomy 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- AHLBNYSZXLDEJQ-FWEHEUNISA-N orlistat Chemical compound CCCCCCCCCCC[C@H](OC(=O)[C@H](CC(C)C)NC=O)C[C@@H]1OC(=O)[C@H]1CCCCCC AHLBNYSZXLDEJQ-FWEHEUNISA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920000767 polyaniline Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- 150000004756 silanes Chemical class 0.000 description 1
- XJKVPKYVPCWHFO-UHFFFAOYSA-N silicon;hydrate Chemical compound O.[Si] XJKVPKYVPCWHFO-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910001256 stainless steel alloy Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
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- H01L21/02573—Conductivity type
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
一种具有极好的电特性的薄膜晶体管以及具有该薄膜晶体管的显示设备。该薄膜晶体管包括在栅极上形成的栅绝缘膜；在栅绝缘膜上形成的包括作为施主的杂质元素的微晶半导体膜；在微晶半导体膜上形成的缓冲层；在缓冲层上形成的添加了赋予一种传导类型的杂质元素的一对半导体膜；和在该对半导体膜上形成的布线。微晶半导体膜中的作为施主的杂质元素的浓度从栅绝缘膜侧向着缓冲层下降，并且缓冲层不包括浓度高于SIMS的检出限的作为施主的杂质元素。
Description
技术领域
本发明涉及微晶半导体膜，薄膜晶体管和至少在一个像素部分中包括薄膜晶体管的显示设备。
背景技术
近年来，用于使用形成于具有绝缘表面的衬底上的半导体薄膜(大约具有几十毫微米到几百毫微米的厚度)，形成薄膜晶体管的技术成为是引人注目的。薄膜晶体管适用于广泛的电子设备，诸如IC或电子光学设备，并且，尤其是，推进了作为显示设备中的开关元件的薄膜晶体管的迅速发展。
作为显示设备中的开关元件，使用包括非晶半导体膜的薄膜晶体管，包括多晶半导体膜的薄膜晶体管等。作为用于形成多晶半导体膜的方法，已知一种技术，其中以光学系统将脉冲受激准分子激光束处理为线性形状，并且以线性束扫描和照射非晶硅膜，从而使其结晶。
另外，作为显示设备中的开关元件，使用包括微晶半导体膜的薄膜晶体管(见参考文件1：日本公开的专利申请No.H4-242724和参考文件2：日本公开的专利申请No.2005-49832)。
发明内容
一种包括多晶半导体膜的薄膜晶体管具有这样的优点，其场效应迁移率比包括非晶半导体膜的薄膜晶体管大2或更大的数量级，并且可以在一个衬底上形成显示设备的像素部分和外围驱动电路。然而，由于半导体膜的结晶，包括多晶半导体膜的薄膜晶体管需要比包括非晶半导体膜的薄膜晶体管更为复杂的处理。因此，存在诸如产量减少和成本增加的问题。
另外，包括微晶半导体膜的反交错(inverted staggered)薄膜晶体管具有栅绝缘膜和微晶半导体膜之间的分界面区域的结晶度低，并且薄膜晶体管的电特性不佳的问题。
鉴于上述问题，一个目标是提供具有极好的电特性的薄膜晶体管，包括这种薄膜晶体管的显示设备，以及用于制造这种薄膜晶体管和显示设备的方法。
本发明的一个方面是一种形成于绝缘膜上，并且包括作为施主的杂质元素的微晶半导体膜，并且作为施主的杂质元素的浓度从绝缘膜侧向着微晶半导体膜的表面下降。
本发明的另一个方面是一种形成于绝缘膜上，并且包括作为施主的杂质元素的微晶半导体膜，并且作为施主的杂质元素的浓度从绝缘膜侧向着微晶半导体膜的表面以5到120nm/dec的斜率下降。
本发明的另一个方面是一种薄膜晶体管，其包括在栅极之上形成的栅绝缘膜，在栅绝缘膜之上形成的包括作为施主的杂质元素的微晶半导体膜；在包括作为施主的杂质元素的微晶半导体膜之上形成的缓冲层；在缓冲层上形成的添加了赋予一种传导类型的杂质元素的一对半导体膜；和在添加了赋予一种传导类型的杂质元素的一对半导体膜之上形成的布线，其中作为微晶半导体膜中的施主的杂质元素的浓度从栅绝缘膜侧向着缓冲层下降，并且缓冲层不包括浓度高于二次离子质谱(SIMS)的检出限的作为施主的杂质元素。
本发明的另一个方面是一种薄膜晶体管，其包括在栅极上形成的栅绝缘膜，形成于栅绝缘膜上的包括作为施主的杂质元素的微晶半导体膜；在包括作为施主的杂质元素的微晶半导体膜之上形成的缓冲层；在缓冲层之上形成的添加了赋予一种传导类型的杂质元素的一对半导体膜；和在添加了赋予一种传导类型的杂质元素的一对半导体膜之上形成的布线，其中作为微晶半导体膜中的施主的杂质元素的浓度从栅绝缘膜侧向着缓冲层以5到120nm/dec，优选地10到50nm/dec，更优选地15到30nm/dec的斜率下降，并且缓冲层不包括浓度高于二次离子质谱(SIMS)的检出限的作为施主的杂质元素。
作为施主的杂质元素的浓度可以在栅绝缘膜和微晶半导体膜之间的分界面处或其周围具有峰值。
栅绝缘膜还可以包括作为施主的杂质元素。
该薄膜晶体管还可以在包括作为施主的杂质元素的微晶半导体膜和缓冲层之间包括不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜。
此处，栅绝缘膜或微晶半导体膜中的作为施主的杂质元素的浓度为6×1015到3×1018原子/cm3，包括6×1015和3×1018在内，优选为1×1016到3×1018原子/cm3，包括1×1016和3×1018在内，更优选地3×1016到3×1017原子/cm3，包括3×1016和3×1017在内。另外，由以SIMS测量的浓度分布(浓度分布曲线)的浓度确定作为施主的杂质元素浓度。
作为施主的杂质元素是磷、砷或锑。
在微晶半导体膜的形成中，可以用任意下面的步骤改进微晶半导体膜中和微晶半导体膜和栅绝缘膜之间的分界面处的结晶度：在栅极上形成作为施主的杂质元素的栅绝缘膜，在栅绝缘膜上吸附作为施主的杂质元素，将包括作为施主的杂质元素的气体混合到微晶半导体膜的原料气体内，并且将作为施主的杂质元素引入在其中形成微晶半导体膜的反应室。因此，可以制造薄膜晶体管，其中在与栅绝缘膜的分界面处具有高结晶度的微晶半导体膜被用于沟道形成区域。
另外，通过形成包括作为与栅绝缘膜接触的微晶半导体膜的施主的杂质元素的微晶半导体膜，改进了微晶半导体膜的结晶度，并且提高了微晶半导体膜中的载体传播速度(载体迁移率)，从而可以制造具有高场效应迁移率和高导通电流的薄膜晶体管。
作为栅绝缘膜或微晶半导体膜中的施主的杂质元素的峰值浓度被设置为6×1015到3×1018原子/cm3，包括6×1015和3×1018在内，优选为1×1016到3×1018原子/cm3，包括1×1016和3×1018在内，更优选地3×1016到3×1017原子/cm3，包括3×1016和3×1017在内，从而可以制造积累型薄膜晶体管(即，沟道形成区域包括低浓度的n型杂质元素的薄膜晶体管)。当作为栅绝缘膜或微晶半导体膜中的施主的杂质元素的峰值浓度低于6×1015原子/cm3时，作为施主的杂质元素的数量不足，并且不能期望薄膜晶体管的场效应迁移率和导通电流的增加。另外，当作为栅绝缘膜或微晶半导体膜中的施主的杂质元素的峰值浓度高于3×1018原子/cm3时，临界电压移向负侧，并且晶体管不能很好地工作。因此，优选地，作为栅绝缘膜或微晶半导体膜中的施主的杂质元素的峰值浓度为6×1015到3×1018原子/cm3，包括6×1015和3×1018在内，优选地，1×1016到3×1018原子/cm3，包括1×1016和3×1018在内，更优选地3×1016到3×1017原子/cm3，包括3×1016和3×1017在内。
本发明的另一个方面是一种用于形成微晶半导体膜的方法，其中将包括作为施主的杂质元素的气体引入等离子CVD装置的反应室；然后，引入包括氧或氮的非沉积气体和包括硅的沉积气体，施加高频电源，从而在衬底上形成包括作为施主的杂质元素的绝缘膜；并且通过使用包括硅或锗的沉积气体和氢，在绝缘膜上形成包括作为施主的杂质元素的微晶半导体膜。
本发明的另一个方面是一种用于形成微晶半导体膜的方法，其中将包括氧或氮的非沉积气体和包括硅的沉积气体引入等离子CVD装置的反应室，并且施加高频电源，从而在衬底上形成绝缘膜；并且在引入包括作为半导体的施主的杂质元素的气体之后，通过使用包括硅或锗的沉积气体和氢，在绝缘膜上形成包括作为施主的杂质元素的微晶半导体膜。
本发明的另一个方面是一种用于形成微晶半导体膜的方法，其中引入包括氧或氮的非沉积气体和包括硅的沉积气体，并且施加高频电源，从而在衬底上形成第一绝缘膜；在将包括作为半导体的施主的杂质元素的气体引入等离子CVD装置的反应室之后，引入包括氧或氮的非沉积气体和包括硅的沉积气体，并且施加高频电源，从而在第一绝缘膜上形成包括作为施主的杂质元素的第二绝缘膜；并且通过使用包括硅或锗的沉积气体和氢，在第二绝缘膜上形成包括作为施主的杂质元素的微晶半导体膜。
本发明的另一个方面是一种用于形成微晶半导体膜的方法，其中引入包括氧或氮的非沉积气体和包括硅的沉积气体，并且施加高频电源，从而在衬底上形成第一绝缘膜；引入包括氧或氮的非沉积气体和包括硅的沉积气体，并且施加高频电源，从而在第一绝缘膜上形成第二绝缘膜；在将包括作为半导体的施主的杂质元素的气体引入等离子CVD装置的反应室之后，引入包括氧或氮的非沉积气体和包括硅的沉积气体，并且施加高频电源，从而在第二绝缘膜上形成包括作为施主的杂质元素的第三绝缘膜；并且通过使用包括硅或锗的沉积气体和氢，在第三绝缘膜上形成包括作为施主的杂质元素的微晶半导体膜。
本发明的另一个方面是一种用于形成微晶半导体膜的方法，其中通过使用包括作为施主的杂质元素的气体，包括硅或锗的沉积气体和氢，在等离子CVD装置的反应室的内壁上形成保护膜；将衬底送入反应室；在衬底上形成绝缘膜；和通过使用包括硅或锗的沉积气体和氢，在绝缘膜上形成微晶半导体膜。
另外，本发明的另一个方面是一种用于制造包括该微晶半导体膜的薄膜晶体管的方法。
本发明的再一个方面是形成连接到该薄膜晶体管的像素电极，并且制造一种显示设备。
另外，使用本发明的微晶半导体膜制造薄膜晶体管(TFT)，并且使用用于像素部分和进一步用于驱动电路的薄膜晶体管制造显示设备。由于本发明的微晶半导体膜在与栅绝缘膜的分界面处具有高的结晶度，包括该微晶半导体膜的薄膜晶体管具有2.5到10cm2/V.sec的场效应迁移率，这是包括非晶半导体膜的薄膜晶体管的5到20倍；因此，可在与像素部分相同的衬底上形成驱动电路的一部分或整个驱动电路，从而可以制造板上型系统。
显示设备包括发光设备和液晶显示设备。发光设备包括发光元件，并且液晶显示设备包括液晶元件。发光元件在其范畴内包括亮度受电流或电压控制的元件；具体地，有机电致发光(EL)元件，以及无机EL元件。
另外，显示设备包括密封有显示元件的面板，以及模块，其中包括控制器的IC等被安装在面板上。本发明涉及在显示设备的制造处理中完成显示元件之前的元件衬底的一种模式，并且给该元件衬底提供用于在多个像素中的每个像素中给显示元件提供电流的装置。具体地，元件衬底可以处于仅被提供有显示元件的像素电极的状态，处于形成了将成为像素电极的导电膜之后，以及刻蚀该导电膜以形成像素电极之前的状态，或任意其他状态。
在本说明书中显示设备的含义是图像显示设备，发光设备或光源(包括发光设备)。另外，显示设备在其种类中包括任意下列模块：包括连接器诸如柔性印刷电路(FPC)、带状自动焊(TAB)带、带载封装(TCP)的模块；包括在端部提供有印刷布线板的TAB带或TCP的模块；和具有以玻璃上的芯片(COG)方法直接安装在显示元件上的集成电路(IC)的模块。
根据本发明，可以从与绝缘膜的分界面起形成具有高结晶度的微晶半导体膜。另外，通过形成从与绝缘膜的分界面起具有高结晶度的微晶半导体膜，并且通过将该微晶半导体膜用于沟道形成区域，可以制造具有极好的电特性的薄膜晶体管。另外，可以通过形成具有高结晶度的微晶半导体膜，并且通过将该微晶半导体膜用于沟道形成区域，制造具有极好的电特性的薄膜晶体管。另外，可以制造具有该薄膜晶体管的显示设备。
附图说明
图1A是示出了本发明的薄膜晶体管的截面图，并且图1B和1C中的每一个示出了堆叠膜中的杂质元素的峰值浓度；
图2A到2C是本发明的薄膜晶体管的能带图；
图3A，3C和3E是示出了本发明的薄膜晶体管的截面图，并且图3B，3D和3F是等效电路图；
图4A是示出了本发明的薄膜晶体管的截面图，并且图4B是示出了堆叠膜中的杂质元素的峰值浓度的图；
图5是示出了本发明的薄膜晶体管的截面图；
图6A是示出了本发明的薄膜晶体管的截面图，并且图6B是示出了堆叠膜中的杂质元素的峰值浓度的图；
图7A是示出了本发明的薄膜晶体管的截面图，并且图7B是示出了堆叠膜中的杂质元素的峰值浓度的图；
图8A是示出了本发明的薄膜晶体管的截面图，并且图8B是示出了堆叠膜中的杂质元素的峰值浓度的图；
图9A是示出了本发明的薄膜晶体管的截面图，并且图9B是示出了堆叠膜中的杂质元素的峰值浓度的图；
图10是示出了用于形成栅绝缘膜和微晶半导体膜的处理的时序图的例子；
图11A到11C是示出了用于制造本发明的显示设备的方法的截面图；
图12A到12C是示出了用于制造本发明的显示设备的方法的截面图；
图13A和13B是示出了用于制造本发明的显示设备的方法的截面图；
图14A到14C是示出了用于制造本发明的显示设备的方法的俯视图；
图15是示出了用于形成栅绝缘膜和微晶半导体膜的处理的时序图的例子；
图16是示出了用于制造本发明的显示设备的方法的截面图；
图17是示出了用于形成栅绝缘膜和微晶半导体膜的处理的时序图的例子；
图18是示出了用于形成栅绝缘膜和微晶半导体膜的处理的时序图的例子；
图19是示出了用于制造本发明的显示设备的方法的截面图；
图20是示出了用于形成栅绝缘膜和微晶半导体膜的处理的时序图的例子；
图21是示出了用于形成栅绝缘膜和微晶半导体膜的处理的时序图的例子；
图22是示出了用于制造本发明的显示设备的方法的截面图；
图23是示出了可应用于本发明的等离子CVD装置的结构的图；
图24A和24B是示出了用于制造本发明的显示设备的方法的截面图；
图25A到25D是示出了可应用于本发明的多阶掩膜的图；
图26A到26C是示出了用于制造本发明的显示设备的方法的截面图；
图27A和27B是示出了用于制造本发明的显示设备的方法的截面图；
图28A和28B是示出了用于制造本发明的显示设备的方法的截面图；
图29A到29C是示出了用于制造本发明的显示设备的方法的截面图；
图30A到30C是示出了用于制造本发明的显示设备的方法的截面图；
图31是示出了用于制造本发明的显示设备的方法的截面图；
图32是示出了用于制造本发明的显示设备的方法的截面图；
图33是示出了本发明的显示设备的截面图；
图34是示出了本发明的显示设备的俯视图；
图35是示出了本发明的显示设备的俯视图；
图36A和36B分别是示出了本发明的显示设备的俯视图和截面图；
图37A到37C是示出了本发明的显示面板的立体图；
图38A到38C是示出了包括本发明的显示设备的电子设备的立体图；
图39是示出了包括本发明的显示设备的电子设备的图；
图40A到40C是示出了包括本发明的显示设备的电子设备的图；
图41是示出了以SIMS测量本发明的微晶半导体膜内的磷浓度的结果的图；
图42是示出了以SIMS测量本发明的微晶半导体膜内的磷浓度的结果的图；以及
图43是示出了以SIMS测量本发明的微晶半导体膜内的磷浓度的结果的图。
具体实施方式
此后，将参考附图描述本发明的实施模式和实施例。注意本发明不限于下面的描述，并且本领域的技术人员容易理解，可以各种方式修改此处公开的模式和细节，而不脱离本发明的精神和范围。因此，本发明不应被解释为局限于下面给出的实施模式和实施例的描述。在后面将描述的本发明的结构中，在不同的图中使用公共的参考号指待相同的部分。
(实施模式1)
现在，将参考图1A到1C，图2A到2C，图3A到3F和图4A和4B描述薄膜晶体管的结构，其中整个微晶半导体膜以及栅绝缘膜和微晶半导体膜之间的分界面处的结晶度高，并且与在沟道形成区域中具有传统微晶半导体膜的薄膜晶体管相比，具有更高的场效应迁移率和更高的导通电流。
在图1A中所示的薄膜晶体管中，在衬底50上形成栅极51，在栅极51上形成绝缘膜52a和52b，在绝缘膜52a和52b上形成包括作为施主的杂质元素的微晶半导体膜61，在微晶半导体膜61上形成缓冲层73，在缓冲层73上形成添加了赋予一种传导类型的杂质元素的一对半导体膜72，并且在添加了赋予一种传导类型的杂质元素的一对半导体膜72上形成布线71a到71c。
微晶半导体膜61包括峰值浓度为6×1015到3×1018原子/cm3，包括6×1015和3×1018在内，优选地，1×1016到3×1018原子/cm3，包括1×1016和3×1018在内，更优选地3×1016到3×1017原子/cm3，包括3×1016和3×1017在内的作为施主的杂质元素。具体地，微晶半导体膜61包括诸如以图1B中的曲线27或图1C中的曲线28表示的浓度的作为施主的杂质元素。作为施主的杂质元素的浓度从绝缘膜52b侧向着缓冲层73侧相对减少。即，这种模式的特征在于在绝缘膜52b侧包括较高浓度的作为施主的杂质元素。理论上，在SIMS的检出限处，该轮廓曲线应是平坦的；然而实际上，由于在作为测量对象的离子的低浓度区域处的低的信号/噪声(S/N)比，该轮廓曲线很可能不平坦。因此，将低浓度区域内的作为测量对象的离子的浓度的均值设置为检出限。另外，如图1C所示，作为施主的杂质元素的浓度可以在绝缘膜52b和微晶半导体膜61之间的分界面处具有峰值。缓冲层73不包括浓度高于SIMS的检出限的作为施主的杂质元素。图1B和1C示意地示出了绝缘膜52b、微晶半导体膜61和缓冲层73中的作为施主的杂质元素的浓度，并且水平轴表示厚度，并且垂直轴表示作为施主的杂质元素的浓度。
微晶半导体膜的例子是微晶硅膜、包括锗的微晶硅膜等。另外，作为施主的杂质元素的例子是磷、砷、锑等。
作为施主并且包括在微晶半导体膜内的杂质元素的浓度被设置在上述范围内，从而绝缘膜52b和微晶半导体膜61之间的分界面可以具有改进的结晶度，并且与绝缘膜52b的分界面处的微晶半导体膜61可以具有较低的电子率；因此，可以制造具有高场效应迁移率和高导通电流的薄膜晶体管。当作为施主并且被包括在微晶半导体膜内的杂质元素的峰值浓度低于6×1015原子/cm3时，作为施主的杂质元素的数量不足，并且不能改进结晶度，并且从而不能期望场效应迁移率和导通电流的增加。另外，当作为施主并且被包括在微晶半导体膜中的的杂质元素的峰值浓度高于3×1018原子/cm3时，临界电压移向栅电压的负侧，并且晶体管不能很好地工作；因此，优选地，作为施主的杂质元素的浓度为6×1015到3×1018原子/cm3，包括6×1015和3×1018在内，优选地，1×1016到3×1018原子/cm3，包括1×1016和3×1018在内，更优选地3×1016到3×1017原子/cm3，包括3×1016和3×1017在内。
此处，微晶半导体膜是包括具有在非晶和晶体结构(包括单晶和多晶)之间的中间结构的半导体的膜。该半导体处于自由能稳定的第三状态，并且是具有短范围有序和晶格畸变的晶体半导体，并且在垂直于衬底的表面的方向上生长了具有0.5到20nm的直径的圆柱形或针形晶体。另外，在多个微晶半导体之间出现非晶半导体。作为微晶半导体的典型例子的微晶硅的拉曼光谱位于低于表示单晶硅的520cm-1的波数内。即，微晶硅的拉曼光谱的峰值位于分别表示单晶硅和非晶硅的520cm-1和480cm-1之间。另外，微晶半导体膜包括氢或至少1原子％(at.％)的卤素，以便终止悬键。微晶半导体膜还可以包括诸如氦、氩、氪或氖的稀有气体，以便进一步提升晶格畸变，从而增强稳定性，并且可以获得有利的微晶半导体膜。在例如美国专利No.4,409,134中公开了关于微晶半导体膜的这种描述。
形成厚度从5到200nm，包括5和200nm在内，优选地，从5到100nm，包括10和100nm在内，更优选地，从5到50nm，包括5和50nm在内，更优选地，从10到25nm，包括10和25nm在内的包括作为施主的杂质元素的微晶半导体膜61。当形成厚度从5到50nm，包括5和50nm在内的包括作为施主的杂质元素的微晶半导体膜61时，薄膜晶体管可以是全耗尽型。
另外，优选地包括作为施主的杂质元素的微晶半导体膜61中的氧的浓度和氮的浓度比作为施主的杂质元素低10倍，典型地低3×1019原子/cm3，优选地，低3×1018原子/cm3，并且碳的浓度低于或等于3×1018原子/cm3。混合在微晶半导体膜内的氧、氮和碳的较低的浓度可以抑制微晶半导体膜中的缺陷的产生。另外，微晶半导体膜中的氧和氮阻碍了结晶。因此，当微晶半导体膜包括相对低浓度的氧和氮，并且包括作为施主的杂质元素时，可以改进微晶半导体膜的结晶度。
这个实施模式的包括作为施主的杂质元素的微晶半导体膜包括作为施主的杂质元素；因此，通过在微晶半导体膜的形成的同时或之后，给作为薄膜晶体管的沟道形成区域的微晶半导体膜添加作为受体的杂质元素，可以控制临界电压。作为受体的杂质元素的典型例子是硼，并且优选地以1到1000ppm，优选地1到100ppm，将杂质气体诸如B2H6或BF3混合到硅氢化物内。另外，硼的浓度优选地设置为近似是作为施主的杂质元素的十分之一，例如，1×1014到6×1016原子/cm3。
将非晶半导体膜，或包括氮或卤素诸如氟或氯的非晶半导体膜用作缓冲层73。缓冲层73具有50到200nm的厚度。非晶半导体膜的例子是非晶硅膜，包括锗的非晶硅膜。
由非晶半导体膜形成的缓冲层73具有比微晶半导体膜61大的能隙和比微晶半导体膜61大的电阻率，以及是微晶半导体膜61的五分之一到十分之一的低迁移率。因此，在以后形成的薄膜晶体管中，缓冲层73起高阻抗区域的作用，并且因此可以减少在作为源和漏区域的半导体膜72和微晶半导体膜61之间产生的漏电流。另外，可以减小截止电流。
此外，通过非晶半导体膜的形成，可以自然地防止微晶半导体膜61的表面、微晶半导体膜61内所包括的晶粒的表面上的作为缓冲层73的包括氢、氮或卤素的非晶半导体膜的氧化。具体地，在非晶半导体与微晶粒接触的微晶半导体膜的区域内，很可能由于局部压力产生裂缝。当这种裂缝被暴露于氧时，晶粒被氧化了，从而形成氧化硅。然而，通过在微晶半导体膜61的表面上形成缓冲层73，可以防止微晶粒被氧化。
对于衬底50，可以使用以熔解方法或悬浮方法制造的无碱玻璃衬底，诸如硼硅酸钡玻璃，硼硅酸铝玻璃或铝矽酸盐玻璃；陶瓷衬底；具有足以承受该制造处理的温度的高耐热性的塑料衬底等。另外，可以使用表面被提供有绝缘膜的金属(例如，不锈钢合金)衬底。当衬底50是母玻璃时，衬底可以具有任意下面的尺寸：第一代(320mm×400mm)，第二代(400mm×500mm)，第三代(550mm×650mm)，第四代(680mm×880mm，或730mm×920mm)，第五代(1000mm×1200mm，或1100mm×1250mm)，第六代(1500mm×1800mm)，第七代(1900mm×2200mm)，第八代(2160mm×2460mm)，第九代(2400mm×2800mm，或2450mm×3050mm)，第十代(2950mm×3400mm)等。
栅极51由金属材料形成。作为金属材料，使用铝、铬、钛、钽、钼、铜等。优选地，由铝或铝和势垒金属的堆层结构形成栅极51。作为势垒金属，使用具有高熔点的金属，诸如钛、钼或铬。优选地，提供势垒金属，以便防止铝的隆起和氧化。
以50到300nm的厚度形成栅极51，包括50和300nm在内。栅极51的50到300nm的厚度，包括50和300nm在内，可以防止以后形成的半导体膜和布线的断路。另外，栅极51的150到300nm的厚度，包括150和300nm在内，可以降低栅极51的电阻。
由于在栅极51上形成半导体膜和布线，优选地，处理栅极51以便具有渐缩端部，从而其上的半导体膜和布线不会断路。另外，虽然未示出，同时，还在这个步骤中形成连接到栅极的布线或电容布线。
可以使用厚度为50到150nm的氧化硅膜、氮化硅膜、氧氮化硅膜、或氮化硅氧化物膜形成每个绝缘膜52a和52b。这个模式示出了这样的例子，其中形成氮化硅膜或氮化硅氧化物膜作为绝缘膜52a，并且形成氧化硅膜或氧化氮硅膜作为绝缘膜52b，以便形成叠层结构。取代两层结构，可以使用单层氧化硅膜、氮化硅膜、氧氮化硅膜、或氮化硅氧化物膜形成栅绝缘膜。
通过使用氮化硅膜或氮化硅氧化物膜形成绝缘膜52a，增加了衬底50和绝缘膜52a之间的附着，并且另外，当使用玻璃衬底作为衬底50时，可以防止来自衬底50的杂质扩散到包括作为施主的杂质元素的微晶半导体膜61内。另外，可以防止栅极51的氧化。即，可以防止膜剥落，可以改进以后形成的薄膜晶体管的电特性。另外，具有大于或等于50nm厚度的每个绝缘膜52a和52b是优选的，这是因为具有上述厚度的绝缘膜52a和52b可以减轻由于栅极51产生的由于不平坦而引起的覆盖减少。
注意，氧化氮硅膜的含义是包括的氧多于氮的膜，并且包括浓度范围分别从55到65原子％，1到20原子％，25到35原子％，以及0.1到10原子％的氧、氮、硅和氢。另外，氮化硅氧化物膜的含义是包括的氮多于氧的膜，并且包括浓度范围分别从15到30原子％，20到35原子％，25到35原子％，以及15到25原子％的氧、氮、硅和氢。
如果形成n沟道薄膜晶体管，可以给添加了赋予一种传导类型的杂质元素的半导体膜72掺杂作为典型的杂质元素的磷；例如，可以给氢化硅添加杂质气体诸如PH3。如果形成p沟道薄膜晶体管，可以给添加了赋予一种传导类型的杂质元素的半导体膜72掺杂作为典型的杂质元素的硼；例如，可以给氢化硅添加杂质气体诸如B2H6。添加了赋予一种传导类型的杂质元素的半导体膜72包括浓度从1×1019到1×1021原子/cm3的磷或硼，从而具有与布线71a到71c的欧姆接触，并且添加了赋予一种传导类型的杂质元素的半导体膜72起源和漏区域的作用。可以使用微晶半导体或非晶半导体形成添加了赋予一种传导类型的杂质元素的半导体膜72。以2到50nm的厚度，包括2和50nm，形成添加了赋予一种传导类型的杂质元素的半导体膜72。添加了赋予一种传导类型的杂质元素的半导体膜的厚度的减小可以改进生产量。
优选地，使用铝；铜；或添加了防止隆起的元素或用于改进耐热属性的元素诸如硅、钛、钕、钪或钼的铝合金，以单层或叠层形成布线71a到71c。可替换地，可以用钛、钽、钼或钨或这些元素的氮化物形成与添加了赋予一种传导类型的杂质元素的半导体膜接触的膜；并且还可以在其上形成铝或铝合金，以便形成叠层结构。另外可替换地，可以给铝或铝合金的每个顶和底表面覆盖钛、钽、钼或钨或这些元素的氮化物，以便形成叠层结构。这个模式示出了具有布线71a到71c的三层结构的导电膜，以及这样的叠层结构，其中使用钼膜形成布线71a和71c，并且使用铝膜形成布线71b，或这样的叠层结构，其中使用钛形成布线71a和71c，并且使用铝膜形成布线71b。
下面描述如图1A所示的在栅绝缘膜上堆叠了包括作为施主的杂质元素杂质的微晶半导体膜和缓冲层的薄膜晶体管的操作机制。在下面的描述中，使用磷作为作为施主的杂质元素，使用微晶硅膜作为微晶半导体膜，并且使用非晶硅膜作为缓冲层。
图2A到2C是本发明的薄膜晶体管的能带图，图3A，3C和3E是该薄膜晶体管的截面图，并且图3B、3D和3F是等效电路图。
图3A示出了堆叠了衬底20、栅极21、栅绝缘膜22、微晶硅膜23、作为缓冲层的非晶硅膜24、源区域25S、漏区域25D、源极26S和漏极26D的薄膜晶体管。
图3B示出了图3A的薄膜晶体管的等效电路。电阻Rsa主要表示源区域25S和非晶硅膜24的电阻值，电阻RDa主要表示漏区域25D和非晶硅膜24的电阻值，电阻Rac主要表示非晶硅膜24的电阻值，并且电阻Rμc主要表示微晶硅膜23的电阻值。
图2A是栅极21上未施加电压的状态下的图3A的薄膜晶体管的带图。在该情况下，微晶硅膜23和非晶硅膜24的费米能级Ef和栅极21的费米能级Efm彼此相等。
由于包括磷作为作为施主的杂质元素，本发明的微晶硅膜23是n型半导体；因此，在微晶硅膜23中费米能级Ef靠近传导带能Ec。另外，微晶硅膜23为n型，并且非晶硅膜24是i型。另外，例如，微晶硅膜23的带隙(传导带的底Ec和价带的顶Ev之间的能差)被设置为1.7eV，从而在微晶硅膜23和非晶硅膜24之间的分界面处形成n-i结。因此，微晶硅膜23和非晶硅膜24之间的分界面周围的能带弯曲，并且微晶硅膜23的传导带的底部Ec比非晶硅膜24的低。
给栅极21提供正电压，源极26S接地以便具有地电势，并且给漏极26D提供正电压。图3C示出了此时漏电流的路径。以点划线27表示在漏极26D和源极26S之间流动的漏电流的路径。如图3C中的点划线27所示，漏电流流过漏极26D、漏区域25D、非晶硅膜24、微晶硅膜23和栅绝缘膜22之间的分界面的附近、非晶硅膜24、源区域25S和源极26S。换言之，在源极26S、源区域25S、非晶硅膜24、微晶硅膜23和栅绝缘膜22之间的分界面的附近、非晶硅膜24、漏区域25D和漏极26D中形成在漏极26D和源极26S之间流动的载体的路径。
图3D示出了图3C所示的薄膜晶体管的等效电路。在源区域25S和非晶硅膜24之间的分界面处施加的正偏压，从而电阻Rsa表示正向连接的源区域25S和非晶硅膜24的电阻值，这是小的。另外，在漏区域25D和非晶硅膜24之间的分界面处施加反向偏压，并且形成耗尽层，从而电阻RDa是高的。电阻Rμc表示反转的微晶硅膜23的电阻值。反转的微晶硅膜23的含义是在微晶硅膜23中，通过给栅极21施加电势，传导电子被感应到与栅绝缘膜22的分界面。认为电阻Rsa比电阻RDa和电阻Rμc低得多。
图2B是给栅极21施加正电压的状态下的图3C所示的薄膜晶体管的带图，该正电压通常足够高，以便形成反转层。通过给栅极21施加正电压，微晶硅膜23中的能带弯曲，并且形成传导带的底部Ec低于费米能级Ef的区域，即，反转层，并且电子被感应到微晶硅膜23的与栅绝缘膜22的分界面周围的区域，以便提高传导电子的密度，并且因此，形成沟道。开始形成反转层的正电压大体上与临界电压Vth相等。
在实际的设备结构中，通常在近似具有0.1到0.3μm的厚度的非晶硅膜24中形成电阻RDa。在另一方面，通常在近似具有3到6μm的厚度的微晶硅膜23中形成电阻Rμc。因此，沟道中载体的传播距离是非晶硅膜24的10到30倍。通过使得微晶硅膜23的电阻Rμc比非晶硅膜24的电阻Rac小得多，可以增加薄膜晶体管的导通电流和场效应迁移率。因此，通过给微晶硅膜23添加作为施主的杂质元素，此处，为磷，可以增加载体浓度，并且因此，可以改进微晶硅膜23的导电性。
在另一方面，给栅极21提供负电压，源极26S接地以便具有地电势，并且给漏极26D提供负电压。图3E示出了此时漏电流的路径。以点划线28表示在漏极26D和源极26S之间流动的漏电流的路径。如图3E中的点划线28所示，漏电流流过漏极26D、漏区域25D、非晶硅膜24的表面的附近、源区域25S和源极26S。换言之，在源极26S、源区域25S、非晶硅膜24的表面的附近、漏区域25D和漏极26D中形成在漏极26D和源极26S之间流动的载体的路径。
图3F示出了图3E所示的薄膜晶体管的等效电路。在源区域25S和非晶硅膜24之间的分界面处施加的正偏压，从而电阻Rsa表示正向连接的源区域25S和非晶硅膜24的电阻值，这是小的。另外，在漏区域25D和非晶硅膜24之间的分界面处施加反向偏压，并且形成耗尽层，从而电阻RDa是高的。电阻Rac表示非晶硅膜24的电阻值。认为电阻Rsa比电阻RDa和电阻Rac低得多。
图2C是给栅极21施加负电压的状态下的图3E所示的薄膜晶体管的带图。通过给栅极21施加负电压，电子被从栅绝缘膜22与微晶硅膜23之间的分界面的周围的区域移去。结果，电子密度被减少，并且形成耗尽层。在这种状态下，传导电子被从传导带移去，并且在微晶硅膜23和栅绝缘膜22之间的分界面处，添加了赋予一种传导类型的杂质元素的微晶硅膜23的传导带的底部Ec仍然高于费米能级Ef，并且微晶硅膜23的表面具有高于非晶硅膜24的电阻。因此，当给栅极21施加负电压时，电子通过非晶硅膜24，从而电流通过其流动。在非晶硅膜24和漏区域25D之间的分界面周围，施加反向偏压，并且形成耗尽层，从而增加了电阻RDa。然而，当非晶硅膜24具有缺陷、杂质或重新组合的中心时，该缺陷、杂质或重新组合的中心起泄漏路径的作用，结果耗尽层不能延伸并且中断电流。因此，将在与漏区域25D的分界面处形成完美的键，并且具有很少杂质，很少缺陷和很少重新组合的中心的非晶硅膜用于非晶硅膜24。即，通过形成光电电流高并且暗电流低的非晶硅膜24，可以减少薄膜晶体管的泄漏电流。
如在这个模式中所述，当给栅极21施加正电压时，使用具有高传导性的微晶半导体作为载体的传播区域，并且当给栅极施加负电压时，使用具有低传导性的非晶半导体作为载体的传播区域，从而可以获得具有高ON/OFF比的薄膜晶体管。即，可以制造具有高导通电流和高场效应迁移率，并且可以抑制截止电流的薄膜晶体管。
图4A和4B示出了与图1A所示的薄膜晶体管不同的薄膜晶体管的结构。
在图4A所示的薄膜晶体管中，在衬底50上形成栅极51，在栅极51上形成绝缘膜52a和52b，在绝缘膜52a和52b上形成包括作为施主的杂质元素的微晶半导体膜61，在包括作为施主的杂质元素的微晶半导体膜61上形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58，在微晶半导体膜58上形成缓冲层73，在缓冲层73上形成添加了赋予一种传导类型的杂质元素的一对半导体膜72，在添加了赋予一种传导类型的杂质元素的一对半导体膜72上形成布线71a到71c。
接着，以图4B中的曲线42以SIMS示意地示出了包括绝缘膜52a和52b，包括作为施主的杂质元素的微晶半导体膜61，不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58和缓冲层73的叠层部分中的作为施主的杂质元素的浓度分布。
如图4B中的曲线42所示的作为施主的杂质元素的浓度分布，作为施主的杂质元素的浓度分布的峰值位于绝缘膜52b和包括作为施主的杂质元素的微晶半导体膜61之间的分界面处，或位于绝缘膜52b和包括作为施主的杂质元素的微晶半导体膜61之间的分界面周围，并且该浓度向着微晶半导体膜58下降。
在包括作为施主的杂质元素的微晶半导体膜61上形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58可以防止微晶半导体膜61中的作为施主的杂质元素扩散到缓冲层73中。如果作为施主的杂质元素扩散到作为高阻抗的缓冲层73中，缓冲层73的电阻下降，并且泄漏电流在包括作为施主的杂质元素的微晶半导体膜61和作为源和漏区域的半导体膜72之间流动，从而降低了开关特性。因此，优选地，在包括作为施主的杂质元素的微晶半导体膜61和缓冲层73之间形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58。包括作为施主的杂质元素的微晶半导体膜61和不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58的叠层结构的厚度被设置为5到50nm，优选地5到25nm，并且作为施主的杂质元素的激活率增加，从而这个区域作为沟道形成区域，并且可以降低阻抗，并且另外，可以增加薄膜晶体管的导通电流和场效应迁移率。
参考图5描述栅绝缘膜具有不同于上述薄膜晶体管的栅绝缘膜的结构的薄膜晶体管。
取代图1A所示的薄膜晶体管的绝缘膜52a和52b，可以如图5所示形成三个栅绝缘膜52a，52b和52c。作为栅绝缘膜52c，它是第三层，可以形成大约具有厚度1到5nm的氮化硅膜或氮化硅氧化物膜。
当作为作为第三层的栅绝缘膜52c形成大约具有厚度1到5nm的氮化硅膜或氮化硅氧化物膜时，可以采用等离子CVD方法。另外，还可以用高密度等离子对绝缘膜52b进行氮化处理，以便在绝缘膜52b的表面上形成氮化硅层。通过高密度等离子氮化，可以获得包括较高浓度的氮的氮化硅层。通过使用高频微波，例如2.45GHz频率的微波产生高密度等离子。使用具有低电子温度特性的高密度等离子，由于活性物质的动能低，可以形成具有很少等离子损伤以及与由常规等离子处理形成的层相比较少缺陷的层。另外，由于可以降低绝缘膜52b的表面的粗糙程度，可以增加载体迁移率。
在微晶半导体膜中，非晶半导体和晶体半导体被混合。因此，当非晶半导体与氧化硅或氧氮化硅接触时，非晶半导体中的氢倾向于与氧化硅或氧氮化硅反应，从而微晶半导体膜中的氢的浓度下降，栅绝缘膜和微晶半导体膜之间的分界面退化。因此，被形成为微晶半导体膜的基膜的具有小厚度的氧化硅或氧氮化硅可以作为用于防止氢扩散的阻碍膜，从而可以减少栅绝缘膜和微晶半导体膜之间的分界面的退化。
下面，参考图6A和6B描述与上述不同的模式。
图6A示出了这个实施模式的薄膜晶体管的截面图。
在图6A中所示的薄膜晶体管中，在衬底50上形成栅极51，在栅极51上形成包括作为施主的杂质元素的栅绝缘膜59a，在包括作为施主的杂质元素的栅绝缘膜59b上形成包括作为施主的杂质元素的微晶半导体膜61，在包括作为施主的杂质元素的微晶半导体膜61上形成缓冲层73，在缓冲层73上形成添加了赋予一种传导类型的杂质元素的一对半导体膜72，并且在添加了赋予一种传导类型的杂质元素的一对半导体膜72上形成布线71a到71c。
优选地，包括作为施主的杂质元素的栅绝缘膜59a和59b和微晶半导体膜61中的每一个的作为施主的杂质元素的峰值浓度为从6×1015到3×1018原子/cm3，包括6×1015和3×1018在内，优选地，从1×1016到3×1018原子/cm3，包括1×1016和3×1018在内，更优选地从3×1016到3×1017原子/cm3，包括3×1016和3×1017在内。
接着，以图6B中的曲线46以SIMS示意地示出了包含包括作为施主的杂质元素的栅绝缘膜59a和59b，包括作为施主的杂质元素的微晶半导体膜61和缓冲层73的叠层部分中的作为施主的杂质元素的浓度分布。
如图6B所示，在图6A中所示的薄膜晶体管中作为施主的杂质元素的浓度满足栅绝缘膜59a和59b以及微晶半导体膜61中的上述浓度范围，并且在其内具有峰值。该峰值位于栅极51和栅绝缘膜59a之间的分界面处，或栅极51和栅绝缘膜59a之间的分界面周围。示出了作为施主的杂质元素的浓度的曲线46的形状不限于图6B所示，并且该浓度可以在包括作为施主的杂质元素的栅绝缘膜59a的中心或中心周围，在包括作为施主的杂质元素的栅绝缘膜59b的中心或中心周围，或在包括作为施主的杂质元素的栅绝缘膜59a和59b之间的分界面处或周围具有峰值。可替换地，该浓度可以在包括作为施主的杂质元素的栅绝缘膜59b和包括作为施主的杂质元素的微晶半导体膜61之间的分界面处或周围具有峰值。
下面，参考图7A和7B描述与上述不同的模式。
在图7A中所示的薄膜晶体管中，在衬底50上形成栅极51，在栅极51上形成包括作为施主的杂质元素的栅绝缘膜59a和59b，在包括作为施主的杂质元素的栅绝缘膜59a和59b上形成包括作为施主的杂质元素的微晶半导体膜61，在包括作为施主的杂质元素的微晶半导体膜61上形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58，在微晶半导体膜58上形成缓冲层73，在缓冲层73上形成添加了赋予一种传导类型的杂质元素的一对半导体膜72，并且在添加了赋予一种传导类型的杂质元素的一对半导体膜72上形成布线71a到71c。
接着，以图7B中的曲线33以SIMS示意地示出包含包括作为施主的杂质元素的栅绝缘膜59a和59b，包括作为施主的杂质元素的微晶半导体膜61，不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58和缓冲层73的叠层部分中的作为施主的杂质元素的浓度分布。
如图7B所示，在图7A中所示的薄膜晶体管中作为施主的杂质元素的浓度在包括作为施主的杂质元素的栅绝缘膜59a中具有峰值。另外，作为施主的杂质元素的浓度从栅绝缘膜侧向着微晶半导体膜58相对下降。即，在栅绝缘膜59a侧包括较高浓度的作为施主的杂质元素。另外，曲线33的形状示出作为施主的杂质元素的浓度分布不限于图7B所示，并且该浓度可以在包括作为施主的杂质元素的栅绝缘膜59a的中心或中心周围，在包括作为施主的杂质元素的栅绝缘膜59b的中心或中心周围，或在包括作为施主的杂质元素的栅绝缘膜59a和59b之间的分界面处或周围具有峰值。可替换地，该浓度可以在包括作为施主的杂质元素的栅绝缘膜59b和包括作为施主的杂质元素的微晶半导体膜61之间的分界面处或周围具有峰值。
在包括作为施主的杂质元素的微晶半导体膜61上形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58可以防止微晶半导体膜61中的作为施主的杂质元素扩散到缓冲层73。如果作为施主的杂质元素扩散到作为高阻抗的缓冲层73中，缓冲层73的电阻下降，并且泄漏电流在包括作为施主的杂质元素的微晶半导体膜61和作为源和漏区域的半导体膜72之间流动，从而降低了开关特性。因此，优选地，在包括作为施主的杂质元素的微晶半导体膜61和缓冲层73之间形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58。
取代图6A所示的包括作为施主的杂质元素的栅绝缘膜59a和59b，可以如图8A所示，形成包含包括作为施主的杂质元素的绝缘膜52a和栅绝缘膜59b的叠层结构。具体地，在绝缘膜52a上形成包括作为施主的杂质元素的栅绝缘膜59b，在栅绝缘膜59b上形成包括作为施主的杂质元素的微晶半导体膜61，并且在微晶半导体膜61上形成缓冲层73，从而可以制造薄膜晶体管。
接着，以图8B中的曲线35以SIMS示意地示出包含包括作为施主的杂质元素的绝缘膜52a，栅绝缘膜59b，包括作为施主的杂质元素的微晶半导体膜61和缓冲层73的叠层部分中作为施主的杂质元素的浓度分布。
如图8B所示，在图8A中所示的薄膜晶体管中作为施主的杂质元素的浓度在包括作为施主的杂质元素的栅绝缘膜59b中具有峰值。该峰值出现在包括作为施主的杂质元素的绝缘膜52a和栅绝缘膜59b之间的分界面处或其周围。示出了作为施主的杂质元素的浓度分布的该曲线的形状不限于图8B所示，并且该浓度可以在包括作为施主的杂质元素的栅绝缘膜59b的中心或中心周围，或在包括作为施主的杂质元素的栅绝缘膜59b和包括作为施主的杂质元素的微晶半导体膜61之间的分界面处或其周围具有峰值。
另外，取代图6A中所示的薄膜晶体管内的两个栅绝缘膜，薄膜晶体管可以包括如图9A所示的三个栅绝缘膜。具体地，在衬底50和栅极51上形成包括作为施主的杂质元素的绝缘膜52a和52b以及栅绝缘膜59c，在包括作为施主的杂质元素的栅绝缘膜59c上形成包括作为施主的杂质元素的微晶半导体膜61。
作为作为第一和第二层的绝缘膜52a和52b，可由等离子CVD方法或溅射方法形成氮化硅膜，氮化硅氧化物膜，氧化硅膜或氧氮化硅膜。作为作为第三层的包括作为施主的杂质元素的栅绝缘膜59c，可以形成包括磷、砷或锑的大约1到5nm厚的氮化硅膜或氮化硅氧化物膜。
接着，以图9B中的曲线37以SIMS示意地示出包含包括作为施主的杂质元素的栅绝缘膜59b，栅绝缘膜59c，包括作为施主的杂质元素的微晶半导体膜61和缓冲层73的叠层部分中作为施主的杂质元素的浓度分布。
如图9B所示，在图9A中所示的薄膜晶体管中作为施主的杂质元素的浓度在包括作为施主的杂质元素的栅绝缘膜59c中具有峰值。该峰值出现在包括作为施主的杂质元素的绝缘膜52b和栅绝缘膜59c之间的分界面处或其周围。另外，作为施主的杂质元素的浓度从栅绝缘膜侧向着形成缓冲层73的一侧上的表面相对降低。即，在栅绝缘膜59c侧上包括较高浓度的作为施主的杂质元素。另外，示出了作为施主的杂质元素的浓度分布的该曲线的形状不限于图9B所示，并且该浓度可以在包括作为施主的杂质元素的栅绝缘膜59c的中心或中心周围，或在包括作为施主的杂质元素的栅绝缘膜59c和包括作为施主的杂质元素的微晶半导体膜61之间的分界面处或其周围具有峰值。
通过在包括作为施主的杂质元素的栅绝缘膜59c上形成包括作为施主的杂质元素的微晶半导体膜61，可以在微晶半导体膜61开始沉积时增加微晶半导体膜61的结晶度，并且另外，由于在起沟道作用的微晶半导体膜61内还包括作为施主的杂质元素，可以进一步减小微晶半导体膜的电阻率。因此，可以制造具有高导通电流和高场效应迁移率的薄膜晶体管。
在上述方式中，通过形成积累型薄膜晶体管，其中微晶半导体膜和或栅绝缘膜包括作为施主的杂质元素，可以增加栅绝缘膜和微晶半导体膜之间的分界面处，以及整个微晶半导体膜中的结晶度，并且可以减小沟道形成区域的电阻率；因此，可以制造具有高场效应迁移率和高导通电流的薄膜晶体管。
另外，形成具有微晶半导体膜的沟道形成区域抑制了临界电压的改变，改进了场效应迁移率，并且降低了次临界摆动(S值)；因此，薄膜晶体管可以实现高性能。因此，可以提高显示设备的驱动频率，从而可以增加面板大小，并且可以实现像素的高密度。另外，可以在大面积衬底上制造上述的薄膜晶体管。
(实施模式2)
在这个实施模式中，将描述用于形成整个膜和与绝缘膜的分界面处的结晶度高的微晶半导体膜的方法。另外，将描述用于制造实施模式1中所述的薄膜晶体管的处理，其中整个微晶半导体膜和栅绝缘膜和微晶半导体膜之间的分界面处的结晶度高，并且场效应迁移率和导通电流比在沟道形成区域内包括常规微晶半导体膜的薄膜晶体管高。
由于n型薄膜晶体管具有更高的场效应迁移率，具有n型微晶半导体膜的薄膜晶体管比n型的更适合于用于驱动电路中。希望在相同衬底上形成的所有薄膜晶体管具有相同的极性，以便减少制造步骤的数目。此处，使用n沟道薄膜晶体管进行描述。
首先，下面描述图4A中所示的薄膜晶体管的制造处理。
如图11A所示，在衬底50上形成栅极51，并且在栅极51上形成绝缘膜52a和52b。
使用实施模式1中所述的金属材料中的任意一种，以溅射法、CVD法、电镀法、印刷法、滴排出法等形成栅极51。在这个实施模式中，以溅射法在衬底50上形成钼膜作为导电膜，并且利用使用第一光掩膜形成的抗蚀剂掩膜对其蚀刻，从而形成栅极51。
可以使用氧化硅膜、氮化硅膜、氧氮化硅膜或氮化硅氧化物膜，由CVD法、溅射法等形成绝缘膜52a和52b中的每一个。
接着，在作为施主的杂质元素被吸附在绝缘膜52b上之后，使用包括硅或锗以及氢的沉积气体以等离子CVD法沉积微晶半导体膜，从而形成包括作为施主的杂质元素的微晶半导体膜57。
作为用于形成包括施主的杂质元素的绝缘膜52a和52b和微晶半导体膜57的方法的典型例子，将参考图10以发生时间顺序描述形成氮化硅膜、氧氮化硅膜和包括磷的微晶半导体膜的步骤。
图10是用于描述形成包括施主的杂质元素的绝缘膜52a和52b和微晶半导体膜57的步骤的时序图的典型例子。图10示出了在等离子CVD装置的反应室中，以从大气压起抽真空440的步骤开始的过程。然后，以发生时间顺序示出在抽真空440之后执行的下面的处理：预涂层处理441、衬底送入442、用于形成绝缘膜52a的膜形成处理(1)443、抽真空处理444、用于形成绝缘膜52b的膜形成处理(2)445、抽真空处理446、冲刷处理447、用于形成包括施主的杂质元素的微晶半导体膜57的膜形成处理(3)448和衬底取出449。
首先，在反应室内执行抽真空440到预定的真空程度。在高真空抽取的情况下，通过使用涡轮分子泵等执行抽真空，以便获得低于10-1pa压力的真空度。可替换地，可以通过使用低温泵执行抽真空，以便将反应室内的压力降到低于10-5pa，即，降到超高真空(此后，这种压力被称为NP：正常压力)。另外，优选地，对反应室进行热处理，以便去除反应室内壁的气体。另外，通过操作用于加热衬底的加热器稳定温度(此后，这种温度称为ST：设置温度)。衬底加热温度为100到300℃，优选地，120到220℃。
在预涂层处理441中，以具有与栅绝缘膜相同或类似的成分的膜预涂等离子CVD装置的反应室的内壁。因此，可以防止用于形成反应室的金属作为杂质进入栅绝缘膜。换言之，通过以具有与栅绝缘膜相同或类似的成分的膜覆盖反应室的内壁，可以防止反应室的内壁被等离子蚀刻，并且可以减少从反应室进入栅绝缘膜的杂质的浓度。
在衬底送入442中，将衬底从与反应室连接的装载锁定室送入反应室。反应室内的压力与装载锁定室的压力相同(此后，这种压力称为LP：装载锁定压力)。
在用于形成绝缘膜52a的膜形成处理(1)443，引入并且混合原料气体，此处为氢、硅烷和氨，并且以高频电源(此后，这种压力称为SP：设置压力)的应用产生的辉光放电等离子形成氮化硅膜。注意，除了上述的原料气体之外，还在反应室内引入氮。在形成绝缘膜52a之后，停止上述原料气体的引入，关闭电源，并且然后停止等离子的产生。
在抽真空处理444中，在反应室中执行抽真空到预定的真空度。在用于形成绝缘膜52b的膜形成处理(2)445，引入并且混合原料气体，此处为氢、硅烷和双氮一氧化物，并且以高频电源的应用产生的辉光放电等离子形成氮化硅膜。在形成绝缘膜52b之后，停止上述原料气体的引入，关闭电源，并且然后停止等离子的产生。
在抽真空处理446中，在反应室中执行抽真空到预定的真空度。
在冲刷处理447中，将包括作为施主的杂质元素的气体引入反应室，并且作为施主的杂质元素被吸附在绝缘膜52b的表面上，另外，吸附在反应室的内壁上。在这个模式中，将0.001到1％的磷化氢(以氢或硅烷稀释)引入反应室。注意，未必要以氢或硅烷稀释磷化氢。除了包括作为施主的杂质元素的气体之外，如点划线461表示的将包括硅或锗的沉积气体引入反应室，或如点划线462表示的将氢引入反应室。通过将包括硅或锗的沉积气体引入反应室，反应室中的杂质诸如氧、氮或氟可被从反应室中排出，从而可以防止膜的污染。
在用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)448中，在反应室内引入并混合包括硅或锗，此处为硅烷、氢和或稀有气体的沉积气体，并且以高频电源的应用产生的辉光放电等离子形成微晶半导体膜。以氢和或稀有气体将硅烷稀释为10到2000倍的稀释剂。因此，需要大量的氢和或稀有气体。衬底加热温度为100到300℃，优选地，120到220℃。优选地，在120到220℃的温度形成该膜，从而以氢钝化微晶半导体膜的生长表面，并且促进微晶硅的生长。此时，使用作为施主并且被吸附在绝缘膜52b的表面上的杂质元素，此处为磷，作为晶核生长微晶硅。因此，在半导体膜的沉积的早期阶段不形成非晶半导体，并且晶体在相对于绝缘膜52b的法线方向上生长，从而可以形成其中排列有圆柱形微晶半导体的具有高结晶度的微晶半导体膜。另外，微晶半导体膜中包括作为施主并且被吸附在绝缘膜52b的表面上的杂质元素，从而可以形成包括作为施主的杂质元素的高导电微晶半导体膜。
作为包括硅或锗的沉积气体，适当时可以使用SiH4，Si2H6，SiH2Cl2，SiHCl3，SiCl4，SiF4，GeH4，Ge2H6，GeH2Cl2，GeHCl3，GeCl4，GeF4等。另外通过在气体诸如硅烷中混合氢化锗或氟化锗诸如GeH4或GeF4，能带宽度可被调整为0.9到1.1eV。通过将锗添加到硅，可以改变薄膜晶体管的温度特性。
在衬底取出449中，从反应室中取出衬底，并且送入与反应室连接的装载锁定室，反应室的压力与装载锁定室中的相同。
在冲刷处理447之后，执行用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)448。然而，取代这些处理，可以如下那样不使用冲刷处理447形成包括作为施主的杂质元素的微晶半导体膜57：如以点划线465表示的，将包括硅或锗、氢和或稀有气体的沉积气体与包括作为施主的杂质元素的气体相混合，并且以辉光放电等离子形成包括作为施主的杂质元素的微晶半导体膜57。
在用于形成微晶半导体膜的常规方法中，由于杂质、晶格失配等，在沉积的早期阶段形成非晶半导体层。在反交错薄膜晶体管中，载体在栅绝缘膜周围的微晶半导体膜的区域内流动。因此，当在栅绝缘膜和微晶半导体膜之间的分界面处形成非晶半导体层时，迁移率下降，并且另外，电流数量减小，从而降低了薄膜晶体管的电特性。
然而，如果在以等离子CVD法形成包括作为施主的杂质元素的微晶半导体膜时，在反应室内出现作为施主的杂质元素的，硅和作为施主的杂质元素易于在等离子中彼此反应，以便形成晶核。当晶核被沉积在栅绝缘膜上时，从晶核上生长出晶体，从而可以减少栅绝缘膜和微晶半导体膜之间的分界面处的非晶半导体膜的形成。另外，在吸收作为施主的杂质元素，并且将其保持在反应室内的同时沉积微晶半导体膜，从而可以促进微结晶。
另外，在以等离子CVD法形成包括作为施主的杂质元素的微晶半导体膜的情况下，通过以大量的容易有选择地蚀刻非晶半导体膜的氢，或通过使用具有蚀刻作用的氢、硅、锗等的氟化物稀释，可以有选择地蚀刻在形成微晶半导体膜时形成的非晶半导体膜，并且可以提高微结晶率，从而可以提高微晶半导体膜和栅绝缘膜之间的分界面处的结晶度。作为具有蚀刻作用的氢、硅、锗等的氟化物，可以给出HF，SiF4，SiHF3，SiH2F2，SiH3F，Si2F6，GeF4，GeHF3，GeH2F2，GeH3F，Ge2F6等。
结果，如在这个模式中，通过在栅绝缘膜上形成包括作为施主的杂质元素的微晶半导体膜，可以提高膜厚度方向上的结晶度，并且可以提高栅绝缘膜和微晶半导体膜之间的分界面处的结晶度。
接着，如图11A所示，在包括作为施主的杂质元素的微晶半导体膜57上形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53。如下形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53：在反应室内混合包括硅或锗，此处为硅烷、氢和或稀有气体的沉积气体，并且以辉光放电等离子形成微晶半导体膜。以氢和或稀有气体将硅烷稀释为10到2000倍的稀释剂。因此，需要大量的氢和或稀有气体。衬底加热温度为100到300℃，优选地，120到220℃。优选地，在120到220℃的温度形成该膜，从而以氢钝化微晶半导体膜的生长表面，并且促进微晶硅的生长。通过在与用于形成包括作为施主的杂质元素的微晶半导体膜57的反应室不同的反应室内形成微晶半导体膜53，可以形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53。同样，通过连续地形成微晶半导体膜53而不进行图10所示的衬底取出449，可以形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53；在这个情况下，在冲刷处理447中，优选地，减小作为施主并且被吸附在绝缘膜52b和反应室的内部上的杂质元素的浓度。
接着，如图11B所示，在不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53上形成缓冲层54和添加了赋予一种传导类型的杂质元素的半导体膜55。然后，在添加了赋予一种传导类型的杂质元素的半导体膜55上形成抗蚀剂掩膜56。
作为缓冲层54，可以使用包括硅或锗的沉积气体以等离子CVD法形成非晶半导体膜。可替换地，通过以从氦、氩、氪和氖中选择的一种或多种稀有气体稀释包括硅或锗的沉积气体，可以形成非晶半导体膜。另外，可以使用流速为包括硅或锗的沉积气体的1到5倍的氢，形成包括氢的非晶半导体膜。另外，可以给上述的添加氢的半导体膜添加氮或卤素，诸如氟化物或氯。
同样，对于缓冲层54，可以使用半导体诸如硅或锗作为靶，用氢或稀有气体以溅射形成非晶半导体膜。
优选地使用不包括晶粒的非晶半导体膜形成缓冲层54。因此，在以几十到几百MHz的高频等离子CVD法，或微波等离子CVD法形成缓冲层54的情况下，优选地控制膜形成条件，从而非晶半导体膜不包括晶粒。
在某些情况下，在用于形成源和漏区域的以后的步骤中部分地蚀刻缓冲层54。因此，优选地以在蚀刻时缓冲层54的一部分得以保留的厚度形成缓冲层54。典型地，优选地，形成厚度为30到500nm，包括30和500nm在内，优选地，50到200nm，包括50和200nm在内的缓冲层54。在施加高电压(例如，大约15V)的包括薄膜晶体管的显示设备中，在液晶显示设备中，如果形成后的缓冲层54，则耐受电压增加，从而即使给薄膜晶体管施加高电压，也可以防止薄膜晶体管的退化。
在不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53上形成作为缓冲层54的非晶半导体膜或包括氢、氮或卤素的非晶半导体膜可以防止包括在微晶半导体膜53内的晶粒的表面被自然氧化。具体地，在非晶半导体与微晶粒接触的区域，由于局部压力易于产生裂缝。当这种裂缝被暴露于氧时，晶粒被氧化了，从而形成氧化硅。然而，通过在不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53的表面上形成缓冲层54，可以防止微晶粒被氧化。
由于使用非晶半导体膜或包括氢、氮或卤素的非晶半导体膜形成缓冲层54，缓冲层54具有比微晶半导体膜53更大的能隙和更高的电阻率，以及是微晶半导体膜53的五分之一到十分之一的低迁移率。因此，在以后形成的薄膜晶体管中，在源和漏区域以及不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53之间形成的缓冲层54起高电阻率区域的作用，并且微晶半导体膜57起沟道形成区域的作用。因此，可以减小薄膜晶体管的截断电流。另外，当薄膜晶体管被用作显示设备的开关元件时，该显示设备可以具有改进的对比度。
还可以在形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53之后，以等离子CVD法在300到400℃的温度形成缓冲层54。以这种处理，给微晶半导体膜53提供氢，并且可以获得与氢化不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53相同的效果。换言之，通过在微晶半导体膜53上沉积缓冲层54，氢扩散到不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53内，并且可以终止悬键。
在形成包括作为施主的杂质元素的微晶半导体膜57之后，通过形成缓冲层54而不形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53，可以制造图1A所示的薄膜晶体管。
在形成n沟道薄膜晶体管的情况下，可以将磷作为一种典型的杂质元素添加到被添加了赋予一种传导类型的杂质元素的半导体膜55，并且可以给氢化硅添加杂质气体诸如PH3。当形成p沟道薄膜晶体管时，可以作为典型的杂质元素添加硼；例如，可以给氢化硅添加杂质气体诸如B2H6。可由微晶半导体或非晶半导体形成添加了赋予一种传导类型的杂质元素的半导体膜55。以2到50nm，包括2和50nm在内的厚度形成添加了赋予一种传导类型的杂质元素的半导体膜55。通过以小厚度形成添加了赋予一种传导类型的杂质元素的半导体膜，可以提高生产量。
然后，在添加了赋予一种传导类型的杂质元素的半导体膜55上形成抗蚀剂掩膜56。
以光刻技术形成抗蚀剂掩膜56。此处，使用第二光掩膜，通过将施加在添加了赋予一种传导类型的杂质元素的半导体膜55上的光刻胶曝光，并且对该光刻胶显影，形成抗蚀剂掩膜56。
接着，使用抗蚀剂掩膜56蚀刻包括作为施主的杂质元素的微晶半导体膜57，不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53，缓冲层54和添加了赋予一种传导类型的杂质元素的半导体膜55，从而形成图11C所示的包括作为施主的杂质元素的微晶半导体膜61，不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58，缓冲层62和添加了赋予一种传导类型的杂质元素的半导体膜63。此后，移去抗蚀剂掩膜56。图11C示出了沿图14A中的线A-B的截面图(除了抗蚀剂掩膜56外)。
对于包括作为施主的杂质元素的微晶半导体膜61，不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58，缓冲层62的具有斜面的端部侧表面，微晶半导体膜58和和源和漏区域间具有较大的距离，从而可以防止微晶半导体膜61和在缓冲层62上形成的源和漏区域之间的泄漏电流。另外，可以防止布线和微晶半导体膜61之间的泄漏电流。微晶半导体膜61，微晶半导体膜58和缓冲层62的端部的侧表面的倾斜角为30°到90°，优选地，为45°到80°。以这种角度，可以防止由于台阶形状产生的断路。
接着，如图12A所示，在添加了赋予一种传导类型的杂质元素的半导体膜63和绝缘膜52b上形成导电膜65a到65c，并且然后在导电膜65a到65c上形成抗蚀剂掩膜66。以溅射法、CVD法、印刷法、滴排出法、蒸发法等形成导电膜65a到65c。此处，作为导电膜，示出了具有堆叠了导电膜65a到65c的三层结构的导电膜，并且可将钼膜用于导电膜65a和65c中的每一个，并且可将铝膜用于导电膜65b，或将钛膜用于导电膜65a和65c中的每一个，并且可将铝膜用于导电膜65b。以溅射法或真空蒸发法形成导电膜65a到65c。
可以用与抗蚀剂掩膜56类似的方式形成抗蚀剂掩膜66。
接着，如图12B所示，部分地蚀刻导电膜65a到65c以便形成布线对71a到71c(起源和漏极的作用)。此处，使用抗蚀剂掩膜66以湿法蚀刻蚀刻导电膜65a到65c，使用第三光掩膜以光刻处理形成抗蚀剂掩膜66。因此，由于等方向性地(isotropically)蚀刻导电膜65a到65c，可以形成具有比抗蚀剂掩膜66小的区域的布线71a到71c。
然后，蚀刻添加了赋予一种传导类型的杂质元素的半导体膜63，以便使用抗蚀剂掩膜66进行分离。结果，可以如图12C所示形成作为源和漏区域的一对半导体膜72。在这个蚀刻处理中，还部分地蚀刻缓冲层62。被部分蚀刻并且具有凹入部分的缓冲层被称为缓冲层73。可以用相同处理形成缓冲层的源和漏区域和凹入部分。缓冲层的凹入部分的深度被设置为缓冲层中最厚区域的厚度的二分之一到三分之一，从而源区域和漏区域间可以具有距离。因此，可以减小源区域和漏区域之间的漏电流。此后，移去抗蚀剂掩膜66。
接着，在不损坏暴露的缓冲层，并且相对于缓冲层的蚀刻速度低的条件下执行干法蚀刻。通过这个干法蚀刻步骤，可以去除源区域和漏区域之间的缓冲层上蚀刻残留物，抗蚀剂掩膜的残留物，和用于抗蚀剂掩膜的去除的装置内的污染源，从而必定可以隔离源区域和漏区域。结果，可以减小薄膜晶体管的漏电流，从而可以制造具有小截止电流和高耐压的薄膜晶体管。例如，可以将氯气用作蚀刻气体。
图12C示出了沿图14B中的线A-B的截面图(除了抗蚀剂掩膜66之外)。如图14B所示，作为源和漏区域的半导体膜72的端部位于布线71c之外。另外，缓冲层73的端部位于布线71c和作为源和漏区域的半导体膜72之外。另外，这些布线中的一个围绕着另一个(具体地，前一个布线是U形或C形的)。因此，可以增加载体在其中传播的区域的面积，并且因此，可以增加电流数量，并且可以减小薄膜晶体管的面积。在栅极上，微晶半导体膜和布线重叠，并且因此，由于栅极不平坦而产生的影响是小的，并且可以抑制覆盖减少和漏电流的产生。
通过上述处理，可以形成沟道蚀刻薄膜晶体管74。
接着，如图13A所示，在布线71a到71c，作为源和漏区域的半导体膜72，缓冲层73和绝缘膜52b上形成保护绝缘膜76。可以用与绝缘膜52a和52b类似的方式形成保护绝缘膜76。保护绝缘膜76防止污染杂质诸如有机物质、金属或空气中包括的水蒸气的侵入；因此，优选地将厚膜用于保护绝缘膜76。另外，通过使用氮化硅膜作为保护绝缘膜76，缓冲层73中的氧浓度可被设置为小于或等于5×1019原子/cm3，优选地，小于或等于1×1019原子/cm3，从而可以防止缓冲层73被氧化。
接着，如图13B所示，通过利用使用第四光掩膜形成的抗蚀剂掩膜部分地蚀刻保护绝缘膜76，在保护绝缘膜76中形成接触孔。然后，形成在该接触孔中与布线71c接触的像素电极77。图13B示出了沿图14C中的线A-B的截面图。
可由导电材料，诸如包括氧化钨的铟氧化物，包括氧化钨的铟锌氧化物，包括氧化钛的铟氧化物，包括氧化钛的铟锡氧化物，ITO，铟锌氧化物、添加了氧化硅的铟锡氧化物形成像素电极77。
可以使用包括导电高分子化合物(也称为导电聚合物)的导电合成物形成像素电极77。优选地，使用具有小于或等于10000Ω/□的薄膜电阻，在550nm波长时具有大于或等于70％的透光度的导电合成物形成像素电极。另外，希望包括在导电合成物内的导电高分子化合物的电阻率小于或等于0.1Ω·cm。
作为导电高分子化合物，可以使用所谓的π电子共轭导电高分子化合物。其例子包括聚苯胺和其衍生物，聚噻吩和其衍生物，以及它们中的两种或多种的共聚物。
此处，如下形成像素电极77：以溅射法形成ITO膜，在ITO膜上施加光刻胶并且使用第五光掩膜对其曝光和显影，从而形成抗蚀剂掩膜，并且然后，使用该抗蚀剂掩膜蚀刻ITO膜。
因此，可以形成可以用于显示设备的薄膜晶体管和元件衬底。
接着，下面将描述图8A中所示的薄膜晶体管的制造处理。
如图11A中所示，在衬底50上形成栅电极51，在栅极51上形成绝缘膜52a。
接着，如图19所示，在绝缘膜52a上形成包括作为施主的杂质元素的栅绝缘膜59b，并且在栅绝缘膜59b上使用包括硅或锗的沉积气体以及氢，以等离子CVD法形成包括作为施主的杂质元素的微晶半导体膜57。
接着，下面将描述图6A所示的薄膜晶体管的制造处理。
如图11A所示的步骤，在衬底50上形成栅极51。
接着，在等离子CVD装置的反应室的内壁上形成包括作为施主的杂质元素的膜作为保护膜之后，将衬底50送入反应室，并且然后，如图16所示，在栅极51上形成包括作为施主的杂质元素的栅绝缘膜59a和59b和包括作为施主的杂质元素的微晶半导体膜57。在这种情况下，通过使得反应室内部成为真空，并且通过产生等离子，作为施主的杂质元素从在反应室内壁上形成的保护膜释放到反应室内部。在吸取作为施主并且被从保护膜中释放出的杂质元素同时，形成栅绝缘膜和微晶半导体膜，从而可以在栅极上形成包括作为施主的杂质元素的每个栅绝缘膜和包括作为施主的杂质元素的微晶半导体膜。
作为形成包括作为施主的杂质元素的栅绝缘膜59a和59b和包括作为施主的杂质元素的微晶半导体膜57的典型方法，将参考图15以发生时间顺序描述形成包括磷的氮化硅膜、包括磷的氧氮化硅膜、和包括磷的微晶硅膜的步骤。
图15是用于描述形成包括作为施主的杂质元素的栅绝缘膜59a和59b和包括作为施主的杂质元素的微晶半导体膜57的步骤的时序图的典型例子。图15示出了开始于在等离子CVD装置的反应室中从大气压起抽真空440的步骤的过程。然后，以发生时间顺序示出在抽真空440之后执行的下面的处理：预涂层处理452、衬底送入442、用于形成包括作为施主的杂质元素的栅绝缘膜59a的膜形成处理(1)453、抽真空处理444、用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)454、抽真空处理446、用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)455和衬底取出449。
在预涂层处理452中，作为保护膜，以具有与包括作为施主的杂质元素的栅绝缘膜相同或类似的成分的膜预涂等离子CVD装置的反应室的内壁。在这个模式中，0.001到1％的磷化氢(以氢或硅烷稀释)，包括硅或锗的沉积气体，此处为硅烷，氢，和氨、氧化亚氮和氮中的至少一种被引入反应室，并且在其内混合。然后，通过以高频电源的应用产生的辉光放电等离子，形成包括磷的氮化硅膜、包括磷的氧氮化硅膜、包括磷的氮化硅膜、或包括磷的氮化硅氧化物膜。因此，可以防止用于形成反应室的金属作为杂质进入栅绝缘膜，并且可以将作为施主的杂质元素添加到以后形成的栅绝缘膜、微晶半导体膜等。
在衬底送入442中，将衬底从与反应室连接的装载锁定室送入反应室。在衬底送入之前和之后，反应室的压力被降低以便执行抽真空。此时，作为施主的杂质元素从在反应室内壁上形成的预涂保护膜释放到反应室内部。
在用于形成包括作为施主的杂质元素的栅绝缘膜59a的膜形成处理(1)453中，引入并且混合原料气体，此处为氢、硅烷和氨。然后在吸取作为施主并且被释放到反应室内部的杂质元素(此处为磷)的同时，以辉光放电等离子沉积氮化硅膜。当辉光放电等离子散布到反应室的内壁时，除了上述的原料气体之外，作为施主的杂质元素，此处为磷，被从在反应室内壁上形成的预涂保护膜中释放出来。因此，可以形成包括磷的氮化硅膜。注意，除了上述的原料气体之外，还在反应室内引入氮。在形成包括作为施主的杂质元素的栅绝缘膜59a之后，停止上述原料气体的引入，关闭电源，并且然后停止等离子的产生。
在抽真空处理444中，在反应室中执行抽真空到预定的真空度。
在用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)454中，引入并且混合原料气体，此处为氢、硅烷和双氮一氧化物。然后，在吸取作为施主并且被释放到反应室内部的杂质元素(此处为磷)的同时，以高频电源的应用产生的辉光放电等离子形成氧氮化硅膜。在形成包括作为施主的杂质元素的栅绝缘膜59b之后，停止上述原料气体的引入，关闭电源，并且然后停止等离子的产生。
在抽真空处理446中，在反应室中执行抽真空到预定的真空度。
在用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)455中，引入并且混合包括硅或锗，此处为硅烷，氢，和或稀有气体的沉积气体，并且以高频电源的应用产生的辉光放电等离子形成微晶半导体膜。以氢和或稀有气体将硅烷稀释为10到2000倍的稀释剂。因此，需要大量的氢和或稀有气体。衬底加热温度为100到300℃，优选地，120到220℃。此时，当辉光放电等离子散布到反应室的内壁时，除了上述的原料气体之外，作为施主的杂质元素，此处为磷，被从在反应室内壁上形成的预涂保护膜中释放出来。在吸取作为施主并且被释放到反应室内部的杂质元素的同时，沉积微晶半导体膜，并且因此，可以形成包括磷的氮化硅膜。因此，在半导体膜的沉积的早期阶段不形成非晶半导体，晶体在相对于栅绝缘膜59b的法线方向上生长，并且可以形成其中排列有圆柱形微晶半导体的具有高结晶度的微晶半导体膜。另外，可以形成包括作为施主的杂质元素的高导电微晶半导体膜。另外，通过使用氢、硅、锗等的氟化物，或具有蚀刻作用的氟作为原料气体的一部分，可以有选择地蚀刻在形成微晶半导体膜时形成的非晶半导体膜，并且可以提高微结晶率，从而可以提高微晶半导体膜和栅绝缘膜之间的分界面处的结晶度。
这个模式的特征在于形成包括作为施主的杂质元素的栅绝缘膜59a和59b以及包括作为施主的杂质元素的微晶半导体膜57。作为施主的杂质元素的浓度为6×1015到3×1018原子/cm3，包括6×1015和3×1018在内，优选地，1×1016到3×1018原子/cm3，包括1×1016和3×1018在内，更优选地，3×1016到3×1017原子/cm3，包括3×1016和3×1017在内。
在衬底取出449中，从反应室中取出衬底，并且送入与反应室连接的装载锁定室。此时，反应室的压力与装载锁定室中的相同。
接着，如图11B所示，在包括作为施主的杂质元素的微晶半导体膜57上形成缓冲层54和添加了附于一种传导类型的杂质元素的半导体膜55。然后，通过图11C和图12A到12C所示的步骤，可以制造如图6A所示的薄膜晶体管。另外，通过如图13A和13B所示的步骤，可以形成可以用于显示设备的元件衬底。
另外，在包括作为施主的杂质元素的微晶半导体膜57和缓冲层54之间形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜之后，通过图11B和11C以及图12A到12C所示的步骤，可以制造薄膜晶体管。另外，通过图13A和13B所示的步骤，可以形成可以用于显示设备的元件衬底。
接着，下面将描述图6A所示的薄膜晶体管的制造处理。
图17是用于描述形成包括作为施主的杂质元素的栅绝缘膜59a和59b以及包括作为施主的杂质元素的微晶半导体膜57的步骤的时序图的典型例子。图17示出了开始于在等离子CVD装置的反应室中从大气压起抽真空440的步骤的过程。然后，以发生时间顺序示出在抽真空440之后执行的下面的处理：预涂层处理441、衬底送入442、冲刷处理447、用于形成包括作为施主的杂质元素的栅绝缘膜59a的膜形成处理(1)456、抽真空处理444、用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)457、抽真空处理446、用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)448和衬底取出449。
注意，预涂层处理441、衬底送入442、抽真空处理444、抽真空处理446、用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)448和衬底取出449与图10相同，并且在衬底送入442和抽真空处理446之间执行冲刷处理447、用于形成包括作为施主的杂质元素的栅绝缘膜59a的膜形成处理(1)456、抽真空处理444、用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)457。
在冲刷处理447，将包括作为施主的杂质元素的气体引入反应室，并且将作为施主的杂质元素的吸附在衬底50、栅极51的表面上，并且另外，吸附在反应室的内壁上。在这个模式中，将0.001到1％的磷化氢(以氢或硅烷稀释)引入反应室。除了包括作为施主的杂质元素的气体之外，如以点划线462表示的，将氢引入反应室，或如以点划线461表示的，将包括硅或锗的沉积气体引入反应室。通过将包括硅或锗的沉积气体引入反应室，反应室中的杂质诸如氧、氮或氟可被从反应室中排出，从而可以防止膜的污染。
在用于形成包括作为施主的杂质元素的栅绝缘膜59a的膜形成处理(1)456中，原料气体，此处为氢、硅烷和氨被混合，并且以由高频电源的应用产生的辉光放电等离子形成氮化硅膜。注意，除了上述的原料气体之外，还在反应室内引入氮。此时，在吸取作为施主并且被吸附在衬底50、栅极51、以及另外，反应室内壁的表面上的杂质元素(此处为磷)的同时，沉积氮化硅膜。因此，可以形成包括磷的氮化硅膜。在形成包括作为施主的杂质元素的栅绝缘膜59a之后，停止上述原料气体的引入，关闭电源，并且然后停止等离子的产生。
在抽真空处理444中，在反应室中执行抽真空到预定的真空度。
在用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)457中，原料气体，此处为氢、硅烷和双氮一氧化物被混合，并且以由高频电源的应用产生的辉光放电等离子形成氧氮化硅膜。此时，在吸取作为施主并且沉积在栅绝缘膜59a的表面上以及吸附在反应室内壁的表面上的杂质元素(此处为磷)的同时，沉积氧氮化硅膜。因此，可以形成包括磷的氧氮化硅膜作为包括作为施主的杂质元素的栅绝缘膜59b。在形成栅绝缘膜59b之后，停止上述原料气体的引入，关闭电源，并且然后停止等离子的产生。
在抽真空处理446中，在反应室中执行抽真空到预定的真空度。
此处，在冲刷处理447之后执行用于形成包括作为施主的杂质元素的栅绝缘膜59a的膜形成处理(1)456。然而，取代这些处理，可以如下那样形成包括作为施主的杂质元素的栅绝缘膜59a和59b而不进行冲刷处理447：如以图17中的点划线463和464表示的，除了包括硅或锗的沉积气体和氨之外，引入并且混合包括作为施主的杂质元素的气体，并且以由高频电源的应用产生的辉光放电等离子形成包括作为施主的杂质元素的栅绝缘膜59a和59b。
然后，如图16所示形成包括作为施主的杂质元素的微晶半导体膜57，并且如图11B所示，在包括作为施主的杂质元素的微晶半导体膜57上形成缓冲层和添加了赋予一种传导类型的杂质元素的半导体膜。另外，此时，通过使用氢、硅、锗等的氟化物，或具有蚀刻作用的氟作为原料气体的一部分，可以有选择地蚀刻在形成微晶半导体膜时形成的非晶半导体，并且可以提高微结晶率，从而可以提高栅绝缘膜和微晶半导体膜之间的分界面处的结晶度。
这个模式的特征在于形成包括作为施主的杂质元素的栅绝缘膜59a和59b以及包括作为施主的杂质元素的微晶半导体膜57。作为施主的杂质元素的峰值浓度为6×1015到3×1018原子/cm3，包括6×1015和3×1018在内，优选地，1×1016到3×1018原子/cm3，包括1×1016和3×1018在内，更优选地，3×1016到3×1017原子/cm3，包括3×1016和3×1017在内。
然后，通过图11C和图12A到12C所示的步骤，可以制造图6A所示的薄膜晶体管。另外，通过图13A和13B所示的步骤，可以形成用于显示设备元件衬底。
另外，在包括作为施主的杂质元素的微晶半导体膜57和缓冲层54之间形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜之后，通过图11B和11C以及图12A到12C所示的步骤，可以制造薄膜晶体管。另外，通过图13A和13B所示的步骤，可以形成可以用于显示设备的元件衬底。
接着，下面将描述图8A所示的薄膜晶体管的制造处理。
作为用于形成包括作为施主的杂质元素的绝缘膜52a，栅绝缘膜59b和包括作为施主的杂质元素的微晶半导体膜57的方法的典型例子，将参考图18以发生时间顺序描述形成包括磷的氮化硅膜、氧氮化硅膜的步骤。
图18是用于描述形成包括作为施主的杂质元素的绝缘膜52a，栅绝缘膜59b以及包括作为施主的杂质元素的微晶半导体膜57的步骤的时序图的典型例子。图18示出了开始于在等离子CVD装置的反应室中从大气压起抽真空440的步骤的过程。然后，以发生时间顺序示出在抽真空440之后执行的下面的处理：预涂层处理441、衬底送入442、用于形成绝缘膜52a的膜形成处理(1)443、抽真空处理444、用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)450、抽真空处理446、用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)451和衬底取出449。
注意，预涂层处理441、衬底送入442、用于形成绝缘膜52a的膜形成处理(1)443、抽真空处理444和衬底取出449与图10相同，并且在抽真空处理444与衬底取出449之间执行用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)450、抽真空处理446和用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)451。
在用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)450中，将包括作为施主的杂质元素的气体引入用于形成栅绝缘膜的原料气体。在这个模式中，在反应室内引入并且混合硅烷、双氮一氧化物，和0.001到1％的磷化氢(以氢或硅烷稀释)，并且以高频电源的应用产生的辉光放电等离子形成氧氮化硅膜。在形成包括作为施主的杂质元素的栅绝缘膜59b之后，停止上述原料气体的引入，关闭电源，并且然后停止等离子的产生。
在用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)451中，在反应室内引入并混合包括硅或锗，此处为硅烷的沉积气体、氢、和或稀有气体，并且以辉光放电等离子形成微晶半导体膜。以氢和或稀有气体将硅烷稀释为10到2000倍的稀释剂。因此，需要大量的氢和或稀有气体。衬底加热温度为100到300℃，优选地，120到220℃。在形成微晶半导体膜57之后，停止上述原料气体的引入，并且关闭电源，并且然后，停止等离子的产生。
在形成包括作为施主的杂质元素的栅绝缘膜59b之后，以保留在反应室内的作为施主的杂质元素，在形成微晶半导体膜57的条件下沉积包括作为施主的杂质元素的微晶半导体膜。另外，通过使用具有蚀刻作用的气体，诸如氢、硅、锗等的氟化物，或氟作为原料气体的一部分，可以有选择地蚀刻在形成微晶半导体膜时形成的非晶半导体，并且可以提高微结晶率，从而可以提高栅绝缘膜和微晶半导体膜之间的分界面处的结晶度。
接着，在形成缓冲层之后，通过图11B和11C以及图12A到12C所示的步骤，可以制造如图8A所示的薄膜晶体管，其中在栅极51上形成包括作为施主的杂质元素的绝缘膜52a和栅绝缘膜59b，在栅绝缘膜59b上形成包括作为施主的杂质元素的微晶半导体膜61，在微晶半导体膜61上形成缓冲层。然后，通过图13A和13B所示的步骤，可以形成可以用于显示设备的元件衬底。
另外，在包括作为施主的杂质元素的微晶半导体膜57和缓冲层54之间形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜之后，通过图11B和11C以及图12A到12C所示的步骤，可以制造薄膜晶体管。此后，通过图13A和13B所示的步骤，可以形成可以用于显示设备的元件衬底。
然后，下面描述与上述的薄膜晶体管不同的薄膜晶体管的制造处理。
如图11A所示，在衬底50上形成栅电极51，在栅极51上形成绝缘膜52a。
接着，如图19所示，在绝缘膜52a上形成包括作为施主的杂质元素的栅绝缘膜59b，并且在栅绝缘膜59b上使用包括硅或锗的沉积气体以及氢，以等离子CVD法形成包括作为施主的杂质元素的微晶半导体膜57。
作为用于形成包括作为施主的杂质元素的绝缘膜52a，栅绝缘膜59b和包括作为施主的杂质元素的微晶半导体膜57的方法的典型例子，将参考图20以发生时间顺序描述形成包括磷的氮化硅膜、氧氮化硅膜的步骤。
图20是用于描述形成包括作为施主的杂质元素的绝缘膜52a，栅绝缘膜59b以及包括作为施主的杂质元素的微晶半导体膜57的步骤的时序图的典型例子。图20示出了开始于在等离子CVD装置的反应室中从大气压起抽真空440的步骤的过程。然后，以发生时间顺序示出在抽真空440之后执行的下面的处理：预涂层处理441、衬底送入442、用于形成绝缘膜52a的膜形成处理(1)443、抽真空处理444、冲刷处理447、用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)457、抽真空处理446、用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)448和衬底取出449。
注意，预涂层处理441、衬底送入442、用于形成绝缘膜52a的膜形成处理(1)443、抽真空处理444、用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)448和衬底取出449与图10相同，并且在衬底送入442与用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)448之间执行冲刷处理447、用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)457和抽真空处理446。
在冲刷处理447中，将包括作为施主的杂质元素的气体引入反应室，并且作为施主的杂质元素被吸附在绝缘膜52b的表面上，另外，吸附在反应室的内壁上。在这个模式中，将0.001到1％的磷化氢(以氢或硅烷稀释)引入反应室。除了包括作为施主的杂质元素的气体之外，如以点划线462表示的将氢引入反应室，或如以点划线461表示的将包括硅或锗的沉积气体引入反应室。
在用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)457中，原料气体，此处为氢、硅烷和双氮一氧化物被混合，并且以由高频电源的应用产生的辉光放电等离子形成氧氮化硅膜。此时，在吸取作为施主并且沉积在栅绝缘膜52a的表面上以及吸附在反应室内壁的表面上的杂质元素(此处为磷)的同时，沉积氧氮化硅膜。因此，可以形成包括磷的氧氮化硅膜。。在形成包括作为施主的杂质元素的栅绝缘膜59b之后，停止上述原料气体的引入，关闭电源，并且然后停止等离子的产生。
接着，形成如图19所示的包括作为施主的杂质元素的微晶半导体膜57。此时，通过使用氢、硅、锗等的氟化物，或具有蚀刻作用的氟作为原料气体的一部分，可以有选择地蚀刻在形成微晶半导体膜时形成的非晶半导体，并且可以提高微结晶率，从而可以提高栅绝缘膜和微晶半导体膜之间的分界面处的结晶度。然后，形成缓冲层和添加了赋予一种传导类型的杂质元素的半导体膜。
然后，通过图11B和11C以及图12A到12C所示的步骤，可以制造如图8A所示的薄膜晶体管。另外，通过图13A和13B所示的步骤，可以形成可以用于显示设备的元件衬底。
另外，在包括作为施主的杂质元素的微晶半导体膜57和缓冲层54之间形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜之后，通过图11B和11C以及图12A到12C所示的步骤，可以制造薄膜晶体管。另外，通过图13A和13B所示的步骤，可以形成可以用于显示设备的元件衬底。
接着，下面将描述图9A所示的薄膜晶体管的制造处理。
如在图11A中所示的步骤中，在衬底50上形成栅极51。然后，如图22所示，在衬底50和栅极51上形成包括作为施主的杂质元素的绝缘膜52a和52b以及栅绝缘膜59c。接着，在包括作为施主的杂质元素的栅绝缘膜59c上形成包括作为施主的杂质元素的微晶半导体膜57。
作为绝缘膜52a和52b(是第一和第二层)，可由等离子CVD方法或溅射方法形成氮化硅膜，氮化硅氧化物膜，氧化硅膜或氧氮化硅膜。作为包括作为施主的杂质元素的栅绝缘膜59c(是第三层)，可以形成包括磷、砷或锑的大约1到5nm厚的氮化硅膜或氮化硅氧化物膜。
作为用于形成包括作为施主的杂质元素的绝缘膜52a，栅绝缘膜59b和包括作为施主的杂质元素的微晶半导体膜57的方法的典型例子，将参考图21以发生时间顺序描述形成氮化硅膜、氧氮化硅膜、包括磷的氮化硅膜的步骤。
图21是用于描述形成栅绝缘膜52a和52b，包括作为施主的杂质元素的栅绝缘膜59c以及包括作为施主的杂质元素的微晶半导体膜57的步骤的时序图的典型例子。图21示出了开始于在等离子CVD装置的反应室中从大气压起抽真空440的步骤的过程。然后，以发生时间顺序示出在抽真空440之后执行的下面的处理：预涂层处理441、衬底送入442、用于形成绝缘膜52a的膜形成处理(1)443、抽真空处理444、用于形成包括作为施主的杂质元素的栅绝缘膜59b的膜形成处理(2)445、抽真空处理446、冲刷处理447、用于形成包括作为施主的杂质元素的栅绝缘膜59c的膜形成处理(4)458、抽真空处理459、用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)448和衬底取出449。
注意，预涂层处理441、衬底送入442、用于形成绝缘膜52a的膜形成处理(1)443、抽真空处理444、用于形成栅绝缘膜52b的膜形成处理(2)445、抽真空处理446、用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)448和衬底取出449与图10相同，并且在抽真空处理446与用于形成包括作为施主的杂质元素的微晶半导体膜57的膜形成处理(3)448之间执行冲刷处理447、用于形成包括作为施主的杂质元素的栅绝缘膜59c的膜形成处理(2)458和抽真空处理459。
在冲刷处理447中，将包括作为施主的杂质元素的气体引入反应室，并且作为施主的杂质元素被吸附在绝缘膜52b的表面上，另外，吸附在反应室的内壁上。在这个模式中，将0.001到1％的磷化氢(以氢或硅烷稀释)引入反应室。除了包括作为施主的杂质元素的气体之外，如以点划线462表示的将氢引入反应室，或如以点划线461表示的将包括硅或锗的沉积气体引入反应室。
在用于形成包括作为施主的杂质元素的栅绝缘膜59c的膜形成处理(4)458中，引入并混合栅绝缘膜的原料气体，此处为氢、硅烷和双氮一氧化物，并且，以高频电源的应用产生的辉光放电等离子形成氮化硅膜。此时，在吸取作为施主并且被沉积在绝缘膜52b的表面上以及吸附在反应室内壁的表面上的杂质元素(此处为磷)的同时，沉积氮化硅膜。因此，可以形成包括磷的氮化硅膜。在形成包括作为施主的杂质元素的栅绝缘膜59c之后，停止上述原料气体的引入，关闭电源，并且然后停止等离子的产生。
在抽真空处理459中，在反应室中执行抽真空到预定的真空度。
此后，在包括作为施主的杂质元素的栅绝缘膜59c上形成包括作为施主的杂质元素的微晶半导体膜57。
作为用于形成包括作为施主的杂质元素的栅绝缘膜59c的方法，在冲刷处理447之后，可用高密度等离子氮化绝缘膜52b，从而可以在绝缘膜52b的表面上形成包括作为施主的杂质元素的氮化硅层。通过使用具有高频率例如2.45GHz的微波产生高密度等离子。由于具有低电子温度特性的高密度等离子具有活性物质的动能低，与常规等离子处理相比，可以很少的等离子损伤形成具有较少缺陷的层。另外，由于绝缘膜52b的表面可以不很粗糙，可以增加载体迁移率。
另外，还可以不执行图21所示的冲刷处理447，除了用于形成栅绝缘膜的原料气体之外，如图21中的点划线463所示，通过使用包括作为施主的杂质元素的气体，形成包括作为施主的杂质元素的栅绝缘膜59c。
另外，在形成包括作为施主的杂质元素的微晶半导体膜57时，通过使用氢、硅、锗等的氟化物，或具有蚀刻作用的氟作为原料气体的一部分，可以有选择地蚀刻在形成微晶半导体膜时形成的非晶半导体，并且可以提高微结晶率，从而可以提高栅绝缘膜和微晶半导体膜之间的分界面处的结晶度。
此后，通过图11B和11C以及图12A到12C所示的步骤以及实施模式1的处理，可以制造图9A所示的薄膜晶体管。
另外，在包括作为施主的杂质元素的微晶半导体膜57和缓冲层54之间形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜之后，通过图11B和11C以及图12A到12C所示的步骤，可以制造薄膜晶体管。另外，通过图13A和13B所示的步骤，可以形成可以用于显示设备的元件衬底。
在这个实施模式的处理中，通过施加具有1到20MHz，典型地13.56MHz的频率的高频电源，或具有20到大约120MHz的VHF带中的频率，典型地，27.12或60MHz的高频电源，产生辉光放电等离子。另外，通过施加具有120MHz到3GHz的UHF带内的频率，典型地1GHz的微波，或具有2.45GHz的频率的微波，产生辉光放电等离子。
在微晶半导体膜的膜形成处理中，除了硅烷和氢之外，可以在反应气体中添加氦作为稀有气体。由于氦具有在所有气体中是最大的24.5eV的电离能，并且具有在比电离能略低的大约为20eV的能级中的亚稳态，在保持放电的同时，为了进行电离仅需要大约4eV的差值。因此，放电开始电压也显示出所有气体中的最低值。由于这种特性，可由氦稳定地保持等离子。另外，由于可由氦形成均匀的等离子，即使在其上沉积微晶半导体膜的衬底的面积大，可以获得使得等离子密度均匀的效果。
在于这个实施模式中制造的薄膜晶体管中，微晶半导体膜和或栅绝缘膜包括作为施主的杂质元素。因此，与栅绝缘膜的分界面处的微晶半导体膜的结晶度高，并且可以提高微晶半导体膜的结晶度。因此，使用该微晶半导体膜的薄膜晶体管具有比使用非晶半导体膜或常规微晶半导体膜更高的场效应迁移率和更高的导通电流。因此，将使用以该微晶半导体膜形成沟道形成区域的薄膜晶体管用于显示元件的开关，可以减小沟道形成区域的面积，即，薄膜晶体管的面积。因此，减小了单个像素中的薄膜晶体管的面积，并且因此，可以增加像素的开口率。因此，显示设备可以具有高的分辨率。
由于使用微晶半导体膜形成在这个实施模式中制造的薄膜晶体管的沟道形成区域，其电阻率比使用非晶半导体膜形成的沟道形成区域的电阻率低。因此，使用微晶半导体膜57的薄膜晶体管具有以在上升部分中具有陡峭斜率的曲线表示的电流-电压特性，具有极好的作为开关元件的响应，并且可被高速操作。在薄膜晶体管的沟道形成区域内使用该微晶半导体膜，可以抑制薄膜晶体管的临界电压的波动。因此，可以制造具有很小电特性变化的显示设备。
另外，在于这个实施模式中制造的薄膜晶体管中，在作为沟道形成区域的微晶半导体膜和添加了赋予一种传导类型的杂质元素、并且作为源和漏区域的半导体膜之间形成非晶半导体膜作为缓冲层。截止电流流过缓冲层。然而，由于该缓冲层具有高阻抗区域，可以抑制截止电流，并且另外，可以防止微晶半导体膜被氧化。因此，可以抑制截止电流，并且由于减少了沟道形成区域内的缺陷，可以实现导通电流的增加。
接着，作为应用上述反应室的等离子CVD的例子，描述适合于栅绝缘膜和微晶半导体膜的沉积的结构。
图23示出了包括多个反应室的多室等离子CVD装置的例子。该装置被提供有公共室423，装载/卸载室422，第一反应室400a，第二反应室400b，第三反应室400c和第四反应室400d。该装置为单晶片处理型，其中安置在装载/卸载室422内的盒子内的一个衬底被公共室423内的传输单元426传送到/传送出每个反应室。在公共室423和每个室之间提供闸阀425，从而在不同反应室内执行的处理不会彼此干扰。
取决于将要形成的薄膜的类型，每个反应室用于不同的目的。例如，在第一反应室400a中形成绝缘膜，诸如栅绝缘膜，在第二反应室400b中形成形成沟道的微晶半导体膜，在第三反应室400c中形成缓冲层，并且在第四反应室400d中形成添加了赋予一种传导类型的杂质元素，并且作为源和漏半导体膜。当然，反应室的数目不限于4，并且如果需要可以被增加或减少。在一个反应室内形成一个膜，或在一个反应室内形成多个膜。
作为排空单元，涡轮分子泵419和干燥泵420连接到每个反应室。排空单元不限于这些真空泵的组合，并且可以采用其他的真空泵，只要它们可以将反应室抽取到10-1到10-5Pa的真空度。在排空单元和每个反应室之间提供胡蝶阀417，其可以中断真空抽取，并且导阀(conductance valve)418可以控制排空速度以便调整每个反应室内的压力。
注意，在其中形成微晶半导体膜的第二反应室400b可被连接到低温泵421，低温泵421执行真空抽取到超高真空。通过使用低温泵421，反应室可被抽取到具有低于10-5Pa的超高真空。在这个实施模式中，以反应室中的低于10-5Pa的超高真空，可以有效地减少微晶半导体膜中的氧浓度。因此，微晶半导体膜53中的氧浓度可被设置为低于或等于1×1016原子/cm3。通过减少微晶半导体膜中的氧浓度，可以减少膜中的缺陷，从而可以提高结晶度，并且因此提高载体迁移率。
气体提供单元408包括充满该处理所使用的气体诸如稀有气体或以硅烷为代表的半导体原料气体的气缸410、停止阀412、质量流控制器413等。气体提供单元408a连接到第一反应室400a，并且提供用于形成栅绝缘膜的气体。气体提供单元408i连接到第二反应室400b，并且提供用于形成微晶半导体膜的气体。气体提供单元408b连接到第三反应室400c，并且提供用于形成缓冲层的气体。气体提供单元408n连接到第四反应室400d，并且提供例如用于形成n型半导体膜的气体。另外，作为包括作为施主的杂质元素的气体之一的磷化氢被连接到并且被提供到第一反应室400a和第二反应室400b。气体提供单元408a提供氩，并且气体提供单元408f提供用于清洁反应室内部的蚀刻气体。因此，气体提供单元408a和408f被公共地提供给每个反应室。
用于产生等离子的高频电源单元连接到每个反应室。高频电源单元包括高频电源404和匹配箱406。
取决于将要形成的薄膜的类型，每个反应室用于不同的目的。由于每个薄膜具有形成的最佳温度，在不同的反应室内形成每个薄膜，从而可以容易地控制膜形成温度。另外，可以重复形成相同类型的膜，从而可以消除由于形成的膜产生的剩余杂质的影响。具体地，可以防止作为施主并且被包括在微晶半导体膜内的杂质元素混合在缓冲层内。因此，可以减少缓冲层内作为施主的杂质元素的浓度，从而可以减小薄膜晶体管的截止电流。
可以在一个反应室内连续地形成微晶半导体膜、缓冲层、添加了赋予一种传导类型的杂质元素的半导体膜。具体地，将被提供有栅绝缘膜的衬底送入反应室，并且连续地在其中形成微晶半导体膜、缓冲层、添加了赋予一种传导类型的杂质元素的半导体膜。然后，在从反应室中取出衬底之后，以氟基清洁反应室内部。然而，即使清洁了反应室的内部，在某些情况下，作为施主的杂质元素也会流在反应室内。当被提供有栅绝缘膜的衬底被送入这种反应室，并且形成微晶半导体膜时，微晶半导体膜包括作为施主的杂质元素。因此，可以形成在与栅绝缘膜的分界面处具有高结晶度，并且包括作为施主的杂质元素的微晶半导体膜。在形成缓冲层时，希望尽可能多地减小缓冲层内作为施主的杂质元素的浓度；因此，清洁反应室内部，从而不在其中留有作为施主的杂质元素。
接着，参考图24A和24B，图25A到25D，图26A到26C，图27A和27B，图28A和28B，图29到29C和图30A到30C描述与上述模式不同的薄膜晶体管的制造方法。此处，示出了一个处理，通过该处理，光掩膜的数目可以少于上述的模式，并且通过该处理，可以制造薄膜晶体管。此处，描述图1A所示的薄膜晶体管的制造处理；然而，下面的模式可以应用于图4A和4B，图5，图6A和6B，图7A和7B，图8A和8B以及图9A和9B所示的薄膜晶体管的制造处理。
在与图1A类似的方式中，在衬底50上形成导电膜，在导电膜上施加光刻胶，并且利用使用第一光掩膜以光刻处理形成的抗蚀剂掩膜蚀刻导电膜的一部分，从而形成栅极51。然后，如图24A所示，在栅极51上形成绝缘膜52a和52b。在类似于图11A的方式中，形成包括作为施主的杂质元素的微晶半导体膜57。然后，按顺序在包括作为施主的杂质元素的微晶半导体膜57上形成微晶半导体膜53、缓冲层54、添加了赋予一种传导类型的杂质元素的半导体膜55、以及导电膜65a到65c。然后，在导电膜65a上施加光刻胶80。
光刻胶80可以是正性光刻胶或负性光刻胶。在这个情况下，使用正性的光刻胶。
接着，使用多阶掩膜159作为第二光掩膜，并且用光照射光刻胶80，从而使得光刻胶80曝光。
现在，参考图25A到25D描述使用多阶掩膜159进行曝光。
多阶掩膜可以实现3个等级的曝光，曝光部分，半曝光部分和未曝光部分，并且一体曝光和显影处理允许形成具有多个厚度(通常，两种厚度)的区域的抗蚀剂掩膜。因此，可以使用多阶掩膜减少光刻胶的数目。
多阶掩膜的典型的例子包括图25A中所示的灰阶掩膜159a和图25C所示的半阶掩膜159b。
如图25A所示，灰阶掩膜159a包括被提供有光阻挡部分164和衍射光栅165的透光衬底163。光阻挡部分164的透光度是0％。衍射光栅165具有具有小于或等于由于曝光的光的分辨率极限的间隔的狭缝形、点形、网孔形等的透光部分；因此，可以控制透光度。衍射光栅165可以是具有规则间隔的狭缝形、点形、或网孔形；或具有不规则间隔的狭缝形、点形、或网孔形。
对于透光衬底163，可以使用具有透光属性的衬底，诸如石英衬底。可以使用吸收光的阻光材料，诸如铬或氧化铬，形成光阻挡部分164和衍射光栅165。
当以用于曝光的光照射灰阶掩膜159a时，如图25B所示，光阻挡部分164的透光度166是0％，并且不是光阻挡部分164或衍射光栅165的区域的透光度是100％。衍射光栅165的透光度被控制在10到70％的范围内。可以衍射光栅165的狭缝、点或网孔的间隔或节距控制衍射光栅165的透光度。
如图25C所示，半阶掩膜159b包括被提供有半透光部分167和阻光部分168的透光衬底163。可将MoSiN，MoSi，MoSiO，MoSiON，CrSi等用于半透光部分167。可以使用吸收光的阻光材料，诸如铬或氧化铬，形成阻光部分168。
当以用于曝光的光照射半阶掩膜159b时，如图25D所示，阻光部分168的透光度169是0％，并且不是阻光部分168或半透光部分167的区域的透光度是100％。半透光部分167的透光度被控制在10到70％的范围内。可以半透光部分167的材料控制半透光部分167的透光度。
在使用多阶掩膜执行曝光之后，执行显影，从而如图24B所示，可以形成具有不同厚度的区域的抗蚀剂掩膜81。
接着，使用抗蚀剂掩膜81，蚀刻包括作为施主的杂质元素的微晶半导体膜57、微晶半导体膜53、缓冲层54、添加了赋予一种传导类型的杂质元素的半导体膜55、以及导电膜65a到65c。结果，如图26A所示，可以形成包括作为施主的杂质元素的微晶半导体膜61、不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58、缓冲层62、添加了赋予一种传导类型的杂质元素的半导体膜63、和导电膜85a到85c。图26A示出了沿图30A的线A-B的截面图(除了抗蚀剂掩膜81之外)。
接着，在抗蚀剂掩膜81上进行灰化。结果，光刻胶的面积和厚度被减小。此时，移去在一个区域内具有小厚度的抗蚀剂(与栅极51的一部分重叠的区域)，以便如图26A所示，形成分离的抗蚀剂掩膜86。
接着，使用抗蚀剂掩膜86蚀刻导电膜85a到85c以便进行分离。结果，可以如图26B所示形成布线对92a到92c。此处，通过使用抗蚀剂掩膜86对导电膜85a到85c进行湿法蚀刻，有选择地蚀刻导电膜85a到85c。并且，由于等方向性地蚀刻导电膜85a到85c，可以形成具有面积小于抗蚀剂掩膜86的布线对92a到92c。
接着，使用抗蚀剂掩膜86蚀刻添加了赋予一种传导类型的杂质元素的半导体膜63，从而形成一对源和漏区域88。注意，在这个蚀刻步骤中，还蚀刻一部分缓冲层62。被部分蚀刻的缓冲层被称为缓冲层87。缓冲层87具有凹入部分。可以用相同的处理形成源和漏区域以及缓冲层的凹入部分。此处，使用具有面积小于抗蚀剂掩膜81的抗蚀剂掩膜86部分地蚀刻缓冲层62，从而缓冲层87的端部位于源和漏区域88的端部之外。另外，布线92a到92c的端部不与源和漏区域88的端部对齐，并且源和漏区域88的端部形成于布线92a到92c的端部之外。此后，移去抗蚀剂掩膜86。
接着，在不损坏暴露的缓冲层，并且相对于缓冲层的蚀刻速度低的条件下执行干法蚀刻。通过这个干法蚀刻步骤，可以去除源区域和漏区域之间的缓冲层上蚀刻残留物，抗蚀剂掩膜的残留物，和用于抗蚀剂掩膜的去除的装置内的污染源，从而必定可以隔离源区域和漏区域。结果，可以减小薄膜晶体管的漏电流，从而可以制造具有小截止电流和高耐压的薄膜晶体管。例如，可以将氯气用作蚀刻气体。
如图26C所示，布线92a到92c的端部不与源和漏区域88的端部对齐，从而布线92a到92c的端部之间可以具有较大的距离；因此，可以防止布线之间的漏电流或短路。因此，可以制造反交错薄膜晶体管。
通过上述的处理，可以形成沟道蚀刻薄膜晶体管83。另外，可以使用两个光掩膜形成薄膜晶体管。
接着，如图27A所示，在布线92a到92c、源和漏区域88、缓冲层87、微晶半导体膜61、包括作为施主的杂质元素的微晶半导体膜58、和绝缘膜52b上形成保护绝缘膜76a。可以用与绝缘膜52a和52b类似的方式形成保护绝缘膜76a。
接着，利用使用第三光掩膜形成的抗蚀剂掩膜蚀刻保护绝缘膜76a的一部分，从而形成接触孔。然后，形成在该接触孔中与布线92c接触的像素电极77。在这个例子中，作为像素电极77，以溅射法形成ITO膜，并且然后，在ITO膜上施加光刻胶。然后，对光刻胶曝光并且使用第四光掩膜显影，从而形成抗蚀剂掩膜，并且使用该抗蚀剂掩膜蚀刻ITO膜，以便形成像素电极77。图27B示出了沿图30C中的线A-B的截面图。
通过上述处理，可以形成薄膜晶体管和包括该薄膜晶体管并且可用于显示设备的元件衬底。
接着，下面将描述能够以一个光掩膜形成接触孔和电容元件的处理。此处使用沿图30A到30C的线C-D的截面图。
在图27A中所示的步骤之后，如图28A中所示，在保护绝缘膜76a上形成绝缘膜101。此处使用光敏有机树脂形成绝缘膜101。然后，使用多阶掩膜160对绝缘膜101曝光并且显影，从而如图28B所示，形成具有将覆盖薄膜晶体管的布线的保护绝缘膜76a暴露出来的凹入部分111a和电容布线51c上的凹入部分111b的绝缘膜102。此处，通过使用多阶掩膜160，绝缘膜101可被在薄膜晶体管的布线上暴露于100％的穿透光，并且绝缘膜101可被在电容布线51c上暴露于消弱为10到70％的穿透光。
接着，蚀刻具有凹入部分的绝缘膜102(回蚀)，然后，蚀刻保护绝缘膜76a的一部分。结果，如图29A所示，形成具有将布线暴露出来的接触孔112a和电容布线51c上的凹入部分112b的绝缘膜103。
接着，在绝缘膜103上执行灰化，并且加宽接触孔112a和凹入部分112b，从而形成具有接触孔113a和凹入部分113b的绝缘膜104。由于不是以光敏有机树脂形成保护绝缘膜76，而是以无机绝缘膜形成保护绝缘膜76，不对其进行灰化处理。因此，布线上的接触孔113a具有双圆的顶部形状。
此后，形成像素电极77，并且可以形成包括电容布线51c、绝缘膜52a和52b、保护绝缘膜76、像素电极77的电容元件。
通过上述处理，可以仅使用单阶掩膜形成与像素电极和布线连接的接触孔，以及所述电容元件。
另外，在图12B或图26B中，在形成布线71a到71c或92a到92c之后，可以移去抗蚀剂掩膜66或86，并且可以使用布线71a到71c或92a到92c作为掩膜蚀刻添加了赋予一种传导类型的杂质元素的半导体膜63。结果，可以形成布线71a到71c或92a到92c的端部与作为源和漏区域的半导体膜72或88的端部对齐的薄膜晶体管。此处，在移去图12B所示的抗蚀剂掩膜66之后，使用布线71a到71c作为掩膜蚀刻添加了赋予一种传导类型的杂质元素的半导体膜63，从而如图31所示，可以形成源和漏区域89的端部与布线71a到71c的端部对齐的薄膜晶体管。此处，将源和漏区域89的端部与布线71a到71c的端部彼此对齐的模式应用于图4A所示的薄膜晶体管，但是这种模式还可以应用于图1A、图5、图6A、图7A、图8A和图9A所示的薄膜晶体管。
虽然这种实施模式描述了沟道蚀刻薄膜晶体管，微晶半导体膜还可被用于沟道保护薄膜晶体管的沟道形成区域。
具体地，如图11A所示，在衬底50上形成栅极51，并且在栅极51上形成绝缘膜52a和52。然后，在其上形成包括作为施主的杂质元素的微晶半导体膜57。可以在其上形成不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53。
如图11B所示，在包括作为施主的杂质元素的微晶半导体膜57或不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53上形成缓冲层54。然后，在覆盖缓冲层54并且与栅极51重叠的区域内形成沟道保护膜。通过形成氮化硅膜、氧化硅膜、氮化硅氧化物膜、或氧氮化硅膜，并且通过光刻处理有选择地蚀刻膜，形成沟道保护膜。可替换地，可以通过排出包括聚酰亚胺、丙烯或硅氧烷的合成物，并且对其进行烘烤，形成沟道保护膜。接着，以添加了赋予一种传导类型的杂质元素的半导体膜和导电膜的顺序形成添加了赋予一种传导类型的杂质元素的半导体膜和导电膜。然后，使用通过光刻处理形成的抗蚀剂掩膜，蚀刻导电膜、添加了赋予一种传导类型的杂质元素的半导体膜、缓冲层54、不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜53、以及包括作为施主的杂质元素的微晶半导体膜57。从而，如图32所示，形成包括作为施主的杂质元素的微晶半导体膜61、不包括浓度高于SIMS的检出限的作为施主的杂质元素的微晶半导体膜58、缓冲层73、作为源和漏区域的半导体膜72、以及作为源和漏电极的布线71a到71c。另外，形成在其一部分中具有凹入部分的沟道保护膜82。
通过上处理，可以形成沟道保护薄膜晶体管。
虽然此处描述了将沟道保护膜应用于图4A所示的薄膜晶体管的模式，沟道保护膜还可被应用于图1A、图5、图6A、图7A、图8A和图9A中所示的薄膜晶体管。
根据这个实施模式，可以制造具有极好的电特性的反交错薄膜晶体管，以及被提供有反交错薄膜晶体管的元件衬底。
本实施模式以薄膜晶体管描述了反交错薄膜晶体管，但是本发明不限于此，并且还可以应用于交错薄膜晶体管，顶栅薄膜晶体管等。具体地，使得作为基膜的微晶半导体膜和或绝缘膜包括作为施主的杂质元素，并且在微晶半导体膜上形成栅极，从而可以制造具有在与绝缘膜的分界面处具有高结晶度的微晶半导体膜的薄膜晶体管。因此，可以形成具有极好电特性的薄膜晶体管。
(实施模式3)
在这个实施模式中，作为显示设备的一种模式，下面将描述包括在实施模式1中描述的薄膜晶体管的液晶显示设备。此处，将参考图33、图34和图35描述垂直取向(VA)液晶显示设备。VA液晶显示设备采用一种用于控制液晶面板的液晶分子的取向的模式。VA液晶显示设备采用这样的模式，其中当不施加电压时，液晶分子垂直于面板表面。具体地，在这个实施模式中，设计为将像素划分为若干区域(子像素)，从而在分子在不同的区域中取向在不同的方向上。这被称为多畴(multi-domain)或多畴设计。在下面的描述中，描述具有多畴设计的液晶显示设备。
图33和图34示出了VA液晶面板的像素结构。图34是衬底600的平面图。图33示出了沿图34中的线Y-Z的截面结构。将参考图33和图34进行下面的描述。
在这个像素结构中，一个像素中包括多个像素电极624和626，并且薄膜晶体管628和629分别通过平整化膜622连接到像素电极624和626。以不同的栅信号驱动薄膜晶体管628和629。即，多畴设计的像素具有这样的结构，其中独立地控制施加到像素电极624和626中的每一个的信号。
像素电极624通过接触孔623内的布线618连接到薄膜晶体管628。在接触孔627内，像素电极626通过布线619连接到薄膜晶体管629。薄膜晶体管628的栅布线602和薄膜晶体管629的栅布线603分离，从而可以向其给出不同的栅信号。相反，作为数据线的布线616被薄膜晶体管628和629公共使用。可以按实施模式2中描述的方法制造薄膜晶体管628和629。
像素电极624和626具有不同的形状，并且由缝隙625分开。像素电极626围绕着V形的像素电极624。以薄膜晶体管628和薄膜晶体管629在像素电极624和像素电极626之间改变电压应用的定时，从而控制液晶的取向。当给栅布线602和栅布线603提供不同的栅信号时，可以改变薄膜晶体管628和薄膜晶体管629的操作定时。在像素电极624和626上形成取向膜648。
给对立衬底601提供阻光膜632、彩色膜(coloring film)636、对立电极(counter substrate)640。另外，在彩色膜636和对立电极640之间形成平整化膜637，从而防止液晶的取向混乱。另外，在对立电极640上形成取向膜646。图35示出了对立衬底侧的结构。在被在不同像素之间公共使用的对立电极640中形成缝隙641。缝隙641和像素电极624和626侧的缝隙625以接合方式交替布置；因此，有效地产生倾斜电场，并且可以控制液晶的取向。因此，可以使得液晶的取向方向根据位置而不同，并且使得视角变宽。
在本说明书中，衬底、彩色膜、阻光膜和平整化膜形成彩色滤波器。注意，未必要在衬底上形成阻光膜或平整化膜，或是阻光膜和平整化膜两者。
彩色膜具有优先传输可见光波长范围的光当中的预定波长的光的功能。一般地，将优先传输红光波长范围的光的彩色膜、优先传输蓝光波长范围的光的彩色膜、优先传输绿光波长范围的光的彩色膜用于彩色滤波器。然而，彩色膜的组合不限于上述组合。
像素电极624、液晶层650、和对立电极640彼此重叠，以便形成第一液晶元件。另外，通过重叠像素电极626、液晶层650、和对立电极640形成第二液晶元件。另外，采用多畴衬底，其中给一个像素提供第一液晶元件和第二液晶元件。
虽然此处描述了垂直取向(VA)液晶显示设备，根据实施模式1形成的元件衬底还可被应用于FFS模式液晶显示设备、IPS模式液晶显示设备、TN模式液晶显示设备等。
可以通过上述处理制造液晶显示设备。由于将具有小截断电流和极好的电特性的反交错薄膜晶体管用于这个实施模式中的液晶显示设备，该液晶显示设备可以具有高对比度和高可见度。
(实施模式4)
在这个实施模式中，作为显示设备的一种模式，将描述包括根据实施模式1和2的薄膜晶体管的发光显示设备，并且将描述该发光显示设备中包括的像素的结构。图36A示出了像素的顶视图。图36B示出了沿图36A中的线A-B的像素截面结构的一种模式。
作为发光设备，示出了包括利用电致发光的发光元件的显示设备。根据发光材料是有机化合物还是无机化合物给利用电致发光的发光元件分类。一般地，前者被称为有机EL元件，并且后者被称为无机EL元件。在这个实施模式中，可以使用根据实施模式2的薄膜晶体管的制造处理。
在有机EL元件的情况下，通过给发光元件施加电压，电子和空穴被从一对电极注入包括具有发光属性的有机化合物的层内，以便产生电流。然后，通过这些载体(电子和空穴)的重新组合，具有发光属性的有机化合物形成激发态，并且当激发态返回到基态时发出光。由于这种机制，这种发光元件被称为电流激发型发光元件。
根据无机EL元件的元件结构，将无机EL元件分为散布型无机EL元件和薄膜型无机EL元件。散布型无机EL元件具有发光层，其中发光材料的粒子被散布在粘合剂内。散布型无机EL元件的发光机制是施主受体重新组合光发射，这利用施主能级和受体能级。薄膜型无机EL元件具有这样的结构，其中发光层被插入介电层之间，并且插入介电层之间的发光层还被插入电极之间，并且采用局部发射，其中利用了金属离子的内壳层电子跃迁。注意，此处使用有机EL元件作为发光元件进行描述。另外，使用沟道蚀刻薄膜晶体管作为用于控制第一电极的信号输入的开关薄膜晶体管和控制发光元件的驱动的驱动薄膜晶体管进行描述，但是适当时还可以使用沟道保护薄膜晶体管。
在图36A和36B中，第一薄膜晶体管74a是用于控制第一电极的信号输入的开关薄膜晶体管，并且第二薄膜晶体管74b是用于控制提供给发光元件94的电流或电压的驱动薄膜晶体管。
第一薄膜晶体管74a的栅极连接到作为扫描线的布线51a，源和漏之一连接到作为信号线的布线71a到71c，并且源和漏中的另一个电连接到第二薄膜晶体管74b的栅极51b。第二薄膜晶体管74b的源和漏之一连接到电源线93a到93c，并且源和漏中的另一个电连接到显示设备的第一电极79。第二薄膜晶体管74b的栅极、栅绝缘膜和电源线93a形成电容元件96，并且第一薄膜晶体管74a的源和漏中的另一个连接到电容元件96。
电容元件96相应于用于保持栅和源之间，或当第一薄膜晶体管74a截止时第二薄膜晶体管74b的栅和漏之间的电压(此后称为栅电压)的电容元件，并且不是必须提供的。
在这个实施模式中，可以使用实施模式1中描述的薄膜晶体管形成第一薄膜晶体管74a和第二薄膜晶体管74b中的每一个。另外，虽然第一薄膜晶体管74a和第二薄膜晶体管74b中的每一个是n沟道薄膜晶体管，还可以分别使用n沟道薄膜晶体管和p沟道薄膜晶体管形成第一薄膜晶体管74a和第二薄膜晶体管74b。另外，可以使用p沟道薄膜晶体管形成第一薄膜晶体管74a和第二薄膜晶体管74b两者。
在第一薄膜晶体管74a和第二薄膜晶体管74b上形成保护绝缘膜76，并且在保护绝缘膜76上形成平整化膜78，并且然后，在形成于平整化膜78和保护绝缘膜76内的接触孔内形成与布线93f连接的第一电极79。优选地，使用有机树脂诸如丙烯、聚酰亚胺、或硅氧烷聚合物形成平整化膜78。由于在接触孔中第一电极79不平坦，提供具有开口并且覆盖第一电极79的不平坦部分的分隔壁91。在分隔壁91的开口中，形成EL层92，以便与第一电极79接触，并且形成第二电极93，以便覆盖EL层92。形成保护绝缘膜95，以便覆盖第二电极93和分隔壁91。
示出具有顶部发射结构的发光元件94作为发光元件。注意，即使在具有顶部发射结构的发光元件94覆盖在第一薄膜晶体管74a和第二薄膜晶体管74b的情况下，具有顶部发射结构的发光元件94也可以发光；因此，可以增加发光面积。然而，如果EL层92的基膜不平坦，由于不平坦，厚度是不均匀的，并且第二电极93和第一电极79短路，从而产生显示缺陷。因此，提供平整化膜78是可取的。
发光元件94相应于第一电极79和第二电极93将EL层92夹在中间的区域。在图36A所示的像素的情况下，如轮廓线箭头所示，从发光元件94向第二电极93发光。
作为起阴极作用的第一电极79，可以使用已知的导电膜，只要它具有低的逸出功并且反射光即可。例如，优选地可以使用Ca，Al，CaF，MgAg，AlLi等。可以使用单层或通过堆叠多个层形成EL层92。当使用多个层形成EL层92时，以电子注入层、电子传输层、发光层、空穴传输层和空穴注入层的顺序在第一电极79上堆叠电子注入层、电子传输层、发光层、空穴传输层和空穴注入层。未必要形成所有这些层。使用透光导电材料，诸如包括氧化钨的铟氧化物、包括氧化钨的铟锌氧化物，包括氧化钛的铟氧化物，包括氧化钛的铟锡氧化物，ITO，铟锌氧化物、添加了氧化硅的铟锡氧化物的膜形成作为阳极的第二电极93。
此处，描述了具有从衬底的相反侧提取光的顶部发射结构的发光元件；然而，也可以采用具有从衬底侧提取光的底部发射结构的发光元件，或具有从衬底侧和衬底的相反侧提取光的双发射结构的发光元件。
虽然此处描述了有机EL元件作为发光元件，还可以提供无机EL元件作为发光元件。
注意，在这个实施模式中，描述了用于控制发光元件的驱动的薄膜晶体管(驱动薄膜晶体管)电连接到发光元件的例子；然而，用于控制电流的薄膜晶体管可被连接在驱动薄膜晶体管和发光元件之间。
通过上述的处理，可以制造发光显示设备。由于具有小截止电流和极好的电特性的反交错薄膜晶体管的使用，这个实施模式的发光显示设备可以具有高对比度和高可见性。
(实施模式5)
在这个实施模式中，将描述作为本发明的显示设备的一种模式的显示面板的结构。
图37A示出了一种显示面板的模式，其中在衬底6011上形成的像素部分6012连接到单独形成的信号线驱动电路6013。使用根据实施模式1和2的薄膜晶体管形成像素部分6012和扫描线驱动电路6014中的每一个。通过使用具有比将微晶半导体膜用于沟道形成区域的薄膜晶体管高的场效应迁移率的晶体管形成信号线驱动电路，可以稳定需要高于扫描线驱动电路的驱动频率的信号线驱动电路的操作。可以使用将单晶半导体用于沟道形成区域、将多晶半导体用于沟道形成区域的薄膜晶体管、或将SOI用于沟道形成区域的的晶体管形成信号线驱动电路6013。通过FPC6015给像素部分6012、信号线驱动电路6013和扫描线驱动电路6014中的每一个提供电源电势，各种信号等。另外，可以在信号线驱动电路6013和FPC6015之间，或在信号线驱动电路6013和像素部分6012之间提供保护电路。该保护电路包括从薄膜晶体管、二极管、电阻元件、电容元件等中选择的一个或多个元件。例如，可以使用通过作为二极管连接根据实施模式1或2的薄膜晶体管而获得的二极管。
注意，可以在与像素部分相同的衬底上形成信号线驱动电路和扫描线驱动电路两者。
另外，当单独形成驱动电路时，不总需要将被提供有驱动电路的衬底附加于被提供有像素部分的衬底，并且可以附于例如FPC。图37B示出了这样的显示面板，其中信号线驱动电路6023被单独形成，并且被连接到在衬底6021上形成的像素区域6022和扫描线驱动电路6024。使用将微晶半导体膜用于沟道形成区域的薄膜晶体管形成像素区域6022和扫描线驱动电路6024中的每一个。给信号线驱动电路6023通过FPC6025连接到像素区域6022。通过FPC6025给像素区域6022、信号线驱动电路6023和扫描线驱动电路6024中的每一个提供电源电势，各种信号等。另外，可以在信号线驱动电路6023和FPC6025之间，或在信号线驱动电路6023和像素区域6022之间提供保护电路。
另外，可以使用将微晶半导体膜用于沟道形成区域的薄膜晶体管，在与像素部分相同的衬底上仅形成信号线驱动电路的一部分，或仅形成扫描线驱动电路的一部分，并且可以分离地形成剩余部分，并且将其电连接到像素部分。图37C示出了这样的显示面板，其中在衬底6031上形成包括在信号驱动电路中的模拟开关6033a，在该显示面板上，形成像素部分6032和扫描线驱动电路6034，并且单独在不同的衬底上形成包括在信号线驱动电路内的移位寄存器6033b，并且然后将其附于衬底6031。使用将微晶半导体膜用于沟道形成区域的微晶半导体膜的薄膜晶体管形成像素部分6032和扫描线驱动电路6034中的每一个。通过FPC6035将包括在信号线驱动电路内的移位寄存器6033b连接到像素部分6032。通过FPC6035给像素部分6032、信号线驱动电路和扫描线驱动电路6034中的每一个提供电源电势，各种信号等。另外，可以在信号线驱动电路和FPC6035之间，或在信号线驱动电路和像素部分6032之间提供保护电路。
如图37A到37C所示，在这个实施模式中的显示设备中，可以使用将微晶半导体膜用于沟道形成区域的薄膜晶体管，在与像素部分相同的衬底上形成整个驱动电路或其一部分。
注意，对于单独形成的衬底的连接方法不存在特别的限制，并且可以使用已知的方法，诸如COG法、线路焊接法、或TAB法。另外，连接部分不限于图37A到37C所示的位置，只要可以进行电连接即可。另外，可以单独形成并且连接控制器、CPU、存储器和或其它等等。
注意，在本发明中使用的信号线驱动电路包括移位寄存器和模拟开关。除了移位寄存器和模拟开关之外，可以包括其它电路，诸如缓冲器、电平寄存器、或源跟随器。另外，未必要提供移位寄存器和模拟开关。例如，取代移位寄存器，可以使用不同的电路，诸如可以选择信号线的解码器，取代模拟开关，可以使用锁存器等。
(实施模式6)
通过本发明获得的显示设备等可被用于有源矩阵显示面板。即，本发明可被应用于将显示面板结合在显示部分中的所有电子设备。
这种电子设备的例子包括照相机，诸如摄像机和数字照相机、头戴显示器(护目镜型显示器)、汽车导航系统、放映机、汽车立体声设备、个人计算机、和便携信息终端(例如，移动计算机、移动电话和电子阅读器)。图38A到38C示出了这些设备的例子。
图38A示出了电视设备。如图38A所示，可以通过将显示面板结合到壳体内，完成电视设备。使用显示面板形成主屏幕2003，作为附加附件提供扬声器部分2009、操作开关等。以这种方式，可以完成电视设备。
如图38A所示，使用显示元件的显示面板2002被结合在壳体2001内，并且除了以接收器2005接收一般的电视广播之外，可以通过调制解调器2004通过到有线或无线通信网络的连接，执行一个方向(从发射器到接收器)或两个方向(发射器和接收器之间，或接收器之间)的信息通信。可以使用结合在壳体内的开关或通过单独提供的遥控器2006执行电视设备的操作。可以给遥控器2006提供显示信息输出的显示部分2007。
另外，除了主屏幕2003之外，该电视设备可以包括用于显示频道、音量等的使用第二显示面板形成的子屏幕2008。在这种结构中，可由液晶显示面板形成主屏幕2003，可由发光显示面板形成子屏幕2008。另外，为了优先考虑低电能消耗，可由发光显示面板形成主屏幕2003和子屏幕2008中的每一个，并且子屏幕2008可被设置为被打开和关闭。
图39是示出了该电视设备的主要结构的方框图。给显示面板900提供像素部分921。可以用COG法将信号线驱动电路922和扫描线驱动电路923安装在显示面板900上。
作为其它外部电路的结构，在视频信号的输入侧上提供放大由调谐器924接收的信号中的视频信号的视频信号放大器电路925、将从视频信号放大器电路925输出的信号转换为相应于红、绿和蓝的色度信号的视频信号处理电路926、用于将视频信号转换为符合驱动器IC的输入规范的信号的控制电路927等。控制电路927向扫描线侧和信号线侧输出信号。当执行数字驱动时，可以采用在信号线侧上提供信号驱动电路928的结构，并且将输入的数字信号划分为将被提供的m个信号。
由调谐器924接收的信号中的音频信号被发送给音频信号放大器电路929，并且来自音频信号放大器电路929的输出被通过音频信号处理电路930提供给扬声器933。控制电路931从输入部分932接收关于接收台(接收频率)和音量的控制信息，并且向调谐器924和音频信号处理电路930传输信号。
不言而喻，本发明不限于电视设备，并且可应用于各种用途，诸如个人计算机、大显示媒体，诸如地铁站、机场的信息显示板等、或街道上的广告显示板。
上述实施模式中描述的显示设备可被应用于主屏幕2003和子屏幕2008，从而可以提高电视设备的大规模产量。
图38B所示的便携计算机包括主体2401、显示部分2402等。在上面的实施模式中描述的显示设备被应用于显示部分2402，从而可以提高计算机的大规模产量。
图38C示出了包括发光部分2501、罩2502、可调臂2503、支撑杆2504、基座2505和电源开关2506的台灯。将本发明的发光设备用于发光部分2501，制造该台灯。注意该发光装置包括吊灯、壁灯等。使用在上面的实施模式中示出的显示设备可以增加不昂贵的台灯的大规模产量。
图40A到图40C示出了应用本发明的智能电话1000的结构的例子。图40A是正视图，图40B是后视图，并且图40C是展开图。智能电话1000具有两个壳体1001和1002。智能电话1000具有移动电话的功能和便携信息终端的功能，并且结合有被提供有除了口头通信(语音呼叫)之外，用来进行各种数据处理的计算机；因此，它被称为智能电话。
智能电话1000具有两个壳体1001和1002。壳体1001包括显示部分1101、扬声器1102、麦克风1103、操作键1104、指点设备1105、前摄像镜头1106、用于外部连接端子的插孔1107、耳机端子1108等，而壳体1002包括键盘1201、外部存储器槽1202、后照相机1203、闪光灯1204等。另外，壳体1001内结合有天线。
另外，除了上述结构之外，智能电话可以结合有非接触IC芯片、小型存储器设备等。
通过图40C所示的滑动展开被放置在一起以便彼此重叠的壳体1001和1002(图40A)。在显示部分1101中，可以结合有上面的实施模式中描述的显示设备，并且可以根据使用模式改变显示方向。由于前摄像镜头1106被提供在与显示部分1101相同的平面内，该智能电话可被用作视频电话。可以使用显示部分1101作为取景器，以后照相机1203和闪光灯1204拍摄静态图像和运动图像。
扬声器1102和麦克风1103可被用于视频电话、记录、回放等，而不限于口头通信。使用操作键1104，可以进行呼叫的进入和外出、简单的信息输入诸如电子邮件、屏幕滚动、光标移动等操作。
如果需要处理大量信息，诸如文档，作为便携信息终端使用等，键盘1201的使用是方便的。当通过图40C所示的滑动展开被放置在一起以便彼此重叠的壳体1001和1002(图40A)，并且将智能电话用作便携信息终端时，可以通过使用键盘1201和指点设备1105进行平滑的操作。对于用于外部连接端子的插孔1107，可以连接AC适配器和各种类型的电缆，诸如USB电缆，并且可以进行充电以及与个人计算机的通信等。另外，通过将存储介质插入外部存储器槽1202，可以存储和移动大量数据。
在壳体1002的后表面内(图40B)，提供了后照相机1203和闪光灯1204，并且可以使用显示部分1101作为取景器拍摄静态图像和运动图像。
另外，除了上述的功能和结构之外，该智能电话可以具有红外通信功能，USB端口，接收一段电视广播的功能，非接触IC芯片，耳机插孔等。
通过采用在上面的实施模式中描述的显示设备，可以提高智能电话的大规模产量。
[实施例1]
在玻璃衬底上形成栅绝缘膜，使用磷化氢执行冲刷处理，其中磷化氢是包括作为施主的杂质元素的气体，并且然后形成微晶半导体膜。下面示出了以SIMS测量磷峰值浓度的结果。
作为栅绝缘膜，在下面的条件下以等离子CVD法在具有0.7mm厚度的玻璃衬底上形成具有100nm厚度的氧氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，膜形成温度为280℃，硅烷和双氮一氧化物的流速分别为30sccm和1200sccm，并且压力为40Pa。
然后，将包括磷化氢的气体引入反应室，以便执行冲刷处理。此时的条件如下：
(条件1)
0.1％PH3的流速(以Ar稀释)：500sccm
(条件2)
SiH4的流速：100sccm，0.5％PH3的流速(以H2稀释)：170sccm
(条件3)
SiH4的流速：100sccm，H2的流速：153sccm，0.5％PH3/H2的流速：17sccm
接着，在下面的条件下，以等离子CVD法在栅绝缘膜上形成具有50nm厚度的微晶半导体膜：RF电源频率为13.56MHz，RF电源的功率为50W，膜形成温度为280℃，硅烷和氢的流速分别为10sccm和1500sccm，并且压力为280Pa。
将衬底从反应室内取出，并且以氟基清洁反应室内部。然后，再次将衬底送入反应室。
接着在微晶半导体膜上形成非晶硅膜作为缓冲层。在下面的条件下，以等离子CVD法在微晶半导体膜上形成具有100nm厚度的非晶硅膜：RF电源频率为13.56MHz，RF电源的功率为60W，膜形成温度为280℃，硅烷和氢的流速分别为280sccm和300sccm，并且压力为170Pa。此时，在经过条件1到3下的冲刷处理的每个衬底上，在从衬底表面起的深度方向上执行SIMS。图41示出了测量结果。此处，对测量点处的值，测量点之间的三个点，以及测量点后面的三个点(总共七个点)进行平均，并且将其用于示意地示出近似的曲线。
在图41中，纵轴表示磷的浓度(原子/cm3)，并且横轴表示样本被蚀刻的深度(nm)。从表面到近似70到80nm深度的层是非晶硅膜，它是缓冲层；从近似80nm的深度到近似120nm的深度的层是微晶半导体膜；并且从近似120nm的深度到近似220nm的深度的层是氧氮化硅膜，它是栅绝缘膜。
下面示出了图41中的微晶半导体膜内的磷的浓度。近似80nm的深度到近似115nm的深度的层被定义为微晶半导体膜，并且下面示出了微晶半导体膜中的磷的浓度。注意，此处排除从近似115到130nm的深度的磷的浓度，这是由于由于微晶半导体膜和氧氮化硅膜之间的分界面的影响，硅的二次离子强度不处于正常状态。
条件1下的样本：9.94×1016到1.58×1018原子/cm3
条件2下的样本：1.89×1017到2.56×1018原子/cm3
条件3下的样本：3.17×1016到1.74×1017原子/cm3
另外，为每个样本示出了浓度以通过近似80nm深度处的浓度和近似115nm深度处的浓度的直线(Δ厚度/步长(Δthickness/log)(Δ浓度))中的一个数字改变(减小)时的厚度的比例。
条件1下的样本：31nm/dec
条件2下的样本：33nm/dec
条件3下的样本：50nm/dec
如从上述可见，通过在磷化氢冲刷处理之后形成微晶半导体膜，可以形成包括磷的微晶半导体膜。另外，微晶半导体膜中的磷浓度从栅绝缘膜侧向着缓冲层减小。
[实施例2]
在玻璃衬底上形成包括作为施主的杂质元素的栅绝缘膜，并且然后形成微晶半导体膜。下面示出了以SIMS测量磷峰值浓度的结果。此处，作为第一栅绝缘膜形成氧氮化硅膜以便包括磷，并且作为第二栅绝缘膜形成氧氮化硅膜。
作为第一栅绝缘膜，在下面的条件下以等离子CVD法在具有0.7mm厚度的玻璃衬底上形成具有10nm厚度的包括磷的氧氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，膜形成温度为280℃，并且压力为40Pa。下面示出了原料气体的流速的条件。
(条件4)
SiH4的流速：30sccm，N2O的流速：1200sccm，0.5％PH3的流速(以H2稀释)：60sccm
(条件5)
SiH4的流速：30sccm，N2O的流速：1200sccm，0.5％PH3的流速(以H2稀释)：6sccm
接着，在第一栅绝缘膜上形成第二栅绝缘膜。作为第二栅绝缘膜，在下面的条件下以等离子CVD法在玻璃衬底上形成具有10nm厚度的氧氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，膜形成温度为280℃，硅烷和双氮一氧化物的流速分别为30sccm和1200sccm，并且压力为40Pa。
接着，在下面的条件下，以等离子CVD法在该栅绝缘膜上形成具有50nm厚度的微晶半导体膜：RF电源频率为13.56MHz，RF电源的功率为50W，膜形成温度为280℃，硅烷和氢的流速分别为10sccm和1500sccm，并且压力为280Pa。
将衬底从反应室内取出，并且以氟基清洁反应室内部。然后，再次将衬底送入反应室。
接着在微晶半导体膜上形成非晶硅膜作为缓冲层。在下面的条件下，以等离子CVD法在微晶半导体膜上形成具有100nm厚度的非晶硅膜：RF电源频率为13.56MHz，RF电源的功率为60W，膜形成温度为280℃，硅烷和氢的流速分别为280sccm和300sccm，并且压力为170Pa。此时，在经过条件4和5在其上形成了第一栅绝缘膜的每个衬底上，在从衬底表面起的深度方向上执行SIMS。图42示出了测量结果。此处，对测量点处的值，测量点之间的三个点，以及测量点后面的三个点(总共七个点)进行平均，并且将其用于示出近似的曲线。
在图42中，纵轴表示磷的浓度(原子/cm3)，并且横轴表示样本被蚀刻的深度(nm)。从表面到近似80到90nm深度的层是非晶硅膜，它是缓冲层；从近似80nm的深度到近似130nm的深度的层是微晶半导体膜；并且从近似120nm的深度到近似220nm的深度的层是氧氮化硅膜，它是栅绝缘膜。
图42示出了微晶半导体膜内的磷的浓度。近似85nm的深度到近似120nm的深度的层被定义为微晶半导体膜，并且下面示出了微晶半导体膜中的磷的浓度。注意，此处排除从近似120到130nm的深度的磷的浓度，这是由于由于微晶半导体膜和氧氮化硅膜之间的分界面的影响，硅的二次离子强度不处于正常状态。
条件4下的样本：7.17×1016到6.72×1017原子/cm3
条件5下的样本：4.24×1016到1.82×1017原子/cm3
另外，为每个样本示出了浓度以通过近似85nm深度处的浓度和近似120nm深度处的浓度的直线中的一个数字改变(减小)时的厚度的比例(Δ厚度/步长(Δ浓度))。
条件4下的样本：38nm/dec
条件5下的样本：58nm/dec
虽然由于是以硅基准样本进行量化的，在图42中不能精确测量氧氮化硅膜中的磷的浓度，峰形状使得可以估计是否包括磷。在从200到230nm深度处也具有磷浓度的大的峰值，这表示不与微晶半导体膜接触的栅绝缘膜包括磷。
如从上述可见，通过在形成包括磷的栅绝缘膜之后形成微晶半导体膜，微晶半导体膜和栅绝缘膜包括磷；换言之，可以形成包括磷的栅绝缘膜和微晶半导体膜。另外，微晶半导体膜中的磷浓度从栅绝缘膜侧向着缓冲层减小。
[实施例3]
在以保护膜预涂等离子CVD装置的反应室的内壁之后，将玻璃衬底送入反应室，并且形成第一栅绝缘膜、第二栅绝缘膜、微晶半导体膜和作为缓冲层的非晶硅膜。图43示出了以SIMS测量磷的峰值浓度的结果。此处，作为第一栅绝缘膜形成氮化硅膜，并且作为第二栅绝缘膜形成氧氮化硅膜。
以保护膜预涂反应室的内壁。此时的条件如下。
(条件6)
在下面的条件下在反应室内壁上形成具有50nm厚度的包括磷的非晶硅膜作为保护膜：RF电源频率为13.56MHz，RF电源的功率为60W，并且压力为170Pa。另外，原料气体的流速条件如下。
SiH4的流速：100sccm，0.5％PH3的流速(以H2稀释)：170sccm
(条件7)
堆叠氮化硅膜、氧氮化硅膜和非晶硅膜作为保护膜。此时，在下面的条件下在反应室内壁上形成具有110nm厚度的氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为370W，硅烷、氢、氮和氨的流速分别为10sccm、500sccm、550sccm和140sccm，并且压力为100Pa。另外，在下面的条件下以等离子CVD法在氮化硅膜上形成具有110nm厚度的氧氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，膜形成温度为280℃，硅烷和双氮一氧化物的流速分别为30sccm和1200sccm，并且压力为40Pa。另外，在下面的条件下，以等离子CVD法在氧氮化硅膜上形成具有200nm厚度的非晶硅膜：RF电源频率为13.56MHz，RF电源的功率为120W，膜形成温度为280℃，并且压力为170Pa。
接着，将具有0.7mm厚度的玻璃衬底送入反应室，并且然后作为第一栅绝缘膜，在下面的条件下以等离子CVD法在玻璃衬底上形成具有100nm厚度的氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为370W，膜形成温度为280℃，硅烷、氢、氮和氨的流速分别为10sccm、500sccm、550sccm和140sccm，并且压力为100Pa。
然后，在第一栅绝缘膜上形成第二栅绝缘膜。作为第二栅绝缘膜，在下面的条件下以等离子CVD法在玻璃衬底上形成具有100nm厚度的氧氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，膜形成温度为280℃，硅烷和双氮一氧化物的流速分别为30sccm和1200sccm，并且压力为40Pa。
接着，在下面的条件下，以等离子CVD法在该栅绝缘膜上形成具有50nm厚度的微晶半导体膜：RF电源频率为13.56MHz，RF电源的功率为50W，膜形成温度为280℃，硅烷和氢的流速分别为10sccm和1500sccm，并且压力为280Pa。
将衬底从反应室内取出，并且以氟基清洁反应室内部。然后，再次将衬底送入反应室。
接着在微晶半导体膜上形成非晶硅膜作为缓冲层。在下面的条件下，以等离子CVD法在微晶半导体膜上形成具有100nm厚度的非晶硅膜：RF电源频率为13.56MHz，RF电源的功率为60W，膜形成温度为280℃，硅烷和氢的流速分别为280sccm和300sccm，并且压力为170Pa。此时，在经过条件6和7下的反应室内壁预涂的每个衬底上，在从衬底表面起的深度方向上执行SIMS。图43示出了测量结果。此处，对测量点处的值，测量点之间的三个点，以及测量点后面的三个点(总共七个点)进行平均，并且将其用于示出近似的曲线。
在图43中，纵轴表示磷的浓度(原子/cm3)，并且横轴表示样本被蚀刻的深度(nm)。另外，从表面到近似85nm深度的层是非晶硅膜，它是缓冲层；从近似85nm的深度到近似135nm的深度的层是微晶半导体膜；并且从近似135nm的深度到近似220nm的深度的层是氧氮化硅膜，它是栅绝缘膜。
图43示出了微晶半导体膜内的磷的浓度。近似85nm的深度到近似122nm的深度的层被定义为微晶半导体膜，并且下面示出了微晶半导体膜中的磷的浓度。注意，此处排除从近似122到135nm的深度的磷的浓度，这是由于由于微晶半导体膜和氧氮化硅膜之间的分界面的影响，硅的二次离子强度不处于正常状态。
条件6下的样本：6.09×1016到1.29×1017原子/cm3
条件7下的样本：2.30×1016到5.94×1016原子/cm3
另外，为每个样本示出了浓度以通过近似85nm深度处的浓度和近似122nm深度处的浓度的直线中的一个数字改变(减小)时的厚度的比例(Δ厚度/步长(Δ浓度))。
条件6下的样本：114nm/dec
条件7下的样本：90nm/dec
如从上述可见，通过在用作为保护层的包括磷的非晶硅膜预涂等离子CVD装置的反应室内壁之后，形成栅绝缘膜和微晶半导体膜，微晶半导体膜包括磷。另外，通过在用作为保护层的包括磷的非晶硅膜预涂等离子CVD装置的反应室内壁之后，形成栅绝缘膜和微晶半导体膜，微晶半导体膜包括磷。这可能是由于在以非晶硅膜作为保护膜预涂内壁之前引入反应室的磷化氢的残余混入了保护膜，并且因此，微晶半导体膜包括磷。另外，微晶半导体膜中的磷浓度从栅绝缘膜侧向着缓冲层减小。
本申请基于2007年10月23日提交日本专利局的日本专利申请序列号No.2007-275736，通过引用将其完整内容结合在此。
Claims (30)
1.一种在绝缘膜上形成的并且包括作为施主的杂质元素的微晶半导体膜，其中杂质元素的浓度从绝缘膜侧向着微晶半导体膜的上表面下降。
2.如权利要求1的微晶半导体膜，其中所述杂质元素的浓度从所述绝缘膜向着所述微晶半导体膜的上表面以5nm/dec到120nm/dec的斜率下降。
3.如权利要求1的微晶半导体膜，其中所述杂质元素的浓度在所述绝缘膜和微晶半导体膜之间的分界面处或在其周围具有峰值。
4.如权利要求1的微晶半导体膜，其中以二次离子质谱(SIMS)获得的所述微晶半导体膜中的杂质元素的峰值浓度大于或等于6×1015原子/cm3并且小于或等于3×1018原子/cm3。
5.如权利要求1的微晶半导体膜，其中所述杂质元素是从由磷、砷和锑组成的组中选择的一种。
6.一种薄膜晶体管，包括：
在栅极之上形成的栅绝缘膜；
在所述栅绝缘膜之上形成的包括杂质元素的第一微晶半导体膜；
在第一微晶半导体膜之上形成的缓冲层；和
在所述缓冲层上形成的一对半导体膜，
其中所述杂质元素作为施主，并且
其中第一微晶半导体膜中的所述杂质元素的浓度从栅绝缘膜侧向着缓冲层下降。
7.如权利要求6的薄膜晶体管，其中所述缓冲层不包括浓度高于二次离子质谱(SIMS)的检出限的所述杂质元素。
8.如权利要求6的薄膜晶体管，还在包括所述杂质元素的第一微晶半导体膜和所述缓冲层之间包括第二微晶半导体膜，第二微晶半导体膜不包括浓度高于二次离子质谱(SIMS)的检出限的所述杂质元素。
9.如权利要求6的薄膜晶体管，其中以二次离子质谱(SIMS)获得的第一微晶半导体膜中的所述杂质元素的峰值浓度大于或等于6×1015原子/cm3并且小于或等于3×1018原子/cm3。
10.如权利要求6的薄膜晶体管，其中所述栅绝缘膜包括作为施主的所述杂质元素。
11.如权利要求6的微晶半导体膜，其中所述杂质元素是从由磷、砷和锑组成的组中选择的一种。
12.一种薄膜晶体管，包括：
在栅极之上形成的栅绝缘膜；
在所述栅绝缘膜之上形成的包括杂质元素的第一微晶半导体膜；
在第一微晶半导体膜之上形成的缓冲层；和
在所述缓冲层上形成的一对半导体膜，
其中所述杂质元素作为施主，并且
其中所述杂质元素的浓度在所述栅绝缘膜和第一微晶半导体膜之间的分界面处或其周围具有峰值，并且从所述栅绝缘膜侧向着所述缓冲层下降。
13.如权利要求12的薄膜晶体管，其中所述缓冲层不包括浓度高于二次离子质谱(SIMS)的检出限的所述杂质元素。
14.如权利要求12的薄膜晶体管，还在包括所述杂质元素的第一微晶半导体膜和缓冲层之间包括第二微晶半导体膜，第二微晶半导体膜不包括浓度高于二次离子质谱(SIMS)的检出限的所述杂质元素。
15.如权利要求12的薄膜晶体管，其中以二次离子质谱(SIMS)获得的第一微晶半导体膜中的所述杂质元素的峰值浓度大于或等于6×1015原子/cm3并且小于或等于3×1018原子/cm3。
16.如权利要求12的薄膜晶体管，其中所述栅绝缘膜包括作为施主的所述杂质元素。
17.如权利要求12的薄膜晶体管，其中所述杂质元素是从由磷、砷和锑组成的组中选择的一种。
18.一种薄膜晶体管，包括：
在栅极之上形成的栅绝缘膜；
在所述栅绝缘膜之上形成的包括杂质元素的第一微晶半导体膜；
在第一微晶半导体膜之上形成的缓冲层；和
在所述缓冲层上形成的一对半导体膜，
其中所述杂质元素作为施主，并且
其中在第一微晶半导体膜中所述杂质元素的浓度从所述栅绝缘膜侧向着所述缓冲层以5nm/dec到120nm/dec的斜率下降。
19.如权利要求18的薄膜晶体管，其中所述缓冲层不包括浓度高于二次离子质谱(SIMS)的检出限的所述杂质元素。
20.如权利要求18的薄膜晶体管，还在包括所述杂质元素的第一微晶半导体膜和所述缓冲层之间包括第二微晶半导体膜，第二微晶半导体膜不包括浓度高于二次离子质谱(SIMS)的检出限的所述杂质元素。
21.如权利要求18的薄膜晶体管，其中以二次离子质谱(SIMS)获得的第一微晶半导体膜中的所述杂质元素的峰值浓度大于或等于6×1015原子/cm3并且小于或等于3×1018原子/cm3。
22.如权利要求18的薄膜晶体管，其中所述栅绝缘膜包括作为施主的所述杂质元素。
23.如权利要求18的薄膜晶体管，其中所述杂质元素是从由磷、砷和锑组成的组中选择的一种。
24.一种薄膜晶体管，包括：
在栅极之上形成的栅绝缘膜；
在所述栅绝缘膜之上形成的包括杂质元素的第一微晶半导体膜；
在第一微晶半导体膜之上形成的缓冲层；和
在所述缓冲层上形成的一对半导体膜，
其中所述杂质元素作为施主，并且
其中所述杂质元素的浓度在所述栅绝缘膜和第一微晶半导体膜之间的分界面处或其周围具有峰值，并且从所述栅绝缘膜侧向着所述缓冲层以5nm/dec到120nm/dec的斜率下降。
25.如权利要求24的薄膜晶体管，其中所述缓冲层不包括浓度高于二次离子质谱(SIMS)的检出限的所述杂质元素。
26.如权利要求24的薄膜晶体管，还在包括所述杂质元素的第一微晶半导体膜和所述缓冲层之间包括第二微晶半导体膜，第二微晶半导体膜不包括浓度高于二次离子质谱(SIMS)的检出限的所述杂质元素。
27.如权利要求24的薄膜晶体管，其中以二次离子质谱(SIMS)获得的第一微晶半导体膜中的所述杂质元素的峰值浓度大于或等于6×1015原子/cm3并且小于或等于3×1018原子/cm3。
28.如权利要求24的薄膜晶体管，其中所述栅绝缘膜包括作为施主的所述杂质元素。
29.如权利要求24的薄膜晶体管，其中所述杂质元素是从由磷、砷和锑组成的组中选择的一种。
30.一种显示设备，包括电连接到如权利要求6、12、18和24中的任意一个的薄膜晶体管的像素电极。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007275736 | 2007-10-23 | ||
| JP2007-275736 | 2007-10-23 | ||
| JP2007275736 | 2007-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101419980A true CN101419980A (zh) | 2009-04-29 |
| CN101419980B CN101419980B (zh) | 2013-08-14 |
Family
ID=40562567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101713759A Expired - Fee Related CN101419980B (zh) | 2007-10-23 | 2008-10-23 | 微晶半导体膜,薄膜晶体管和包括薄膜晶体管的显示设备 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8106398B2 (zh) |
| JP (1) | JP5311957B2 (zh) |
| CN (1) | CN101419980B (zh) |
| TW (1) | TWI497712B (zh) |
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-
2008
- 2008-10-02 JP JP2008257738A patent/JP5311957B2/ja not_active Expired - Fee Related
- 2008-10-20 TW TW097140179A patent/TWI497712B/zh not_active IP Right Cessation
- 2008-10-21 US US12/255,093 patent/US8106398B2/en not_active Expired - Fee Related
- 2008-10-23 CN CN2008101713759A patent/CN101419980B/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102163553A (zh) * | 2010-02-22 | 2011-08-24 | 株式会社半导体能源研究所 | 薄膜晶体管及其制造方法 |
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| CN109659235A (zh) * | 2018-12-14 | 2019-04-19 | 武汉华星光电半导体显示技术有限公司 | Tft的制备方法、tft、阵列基板及显示装置 |
| CN109659235B (zh) * | 2018-12-14 | 2021-12-03 | 武汉华星光电半导体显示技术有限公司 | Tft的制备方法、tft、阵列基板及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009124113A (ja) | 2009-06-04 |
| CN101419980B (zh) | 2013-08-14 |
| US8106398B2 (en) | 2012-01-31 |
| TWI497712B (zh) | 2015-08-21 |
| TW200931659A (en) | 2009-07-16 |
| US20090101916A1 (en) | 2009-04-23 |
| JP5311957B2 (ja) | 2013-10-09 |
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| C06 | Publication | ||
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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