CN101404295B - 薄膜晶体管、及具有其的显示装置、和其制造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 256
- 238000000034 method Methods 0.000 title claims abstract description 165
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 67
- 239000010408 film Substances 0.000 claims abstract description 1316
- 239000004065 semiconductor Substances 0.000 claims abstract description 590
- 239000012535 impurity Substances 0.000 claims abstract description 537
- 239000000872 buffer Substances 0.000 claims abstract description 123
- 238000006243 chemical reaction Methods 0.000 claims description 222
- 239000007789 gas Substances 0.000 claims description 170
- 239000000758 substrate Substances 0.000 claims description 167
- 229910052710 silicon Inorganic materials 0.000 claims description 122
- 239000010703 silicon Substances 0.000 claims description 121
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 114
- 229910052739 hydrogen Inorganic materials 0.000 claims description 80
- 239000001257 hydrogen Substances 0.000 claims description 80
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 75
- 229910052698 phosphorus Inorganic materials 0.000 claims description 75
- 239000011574 phosphorus Substances 0.000 claims description 75
- 238000000151 deposition Methods 0.000 claims description 65
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 64
- 230000008021 deposition Effects 0.000 claims description 63
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 54
- 238000001004 secondary ion mass spectrometry Methods 0.000 claims description 48
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 40
- 229910052732 germanium Inorganic materials 0.000 claims description 39
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 39
- 229910052757 nitrogen Inorganic materials 0.000 claims description 32
- 230000001681 protective effect Effects 0.000 claims description 31
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 26
- 239000001301 oxygen Substances 0.000 claims description 26
- 229910052760 oxygen Inorganic materials 0.000 claims description 26
- 229910052787 antimony Inorganic materials 0.000 claims description 10
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 10
- 229910052785 arsenic Inorganic materials 0.000 claims description 10
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 187
- 230000008569 process Effects 0.000 description 123
- 125000004429 atom Chemical group 0.000 description 110
- 230000015572 biosynthetic process Effects 0.000 description 90
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 85
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 60
- 229910021417 amorphous silicon Inorganic materials 0.000 description 59
- 229910052581 Si3N4 Inorganic materials 0.000 description 56
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 56
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 44
- 229910000077 silane Inorganic materials 0.000 description 42
- 239000004973 liquid crystal related substance Substances 0.000 description 39
- 230000005669 field effect Effects 0.000 description 37
- 238000004088 simulation Methods 0.000 description 34
- 238000009826 distribution Methods 0.000 description 33
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 30
- 238000001514 detection method Methods 0.000 description 27
- 150000002431 hydrogen Chemical class 0.000 description 26
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 20
- 229910052782 aluminium Inorganic materials 0.000 description 19
- 239000000969 carrier Substances 0.000 description 19
- 238000010926 purge Methods 0.000 description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 18
- 239000011521 glass Substances 0.000 description 17
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052750 molybdenum Inorganic materials 0.000 description 16
- 239000011733 molybdenum Substances 0.000 description 16
- 238000012545 processing Methods 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 14
- 238000005530 etching Methods 0.000 description 14
- 239000013078 crystal Substances 0.000 description 13
- 230000007423 decrease Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 11
- 238000002834 transmittance Methods 0.000 description 11
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 10
- 239000000370 acceptor Substances 0.000 description 10
- 238000004364 calculation method Methods 0.000 description 10
- 239000000203 mixture Substances 0.000 description 10
- 229960001730 nitrous oxide Drugs 0.000 description 10
- 239000002994 raw material Substances 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 239000011737 fluorine Substances 0.000 description 8
- 229910052731 fluorine Inorganic materials 0.000 description 8
- 239000001272 nitrous oxide Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 206010037544 Purging Diseases 0.000 description 7
- 229910021529 ammonia Inorganic materials 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 230000005685 electric field effect Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 6
- 229910052736 halogen Inorganic materials 0.000 description 6
- 150000002367 halogens Chemical class 0.000 description 6
- -1 GeH 4 Chemical compound 0.000 description 5
- 230000004913 activation Effects 0.000 description 5
- 229910052786 argon Inorganic materials 0.000 description 5
- 229920001940 conductive polymer Polymers 0.000 description 5
- 239000001307 helium Substances 0.000 description 5
- 229910052734 helium Inorganic materials 0.000 description 5
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 5
- 229910052756 noble gas Inorganic materials 0.000 description 5
- 150000002835 noble gases Chemical class 0.000 description 5
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 5
- 230000006798 recombination Effects 0.000 description 5
- 238000005215 recombination Methods 0.000 description 5
- 229910001930 tungsten oxide Inorganic materials 0.000 description 5
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 230000008033 biological extinction Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000005401 electroluminescence Methods 0.000 description 4
- 229910003437 indium oxide Inorganic materials 0.000 description 4
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 238000002156 mixing Methods 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 230000005236 sound signal Effects 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- OLBVUFHMDRJKTK-UHFFFAOYSA-N [N].[O] Chemical compound [N].[O] OLBVUFHMDRJKTK-UHFFFAOYSA-N 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 3
- 239000002772 conduction electron Substances 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 150000002894 organic compounds Chemical class 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000001237 Raman spectrum Methods 0.000 description 2
- WGLPBDUCMAPZCE-UHFFFAOYSA-N Trioxochromium Chemical compound O=[Cr](=O)=O WGLPBDUCMAPZCE-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 229910000423 chromium oxide Inorganic materials 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 230000008034 disappearance Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005281 excited state Effects 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910052743 krypton Inorganic materials 0.000 description 2
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 235000013842 nitrous oxide Nutrition 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052990 silicon hydride Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910017073 AlLi Inorganic materials 0.000 description 1
- 229910019974 CrSi Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 238000006124 Pilkington process Methods 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 239000005354 aluminosilicate glass Substances 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 208000037265 diseases, disorders, signs and symptoms Diseases 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000003344 environmental pollutant Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 description 1
- GGJOARIBACGTDV-UHFFFAOYSA-N germanium difluoride Chemical compound F[Ge]F GGJOARIBACGTDV-UHFFFAOYSA-N 0.000 description 1
- 229910052986 germanium hydride Inorganic materials 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- AHLBNYSZXLDEJQ-FWEHEUNISA-N orlistat Chemical compound CCCCCCCCCCC[C@H](OC(=O)[C@H](CC(C)C)NC=O)C[C@@H]1OC(=O)[C@H]1CCCCCC AHLBNYSZXLDEJQ-FWEHEUNISA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 231100000719 pollutant Toxicity 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000767 polyaniline Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000128 polypyrrole Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- 229920005573 silicon-containing polymer Polymers 0.000 description 1
- 229910001256 stainless steel alloy Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
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- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
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- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
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- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
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- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
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- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
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Abstract
本发明提供一种电特性优越的薄膜晶体管、以及包括该薄膜晶体管的显示装置、和这些的制造方法。所述薄膜晶体管包括：形成在栅电极上的栅绝缘膜；形成在栅绝缘膜上的微晶半导体膜；形成在微晶半导体膜上的缓冲层；形成在缓冲层上的添加有赋予一种导电型的杂质元素的一对半导体膜；形成在添加有赋予一种导电型的杂质元素的一对半导体膜上的布线，其中，在栅绝缘膜的一部分或全部或者微晶半导体膜的一部分或全部包含成为施主的杂质元素。
Description
技术领域
本发明涉及薄膜晶体管、及至少将薄膜晶体管用于像素部的显示装置、和其制造方法。
背景技术
近年来，通过利用形成在具有绝缘表面的衬底上的半导体薄膜(厚度大约为几十nm至几百nm)来构成薄膜晶体管的技术引人注目。薄膜晶体管广泛地应用于电子装置如IC或电光装置，尤其是作为显示装置的开关元件，正在积极地进行研究开发。
作为显示装置的开关元件，使用利用非晶半导体膜的薄膜晶体管、利用多晶半导体膜的薄膜晶体管等。作为多晶半导体膜的形成方法，已知通过使用光学系统将脉冲振荡受激准分子激光束加工为线形并通过使线形光束对非晶硅膜进行扫描及照射以实现结晶化的技术。
另外，作为显示装置的开关元件，使用利用微晶半导体膜的薄膜晶体管(参照专利文件1及2)。
[专利文件1]日本专利申请公开Hei4-242724号公报
[专利文件2]日本专利申请公开2005-49832号公报
利用多晶半导体膜的薄膜晶体管具有如下优点：与利用非晶半导体膜的薄膜晶体管相比，其电场效应迁移率高2位数以上；可以在同一个衬底上一体形成显示装置的像素部和其外围驱动电路。然而，与利用非晶半导体膜时相比，其制造工序由于半导体膜的结晶化而被复杂化，这导致成品率的降低及成本的上升。
另外，还有如下问题：在利用微晶半导体膜的反交错型薄膜晶体管中，栅绝缘膜及微晶半导体膜的界面区域中的结晶性低，而薄膜晶体管的电特性不好。
发明内容
鉴于上述问题，本发明的目的在于提供一种电特性良好的薄膜晶体管、以及具有该薄膜晶体管的显示装置、和其制造方法。
本发明的技术要点之一是一种薄膜晶体管，包括：形成在栅电极上的栅绝缘膜；形成在栅绝缘膜上的微晶半导体膜；形成在微晶半导体膜上的缓冲层；形成在缓冲层上的添加有赋予一种导电型的杂质元素的一对半导体膜；形成在添加有赋予一种导电型的杂质元素的一对半导体膜上的布线，其中，在栅绝缘膜的一部分或全部或者微晶半导体膜的一部分或全部包含成为施主的杂质元素。
此外，典型的是，本发明的特征在于：在接触于上述微晶半导体膜的栅绝缘膜的区域中包含成为施主的杂质元素。在此情况下，有时在整个微晶半导体膜中包含成为施主的杂质元素。此外，有时只在接触于栅绝缘膜的区域中包含成为施主的杂质元素。在此情况下，在接触于栅绝缘膜的区域中形成包含成为施主的杂质元素的第一微晶半导体膜，并且在第一微晶半导体膜上形成第二微晶半导体膜。注意，第二微晶半导体膜不包含高于二次离子质量分析法(SIMS，SecondaryIon Mass Spectrometry)的检测限度的成为施主的杂质元素。
或者，本发明的特征在于：在上述栅绝缘膜中包含成为施主的杂质元素。
或者，本发明的特征在于：形成接触于栅绝缘膜的第一微晶半导体膜；形成接触于第一微晶半导体膜且包含成为施主的杂质元素的第二微晶半导体膜；形成接触于包含成为施主的杂质元素的第二微晶半导体膜的第三微晶半导体膜。注意，第一微晶半导体膜及第三微晶半导体膜不包含高于SIMS的检测限度的成为施主的杂质元素。
注意，在此，栅绝缘膜或微晶半导体膜所包含的成为施主的杂质元素的峰值浓度为6×1015atoms/cm3以上且3×1018atoms/cm3以下、优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。此外，成为施主的杂质元素的浓度根据二次离子质量分析法中的浓度分布(浓度轮廓)的峰值浓度而决定。
或者，本发明的特征在于；形成包含成为施主的杂质元素的栅绝缘膜或微晶半导体膜，并且制造将微晶半导体膜用作沟道形成区的薄膜晶体管。注意，在用作沟道的微晶半导体膜中，成为施主的杂质元素的峰值浓度为6×1015atoms/cm3以上且3×1018atoms/cm3以下、优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。
典型的是，在栅电极上形成栅绝缘膜，将包含成为施主的杂质元素的气体引入于反应室内后，在栅绝缘膜上利用包含硅或锗的淀积性气体、以及氢形成包含成为施主的杂质元素的微晶半导体膜，并且利用该微晶半导体膜制造薄膜晶体管。
或者，在栅电极上形成栅绝缘膜，在栅绝缘膜上利用包含成为施主的杂质元素的气体、包含硅或锗的淀积性气体、以及氢形成包含成为施主的杂质元素的第一微晶半导体膜，在该第一微晶半导体膜上利用包含硅或锗的淀积性气体、以及氢形成第二微晶半导体膜，并且利用第一微晶半导体膜及第二微晶半导体膜制造薄膜晶体管。
或者，在栅电极上利用包含成为施主的杂质元素的气体、以及包含硅或锗的淀积性气体形成包含成为施主的杂质元素的栅绝缘膜，在包含成为施主的杂质元素的栅绝缘膜上利用包含硅或锗的淀积性气体、以及氢形成包含成为施主的杂质元素的微晶半导体膜，并且利用该微晶半导体膜制造薄膜晶体管。
或者，在等离子体CVD装置的反应室内利用包含成为施主的杂质元素的气体、包含硅或锗的淀积性气体，以及氢形成包含成为施主的杂质元素的保护膜之后，对所述反应室内插入形成有栅电极的衬底，在栅电极上形成栅绝缘膜，在栅绝缘膜上利用包含硅或锗的淀积性气体，以及氢形成微晶半导体膜，并且利用该微晶半导体膜制造薄膜晶体管。
或者，在等离子体CVD装置的反应室内流过包含成为施主的杂质元素的气体之后，在形成有栅电极的衬底上形成包含成为施主的杂质元素的栅绝缘膜，在栅绝缘膜上利用包含硅或锗的淀积性气体、以及氢形成微晶半导体膜，并且利用该微晶半导体膜制造薄膜晶体管。
或者，在形成有栅电极的衬底上形成栅绝缘膜，在等离子体CVD装置的反应室内流过包含成为施主的杂质元素的气体之后，在栅绝缘膜上利用包含硅或锗的淀积性气体、以及氢形成包含成为施主的杂质元素的微晶半导体膜，并且利用该包含成为施主的杂质元素的微晶半导体膜制造薄膜晶体管。
此外，在形成有栅电极的衬底上形成第一栅绝缘膜，在等离子体CVD装置的反应室内流过包含成为施主的杂质元素的气体之后，在第一栅绝缘膜上利用包含氧或氮的非淀积性气体和包含硅的淀积性气体形成包含成为施主的杂质元素的第二栅绝缘膜，在第二栅绝缘膜上形成微晶半导体膜，并且利用该微晶半导体膜制造薄膜晶体管。
此外，在形成有栅电极的衬底上形成第一栅绝缘膜，在第一栅绝缘膜上形成第二栅绝缘膜之后，在等离子体CVD装置的反应室内流过包含成为半导体的施主的杂质元素的气体之后，在第二栅绝缘膜上利用包含氧或氮的非淀积性气体和包含硅的淀积性气体形成包含成为施主的杂质元素的第三栅绝缘膜，在第三栅绝缘膜上利用包含硅或锗的淀积性气体、以及氢形成微晶半导体膜，并且利用该微晶半导体膜制造薄膜晶体管。
注意，成为施主的杂质元素是磷、砷、或者锑。
如果在栅电极上形成包含成为施主的杂质元素的栅绝缘膜，或者将成为施主的杂质元素吸附在栅绝缘膜上，则当形成微晶半导体膜时，可以提高与栅绝缘膜的界面的结晶性。因此，可以通过将与栅绝缘膜的界面的结晶性提高的微晶半导体膜用作沟道形成区，来制造薄膜晶体管。
此外，通过在接触于栅绝缘膜的微晶半导体膜中形成包含成为施主的杂质元素的微晶半导体膜，载流子在微晶半导体膜中移动的速度上升，所以可以制造电场效应迁移率高且导通电流高的薄膜晶体管。
此外，通过将栅绝缘膜或微晶硅膜所包含的成为施主的杂质元素的峰值浓度设定为6×1015atoms/cm3以上且3×1018atoms/cm3以下、优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下，可以制造蓄积型薄膜晶体管(即，沟道形成区为低浓度N型的薄膜晶体管)。注意，当将栅绝缘膜或微晶半导体膜所包含的成为施主的杂质元素的峰值浓度设定得小于6×1015atoms/cm3时，成为施主的杂质元素的数量不足够，而不能希望电场效应迁移率以及导通电流的上升。此外，因为当将栅绝缘膜或微晶半导体膜所包含的成为施主的杂质元素的峰值浓度设定得大于3×1018atoms/cm3时，阈值转移到栅电压的负侧，而不用作晶体管，所以成为施主的杂质元素的浓度优选为6×1015atoms/cm3以上且3×1018atoms/cm3以下、更优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。
此外，通过在与栅绝缘膜的界面的结晶性提高的微晶半导体膜上连续形成缓冲层，并且在缓冲层上形成源区及漏区、源布线及漏布线，形成薄膜晶体管。
此外，本发明的特征在于：形成连接到该薄膜晶体管的像素电极来制造显示装置。
另外，通过利用本发明的微晶半导体膜制造薄膜晶体管(TFT)，并且将该薄膜晶体管用于像素部及驱动电路来制造显示装置。本发明的微晶半导体膜的与栅绝缘膜的界面的结晶性高，所以利用该微晶半导体膜的薄膜晶体管的电场效应迁移率为2.5cm2/V·sec至10cm2/V·sec，即利用非晶半导体膜的薄膜晶体管的5至20倍，因此可以在与像素部相同的衬底上一体形成驱动电路的一部分或全部，来形成系统化面板(system-on-panel)。
此外，作为显示装置，包括发光装置及液晶显示装置。发光装置包括发光元件，而液晶显示装置包括液晶元件。发光元件将由电流或电压控制亮度的元件包括于其范畴内，具体地说，包括有机EL(Electro Luminescence，即电致发光)以及无机EL。
另外，显示装置包括显示元件被密封的面板、以及处于在该面板上安装有包括控制器的IC等状态的模块。再者，本发明之一涉及相当干在制造该显示装置的过程中完成显示元件之前的一个状态的元件衬底，该元件衬底在多个像素中分别具备将电流提供给显示元件的单元。具体地说，元件衬底既可是只形成有显示元件的像素电极的状态，又可是在形成用作像素电极的导电膜之后且在通过蚀刻形成像素电极之前的状态，无论是任何状态都可以。
注意，在本说明书中，显示装置指的是图像显示装置、发光装置、或光源(包括照明装置)。另外，安装有连接器如FPC(柔性印刷电路)、TAB(卷带式自动接合)胶带或TCP(带式载体封装)的模块、将印刷线路板设置在TAB带或TCP端部上的模块、或通过COG(玻璃上芯片)方式将IC(集成电路)直接安装在显示元件上的模块都包括在显示装置中。
根据本发明，形成从与绝缘膜的界面开始结晶性高的微晶半导体膜，并且将该微晶半导体膜用作沟道形成区，来可以制造电特性优越的薄膜晶体管。此外，也可以制造具有该薄膜晶体管的显示装置。
附图说明
图1A和1D是说明本发明的显示装置的制造方法的截面图，图1B、1C、1E和1F是表示叠层膜中的峰值浓度的图；
图2A和2E是说明本发明的显示装置的制造方法的截面图，图2B至2D、2F是表示叠层膜中的峰值浓度的图；
图3A是说明本发明的显示装置的制造方法的截面图，图3B是表示叠层膜中的峰值浓度的图；
图4A和4C是说明本发明的显示装置的制造方法的截面图，图4B和4D是表示叠层膜中的峰值浓度的图；
图5A是说明本发明的显示装置的制造方法的截面图，图5B是表示叠层膜中的峰值浓度的图；
图6是说明本发明的显示装置的制造方法的截面图；
图7A和7C是说明本发明的显示装置的制造方法的截面图，图7B和7D是表示叠层膜中的峰值浓度的图；
图8是说明形成栅绝缘膜及微晶半导体膜的工序的时序图的一个例子；
图9A至9C是说明本发明的显示装置的制造方法的截面图；
图10A至10C是说明本发明的显示装置的制造方法的截面图；
图11A和11B是说明本发明的显示装置的制造方法的截面图；
图12A至12C是说明本发明的显示装置的制造方法的俯视图；
图13是说明形成栅绝缘膜及微晶半导体膜的工序的时序图的一个例子；
图14是说明本发明的显示装置的制造方法的截面图；
图15是说明形成栅绝缘膜及微晶半导体膜的工序的时序图的一个例子；
图16是说明形成栅绝缘膜及微晶半导体膜的工序的时序图的一个例子；
图17A和17B是说明本发明的显示装置的制造方法的截面图；
图18是说明形成栅绝缘膜及微晶半导体膜的工序的时序图的一个例子；
图19是说明本发明的显示装置的制造方法的截面图；
图20是说明形成栅绝缘膜及微晶半导体膜的工序的时序图的一个例子；
图21是说明本发明的显示装置的制造方法的截面图；
图22是表示可以应用于本发明的等离子体CVD装置的结构的图；
图23是表示可以应用于本发明的等离子体CVD装置的结构的图；
图24A和24B是说明本发明的显示装置的制造方法的截面图；
图25A至25D是说明可以应用于本发明的多级灰度掩模的图；
图26A至26C是说明本发明的显示装置的制造方法的截面图；
图27A和27B是说明本发明的显示装置的制造方法的截面图；
图28A和28B是说明本发明的显示装置的制造方法的截面图；
图29A至29C是说明本发明的显示装置的制造方法的截面图；
图30A至30C是说明本发明的显示装置的制造方法的俯视图；
图31是说明本发明的显示装置的制造方法的截面图；
图32是说明本发明的显示装置的截面图；
图33是说明本发明的显示装置的俯视图；
图34是说明本发明的显示装置的俯视图；
图35A和35B是说明本发明的显示装置的截面图及俯视图；
图36A至36C是说明本发明的显示面板的立体图；
图37A至37D是说明利用本发明的显示装置的电子装置的立体图；
图38是说明利用本发明的显示装置的电子装置的图；
图39是说明通过SIMS测定本发明的微晶硅膜中的磷浓度的结果的图；
图40是说明通过SIMS测定本发明的微晶硅膜中的磷浓度的结果的图；
图41是说明通过SIMS测定本发明的微晶硅膜中的磷浓度的结果的图；
图42A至42E是说明样品1至样品5的结构的图；
图43是说明通过μ-PCD法测定微晶硅膜的载流子的寿命的结果的图；
图44是说明用于模拟实验的模型的截面图；
图45A和45B是表示通过模拟实验而获得的DC特性的图；
图46A和46B是表示通过模拟实验而获得的DC特性的图；
图47A和47B是表示通过模拟实验而获得的DC特性的图；
图48A和48B是表示通过模拟实验而获得的导通电流的图；
图49A和49B是表示通过模拟实验而获得的阈值的图；
图50A和50B是表示通过模拟实验而获得的S值的图；
图51A和51B是表示通过模拟实验而获得的最大电场效应迁移率的图；
图52是说明用于模拟实验的模型的截面图；
图53A和53B是表示通过模拟实验而获得的DC特性的图；
图54A和54B是表示通过模拟实验而获得的DC特性的图；
图55A和55B是表示通过模拟实验而获得的DC特性的图；
图56A和56B是表示通过模拟实验而获得的导通电流的图；
图57A和57B是表示通过模拟实验而获得的阈值的图；
图58A和58B是表示通过模拟实验而获得的S值的图；
图59A和59B是表示通过模拟实验而获得的最大电场效应迁移率的图；
图60A至60C是说明薄膜晶体管的元件结构及等效电路图的图；
图61是说明薄膜晶体管的最大电场效应迁移率的图；
图62是说明用于电路模拟实验的电路图的图；
图63A和63B是说明微晶硅膜的厚度、施主浓度、以及阈值的图。
具体实施方式
下面，参照附图说明本发明的实施方式。注意，本发明不局限于以下说明，所述技术领域的普通人员可以很容易地理解一个事实就是，其方式和详细内容可以在不脱离本发明的宗旨及其范围的情况下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。在以下说明的本发明的结构中，在不同的附图中共同使用表示相同部分的附图标记。
实施方式1
在此，参照图1A至图4D说明一种薄膜晶体管的结构，该薄膜晶体管的与栅绝缘膜的界面的结晶性高，而与通常的在沟道形成区中具有微晶半导体膜的薄膜晶体管相比，其电场效应迁移率及导通电流高。
在图IA所示的薄膜晶体管中，在衬底50上形成栅电极51，在栅电极51上形成栅绝缘膜52a、52b，在栅绝缘膜52a、52b上形成包含成为施主的杂质元素的微晶半导体膜61，在微晶半导体膜61上形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜58，在微晶半导体膜58上形成缓冲层73，在缓冲层73上形成添加有赋予一种导电型的杂质元素的一对半导体膜(以下，也称为源区及漏区)72，在添加有赋予一种导电型的杂质元素的一对半导体膜72上形成布线71a至71c。就是说，在形成在栅绝缘膜52b上的微晶半导体膜中，在栅绝缘膜52b一侧包含成为施主的杂质元素。
作为包含成为施主的杂质元素的微晶半导体膜61，形成包含其峰值浓度为6×1015atoms/cm3以上且3×1018atoms/cm3以下、优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下的成为施主的杂质元素的微晶半导体膜。此外，包含成为施主的杂质元素的微晶半导体膜61的厚度为1nm以上且50nm以下。作为微晶半导体膜，有微晶硅膜、包含锗的微晶硅膜等。此外，作为成为施主的杂质元素，有磷、砷、锑等。
通过将微晶半导体膜所包含的成为施主的杂质元素的峰值浓度设定于上述范围内，可以提高栅绝缘膜52b及微晶半导体膜61的界面的结晶性，并且可以降低微晶半导体膜61的电阻率，所以可以制造电场效应迁移率高且导通电流高的薄膜晶体管。注意，当将微晶半导体膜所包含的成为施主的杂质元素的峰值浓度设定得小于6×1015atoms/cm3时，成为施主的杂质元素的数量不足够，而不能希望电场效应迁移率以及导通电流的上升。此外，因为当将微晶半导体膜所包含的成为施主的杂质元素的峰值浓度设定得大于3×1018atoms/cm3时，阈值转移到栅电压的负侧，而不用作晶体管，所以成为施主的杂质元素的浓度优选为6×1015atoms/cm3以上且3×1018atoms/cm3以下、更优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。
这里的微晶半导体膜是包含非晶和结晶结构(包括单晶、多晶)的中间结构的半导体的膜。该半导体是具有在自由能方面稳定的第三状态的半导体，并是具有短程有序且晶格畸变的结晶半导体，其中粒径为0.5nm至20nm的柱状或针状结晶对于衬底表面在法线方向生长。另外，在多个微晶半导体之间存在非晶半导体。微晶半导体的典型例子的微晶硅的拉曼光谱转移到比表示单晶硅的520cm-1低的波数一侧。就是说，微晶硅的拉曼光谱的峰值位于表示单晶硅的520cm-1和表示非晶硅的480cm-1之间。另外，包含至少1原子％或其以上的氢或卤素，以终结悬空键。再者，通过包含氦、氩、氪、氖等的稀有气体来进一步促进晶格畸变，可以获得稳定性提高的优良微晶半导体膜。涉及这种微晶半导体膜的记述例如在美国专利4,409,134号中公开。
包含成为施主的杂质元素的微晶半导体膜61及微晶半导体膜58分别以1nm以上且200nm以下、优选为1nm以上且100nm以下、更优选为1nm以上且50nm以下形成。包含成为施主的杂质元素的微晶半导体膜61、以及当该微晶半导体膜61的厚度薄时微晶半导体膜53也用作之后形成的薄膜晶体管的沟道形成区。至少通过将包含成为施主的杂质元素的微晶半导体膜61的厚度设定为1nm以上且50nm以下，可以制造完全耗尽型薄膜晶体管。
此外，优选将微晶半导体膜的氧浓度、以及氮浓度设定得小于成为施主的杂质元素的浓度的10倍，典型为小于3×1019atoms/cm3，更优选为小于3×1018atoms/cm3，并且优选将碳的浓度设定为3×1018atoms/cm3以下。通过降低氧、氮、以及碳混入于微晶半导体膜的浓度，可以抑制微晶半导体膜的缺陷的产生。再者，当氧、以及氮进入于微晶半导体膜中时，难以实现结晶化。因此，通过降低微晶半导体膜中的氧浓度、氮浓度并且包含成为施主的杂质元素，可以提高微晶半导体膜的结晶性。
此外，因为在本实施方式的包含成为施主的杂质元素的微晶半导体膜中包含成为施主的杂质元素，所以通过与成膜同时或者成膜后对用作薄膜晶体管的沟道形成区的微晶半导体膜添加成为受体的杂质元素，可以控制阈值。作为成为受体的杂质元素，典型有硼，并且将B2H6、BF3等杂质气体以1ppm至1000ppm、优选以1ppm至100ppm的比例混入于氢化硅，即可。并且，将硼的浓度设定为成为施主的杂质元素的1/10左右、例如为1×1014atoms/cm3至6×1016atoms/cm3，即可。
此外，作为缓冲层73，使用非晶半导体膜。或者，使用包含氟或氯等卤素的非晶半导体膜。或者，使用包含氮的非晶半导体膜。将缓冲层73的厚度设定为50nm至200nm。作为非晶半导体膜，有非晶硅膜、或者包含锗的非晶硅膜等。
因为缓冲层73由非晶半导体膜形成，所以其能隙比微晶半导体膜58大，并电阻率高，且迁移率比微晶半导体膜58低，即微晶半导体膜53的1/5至1/10。因此，在之后形成的薄膜晶体管中，缓冲层用作高电阻区，而可以降低发生在源区及漏区72和微晶半导体膜61之间的漏电流。此外，可以降低截止电流。
此外，通过在包含成为施主的杂质元素的微晶半导体膜61上形成微晶半导体膜58，可以防止包含成为施主的杂质元素的微晶半导体膜61所包含的成为施主的杂质元素扩散到缓冲层73。当成为施主的杂质元素扩散到高电阻区的缓冲层73时，缓冲层73的电阻率降低，并且在包含成为施主的杂质元素的微晶半导体膜61和源区及漏区72之间流过漏电流，而开关特性降低。因此，优选在包含成为施主的杂质元素的微晶半导体膜61及缓冲层73之间形成微晶半导体膜58。
此外，通过在微晶半导体膜58的表面上作为缓冲层73形成非晶半导体膜、包含氢、氮、或卤素的非晶半导体膜，可以防止包括在微晶半导体膜58中的晶粒表面的自然氧化。尤其是在非晶半导体和微晶粒接触的区域中，容易因局部应力而产生裂缝。当该裂缝与氧接触时晶粒氧化，而形成氧化硅。但是，通过在微晶半导体膜58的表面上形成缓冲层73，可以防止微晶粒的氧化。
衬底50除了可以使用如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、铝硅酸盐玻璃等通过利用熔化法或浮法而制造的无碱玻璃衬底、或陶瓷衬底之外，还可以使用具有能够承受本制造工序中的处理温度的耐热性的塑料衬底等。此外，还可以应用在不锈钢合金等金属衬底表面上设置绝缘膜的衬底。
栅电极51由金属材料形成。作为金属材料，应用铝、铬、钛、钽、钼、铜等。栅电极51的优选实例由铝或铝和阻挡金属的叠层结构体形成。作为阻挡金属，应用钛、钼、铬等难熔金属。优选设置阻挡金属，以便防止铝的小丘、铝的氧化。
栅电极51以50nm以上且300nm以下的厚度形成。通过将栅电极51的厚度设定为50nm以上且100nm以下，可以防止之后形成的半导体膜或布线的破裂。另外，通过将栅电极51的厚度设定为150nm以上且300nm以下，可以降低栅电极51的电阻。
注意，由于在栅电极51上形成半导体膜或布线，所以优选将其端部加工为锥形形状以防止破裂。此外，虽然未图示，但是在该工序中还可以同时形成与栅电极连接的布线、电容布线。
栅绝缘膜52a及52b可以分别由厚度为50nm至150nm的氧化硅膜、氮化硅膜、氧氮化硅膜、或氮氧化硅膜形成。这里，示出形成氮化硅膜或氮氧化硅膜作为栅绝缘膜52a并形成氧化硅膜或氧氮化硅膜作为栅绝缘膜52b来层叠它们的方式。注意，不使栅绝缘膜具有两层结构，而可以通过利用氧化硅膜、氮化硅膜、氧氮化硅膜、或者氮氧化硅膜的单层形成栅绝缘膜。
通过使用氮化硅膜或氮氧化硅膜形成栅绝缘膜52a，提高衬底50和栅绝缘膜52a的紧密力，在使用玻璃衬底作为衬底50的情况下，可以防止来自衬底50的杂质扩散到包含成为施主的杂质元素的微晶半导体膜61中，并且可以防止栅电极51的氧化。就是说，可以防止膜剥离，并可以提高之后形成的薄膜晶体管的电特性。另外，这是因为栅绝缘膜52a及52b的厚度优选分别为50nm以上时，可以缓和由栅电极51的凹凸导致的覆盖度降低的缘故。
这里，氧氮化硅膜指的是在其组成上氧含量多于氮含量的膜，作为其组成范围包含55原子％至65原子％的氧、1原子％至20原子％的氮、25原子％至35原子％的Si、以及0.1原子％至10原子％的氢。此外，氮氧化硅膜指的是在其组成上氮含量多于氧含量的膜，作为其组成范围包含15原子％至30原子％的氧、20原子％至35原子％的氮、25原子％至35原子％的Si、以及15原子％至25原子％的氢。
关于添加有赋予一种导电型的杂质元素的半导体膜72，在形成n沟道型薄膜晶体管的情况下，可以添加磷作为典型的杂质元素，即将PH3等的杂质气体添加到氢化硅中，即可。另外，在形成p沟道型薄膜晶体管的情况下，可以添加硼作为典型的杂质元素，即将B2H6等的杂质气体添加到氢化硅中，即可。通过将磷或硼的浓度设定为1×1019atoms/cm3至1×1021atoms/cm3，可以获得与导电膜的欧姆接触，而用作源区及漏区。添加有赋予一种导电型的杂质元素的半导体膜72可以由微晶半导体或非晶半导体形成。添加有赋予一种导电型的杂质元素的半导体膜72以2nm以上且50nm以下的厚度形成。通过减少添加有赋予一种导电型的杂质元素的半导体膜的厚度，可以提高处理量。
布线71a至71c优选由铝、或添加有铜、硅、钛、钕、钪、钼等的耐热性高的元素或小丘防止元素的铝合金的单层或叠层形成。还可以采用如下叠层结构：使用钛、钽、钼、钨或这些元素的氮化物形成与添加有赋予一种导电型的杂质元素的半导体膜接触一侧的膜，并在其上形成铝或铝合金。再者，还可以采用如下叠层结构：铝或铝合金的上表面及下表面由钛、钽、钼、钨或这些元素的氮化物夹住。这里，示出布线71a至71c这三个层层叠的导电膜，并示出如下叠层导电膜：布线71a、71c由钼膜构成，且布线71b由铝膜构成；或者，布线71a、71c由钛膜构成，且布线71b由铝膜构成的叠层结构。
接着，图1B及图1C利用曲线41及曲线42模式性地示出：在栅绝缘膜52a和52b、包含成为施主的杂质元素的微晶半导体膜61、不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜58、缓冲层73的叠层部分中的由SIMS表示的成为施主的杂质元素的浓度分布。
如图1B所示，图1A所示的薄膜晶体管的成为施主的杂质元素的浓度在包含成为施主的杂质元素的微晶半导体膜61中具有高峰。注意，如图1B所示，成为施主的杂质元素的浓度分布的高峰也可以位于包含成为施主的杂质元素的微晶半导体膜61的中央附近。此外，如图1C的曲线42所示的成为施主的杂质元素的浓度分布那样，成为施主的杂质元素的浓度分布的高峰也可以位于栅绝缘膜52b与包含成为施主的杂质元素的微晶半导体膜61的界面附近。
注意，在微晶半导体膜中，成为施主的杂质元素无需仅包含于栅绝缘膜一侧。例如，如图1D所示，也可以在整个微晶半导体膜中包含成为施主的杂质元素。就是说，也可以在栅绝缘膜52b及缓冲层73之间设置有包含成为施主的杂质元素的微晶半导体膜61。
在图1D所示的薄膜晶体管中，在衬底50上形成栅电极51，在栅电极51上形成栅绝缘膜52a、52b，在栅绝缘膜52a、52b上形成包含成为施主的杂质元素的微晶半导体膜61，在包含成为施主的杂质元素的微晶半导体膜61上形成缓冲层73，在缓冲层73上形成添加有赋予一种导电型的杂质元素的一对半导体膜72，在添加有赋予一种导电型的杂质元素的一对半导体膜72上形成布线71a至71c。
在本方式中，特征在于：在栅绝缘膜52b及缓冲层73之间形成包含成为施主的杂质元素的微晶半导体膜61。成为施主的杂质元素的峰值浓度优选为6×1015atoms/cm3以上且3×1018atoms/cm3以下、更优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。此外，包含成为施主的杂质元素的微晶半导体膜61的厚度为5nm以上且100nm以下、优选为10nm以上且50nm以下。此外，既可以在整个微晶半导体膜61中成为施主的杂质元素的峰值浓度满足上述浓度，又可以在栅绝缘膜52b及微晶半导体膜61的界面附近具有高峰，并且从栅绝缘膜52b向缓冲层73成为施主的杂质元素的浓度降低。此外，通过包含成为施主的杂质元素的微晶半导体膜61中的氧的峰值浓度、以及氮的峰值浓度小于成为施主的杂质元素的浓度的10倍，并且由于成为受体的杂质元素、典型的是硼的峰值浓度为成为施主的杂质元素的峰值浓度的1/10以下，所以可以进一步提高包含成为施主的杂质元素的微晶半导体膜的结晶性。
通过将微晶半导体膜所包含的成为施主的杂质元素的峰值浓度设定于上述范围内，可以提高栅绝缘膜52b与微晶半导体膜61的界面的结晶性，并且可以降低微晶半导体膜61的电阻率，所以可以制造电场效应迁移率高且导通电流高的薄膜晶体管。注意，当将微晶半导体膜所包含的成为施主的杂质元素的峰值浓度设定得小于6×1015atoms/cm3时，成为施主的杂质元素的数量不足够，而不能希望电场效应迁移率以及导通电流的上升。此外，因为当将微晶半导体膜所包含的成为施主的杂质元素的峰值浓度设定得大于3×1018atoms/cm3时，阈值转移到栅电压的负侧，而不用作薄膜晶体管，所以成为施主的杂质元素的浓度优选为6×1015atoms/cm3以上且3×1018atoms/cm3以下、更优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。
接着，图1E及图1F利用曲线47、48模式性地示出：在栅绝缘膜52a和52b、包含成为施主的杂质元素的微晶半导体膜61、缓冲层73的叠层部分中的由SIMS表示的成为施主的杂质元素的浓度分布。
如图1E的曲线47所示，图1D所示的薄膜晶体管的成为施主的杂质元素的浓度在设置于栅绝缘膜52b及缓冲层73之间的包含成为施主的杂质元素的微晶半导体膜61中具有高峰。此外，如图1F的曲线48所示的成为施主的杂质元素的浓度分布，成为施主的杂质元素的浓度分布的峰值也可以位于栅绝缘膜52b与包含成为施主的杂质元素的微晶半导体膜61的界面附近，并且向缓冲层73浓度减少。
接着，参照图2A至2F表示不同于上述的方式。
图2A表示本实施方式所示的薄膜晶体管的截面。
在图2A所示的薄膜晶体管中，在衬底50上形成栅电极51，在栅电极51上形成栅绝缘膜52a，在栅绝缘膜52a上形成包含成为施主的杂质元素的栅绝缘膜59，在栅绝缘膜59上形成微晶半导体膜58，在微晶半导体膜58上形成缓冲层73，在缓冲层73上形成添加有赋予一种导电型的杂质元素的一对半导体膜72，在添加有赋予一种导电型的杂质元素的一对半导体膜72上形成布线71a至71c。
作为包含成为施主的杂质元素的栅绝缘膜59的磷的峰值浓度优选为6×1015atoms/cm3以上且3×1018atoms/cm3以下、更优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。此外，微晶半导体膜58的厚度为1nm以上且50nm以下。
栅绝缘膜52a可以由与图1A至1F所示的栅绝缘膜52a同样的材料形成。此外，包含成为施主的杂质元素的第二栅绝缘膜59可以由包含成为施主的杂质元素(磷、砷、或者锑)的氧化硅膜、氮化硅膜、氧氮化硅膜、或者氮氧化硅膜等形成。
接着，图2B至图2D利用曲线43至曲线45模式性地示出：在栅绝缘膜52a、包含成为施主的杂质元素的栅绝缘膜59、微晶半导体膜58、缓冲层73的叠层部分中的由SIMS表示的成为施主的杂质元素的浓度分布。
如图2B所示，图2A所示的薄膜晶体管的成为施主的杂质元素的浓度在设置于栅绝缘膜52a及微晶半导体膜58之间的包含成为施主的杂质元素的栅绝缘膜59中具有高峰。
注意，在此示出栅绝缘膜52a不包含高于SIMS的检测限度的成为施主的杂质元素，而只栅绝缘膜59包含成为施主的杂质元素的方式，但是不局限于此。例如，也可以采用栅绝缘膜由一个层构成，并且栅绝缘膜包含成为施主的杂质元素的方式。利用图2C的曲线44模式性地示出：此时的在包含成为施主的杂质元素的栅绝缘膜59a、微晶半导体膜58、缓冲层73的叠层部分中由SIMS表示的成为施主的杂质元素的浓度分布。在此，表示成为施主的杂质元素的浓度分布的曲线44，在包含成为施主的杂质元素的栅绝缘膜59a中，在栅电极一侧具有高峰，从栅电极一侧向微晶半导体膜58一侧减少。注意，表示成为施主的杂质元素的浓度分布的曲线的形状不局限于该形状，也可以在包含成为施主的杂质元素的栅绝缘膜59a的中央附近具有高峰。
此外，在图2A中也可以相反地设置栅绝缘膜52a和包含成为施主的杂质元素的栅绝缘膜59。就是说，也可以在栅电极51上形成包含成为施主的杂质元素的栅绝缘膜59，并且在包含成为施主的杂质元素的栅绝缘膜59上形成栅绝缘膜52a。利用图2D的曲线45模式性地示出：此时的在包含成为施主的杂质元素的第二栅绝缘膜59、第一栅绝缘膜52a、微晶半导体膜58、缓冲层73的叠层部分中由SIMS表示的成为施主的杂质元素的浓度分布。在此，表示成为施主的杂质元素的浓度分布的曲线45，在包含成为施主的杂质元素的栅绝缘膜59中，在栅电极一侧具有高峰，从栅电极一侧向栅绝缘膜52a一侧减少。注意，表示成为施主的杂质元素的浓度分布的曲线的形状不局限于该形状，也可以在包含成为施主的杂质元素的栅绝缘膜59的中央附近具有高峰。
在图2E所示的薄膜晶体管中，在衬底50上形成栅电极51，在栅电极51上形成栅绝缘膜52a，在栅绝缘膜52a上形成包含成为施主的杂质元素的栅绝缘膜59，在栅绝缘膜59上形成包含成为施主的杂质元素的微晶半导体膜61，在微晶半导体膜61上形成缓冲层73，在缓冲层73上形成添加有赋予一种导电型的杂质元素的一对半导体膜72，在添加有赋予一种导电型的杂质元素的一对半导体膜72上形成布线71a至71c。
接着，利用图2F的曲线35模式性地示出：在栅绝缘膜52a、包含成为施主的杂质元素的栅绝缘膜59、包含成为施主的杂质元素的微晶半导体膜61、缓冲层73的叠层部分中由SIMS表示的成为施主的杂质元素的浓度分布。
如图2F所示，图2E所示的薄膜晶体管的成为施主的杂质元素的浓度在包含成为施主的杂质元素的栅绝缘膜59中具有高峰。此外，高峰位置在于栅绝缘膜52a与包含成为施主的杂质元素的栅绝缘膜59的界面附近。注意，表示包含成为施主的杂质元素的浓度分布的曲线的形状不局限于该形状，也可以在包含成为施主的杂质元素的栅绝缘膜59的中央附近具有高峰。
在本方式中，特征在于：接触于微晶半导体膜58或包含成为施主的杂质元素的微晶半导体膜61的栅绝缘膜59包含成为施主的杂质元素。通过使栅绝缘膜59中的微晶半导体膜58、61一侧包含成为施主的杂质元素，在栅绝缘膜59的表面上提取成为施主的杂质元素。通过在栅绝缘膜59的表面上提取成为施主的杂质元素，可以提高当微晶半导体膜58、61开始淀积时的结晶性。
此外，特征在于：使栅绝缘膜中的栅电极51一侧包含成为施主的杂质元素。通过使栅绝缘膜中的栅电极51一侧包含成为施主的杂质元素，可以将低浓度的杂质元素扩散到栅绝缘膜的微晶半导体膜一侧。根据这些事实，可以提高栅绝缘膜59及微晶半导体膜58、61的界面的结晶性，并且可以降低微晶半导体膜58、61的电阻率，所以可以制造电场效应迁移率高且导通电流高的薄膜晶体管。
此外，当将栅绝缘膜59所包含的成为施主的杂质元素的峰值浓度设定得小于6×1015atoms/cm3时，成为施主的杂质元素的数量不足够，而不能希望电场效应迁移率以及导通电流的上升。此外，因为当将栅绝缘膜59所包含的成为施主的杂质元素的峰值浓度设定得大于3×1018atoms/cm3时，阈值转移到栅电压的负侧，而不用作晶体管，所以成为施主的杂质元素的浓度优选为6×1015atoms/cm3以上且3×1018atoms/cm3以下、更优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。
此外，通过在包含成为施主的杂质元素的栅绝缘膜59上形成包含成为施主的杂质元素的微晶半导体膜61，可以提高当微晶半导体膜61开始淀积时的结晶性，同时因为用作沟道的微晶半导体膜61也包含成为施主的杂质元素，所以可以进一步降低微晶半导体膜的电阻率。因此，可以制造导通电流及电场效应迁移率高的薄膜晶体管。
接着，参照图3A和3B表示不同于上述的方式。
图3A表示本实施方式所示的薄膜晶体管的截面。
在图3A所示的薄膜晶体管中，在衬底50上形成栅电极51，在栅电极51上形成包含成为施主的杂质元素的栅绝缘膜59a、59b，在包含成为施主的杂质元素的栅绝缘膜59b上形成包含成为施主的杂质元素的微晶半导体膜61，在包含成为施主的杂质元素的微晶半导体膜61上形成缓冲层73，在缓冲层73上形成添加有赋予一种导电型的杂质元素的一对半导体膜72，在添加有赋予一种导电型的杂质元素的一对半导体膜72上形成布线71a至71c。
在包含成为施主的杂质元素的栅绝缘膜59a、59b及包含成为施主的杂质元素的微晶半导体膜61中，成为施主的杂质元素的峰值浓度优选为6×1015atoms/cm3以上且3×1018atoms/cm3以下、更优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。
接着，图3B利用曲线46模式性地示出：在栅电极51、包含成为施主的杂质元素的栅绝缘膜59a和59b、包含成为施主的杂质元素的微晶半导体膜61、缓冲层73的叠层部分中的由SIMS表示的成为施主的杂质元素的浓度分布。
如图3B所示，图3A所示的薄膜晶体管的成为施主的杂质元素的浓度在栅绝缘膜59a、59b及微晶半导体膜61中满足上述浓度并且具有高峰。此外，高峰位置在栅电极51及栅绝缘膜59a的界面附近。注意，表示成为施主的杂质元素的浓度分布的曲线46的形状不局限于该形状，既可以在包含成为施主的杂质元素的栅绝缘膜59a、59b的各中央附近具有高峰，又可以在栅绝缘膜59a、59b的界面附近具有高峰。此外，也可以在包含成为施主的杂质元素的栅绝缘膜59b与包含成为施主的杂质元素的微晶半导体膜61的界面附近具有高峰。此外，也可以在包含成为施主的杂质元素的微晶半导体膜61的中央具有高峰。
注意，在图3A所示的薄膜晶体管中，也可以在包含成为施主的杂质元素的微晶半导体膜61及缓冲层73之间具有微晶半导体膜58(参照图4A)。注意，在此，具体地说，微晶半导体膜58是指不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜。但是，在SIMS的检测限度中，在逻辑上轮廓应该是平坦的，然而在实际上因为测定对象离子的在低浓度区域中的S/N(Signal/Noise)比不好，所以轮廓难以成为平坦。因此，将测定对象离子的在低浓度区域中的平均值设定为检测限度。
接着，图4B利用曲线33模式性地示出：在包含成为施主的杂质元素的栅绝缘膜59a和59b、包含成为施主的杂质元素的微晶半导体膜61、微晶半导体膜58、缓冲层73的叠层部分中的由SIMS表示的成为施主的杂质元素的浓度分布。
如图4B所示，图4A所示的薄膜晶体管的成为施主的杂质元素的浓度在包含成为施主的杂质元素的栅绝缘膜59a中具有高峰。此外，也可以在包含成为施主的杂质元素的栅绝缘膜59b与包含成为施主的杂质元素的微晶半导体膜61的界面附近具有高峰。此外，也可以在包含成为施主的杂质元素的微晶半导体膜61的中央具有高峰。
通过在包含成为施主的杂质元素的微晶半导体膜61上形成微晶半导体膜58，可以防止包含成为施主的杂质元素的微晶半导体膜61所包含的成为施主的杂质元素扩散到缓冲层73。当成为施主的杂质元素扩散到作为高电阻区的缓冲层73时，缓冲层73的电阻率降低，并且在包含成为施主的杂质元素的微晶半导体膜61和源区及漏区72之间产生漏电流，而开关特性降低。因此，优选在包含成为施主的杂质元素的微晶半导体膜61及缓冲层73之间形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜58。
此外，在图3A和3B中，也可以形成微晶半导体膜58而代替包含成为施主的杂质元素的微晶半导体膜61(参照图4C)。
接着，图4D利用曲线34模式性地示出：在包含成为施主的杂质元素的栅绝缘膜59a和59b、微晶半导体膜58、缓冲层73的叠层部分中的由SIMS表示的成为施主的杂质元素的浓度分布。
如图4D所示，图4C所示的薄膜晶体管的成为施主的杂质元素的浓度在包含成为施主的杂质元素的栅绝缘膜59a中具有高峰。注意，表示成为施主的杂质元素的浓度分布的曲线34的形状不局限于该形状，也可以在包含成为施主的杂质元素的栅绝缘膜59a、59b的各中央附近具有高峰，又可以在栅绝缘膜59a、59b的界面附近具有高峰。
接着，参照图5A和5B表示不同于上述的方式。
图5A表示本实施方式所示的薄膜晶体管的截面。
在图5A所示的薄膜晶体管中，在衬底50上形成栅电极51，在栅电极51上形成栅绝缘膜52a、52b，在栅绝缘膜52a、52b上形成第一微晶半导体膜58a，在第一微晶半导体膜58a上形成包含成为施主的杂质元素的第二微晶半导体膜64，在包含成为施主的杂质元素的第二微晶半导体膜64上形成第三微晶半导体膜58b，在第三微晶半导体膜58b上形成缓冲层73，在缓冲层73上形成添加有赋予一种导电型的杂质元素的一对半导体膜72，在添加有赋予一种导电型的杂质元素的一对半导体膜72上形成布线71a至71c。
在本方式中，特征在于：在不包含高于SIMS的检测限度的成为施主的杂质元素的第一微晶半导体膜58a及第三微晶半导体膜58b之间形成包含成为施主的杂质元素的第二微晶半导体膜64。成为施主的杂质元素的峰值浓度优选为6×1015atoms/cm3以上且3×1018atoms/cm3以下、更优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。
接着，图5B利用曲线49模式性地示出：在栅绝缘膜52a和52b、第一微晶半导体膜58a、包含成为施主的杂质元素的第二微晶半导体膜64、第三微晶半导体膜58b、缓冲层73的叠层部分中的由SIMS表示的成为施主的杂质元素的浓度分布。
如图5B所示，图5A所示的薄膜晶体管的成为施主的杂质元素的浓度在包含成为施主的杂质元素的第二微晶半导体膜64中满足成为施主的杂质元素的上述峰值浓度。此外，在包含成为施主的杂质元素的第二微晶半导体膜64的中央具有高峰。注意，表示成为施主的杂质元素的浓度分布的曲线的形状不局限于该形状，也可以在第一微晶半导体膜58a及包含成为施主的杂质元素的第二微晶半导体膜64的界面附近具有高峰，并且向第三微晶半导体膜58b浓度减少。
如上所述，通过采用在栅绝缘膜或微晶半导体膜中包含成为施主的杂质元素的蓄积型薄膜晶体管，可以提高栅绝缘膜及微晶半导体膜的界面的结晶性，并且可以降低微晶半导体膜的电阻率，因此，可以制造电场效应迁移率高且导通电流高的薄膜晶体管。
此外，通过由微晶半导体膜构成沟道形成区，抑制阈值电压的变动，并提高电场效应迁移率，且降低亚阈值摆幅(subthreshold swing：S值)，所以可以谋求实现薄膜晶体管的高性能化。由此，可以提高显示装置的驱动频率，而可以充分对应于面板尺寸的大面积化、像素的高密度化。
实施方式2
在本实施方式中，利用图6及图7A至7D表示栅绝缘膜的层结构与实施方式1所示的不同的薄膜晶体管。在此，如图6及图7A至7D所示，示出具有三层栅绝缘膜而代替如图1A至5B所示的两层栅绝缘膜的薄膜晶体管。
也可以如图6所示那样形成三层栅绝缘膜52a、52b、52c而代替图1A所示的薄膜晶体管的栅绝缘膜52a、52b。第一层及第二层的栅绝缘膜52a、52b可以与实施方式1同样地形成。作为第三层栅绝缘膜52c，可以形成厚度为1nm至5nm左右的氮化硅膜或者氮氧化硅膜。
此外，可以代替两层的栅绝缘膜52a、52b，如图7A所示，在衬底50及栅电极51上形成栅绝缘膜52a、52b、以及包含成为施主的杂质元素的栅绝缘膜59c，并在其上形成微晶半导体膜58、缓冲层73、添加有赋予一种导电型的杂质元素的一对半导体膜72，且在添加有赋予一种导电型的杂质元素的一对半导体膜72上形成布线71a至71c。
作为第一层及第二层的栅绝缘膜52a、52b，可以与实施方式1同样地通过等离子体CVD法或溅射法，形成氮化硅膜、氮氧化硅膜、氧化硅膜、氧氮化硅膜。第三层的包含成为施主的杂质元素的栅绝缘膜59c可以通过利用具有厚度为1nm至5nm左右的磷、砷、或者锑的氮化硅膜或者氮氧化硅膜来形成。
接着，图7B利用曲线36模式性地示出：在栅绝缘膜52a和52b、包含成为施主的杂质元素的栅绝缘膜59c、微晶半导体膜58、缓冲层73的叠层部分中的由SIMS表示的成为施主的杂质元素的浓度分布。
如图7B所示，图7A所示的薄膜晶体管的成为施主的杂质元素的浓度在包含成为施主的杂质元素的栅绝缘膜59c中具有高峰。此外，高峰位置在栅绝缘膜52b与包含成为施主的杂质元素的栅绝缘膜59c的界面附近。注意，表示成为施主的杂质元素的浓度分布的曲线的形状不局限于该形状，也可以在包含成为施主的杂质元素的栅绝缘膜59c的中央附近具有高峰。
注意，也可以代替图7A所示的微晶半导体膜58而形成包含成为施主的杂质元素的微晶半导体膜61(参照图7C)。例如，在形成包含成为施主的杂质元素的栅绝缘膜59c之后，在成为施主的杂质元素留下于反应室内的状态下，利用上述微晶半导体膜58的成膜条件，淀积微晶半导体。接着，在形成缓冲层73之后，经过实施方式1所示的工序，如图7C所示，在栅电极51上形成栅绝缘膜52a、52b以及包含成为施主的杂质元素的栅绝缘膜59c，在该栅绝缘膜59c上形成包含成为施主的杂质元素的微晶半导体膜61，在该微晶半导体膜61上形成缓冲层73，以可以制造薄膜晶体管。
接着，图7D利用曲线37模式性地示出：在栅绝缘膜52a和52b、包含成为施主的杂质元素的栅绝缘膜59c、包含成为施主的杂质元素的微晶半导体膜61、缓冲层73的叠层部分中的由SIMS表示的成为施主的杂质元素的浓度分布。
如图7D所示，图7C所示的薄膜晶体管的成为施主的杂质元素的浓度在包含成为施主的杂质元素的栅绝缘膜59c中具有高峰。此外，高峰位置在于栅绝缘膜52a与包含成为施主的杂质元素的栅绝缘膜59c的界面附近。注意，表示成为施主的杂质元素的浓度分布的曲线的形状不局限于该形状，也可以在包含成为施主的杂质元素的栅绝缘膜59c的中央附近具有高峰。
可以通过等离子体CVD法形成作为第三层栅绝缘膜52c、59c的厚度为1nm至5nm左右的氮化硅膜或氮氧化硅膜、或者包含成为施主的氮化硅膜或氮氧化硅膜。此外，通过对栅绝缘膜52b进行利用高密度等离子体的氮化处理，可以在栅绝缘膜52b的表面上形成氮化硅层。通过进行高密度等离子体氮化，也可以获得含有更高浓度的氮的氮化硅层。高密度等离子体例如通过利用高频率的微波，例如2.45GHz的微波来产生。因为其特征在于低电子温度的高密度等离子体的活性种类的动能低，所以可以形成与现有的等离子体处理相比等离子体损伤少且缺陷少的层。此外，因为可以使栅绝缘膜52b的表面粗糙小，所以可以增高载流子的迁移率。
此外，在微晶半导体膜中掺杂有非晶半导体及结晶半导体。因此，当非晶半导体与氧化硅或氧氮化硅接触时，包含在非晶半导体中的氢容易与氧化硅或氧氮化硅起反应，而微晶半导体膜中的氢浓度降低，同时栅绝缘膜与微晶半导体膜的界面退化。因此，通过形成厚度薄的氮化硅膜或者氮氧化硅膜作为微晶半导体膜的基底膜，可以使该膜用作对于氢扩散的阻挡膜，可以降低栅绝缘膜与微晶半导体膜的界面的退化。
注意，该栅绝缘膜的结构可以用于图1D、以及图2A至图5B所示的薄膜晶体管的栅绝缘膜。
实施方式3
在本实施方式中，示出上述实施方式1所示的薄膜晶体管的制造工序。
关于具有微晶半导体膜的薄膜晶体管，n型薄膜晶体管具有比p型薄膜晶体管高的电场效应迁移率，因此更适合用于驱动电路。优选的是，在同一个衬底上形成全部为同一极性的薄膜晶体管，以抑制制造工序数目。这里，使用n沟道型薄膜晶体管进行说明。
首先，以下示出图1A及图1D所示的薄膜晶体管的制造工序。
如图9A所示，在衬底50上形成栅电极51，并且在栅电极51上形成栅绝缘膜52a、52b。
栅电极51通过溅射法、CVD法、镀敷法、印刷法、液滴喷射法等且使用实施方式1所示的金属材料形成。这里，在衬底50上通过溅射法形成钼膜作为导电膜，并利用通过使用第一光掩模而形成的抗蚀剂掩模来蚀刻形成在衬底50上的导电膜，以形成栅电极51。
栅绝缘膜52a及52b分别通过CVD法或溅射法等且利用氧化硅膜、氮化硅膜、氧氮化硅膜、或氮氧化硅膜而形成。
接着，通过在栅绝缘膜52b上吸附成为施主的杂质元素之后，使用包含硅或锗的淀积性气体及氢且利用等离子体CVD法淀积微晶半导体膜，来形成包含成为施主的杂质元素的微晶半导体膜57。
以下，参照图8而按时间顺序说明包含成为施主的杂质元素的微晶半导体膜的形成方法，典型的是，包含磷的微晶硅膜的形成工序。
图8是说明栅绝缘膜52a、52b以及包含成为施主的杂质元素的微晶半导体膜57的形成工序的时序图，它表示典型例子。图8的说明从对在大气压下的等离子体CVD装置的反应室进行真空排气440的阶段开始，并且按时间顺序示出之后进行的预涂处理441、衬底搬入442、形成栅绝缘膜52a的成膜处理(1)443、真空排气处理444、形成栅绝缘膜52b的成膜处理(2)445、真空排气处理446、吹洗处理447、形成包含成为施主的杂质元素的微晶半导体膜57的成膜处理(3)448、衬底搬出449的各处理。
首先，对反应室内进行真空排气到预定的真空度。在进行高真空排气的情况下，进行使用涡轮分子泵等的排气，并且进行真空排气到低于10-1Pa的压力的真空度。另外，也可以通过利用低温泵的排气，将反应室的压力设定为低于10-5Pa的压力的超高真空(NP；NormalPressure)。此外，优选对反应室进行加热处理以进行从内壁开始的脱气处理。另外，也通过使加热衬底的加热器工作来使温度稳定化(ST；Setting Temperature)。衬底的加热温度为100℃至300℃、优选为120℃至220℃。
在预涂处理441中，将与栅绝缘膜同样或者类似组成的膜预涂在等离子体CVD装置的反应室内。结果，可以防止构成反应室的金属作为杂质而包含在栅绝缘膜中。即，通过利用与栅绝缘膜同样或者类似组成的膜覆盖反应室内，可以防止反应室内被等离子体蚀刻，并且可以降低包含在栅绝缘膜中的来自反应室的杂质的浓度。
在衬底搬入442中，将衬底从连接到反应室的装载闭锁室搬入到反应室。此时的反应室的压力为与装载闭锁室相同的压力(LP；LoadLock Pressure)。
在形成栅绝缘膜52a的成膜处理(1)443中，引入原料气体(在此，氢、硅烷和氨)并混合，利用施加高频电力而产生的辉光放电等离子体，来形成氮化硅膜。注意，除了上述原料气体之外，还可以将氮引入于反应室内(ST:Setting Pressure)。在形成栅绝缘膜52a之后，停止上述原料气体的引入，关掉电源，停止等离子体。
在真空排气处理444中，对反应室内进行真空排气到预定的真空度。
在形成栅绝缘膜52b的成膜处理(2)445中，引入原料气体(在此，氢、硅烷和一氧化二氮)并混合，利用施加高频电力而产生的辉光放电等离子体，来形成氧氮化硅膜。在形成栅绝缘膜52b之后，停止上述原料气体的引入，关掉电源，停止等离子体。
在真空排气处理446中，对反应室内进行真空排气到预定的真空度。
在吹洗处理447中，将包含成为施主的杂质元素的气体引入于反应室内，并且将成为施主的杂质元素吸附到栅绝缘膜52b的表面以及反应室的内壁。在此，将0.001％至1％的磷化氢(氢稀释或硅烷稀释)引入于反应室内。注意，磷化氢也可以不受到氢稀释或硅烷稀释。除了包含成为施主的杂质元素的气体之外，如虚线461所示，还可以将包含硅或锗的淀积性气体引入于反应室内，或者如虚线462所示，还可以将氢引入于反应室内。通过将包含硅或锗的淀积性气体、氢引入于反应室内，可以将反应室内的氧、氮、氟等杂质排出到反应室外，而可以防止对于要形成的膜的污染。
在形成包含成为施主的杂质元素的微晶半导体膜57的成膜处理(3)448中，对反应室内引入包含硅或锗的淀积性气体(在此，硅烷、氢及/或稀有气体)并混合，利用施加高频电力而产生的辉光放电等离子体，来形成微晶半导体膜。硅烷由氢及/或稀有气体稀释为10倍至2000倍。因此，需要大量的氢及/或稀有气体。衬底的加热温度为100℃至300℃、优选为120℃至220℃。为了以氢使微晶硅膜的生长表面惰性化并促进微晶硅的生长，优选以120℃至220℃进行成膜。此时，因为以吸附到栅绝缘膜52b的表面的成为施主的杂质元素(在此，磷)为结晶核而进行微晶半导体的生长，所以在半导体膜淀积的初期阶段中不形成非晶半导体，在对于栅绝缘膜52b的法线方向上生长结晶，可以形成其中柱状微晶半导体排列且结晶性高的微晶半导体膜。此外，因为在微晶半导体膜中包含吸附到栅绝缘膜52b的表面的成为施主的杂质元素，可以形成导电性高的包含成为施主的杂质元素的微晶半导体膜57。
另外，也可以通过在硅烷等气体中混合GeH4、GeF4等的氢化锗、氟化锗，来将能带宽度调节为0.9eV至1.1eV。当对硅添加锗时，可以改变薄膜晶体管的温度特性。
在衬底搬出449中，将衬底从反应室搬出到连接到反应室的装载闭锁室。此时的反应室的压力成为与装载闭锁室相同的压力。
注意，虽然在此在进行吹洗处理447之后进行形成包含成为施主的杂质元素的微晶半导体膜57的成膜处理(3)448，但是也可以代替这些工序，不进行吹洗处理447，利用与包含硅或锗的淀积性气体、氢及/或稀有气体一起引入包含成为施主的杂质元素的气体并混合且施加高频电源而产生的辉光放电等离子体，来形成包含成为施主的杂质元素的微晶半导体膜。
在现有的微晶半导体膜的形成方法中，由于除成为施主的杂质元素外的杂质、晶格不整合等的要因，在淀积初期阶段中形成非晶半导体层。因为在反交错型薄膜晶体管中，载流子流过在栅绝缘膜附近的微晶半导体膜中，所以当在界面形成非晶半导体层时，电场效应迁移率降低，同时电流量也少，而薄膜晶体管的电特性降低。
然而，如本方式所示，通过在栅绝缘膜上形成包含成为施主的杂质元素的微晶半导体膜，可以提高在膜的厚度方向上的结晶性，同时可以提高栅绝缘膜及微晶半导体膜的界面的结晶性。
接着，如图9A所示，在包含成为施主的杂质元素的微晶半导体膜57上形成微晶半导体膜53。作为微晶半导体膜53，通过在反应室中引入包含硅或锗的淀积性气体(在此，硅烷、氢及/或稀有气体)并混合且利用辉光放电等离子体，来形成微晶半导体膜。硅烷由氢及/或稀有气体稀释为10倍至2000倍。因此，需要大量的氢及/或稀有气体。衬底的加热温度为100℃至300℃、优选为120℃至220℃。为了利用氢使微晶硅膜的生长表面惰性化并促进微晶硅的生长，优选以120℃至220℃进行成膜。注意，通过在与形成包含成为施主的杂质元素的微晶半导体膜57的反应室不同的反应室中形成微晶半导体膜53，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。此外，通过不进行图8所示的衬底搬出449而继续形成微晶半导体膜，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。在此情况下，优选在吹洗处理447中降低吸附到栅绝缘膜52b及反应室内的成为施主的杂质元素的浓度。
接着，如图9B所示，在微晶半导体膜53上形成缓冲层54以及添加有赋予一种导电型的杂质元素的半导体膜55。接着，在添加有赋予一种导电型的杂质元素的半导体膜55上形成抗蚀剂掩模56。
作为缓冲层54，可以通过利用包含硅或锗的淀积性气体的等离子体CVD法形成非晶半导体膜。此外，可以通过利用选自氦、氩、氪、氖中的一种或多种稀有气体对包含硅或锗的淀积性气体进行稀释，来形成非晶半导体膜。可以通过利用包含硅或锗的淀积性气体的流量的1倍以上且10倍以下、优选为1倍以上且5倍以下的流量的氢，来形成包含氢的非晶半导体膜。此外，也可以将氟、氯等卤素，或者氮添加到上述氢化半导体膜。
此外，缓冲层54可以利用如下非晶半导体膜来形成，该非晶半导体膜是使用硅、锗等半导体作为靶子且利用氢或稀有气体进行溅射而成的。
缓冲层54优选由不包括晶粒的非晶半导体膜形成。因此，在利用频率为几十MHz至几百MHz的高频等离子体CVD法、或微波等离子体CVD法形成的情况下，优选控制成膜条件，以取得不包括晶粒的非晶半导体膜。
在之后形成源区及漏区的工序中，有时会有缓冲层54的一部分被蚀刻的情况，此时缓冲层54优选形成为其一部分残留的厚度。典型地说，缓冲层54形成为具有30nm以上且500nm以下、优选为50nm以上且200nm以下的厚度。当在薄膜晶体管的外加电压高(例如大约为15V)的显示装置，典型地为液晶显示装置中，将缓冲层54形成得厚时，耐压性提高，并且即使高电压被施加到薄膜晶体管也可以避免薄膜晶体管的退化。
通过在微晶半导体膜53的表面上作为缓冲层54形成非晶半导体膜、包含氢、氮、或卤素的非晶半导体膜，可以防止包括在微晶半导体膜53中的晶粒表面的自然氧化。尤其是在非晶半导体和微晶粒接触的区域中，容易因局部应力而产生裂缝。当该裂缝与氧接触时晶粒被氧化，而形成氧化硅。但是，通过将缓冲层54形成在微晶半导体膜53的表面上，可以防止微晶粒的氧化。
此外，缓冲层54利用非晶半导体膜形成，或由包含氢、氮、或卤素的非晶半导体膜形成，所以能隙比微晶半导体膜53大，电阻率高，并且迁移率低到微晶半导体膜53的1/5至1/10。因此，在之后形成的薄膜晶体管中，形成在源区及漏区和微晶半导体膜53之间的缓冲层用作高电阻区域，并且微晶半导体膜57用作沟道形成区。因此，可以降低薄膜晶体管的截止电流。另外，在将该薄膜晶体管用作显示装置的开关元件的情况下，可以提高显示装置的对比度。
也可以在形成微晶半导体膜53之后，通过等离子体CVD法以300℃至400℃的温度形成缓冲层54。通过该成膜处理，将氢提供给微晶半导体膜53，可以获得与使微晶半导体膜53氢化相同的效果。就是说，通过在微晶半导体膜53上淀积缓冲层54，可以将氢扩散到微晶半导体膜53，而终结悬空键。
注意，通过在形成包含成为施主的杂质元素的微晶半导体膜57之后，不形成微晶半导体膜53，而形成缓冲层54，可以制造如图1D所示的薄膜晶体管。
关于添加有赋予一种导电型的杂质元素的半导体膜55，在形成n沟道型薄膜晶体管的情况下，可以添加磷作为典型的杂质元素，即可以将PH3等的杂质气体添加到氢化硅中。另外，在形成p沟道型薄膜晶体管的情况下，可以添加硼作为典型的杂质元素，即可以将B2H6等的杂质气体添加到氢化硅中。添加有赋予一种导电型的杂质元素的半导体膜55可以由微晶半导体或非晶半导体形成。添加有赋予一种导电型的杂质元素的半导体膜55以2nm以上且50nm以下的厚度形成。通过减少添加有赋予一种导电型的杂质元素的半导体膜55的厚度，可以提高处理量。
接着，在添加有赋予一种导电型的杂质元素的半导体膜55上形成抗蚀剂掩模56。
抗蚀剂掩模56通过利用光刻技术来形成。这里，通过使用第二光掩模，对涂敷在添加有赋予一种导电型的杂质元素的半导体膜55上的抗蚀剂进行曝光及显影，以形成抗蚀剂掩模56。
接着，通过利用抗蚀剂掩模56将包含成为施主的杂质元素的微晶半导体膜57、微晶半导体膜53、缓冲层54、以及添加有赋予一种导电型的杂质元素的半导体膜55蚀刻并分离，如图9C所示那样形成包含成为施主的杂质元素的微晶半导体膜61、微晶半导体膜58、缓冲层62、以及添加有赋予一种导电型的杂质元素的半导体膜63。然后，去除抗蚀剂掩模56。注意，图9C(抗蚀剂掩模56除外)相当于图12A的A-B的截面图。
由于微晶半导体膜61、微晶半导体膜58、缓冲层62的端部侧面倾斜，而微晶半导体膜58和源区及漏区的距离离开，因此可以防止在形成在缓冲层62上的源区及漏区和微晶半导体膜61之间产生的泄漏电流。还可以防止在布线和微晶半导体膜61之间产生的泄漏电流。微晶半导体膜61、微晶半导体膜58以及缓冲层62的端部侧面的倾斜角度为30°至90°、优选为45°至80°。通过采用上述角度，可以防止台阶形状所导致的布线的破裂。
接着，如图10A所示，在添加有赋予一种导电型的杂质元素的半导体膜63及栅绝缘膜52b上形成导电膜65a至65c，并在导电膜65a至65c上形成抗蚀剂掩模66。导电膜65a至65c通过利用溅射法、CVD法、印刷法、液滴喷射法、蒸镀法等形成。在此，作为导电膜，示出导电膜65a至65c这三个层层叠的结构的导电膜，并示出如下叠层导电膜：导电膜65a及65c由钼膜构成，且导电膜65b由铝膜构成；导电膜65a及65c由钛膜构成，且导电膜65b由铝膜构成。导电膜65a至65c通过溅射法或真空蒸镀法形成。
抗蚀剂掩模66可以与抗蚀剂掩模56同样地形成。
接着，如图10B所示，对导电膜65a至65c的一部分进行蚀刻，以形成一对布线71a至71c(用作源电极及漏电极)。这里，使用抗蚀剂掩模66对导电膜65a至65c进行湿蚀刻，从而选择性地对导电膜65a至65c进行蚀刻，该抗蚀剂掩模66通过使用第三光掩模的光刻工序而形成。其结果，因为导电膜被各向同性地蚀刻，所以可以形成其面积比抗蚀剂掩模66小的布线71a至71c。
接着，使用抗蚀剂掩模66对添加有赋予一种导电型的杂质元素的半导体膜63进行蚀刻并分离。其结果，可以如图10C所示那样形成一对源区及漏区72。注意，在该蚀刻工序中，缓冲层62的一部分也被蚀刻。由于其一部分被蚀刻而形成有凹部的缓冲层被称为缓冲层73。可以以同一个工序形成源区及漏区、以及缓冲层的凹部。通过将缓冲层的凹部的深度设定为缓冲层的最厚区域的1/2至1/3，可以增加源区及漏区的距离，因此可以降低源区及漏区之间的泄漏电流。之后，去除抗蚀剂掩模66。
接着，在露出的缓冲层不受到损伤且相对于该缓冲层的蚀刻速度低的条件下，进行干蚀刻。通过该工序，可以去除源区及漏区之间的缓冲层上的蚀刻渣滓物、抗蚀剂掩模的渣滓、以及用于去除抗蚀剂掩模的装置内的污染源，而可以实现源区及漏区之间的确实的绝缘。其结果，可以降低薄膜晶体管的泄漏电流，而可以制造截止电流小且耐压性高的薄膜晶体管。注意，例如可以使用氯气体作为蚀刻气体。
注意，图10C(抗蚀剂掩模66除外)相当于图12B的A-B的截面图。如图12B所示，源区及漏区72的端部位于布线71c的端部的外侧。另外，缓冲层73的端部位于布线71c、以及源区及漏区72的端部的外侧。另外，布线中的一方具有包围布线中的另一方的形状(具体地说，U字型、C字型)。因此，可以增加载流子移动的区域的面积，从而可以增大电流量，并可以缩小薄膜晶体管的面积。另外，由于在栅电极上重叠有微晶半导体膜、布线，所以栅电极的凹凸的影响少，而可以抑制覆盖度的降低以及泄漏电流的产生。
通过上述工序，可以形成沟道蚀刻型薄膜晶体管74。
接着，如图11A所示，在布线71a至71c、源区及漏区72、缓冲层73、以及栅绝缘膜52b上形成保护绝缘膜76。保护绝缘膜76可以与栅绝缘膜52a及52b同样地形成。注意，保护绝缘膜76是为了防止浮游在大气中的有机物、金属物、水蒸气等污染杂质的侵入而提供的，因此优选采用致密的膜。另外，通过将氮化硅膜用于保护绝缘膜76，可以将缓冲层73中的氧浓度设定为5×1019atoms/cm3以下、优选为1×1019atoms/cm3以下，而可以防止缓冲层73的氧化。
接着，如图11B所示，通过使用利用第四光掩模而形成在保护绝缘膜76上的抗蚀剂掩模对保护绝缘膜76的一部分进行蚀刻，形成接触孔，并在该接触孔中形成与布线71c接触的像素电极77。注意，图11B相当于图12C的A-B的截面图。
像素电极77可以使用包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、ITO、铟锌氧化物、添加有氧化硅的铟锡氧化物等的具有透光性的导电材料。
另外，可以使用包含导电高分子(也称为导电聚合物)的导电组成物形成像素电极77。优选的是，通过使用导电组成物而形成的像素电极的薄层电阻为10000Ω/□以下，波长550nm的透光率为70％以上。另外，包含在导电组成物中的导电高分子的电阻率优选为0.1Ω·cm以下。
作为导电高分子，可以使用所谓的π电子共轭类导电高分子。例如，可以举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或这些两种以上的共聚物等。
这里，作为像素电极77，在通过溅射法形成ITO之后将抗蚀剂涂敷在ITO上。接着，通过利用第五光掩模对抗蚀剂进行曝光及显影，以形成抗蚀剂掩模。然后，使用抗蚀剂掩模对ITO进行蚀刻，以形成像素电极77。
通过上述工序，可以形成薄膜晶体管、以及能够用于显示装置的元件衬底。
接着，以下示出图2A所示的薄膜晶体管的制造工序。
与如图9A所示的工序同样，在衬底50上形成栅电极51，并且在栅电极51上形成栅绝缘膜52a。
接着，如图14所示，在栅绝缘膜52a上形成包含成为施主的杂质元素的栅绝缘膜59，并且在栅绝缘膜59上使用包含硅或锗的淀积性气体及氢且利用等离子体CVD法形成微晶半导体膜53。
以下，参照图13按时间顺序说明包含成为施主的杂质元素的栅绝缘膜59的形成方法，典型的是，包含磷的氧氮化硅膜的形成工序。
图13是说明栅绝缘膜52a、包含成为施主的杂质元素的栅绝缘膜59、微晶半导体膜53的形成工序的时序图，它表示典型例子。图13的说明从对在大气压下的反应室进行真空排气440的阶段开始，并且按时间顺序示出之后进行的预涂处理441、衬底搬入442、形成栅绝缘膜52a的成膜处理(1)443、真空排气处理444、形成包含成为施主的杂质元素的栅绝缘膜59的成膜处理(2)450、真空排气处理446、形成微晶半导体膜53的成膜处理(3)451、衬底搬出449的各处理。
注意，预涂处理441、衬底搬入442、形成栅绝缘膜52a的成膜处理(1)443、真空排气处理444、真空排气处理446、衬底搬出449与图8所示的工序同样，并且在真空排气处理444和衬底搬出449之间有形成包含成为施主的杂质元素的栅绝缘膜59的成膜处理(2)450和形成微晶半导体膜53的成膜处理(3)451。
在形成包含成为施主的杂质元素的栅绝缘膜59的成膜处理(2)450中，将包含成为施主的杂质元素的气体引入于形成栅绝缘膜的原料气体中。在此，通过将硅烷、一氧化二氮、0.001％至1％的磷化氢(氢稀释或硅烷稀释)引入于反应室内，并且利用辉光放电等离子，形成包含磷的氧氮化硅膜。在形成包含成为施主的杂质元素的栅绝缘膜59之后，停止上述原料气体的引入，关掉电源，停止等离子体。
在形成微晶半导体膜53的成膜处理(3)451中，对反应室内引入包含硅或锗的淀积性气体(在此，硅烷、氢及/或稀有气体)并混合，利用施加高频电力而产生的辉光放电等离子体，来形成微晶半导体膜。硅烷由氢及/或稀有气体稀释为10倍至2000倍。因此，需要大量的氢及/或稀有气体。衬底的加热温度为100℃至300℃、优选为120℃至220℃。在形成微晶半导体膜53之后，停止上述原料气体的引入，关掉电源，停止等离子体。
注意，为了形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜作为微晶半导体膜53，通过在形成包含成为施主的杂质元素的栅绝缘膜59时，在开始淀积时将包含成为施主的杂质元素的气体(在此磷化氢)引入于反应室内，然后停止磷化氢的引入，形成氧氮化硅膜，来将反应室内的大约所有的磷引入于氧氮化硅中。因此，在之后形成的微晶半导体膜53中不包含高于SIMS的检测限度的成为施主的杂质元素。或者，通过在形成包含成为施主的杂质元素的栅绝缘膜59之后，从反应室内搬出衬底，清洁反应室内，然后再次将衬底搬入于反应室内形成微晶半导体膜53，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。再者，通过在形成包含成为施主的杂质元素的栅绝缘膜59之后，从反应室搬出衬底，在别的反应室内形成微晶半导体膜53，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。
此外，在图14中，通过形成包含成为施主的杂质元素的微晶半导体膜而代替微晶半导体膜53，可以制造如图2E所示那样的在包含成为施主的杂质元素的栅绝缘膜59上具有包含成为施主的杂质元素的微晶半导体膜61的薄膜晶体管。作为包含成为施主的杂质元素的微晶半导体膜61，在当形成包含成为施主的杂质元素的栅绝缘膜59时将磷化氢引入于反应室内之后，在引入留下于反应室内的磷化氢的同时形成微晶半导体膜，即可。或者，当形成微晶半导体膜时，与硅烷、及氢及/或氩一起，将磷化氢引入于反应室内来形成，即可。或者，在形成包含成为施主的杂质元素的栅绝缘膜59之后，将磷化氢流过反应室内，将磷化氢附着到反应室内，然后形成微晶半导体膜，即可。
接着，通过图9B至图10C所示的工序，可以制造如图2A所示的薄膜晶体管。此外，之后，通过图11A和11B所示的工序，可以形成能够用于显示装置的元件衬底。
接着，以下示出图2A所示的薄膜晶体管的另一制造方法。
以下，参照图15按时间顺序说明包含成为施主的杂质元素的栅绝缘膜59的形成方法，典型的是，包含磷的氧氮化硅膜的形成工序。
图15是说明栅绝缘膜52a、包含成为施主的杂质元素的栅绝缘膜59、微晶半导体膜53的形成工序的时序图，它表示典型例子。图15的说明从对在大气压下的反应室进行真空排气440的阶段开始，并且按时间顺序示出之后进行的预涂处理441、衬底搬入442、形成栅绝缘膜52a的成膜处理(1)443、真空排气处理444、吹洗处理447、形成包含成为施主的杂质元素的栅绝缘膜59的成膜处理(2)457、真空排气处理446、形成微晶半导体膜53的成膜处理(3)451、衬底搬出449的各处理。
注意，预涂处理441、衬底搬入442、形成栅绝缘膜52a的成膜处理(1)443、真空排气处理444、真空排气处理446、形成微晶半导体膜53的成膜处理(3)451、衬底搬出449与图13所示的工序同样，并且在真空排气处理444和真空排气处理446之间有吹洗处理447、形成包含成为施主的杂质元素的栅绝缘膜59的成膜处理(2)457。
在吹洗处理447中，将包含成为施主的杂质元素的气体引入于反应室内，并且将成为施主的杂质元素吸附到栅绝缘膜52a的表面以及反应室的内壁。在此，将0.001％至1％的磷化氢(氢稀释或硅烷稀释)引入于反应室内。注意，除了包含成为施主的杂质元素的气体之外，如虚线462所示，还可以将氢引入于反应室内。或者，如虚线461所示，还可以将包含硅或锗的淀积性气体引入于反应室内。
在形成包含成为施主的杂质元素的栅绝缘膜59的成膜处理(2)457中，将原料气体(在此，氢、硅烷和一氧化二氮)引入于反应室内，利用施加高频电力而产生的辉光放电等离子体，形成氧氮化硅膜。在此，因为在引入析出在栅绝缘膜52a的表面上的成为施主的杂质元素、以及吸附在反应室的内壁的表面的成为施主的杂质元素(在此，磷)的同时，淀积氧氮化硅膜，所以可以形成包含磷的氧氮化硅膜。在形成包含成为施主的杂质元素的栅绝缘膜59之后，停止上述原料气体的引入，关掉电源，停止等离子体。
注意，在形成微晶半导体膜53的成膜处理(3)451中，为了形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜，通过在形成包含成为施主的杂质元素的栅绝缘膜59时，在开始淀积时将包含成为施主的杂质元素的气体(在此磷化氢)引入于反应室内，然后停止磷化氢的引入，形成氧氮化硅膜，来将反应室内的大约所有的磷引入于氧氮化硅中。因此，在之后形成的微晶半导体膜53中不包含高于SIMS的检测限度的成为施主的杂质元素。或者，通过在形成包含成为施主的杂质元素的栅绝缘膜59之后，从反应室内搬出衬底，清洁反应室内，然后再次将衬底搬入于反应室内形成微晶半导体膜53，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。再者，通过在形成包含成为施主的杂质元素的栅绝缘膜59b之后，从反应室搬出衬底，在别的反应室内形成微晶半导体膜53，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。
接着，通过图9B至图10C所示的工序，可以制造如图2A所示的薄膜晶体管。此外，之后，通过图11A和11B所示的工序，可以形成能够用于显示装置的元件衬底。
此外，通过形成包含成为施主的杂质元素的微晶半导体膜而代替微晶半导体膜53，可以制造如图2E所示那样的在包含成为施主的杂质元素的栅绝缘膜59上具有包含成为施主的杂质元素的微晶半导体膜61的薄膜晶体管。作为包含成为施主的杂质元素的微晶半导体膜61，在当形成包含成为施主的杂质元素的栅绝缘膜59时将磷化氢引入于反应室内之后，在引入留下于反应室内的磷化氢的同时形成微晶半导体膜，即可。或者，当形成微晶半导体膜时，与硅烷、氢及/或氩一起，将磷化氢引入于反应室内来形成，即可。或者，在形成包含成为施主的杂质元素的栅绝缘膜59之后，将磷化氢流过反应室内，将磷化氢附着到反应室内，然后形成微晶半导体膜，即可。
接着，以下示出图3A所示的薄膜晶体管的制造方法。
与图9A所示的工序同样，在衬底50上形成栅电极51。
接着，在等离子体CVD装置的反应室内形成包含成为施主的杂质元素的膜作为保护膜之后，将衬底50搬入于反应室内，在栅电极51上淀积栅绝缘膜及微晶半导体膜。在此情况下，当将反应室内成为真空时，通过进一步产生等离子体，成为施主的杂质元素从形成在反应室内的保护膜脱离到反应室内。此外，因为通过在引入该脱离的成为施主的杂质元素的同时，形成栅绝缘膜及微晶半导体膜，所以可以在栅电极上形成包含成为施主的杂质元素的栅绝缘膜、以及包含成为施主的杂质元素的微晶半导体膜。
以下，参照图16按时间顺序说明包含成为施主的杂质元素的栅绝缘膜以及微晶半导体膜的形成方法，典型的是，包含磷的氮化硅膜、包含磷的氧氮化硅膜、以及包含磷的微晶硅膜的形成工序。
图16是说明包含成为施主的杂质元素的栅绝缘膜59a和59b、包含成为施主的杂质元素的微晶半导体膜67的形成工序的时序图，它表示典型例子。图16的说明从对在大气压下的反应室进行真空排气440的阶段开始，并且按时间顺序示出之后进行的预涂处理452、衬底搬入442、形成包含成为施主的杂质元素的栅绝缘膜59a的成膜处理(1)453、真空排气处理444、形成包含成为施主的杂质元素的栅绝缘膜59b的成膜处理(2)454、真空排气处理446、形成包含成为施主的微晶半导体膜67的成膜处理(3)455、衬底搬出449的各处理。
在预涂处理452中，在等离子体CVD装置的反应室内预涂包含成为施主的杂质元素的与栅绝缘膜同样或者类似的组成的膜作为保护膜。在此，通过对反应室内引入0.001％至1％的磷化氢(氢稀释)、包含硅或锗的淀积性气体(在此，硅烷、氢、氨、一氧化二氮、氮中的任一种或多种)且利用辉光放电等离子体，来形成包含磷的氧氮化硅膜、包含磷的氧化硅膜、包含磷的氮化硅膜、或者包含磷的氮氧化硅膜。其结果，可以防止构成反应室的金属进入栅绝缘膜中作为杂质，同时还可以将成为施主的杂质元素添加到之后形成的栅绝缘膜、微晶半导体膜等。
在衬底搬入442中，将衬底从连接到反应室的装载闭锁室搬入到反应室。此外，在搬入衬底的前后，对反应室内的压力进行真空排气，但是，此时预涂在反应室内的保护膜所包含的用作施主的杂质元素离解到反应室内。
在形成包含成为施主的杂质元素的栅绝缘膜59a的成膜处理(1)453中，当利用引入原料气体(在此，氢、硅烷和氨)并混合且施加高频电源而产生的辉光放电等离子体，淀积氮化硅膜时，在取入离解到反应室内的成为施主的杂质元素(在此，磷)的同时，淀积氮化硅。此外，当辉光放电等离子体扩大到反应室的内壁时，除了上述原料气体之外，还从预涂在反应室内的保护膜离解成为施主的杂质元素(在此，磷)。因此，可以形成包含磷的氮化硅膜。注意，除了上述原料气体以外，也可以将氮引入于反应室内。在形成包含成为施主的杂质元素的栅绝缘膜59a之后，停止上述原料气体的引入，关掉电源，停止等离子体。
在真空排气处理444中，对反应室内进行真空排气到预定的真空度。
在形成包含成为施主的杂质元素的栅绝缘膜59b的成膜处理(2)454中，当利用引入原料气体(在此，氢、硅烷和一氧化二氮)并混合且施加高频电源而产生的辉光放电等离子体，淀积氧氮化硅膜时，在取入离解到反应室内的成为施主的杂质元素(在此，磷)的同时，淀积氧氮化硅膜。在形成包含成为施主的杂质元素的栅绝缘膜59b之后，停止上述原料气体的引入，关掉电源，停止等离子体。
在真空排气处理446中，对反应室内进行真空排气到预定的真空度。
在形成包含成为施主的杂质元素的微晶半导体膜67的成膜处理(3)455中，利用对反应室内引入包含硅或锗的淀积性气体(在此，硅烷、氢及/或稀有气体)并混合，且施加高频电力而产生的辉光放电等离子体，来形成微晶半导体膜。硅烷由氢及/或稀有气体稀释为10倍至2000倍。因此，需要大量的氢及/或稀有气体。衬底的加热温度为100℃至300℃、优选为120℃至220℃。此时，因为在取入离解到反应室内的成为施主的杂质元素的同时进行淀积，所以在此形成包含磷的微晶半导体膜。其结果，在半导体膜淀积的初期阶段中不形成非晶半导体，在相对于栅绝缘膜59b的法线方向上生长结晶，可以形成排列柱状微晶半导体且结晶性高的微晶半导体膜。此外，可以形成导电性高的包含成为施主的杂质元素的微晶半导体膜。
在本方式中，其特征在于：形成包含成为施主的杂质元素的栅绝缘膜59a和59b、包含成为施主的杂质元素的微晶半导体膜67。成为施主的杂质元素的峰值浓度优选为6×1015atoms/cm3以上且3×1018atoms/cm3以下、更优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。
在衬底搬出449中，将衬底从反应室搬出于连接到反应室的装载闭锁室。此时的反应室的压力为与装载闭锁室相同的压力。
接着，如图17B所示，在包含成为施主的杂质元素的微晶半导体膜67上形成缓冲层54、以及添加有赋予一种导电型的杂质元素的半导体膜55。接着，通过图9B至图10C所示的工序，可以制造如图3A所示的薄膜晶体管。此外，之后，通过图11A和11B所示的工序，可以形成能够用于显示装置的元件衬底。
此外，如图19所示，通过形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53而代替微晶半导体膜67，可以制造如图4C所示那样的薄膜晶体管。为了形成微晶半导体膜53，通过当形成包含成为施主的杂质元素的栅绝缘膜59b时，在开始淀积时将包含成为施主的杂质元素的气体(在此磷化氢)引入于反应室内，然后停止磷化氢的引入，形成氧氮化硅膜，来将反应室内的大约所有的磷取入于氧氮化硅中。因此，在之后形成的微晶半导体膜53中不包含高于SIMS的检测限度的成为施主的杂质元素。或者，通过在形成包含成为施主的杂质元素的栅绝缘膜59b之后，从反应室内搬出衬底，清洁反应室内，然后再次将衬底搬入于反应室内形成微晶半导体膜53，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。再者，通过在形成包含成为施主的杂质元素的栅绝缘膜59b之后，从反应室搬出衬底，在别的反应室内形成微晶半导体膜53，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。
接着，以下示出图3A所示的薄膜晶体管的另一制造方法。
图18是如图17A所示那样说明包含成为施主的杂质元素的栅绝缘膜59a和59b、包含成为施主的杂质元素的栅绝缘膜67的形成工序的时序图，它表示典型例子。图18的说明从对在大气压下的反应室进行真空排气440的阶段开始，并且按时间顺序示出之后进行的预涂处理441、衬底搬入442、吹洗处理447、形成包含成为施主的杂质元素的栅绝缘膜59a的成膜处理(1)456、真空排气处理444、形成包含成为施主的杂质元素的栅绝缘膜59b的成膜处理(2)457、真空排气处理446、形成包含成为施主的杂质元素的微晶半导体膜67的成膜处理(3)455、衬底搬出449的各处理。
注意，预涂处理441、衬底搬入442、衬底搬出449与图13所示的工序同样，并且在衬底搬入442和衬底搬出449之间有吹洗处理447、形成包含成为施主的杂质元素的栅绝缘膜59a的成膜处理(1)456、真空排气处理444、形成包含成为施主的杂质元素的栅绝缘膜59b的成膜处理(2)457、真空排气处理446、形成包含成为施主的杂质元素的微晶半导体膜67的成膜处理(3)455。
在吹洗处理447中，将包含成为施主的杂质元素的气体引入于反应室内，并且将成为施主的杂质元素吸附到衬底50、栅电极51的表面以及反应室的内壁。在此，将0.001％至1％的磷化氢(氢稀释)引入于反应室内。注意，除了包含成为施主的杂质元素的气体之外，如虚线462所示，还可以将氢引入于反应室内。或者，如虚线461所示，还可以将包含硅或锗的淀积性气体引入于反应室内。通过将包含硅或锗的淀积性气体引入于反应室内，可以将反应室内的氧、氮、氟等杂质排出到反应室外，而可以防止对于要形成的膜的污染。
在形成包含成为施主的杂质元素的栅绝缘膜59a的成膜处理(1)456中，利用引入原料气体(在此，氢、硅烷和氨)并混合，且施加高频电力而产生的高频电力且利用辉光放电等离子体，形成氮化硅膜。注意，除了上述原料气体之外，还可以将氮引入于反应室内。此时，在取入吸附到衬底50或者栅电极51、反应室的内壁表面的成为施主的杂质元素(在此，磷)的同时淀积氮化硅膜，所以可以形成包含磷的氮化硅膜。在形成包含成为施主的杂质元素的栅绝缘膜59a之后，停止上述原料气体的引入，关掉电源，停止等离子体。
在真空排气处理444中，对反应室内进行真空排气到预定的真空度。
在形成包含成为施主的杂质元素的栅绝缘膜59b的成膜处理(2)457中，引入原料气体(在此，氢、硅烷和一氧化二氮)并混合，利用施加高频电力而产生的辉光放电等离子体，形成氧氮化硅膜。此时，因为在取入析出在包含成为施主的杂质元素的栅绝缘膜59a的表面上的成为施主的杂质元素、以及吸附在反应室的内壁的表面的成为施主的杂质元素(在此，磷)的同时，淀积氧氮化硅膜，所以可以形成包含磷的氧氮化硅膜作为包含成为施主的杂质元素的栅绝缘膜59b。在形成包含成为施主的杂质元素的栅绝缘膜59b之后，停止上述原料气体的引入，关掉电源，停止等离子体。
在真空排气处理446中，对反应室内进行真空排气到预定的真空度。
在形成包含成为施主的杂质元素的微晶半导体膜67的成膜处理(3)455中，对反应室内引入包含硅或锗的淀积性气体(在此，硅烷、氢及/或稀有气体)并混合，利用施加高频电力而产生的辉光放电等离子体，来形成微晶半导体膜。硅烷由氢及/或稀有气体稀释为10倍至2000倍。因此，需要大量的氢及/或稀有气体。衬底的加热温度为100℃至300℃、优选为120℃至220℃。为了利用氢使微晶硅膜的生长表面惰性化，并且促进微晶硅的生长，优选以120℃至220℃进行成膜。此时，因为在取入离解到反应室内的成为施主的杂质元素的同时进行淀积，所以在此形成包含磷的微晶半导体膜。其结果，在半导体膜淀积的初期阶段中不形成非晶半导体，在相对于包含成为施主的杂质元素的栅绝缘膜59b的法线方向上生长结晶，可以形成排列柱状微晶半导体且结晶性高的微晶半导体膜。此外，因为将析出在包含成为施主的杂质元素的栅绝缘膜59b的表面上的成为施主的杂质元素取入于微晶半导体膜中，所以可以形成导电性高的包含成为施主的杂质元素的微晶半导体膜。
在本方式中，其特征在于：形成包含成为施主的杂质元素的栅绝缘膜59a和59b、微晶半导体膜67。成为施主的杂质元素的峰值浓度优选为6×1015atoms/cm3以上且3×1018atoms/cm3以下、更优选为3×1016atoms/cm3以上且3×1017atoms/cm3以下。
在衬底搬出449中，将衬底从反应室搬出在连接到反应室的装载闭锁室。此时的反应室的压力为与装载闭锁室相同的压力。
接着，如图17B所示，在包含成为施主的杂质元素的微晶半导体膜67上形成缓冲层54、以及添加有赋予一种导电型的杂质元素的半导体膜55。接着，通过图9B至图10C所示的工序，可以制造如图3A所示的薄膜晶体管。此外，之后，通过图11A和11B所示的工序，可以形成能够用于显示装置的元件衬底。
此外，如图19所示，通过形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53而代替微晶半导体膜67，可以制造如图4C所示那样的薄膜晶体管。为了形成微晶半导体膜53，通过当形成包含成为施主的杂质元素的栅绝缘膜59b时，在开始淀积时将包含成为施主的杂质元素的气体(在此磷化氢)引入于反应室内，然后停止磷化氢的引入，形成氧氮化硅膜，来将反应室内的大约所有的磷引入于氧氮化硅中。因此，在之后形成的微晶半导体膜53中不包含高于SIMS的检测限度的成为施主的杂质元素。或者，通过在形成包含成为施主的杂质元素的栅绝缘膜59b之后，从反应室内搬出衬底，清洁反应室内，然后还将衬底搬入于反应室内形成微晶半导体膜53，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。再者，通过在形成包含成为施主的杂质元素的栅绝缘膜59b之后，从反应室搬出衬底，在别的反应室内形成微晶半导体膜53，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。
接着，以下示出图7A所示的薄膜晶体管的制造方法。
以下，参照图20按时间顺序说明包含成为施主的杂质元素的栅绝缘膜59c的形成方法，典型的是，包含磷的氮化硅膜的形成工序。
图20是如图21所示那样说明在栅电极51及衬底50上形成栅绝缘膜52a和52b、包含成为施主的杂质元素的栅绝缘膜59c、微晶半导体膜53的形成工序的时序图，它表示典型例子。图20的说明从对在大气压下的反应室进行真空排气440的阶段开始，并且按时间顺序示出之后进行的预涂处理441、衬底搬入442、形成栅绝缘膜52a的成膜处理(1)443、真空排气处理444、形成栅绝缘膜52b的成膜处理(2)445、真空排气处理446、吹洗处理447、形成包含成为施主的杂质元素的栅绝缘膜59c的成膜处理(4)458、真空排气处理459、形成微晶半导体膜53的成膜处理(3)451、衬底搬出449的各处理。
注意，预涂处理441、衬底搬入442、形成栅绝缘膜52a的成膜处理(1)443、真空排气处理444、形成栅绝缘膜52b的成膜处理(2)445、真空排气处理446、衬底搬出449与图8所示的工序同样，并形成微晶半导体膜53的成膜处理(3)451与图13所示的工序同样，且在真空排气处理446和成膜处理(3)451之间有吹洗处理447、形成包含成为施主的杂质元素的栅绝缘膜59c的成膜处理(4)458、真空排气处理459。
在吹洗处理447中，将包含成为施主的杂质元素的气体引入于反应室内，并且将成为施主的杂质元素吸附到栅绝缘膜52b的表面以及反应室的内壁。在此，将0.001％至1％的磷化氢(氢稀释)引入于反应室内。注意，除了包含成为施主的杂质元素的气体之外，如虚线462所示，还可以将氢引入于反应室内。或者，如虚线461所示，还可以将包含硅或锗的淀积性气体引入于反应室内。
在形成包含成为施主的杂质元素的栅绝缘膜59c的成膜处理(4)458中，引入栅绝缘膜的原料气体(在此，氢、硅烷和氨)并混合，利用施加高频电力而产生的辉光放电等离子体，形成氮化硅膜。此时，因为在引入析出在栅绝缘膜52b的表面上的成为施主的杂质元素、以及吸附在反应室的内壁的表面的成为施主的杂质元素(在此，磷)的同时，淀积氮化硅膜，所以可以形成包含磷的氮化硅膜。在形成包含成为施主的杂质元素的栅绝缘膜59c之后，停止上述原料气体的引入，关掉电源，停止等离子体。
在真空排气处理459中，对反应室内进行真空排气到预定的真空度。
之后，在包含成为施主的杂质元素的栅绝缘膜59c上形成微晶半导体膜53。
注意，在形成微晶半导体膜53的成膜处理(3)451中，为了形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜，通过控制当进行吹洗处理447时的将包含成为施主的杂质元素的气体(在此，磷化氢)引入于反应室内的量，在之后形成的微晶半导体膜53中不包含高于SIMS的检测限度的成为施主的杂质元素。或者，通过在形成包含成为施主的杂质元素的栅绝缘膜59c之后，从反应室搬出衬底，清洁反应室内，然后还将衬底搬入于反应室内形成微晶半导体膜53，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。再者，通过在形成包含成为施主的杂质元素的栅绝缘膜59c之后，从反应室搬出衬底，在别的反应室内形成微晶半导体膜53，可以形成不包含高于SIMS的检测限度的成为施主的杂质元素的微晶半导体膜53。
注意，作为包含成为施主的杂质元素的栅绝缘膜59c的形成方法，可以在进行吹洗处理447之后，对栅绝缘膜52b进行利用高密度等离子体的氮化处理，来在栅绝缘膜52b的表面上形成包含成为施主的杂质元素的氮化硅层。高密度等离子体通过使用高频率的微波例如2.45GHz来产生。因为其特征在于低电子温度的高密度等离子体的活性种类的动能低，所以可以形成与现有的等离子体处理相比等离子体损伤少且缺陷少的层。此外，因为可以使栅绝缘膜52b的表面粗糙度小，所以可以增高载流子的迁移率。
此外，也可以不进行图20所示的吹洗处理447，而与形成栅绝缘膜的原料气体一起，如图20所示的虚线463所示，使用包含成为施主的杂质元素的气体，来形成包含成为施主的杂质元素的栅绝缘膜59c。
此后，通过与实施方式1同样的工序，可以制造图7A所示的薄膜晶体管。
注意，在本实施方式所示的工序中，通过施加1MHz至20MHz、典型为13.56MHz的高频电力；或者大于20MHz且小于120MHz左右的VHF带的高频电力，来产生辉光放电等离子体。
此外，在微晶半导体膜的成膜处理中，除了硅烷及氢之外，还可以将氦作为稀有气体添加到反应气体。氦具有在所有的气体中最高的离子化能量即24.5eV，并且在稍低于该离子化能量的大约20eV的能级中具有准稳定状态，因此在维持放电时，离子化只需要其差值的大约4eV。因此，其放电开始电压也示出在所有的气体中最低的值。根据如上所述的特性，氦可以稳定地维持等离子体。另外，因为可以形成均匀的等离子体，所以即使淀积微晶硅膜的衬底的面积增大，也可以发挥谋求实现等离子体密度的均匀化的效果。
因为在本实施方式中制造的薄膜晶体管在栅绝缘膜或微晶半导体膜中包含成为施主的杂质元素，所以微晶半导体膜在与栅绝缘膜的界面的结晶性高，并且微晶半导体膜的结晶性提高。因此，利用微晶半导体膜的薄膜晶体管的电场效应迁移率及导通电流比利用非晶半导体膜、现有的微晶半导体膜的薄膜晶体管高。因此，通过利用其沟道形成区由微晶半导体膜形成的薄膜晶体管作为显示元件的开关，可以缩小沟道形成区的面积，即薄膜晶体管的面积。由此，可以缩小每个像素中的薄膜晶体管的面积，而可以提高像素的开口率。其结果，可以制造高分辨率的显示装置。
此外，在本实施方式中制造的薄膜晶体管的沟道形成区由微晶半导体膜形成，因此其电阻率比非晶半导体膜低。由此，在利用微晶半导体膜53的薄膜晶体管中，示出电流电压特性的曲线的上升部分的倾斜成为陡峭，作为开关元件的响应性优良，而且能够进行高速工作。另外，通过将该微晶半导体膜用于薄膜晶体管的沟道形成区，可以抑制薄膜晶体管的阈值变动。因此，可以制造电特性的不均匀性低的显示装置。
再者，在本实施方式中制造的薄膜晶体管在作为沟道形成区域的微晶半导体膜和作为源区及漏区的添加有赋予一种导电型的杂质元素的半导体膜之间形成电阻率高的非晶半导体膜作为缓冲层。虽然截止电流流过该缓冲区域，但是缓冲层为高电阻区域，所以在可以抑制截止电流的同时，也可以防止微晶半导体膜的氧化。因此，在可以抑制截止电流的同时，也可以谋求实现在沟道形成区域中的由于缺陷减少引起的导通电流的上升。
接着，示出适合栅绝缘膜、微晶半导体膜的成膜的结构的一例作为应用上述反应室的等离子体CVD装置的一例。
图22表示具备多个反应室的多室等离子体CVD装置的一例。该装置具备公共室423、装载/卸载室422、第一反应室400a、第二反应室400b、第三反应室400c。嵌装于装载/卸载室422的卡盒的衬底具有利用公共室423的搬送机构426从各反应室搬出或者搬入于各反应室的单晶片加工式(single wafer-processing type)的结构。在公共室423和各室之间设置有闸阀425，以使各反应室内进行的处理互不干涉。
各反应室根据形成的薄膜的种类区分。例如，第一反应室400a是用作形成栅绝缘膜等绝缘膜的反应室，第二反应室400b是用作形成构成沟道的微晶半导体膜以及缓冲层的反应室，第三反应室400c是用作形成构成源极及漏极的添加有赋予一种导电型的杂质元素的半导体膜的反应室。当然，反应室的数目不局限于此，根据需要可以随便增减。另外，既可以在一个反应室内形成一种膜，又可以在一个反应室内形成多种膜。
各反应室连接有涡轮分子泵419和干燥泵420作为排气单元。排气单元不局限于这些真空泵的组合，只要能够排气到大约10-1Pa至10-5Pa的真空度，就可以应用其他真空泵。在排气单元430和各反应室之间设置有蝶阀417，由此可以遮断真空排气，并且通过利用导气阀418，控制排气速度，以调节各反应室的压力。
注意，也可以将低温泵421与用来形成微晶半导体膜的第二反应室400b连接，以在第二反应室400b中进行真空排气到超高真空。通过利用低温泵421，可以使反应室的压力成为低于10-5Pa的压力的超高真空。在本实施方式中，通过使反应室内成为低于10-5Pa的压力的超高真空，可以降低微晶半导体膜中的氧浓度。其结果，可以使微晶半导体膜53所包含的氧的浓度成为1×1016atoms/cm3以下。通过降低微晶半导体膜中的氧浓度，可以降低膜中的缺陷，并且可以提高结晶性，所以可以提高载流子的迁移率。
气体供给单元408由填充以硅烷为代表的半导体材料气体或稀有气体等的用于工序的气体的汽缸410、停止阀412、质量流量控制器413等构成。气体供给单元408g连接到第一反应室400a并供给用来形成栅绝缘膜的气体。气体供给单元408i连接到第二反应室400b并供给用来形成微晶半导体膜以及缓冲层的气体。气体供给单元408n连接到第三反应室400c并供给如用来形成n型半导体膜的气体。此外，包含成为施主的杂质元素的气体之一的磷化氢被供应于第一反应室400a、第二反应室400b。气体供给单元408a供给氩气，并且气体供给单元408f是供给用于反应室内的清洗的蚀刻气体的系统，这些单元作为各反应室公共路线而构成。
各反应室连接有用来产生等离子体的高频电力供给单元403。高频电力供给单元403包括高频电源404和匹配器406。
图23表示对图22的多室等离子体CVD装置的结构追加第四反应室400d的结构。第四反应室400d连接有气体供给单元408b。另外，高频电力供给单元、排气单元的结构与图22的结构相同。各反应室可以根据形成的薄膜的种类而区别使用。例如，第一反应室400a是用来形成栅绝缘膜等绝缘膜的反应室，第二反应室400b是用来形成半导体膜以及沟道形成区用的微晶半导体膜的反应室，第四反应室400d是用来形成保护沟道形成区用的微晶半导体膜的缓冲层的反应室，第三反应室400c是用来形成形成源极及漏极的添加有赋予一种导电型的杂质元素的半导体膜的反应室。每个薄膜具有最合适的成膜温度，因此通过个别区分使用反应室，可以容易管理成膜温度。而且，可以反复形成相同种类的膜，因此可以排除起因于先形成的膜的残留杂质物的影响。
注意，也可以在同一个反应室内连续形成微晶半导体膜、缓冲层、添加有赋予一种导电型的杂质元素的半导体膜。具体地说，将形成有栅绝缘膜的衬底搬入于反应室，并且在该反应室内连续形成微晶半导体膜、缓冲层、以及添加有赋予一种导电型的杂质元素的半导体膜。此后，从反应室搬出衬底，然后利用氟自由基等清洗反应室内。然而，有即使清洗反应室内，也在反应室内留下成为施主的杂质元素的情况。当对这种反应室搬入形成有栅绝缘膜的衬底，并形成微晶半导体膜时，在微晶半导体膜中包含成为施主的杂质元素。因此，可以形成在与栅绝缘膜的界面的结晶性高且包含成为施主的杂质元素的微晶半导体膜。
接着，参照图24A至图30C说明与上述方式不同的薄膜晶体管的制造方法。这里，示出通过利用其光掩模个数比上述方式少的工序来制造薄膜晶体管的工序。虽然在此示出图1A所示的薄膜晶体管的制造工序，但是可以将以下方式应用于图1D、图2A至图5B所示的薄膜晶体管的制造工序。
与图1A同样，在衬底50上形成导电膜，并通过使用抗蚀剂掩模蚀刻导电膜的一部分，以形成栅电极51。该抗蚀剂掩模通过在导电膜上涂敷抗蚀剂并进行利用第一光掩模的光刻工序而形成。接着，如图24A所示，在栅电极51上形成栅绝缘膜52a及52b。通过与图9B及图9C同样的工序，形成包含成为施主的杂质元素的微晶半导体膜57。在该微晶半导体膜57上依次形成微晶半导体膜53、缓冲层54、添加有赋予一种导电型的杂质元素的半导体膜55、以及导电膜65a至65c。接着，在导电膜65a上涂敷抗蚀剂80。
抗蚀剂80可以使用正型抗蚀剂或负型抗蚀剂。这里，使用正型抗蚀剂。
接着，通过使用多灰度掩模159作为第二光掩模，将光照射到抗蚀剂80，以对抗蚀剂80进行曝光。
这里，参照图25A至25D说明利用多灰度掩模159的曝光。
多灰度掩模指的是能够以三个级别对曝光部分、中间曝光部分、以及未曝光部分进行曝光的掩模。通过进行一次曝光及显影工序，可以形成具有多种(典型为两种)厚度区域的抗蚀剂掩模。因此，通过使用多灰度掩模，可以减少光掩模数目。
作为多灰度掩模的典型例子，可以举出图25A所示的灰度色调掩模159a、以及图25C所示的半色调掩模159b。
如图25A所示，灰度色调掩模159a由具有透光性的衬底163、形成在其上的遮光部164、以及衍射光栅165构成。在遮光部164中，光的透过率为0％。另一方面，衍射光栅165可以通过将狭缝、点、网眼等的光透过部的间隔设定为用于曝光的光的分辨率限度以下来控制光的透过率。注意，衍射光栅165可以使用：周期性狭缝、点、网眼；或者非周期性狭缝、点、网眼。
作为具有透光性的衬底163，可以使用石英等的具有透光性的衬底。遮光部164及衍射光栅165可以通过利用铬或氧化铬等的吸收光的遮光材料形成。
在将曝光的光照射到灰度色调掩模159a的情况下，如图25B所示，在遮光部164中，光透过率166为0％，而在未设置有遮光部164及衍射光栅165的区域中，光透过率166为100％。另外，在衍射光栅165中，可以将光透过率调整为10至70％的范围内。衍射光栅165中的光透过率可以通过调整衍射光栅的狭缝、点、或网眼的间隔及栅距而控制。
如图25C所示，半色调掩模159b由具有透光性的衬底163、形成在其上的半透过部167、以及遮光部168构成。半透过部167可以使用MoSiN、MoSi、MoSiO、MoSiON、CrSi等。遮光部168可以通过利用铬、氧化铬等的吸收光的遮光材料形成。
在将曝光的光照射到半色调掩模159b的情况下，如图25D所示，在遮光部168中，光透过率169为0％，而在未设置有遮光部168及半透过部167的区域中，光透过率169为100％。另外，在半透过部167中，可以将光透过率调整为10至70％的范围内。半透过部167中的光透过率可以根据半透过部167的材料而调整。
通过在使用多灰度掩模进行曝光之后进行显影，如图24B所示，可以形成具有不同的厚度区域的抗蚀剂掩模81。
接着，通过使用抗蚀剂掩模81将包含成为施主的杂质元素的微晶半导体膜57、微晶半导体膜53、缓冲层54、添加有赋予一种导电型的杂质元素的半导体膜55、以及导电膜65a至65c蚀刻并分离。其结果，如图26A所示，可以形成包含成为施主的杂质元素的微晶半导体膜61、微晶半导体膜58、缓冲层62、添加有赋予一种导电型的杂质元素的半导体膜63、以及导电膜85a至85c。注意，图26A(抗蚀剂掩模81除外)相当于图30A的A-B的截面图。
接着，对抗蚀剂掩模81进行灰化处理。其结果，抗蚀剂的面积缩小，其厚度变薄。此时，厚度薄的区域的抗蚀剂(与栅电极51的一部分重叠的区域)被去除，由此如图26A所示，可以形成被分离的抗蚀剂掩模86。
接着，通过使用抗蚀剂掩模86将导电膜85a至85c蚀刻并分离。其结果，如图26B所示那样可以形成一对布线92a至92c。通过使用抗蚀剂掩模86对导电膜85a至85c进行湿蚀刻，选择性地蚀刻导电膜85a至85c。其结果，因为导电膜各向同性地被蚀刻，所以可以形成其面积比抗蚀剂掩模86小的布线92a至92c。
接着，通过使用抗蚀剂掩模86对添加有赋予一种导电型的杂质元素的半导体膜63进行蚀刻，形成一对源区及漏区88。注意，在该蚀刻工序中，缓冲层62的一部分也被蚀刻。将其一部分被蚀刻的缓冲层称为缓冲层87。另外，在缓冲层87中形成有凹部。可以以同一个工序形成源区及漏区、以及缓冲层的凹部。这里，由于通过使用其面积比抗蚀剂掩模81小的抗蚀剂掩模86对缓冲层62的一部分进行蚀刻，所以缓冲层87成为向源区及漏区88的外侧突出的形状。另外，布线92a至92c的端部与源区及漏区88的端部不一致且彼此错开，并在布线92a至92c的端部的外侧形成源区及漏区88的端部。此后，去除抗蚀剂掩模86。
接着，在露出的缓冲层不受到损伤且对于该缓冲层的蚀刻速度低的条件下，进行干蚀刻。通过该工序，可以去除源区及漏区之间的缓冲层上的蚀刻残渣物、抗蚀剂掩模的残渣、以及用于去除抗蚀剂掩模的装置内的污染源，而可以实现源区及漏区之间的确实的绝缘。其结果，可以降低薄膜晶体管的泄漏电流，而可以制造截止电流小且耐压性高的薄膜晶体管。注意，例如可以使用氯气作为蚀刻气体。
如图26C所示，通过使布线92a至92c的端部与源区及漏区88的端部不一致且彼此错开，布线92a至92c的端部的距离离开，所以可以防止布线之间的泄漏电流、短路。由此，可以制造反交错型薄膜晶体管。
通过上述工序，可以形成沟道蚀刻型薄膜晶体管83。此外，可以通过利用两个光掩模来形成薄膜晶体管。
此外，如图27A所示，在布线92a至92c、源区及漏区88、缓冲层87、微晶半导体膜58、包含成为施主的杂质元素的微晶半导体膜61、以及栅绝缘膜52b上形成保护绝缘膜76a。保护绝缘膜76a可以与栅绝缘膜52a及52b同样地形成。
接着，通过使用利用第三光掩模而形成的抗蚀剂掩模对保护绝缘膜76a的一部分进行蚀刻，形成接触孔。接着，形成在该接触孔中与布线92c接触的像素电极77。这里，作为像素电极77，在通过溅射法形成ITO之后将抗蚀剂涂敷在ITO上。接着，通过利用第四光掩模对抗蚀剂进行曝光及显影，以形成抗蚀剂掩模。然后，使用抗蚀剂掩模对ITO进行蚀刻，以形成像素电极77。注意，图27B相当于图30C的A-B的截面图。
通过上述工序，可以形成薄膜晶体管、以及具有该薄膜晶体管且能够用于显示装置的元件衬底。
接着，以下示出在形成接触孔和电容元件的情况下的可以利用一个光掩模来形成的工序。在此，示出图30A至30C的C-D的截面图。
在图27A之后，如图28A所示，在保护绝缘膜76a上形成绝缘膜101。在此，通过利用感光性有机树脂来形成绝缘膜101。接着，在利用多灰度掩模160使绝缘膜101感光之后，进行显影，而如图28B所示，形成绝缘膜102。该绝缘膜102包括使覆盖薄膜晶体管的布线的保护绝缘膜76a露出的凹部111a、以及电容布线51c上的凹部111b。在此，使用多灰度掩模160。该多灰度掩模160在薄膜晶体管的布线中可以以100％使绝缘膜101曝光，而在电容布线51c上可以以10％至70％的范围使绝缘膜101曝光。
接着，通过对保护绝缘膜76a以及具有凹部的绝缘膜102进行整体性的蚀刻(回蚀刻)，对保护绝缘膜76a的一部分进行蚀刻，如图29A所示，形成使布线92c露出的接触孔112a，同时在电容布线51c上形成具有凹部112b的绝缘膜103。
接着，通过对绝缘膜103进行灰化处理，扩大接触孔112a以及凹部112b的面积，以形成接触孔113a以及凹部113b。注意，保护绝缘膜76a不由感光性有机树脂形成，而由无机绝缘膜形成，因此不被灰化。因此，在布线上形成接触孔113a，该接触孔113a的上表面形状为双层的环。
此后，可以在形成像素电极77的同时，形成由电容布线51c、栅绝缘膜52a和52b、保护绝缘膜76a、以及像素电极77构成的电容元件。
通过上述工序，可以在利用一个多灰度掩模形成连接像素电极及布线的接触孔的同时，形成电容元件。
此外，也可以在图10B或图26B中形成布线71a至71c、布线92a至92c之后，去除抗蚀剂掩模66、86，以布线71a至71c、布线92a至92c为掩模来对添加有赋予一种导电型的杂质元素的半导体膜63进行蚀刻。其结果，可以形成布线71a至71c、布线92a至92c与源区及漏区72、88的端部一致的薄膜晶体管。在此，图31表示薄膜晶体管，其中，在去除图10B的抗蚀剂掩模66之后，以布线71a至71c为掩模来对添加有赋予一种导电型的杂质元素的半导体膜63进行蚀刻，使源区及漏区89的端部与布线71a至71c的端部一致。
注意，虽然在本实施方式中，使用沟道蚀刻型的薄膜晶体管表示，但是可以将微晶半导体膜用于沟道保护型的薄膜晶体管的沟道形成区。
根据本实施方式，可以制造电特性优良的反交错型薄膜晶体管、以及具有其的显示衬底。
注意，虽然在本实施方式中利用反交错型薄膜晶体管作为薄膜晶体管进行说明，但是不局限于此，也可以将包含成为施主的杂质元素的绝缘膜和微晶半导体膜的制造方法应用于正交错型薄膜晶体管、顶栅型薄膜晶体管等。具体地说，当使用作基底膜的绝缘膜或者微晶半导体膜包含成为施主的杂质元素，并且在微晶半导体膜上形成栅绝缘膜以及栅电极时，可以制造包括提高与绝缘膜的界面的结晶性的微晶半导体膜的薄膜晶体管。因此，可以形成电特性优良的薄膜晶体管。
实施方式4
在本实施方式中，以下示出包括实施方式1所示的薄膜晶体管的液晶显示装置作为显示装置的一个方式。在此，参照图32至图34说明VA(垂直取向)型液晶显示装置。VA型液晶显示装置是控制液晶面板的液晶分子的排列的方式之一。VA型液晶显示装置是当不施加电压时液晶分子朝向垂直于面板的方向的方式。在本实施方式中，特别设法将像素分为几个区域(子像素)，并且将分子分别放倒于不同方向上。将此称为多畴化、或者多畴设计。在以下说明中，将说明考虑了多畴设计的液晶显示装置。
图32及图33示出VA型液晶面板的像素结构。图33是衬底600的平面图，而图32示出相对于图33中的切断线Y-Z的截面结构。在以下说明中，参照这两个附图进行说明。
在该像素结构中，一个像素具有多个像素电极624、626，并且各像素电极624、626隔着平坦化膜622连接到薄膜晶体管628、629。各薄膜晶体管628、629以不同的栅极信号驱动。就是说，在多畴设计的像素中，独立控制施加到各像素电极624、626的信号。
像素电极624在接触孔623中通过布线618连接到薄膜晶体管628。此外，像素电极626在接触孔627中通过布线619连接到薄膜晶体管629。薄膜晶体管628的栅极布线602和薄膜晶体管629的栅极布线603彼此分离，以便能够提供不同的栅极信号。另一方面，薄膜晶体管628和薄膜晶体管629共同使用用作数据线的布线616。可以通过使用实施方式3所示的方法，来制造薄膜晶体管628及薄膜晶体管629。
像素电极624和像素电极626具有不同的形状，并且被狭缝625彼此分离。像素电极626形成为围绕扩大为V字型的像素电极624的外侧。通过根据薄膜晶体管628及薄膜晶体管629使施加到像素电极624和像素电极626的电压时序不同，来控制液晶的取向。通过对栅极布线602和栅极布线603施加不同的栅极信号，可以使薄膜晶体管628及薄膜晶体管629的工作时序互不相同。此外，在像素电极624、626上形成有取向膜648。
在相对衬底601上形成有遮光膜632、着色膜636、相对电极640。此外，在着色膜636和相对电极640之间形成平坦化膜637，以便防止液晶取向的错乱。此外，在相对电极640上形成取向膜646。图34示出相对衬底一侧的结构。相对电极640是在不同的像素之间共同使用的电极并形成有狭缝641。通过互相咬合地配置该狭缝641和在像素电极624及像素电极626一侧的狭缝625，可以有效地产生倾斜电场来控制液晶的取向。由此，可以使液晶的取向方向根据位置不同，从而扩大视角。
这里，利用衬底、着色膜、遮光膜以及平坦化膜构成颜色滤光片。注意，也可以在衬底上不形成遮光膜以及平坦化膜中的任一方或者双方。
此外，着色膜具有使可见光的波长范围中的任意波长范围的光的成分优先透过的功能。通常，在很多情况下，组合使红色波长范围的光、蓝色波长范围的光、以及绿色波长范围的光分别优先透过的着色膜，用于颜色滤光片。然而，着色膜的组合不局限于这些。
通过使像素电极624、液晶层650、以及相对电极640重叠，形成第一液晶元件。此外，通过使像素电极626、液晶层650、以及相对电极640重叠，形成第二液晶元件。此外，采用在一个像素中设置有第一液晶元件和第二液晶元件的多畴结构。
注意，虽然在此示出VA型液晶显示装置作为液晶显示装置，但是可以将通过实施方式1而形成的元件衬底用于FFS型液晶显示装置、IPS型液晶显示装置、TN型液晶显示装置、以及其他液晶显示装置。
通过上述工序，可以制造液晶显示装置。因为本实施方式的液晶显示装置利用截止电流小且电特性优良的反交错型薄膜晶体管，所以可以制造对比度高且可见度高的液晶显示装置。
实施方式5
在本实施方式中，以下示出包括实施方式1所示的薄膜晶体管的发光显示装置作为显示装置的一个方式。在此，说明发光显示装置包括的像素的结构。图35A表示像素的俯视图的一个方式，而图35B表示对应于图35A中的A-B的像素的截面结构的一个方式。
作为发光装置，在此利用包括利用电致发光的发光元件的显示装置而表示。利用电致发光的发光元件根据发光材料是有机化合物还是无机化合物被区分。一般地，前者称为有机EL元件，而后者称为无机EL元件。另外，这里，作为薄膜晶体管的制造工序，可以使用实施方式1。
关于有机EL元件，通过将电压施加到发光元件，电子和空穴从一对电极分别注入到包括发光有机化合物的层中，并流过电流。并且，通过那些载流子(电子和空穴)复合，发光有机化合物形成激发态，并且当该激发态返回基态时发光。由于这种机理，这种发光元件称为电流激发型发光元件。
无机EL元件根据其元件结构，被分类为分散型无机EL元件和薄膜型无机EL元件。分散型无机EL元件是具有将发光材料的粒子分散在粘结剂中的发光层的，其发光机理为利用施主能级和受体能级的施主-受体复合型发光。薄膜型无机EL元件具有以电介质层夹住发光层并且它被电极夹住的结构，其发光机理为利用金属离子的内壳层电子跃迁的局部存在型发光。注意，这里，使用有机EL元件作为发光元件进行说明。另外，虽然使用沟道蚀刻型薄膜晶体管作为用来控制对于第一电极的信号的输入的开关薄膜晶体管、以及用来控制发光元件的驱动的驱动薄膜晶体管，但是可以适当地使用沟道保护型薄膜晶体管。
在图35A及35B中，第一薄膜晶体管74a是用来控制对于第一电极的信号的输入的开关薄膜晶体管，而第二薄膜晶体管74b相当于用来控制对于发光元件94的电流或电压的供给的驱动薄膜晶体管。
第一薄膜晶体管74a的栅电极连接到用作扫描线的布线51a，源极及漏极中的一方连接到用作信号线的布线71a至71c，并且源极及漏极中的另一方连接到第二薄膜晶体管74b的栅电极51b。第二薄膜晶体管74b的源极及漏极中的一方连接到电源线93a至93c，并且源极及漏极中的另一方连接到显示装置的第一电极79。通过利用第二薄膜晶体管74b的栅电极、栅绝缘膜、以及电源线93a构成电容元件96，并且第一薄膜晶体管74a的源极及漏极中的另一方连接到电容元件96。
注意，电容元件96相当于在第一薄膜晶体管74a截止时保持第二薄膜晶体管74b的栅极-源极间电压或栅极-漏极间电压(以下称为栅电压)的电容元件，并不一定需要设置。
在本实施方式中，可以通过使用实施方式1所示的薄膜晶体管来形成第一薄膜晶体管74a及第二薄膜晶体管74b。此外，虽然在此第一薄膜晶体管74a及第二薄膜晶体管74b由n沟道型薄膜晶体管形成，也可以使用n沟道型薄膜晶体管形成第一薄膜晶体管74a且使用p沟道型薄膜晶体管形成第二薄膜晶体管74b。再者，还可以使用p沟道型薄膜晶体管形成第一薄膜晶体管74a及第二薄膜晶体管74b。
在第一薄膜晶体管74a及第二薄膜晶体管74b上形成保护绝缘膜76，在保护绝缘膜76上形成平坦化膜78，形成第一电极79，该第一电极79在形成于平坦化膜78以及保护绝缘膜76中的接触孔处连接到布线93f。平坦化膜78优选使用有机树脂如丙烯、聚酰亚胺、聚酰胺等、或者硅氧烷聚合物来形成。在接触孔中，第一电极79具有凹凸，所以设置覆盖该区域且具有开口部的分隔壁91。以在分隔壁91的开口部中与第一电极79接触的方式形成EL层92，以覆盖EL层92的方式形成第二电极93，并且以覆盖第二电极93及分隔壁91的方式形成保护绝缘膜95。
在此，示出顶部发射结构的发光元件94作为发光元件。因为顶部发射结构的发光元件94也在第一薄膜晶体管74a、第二薄膜晶体管74b上可以发光，所以可以增大发光面积。然而，如果在EL层92下存在的层具有凹凸，在该凹凸上的膜厚度的分布不均匀，第二电极93及第一电极79短路而导致显示缺陷。因此，优选设置平坦化膜78。
由第一电极79及第二电极93夹住EL层92的区域相当于发光元件94。在采用图35A所示的像素的情况下，来自发光元件94的光如空心箭头所示发射到第二电极93一侧。
用作阴极的第一电极79只要是其功函数小且反射光的导电膜，就可以使用已知的材料。例如，优选使用Ca、Al、MgAg、AlLi等。EL层92既可以由单独层构成，又可以由多层的叠层构成。在由多层构成的情况下，在第一电极79上按顺序层叠电子注入层、电子传输层、发光层、空穴传输层、空穴注入层。注意，不一定需要设置这些层的全部。用作阳极的第二电极93使用透过光的透光导电材料形成，例如也可以使用具有透光性的导电膜如含有氧化钨的铟氧化物、含有氧化钨的铟锌氧化物、含有氧化钛的铟氧化物、含有氧化钛的铟锡氧化物、ITO、铟锌氧化物、添加有氧化硅的铟锡氧化物等。
在此，示出从与衬底相反一侧的面取出发光的顶部发射结构的发光元件，但是可以适当地应用从衬底一侧的面取出发光的底部发射结构的发光元件、从衬底一侧及与衬底相反一侧的面取出发光的双面发射结构的发光元件。
此外，虽然在此，说明了有机EL元件作为发光元件，但是也可以设置无机EL元件作为发光元件。
注意，虽然在本实施方式中示出控制发光元件的驱动的薄膜晶体管(驱动薄膜晶体管)和发光元件电连接的一例，但是也可以采用在驱动薄膜晶体管和发光元件之间连接有电流控制薄膜晶体管的结构。
通过上述工序，可以制造发光显示装置。本实施方式的发光显示装置使用截止电流小且电特性优良的反交错型薄膜晶体管，所以可以制造对比度高且可见度高的发光显示装置。
实施方式6
接着，以下示出本发明的显示装置的一个方式的显示面板的结构。
在图36A中示出另外仅形成信号线驱动电路6013且与形成在衬底6011上的像素部6012连接的显示面板的方式。像素部6012及扫描线驱动电路6014使用将微晶半导体膜用于沟道形成区域的薄膜晶体管而形成。通过由其电场效应迁移率高于将微晶半导体膜用于沟道形成区域的薄膜晶体管的晶体管形成信号线驱动电路，可以使信号线驱动电路的工作稳定，该信号线驱动电路的驱动频率需要高于扫描线驱动电路的驱动频率。注意，信号线驱动电路6013可以为将单晶半导体用于沟道形成区域的晶体管、将多晶半导体用于沟道形成区域的薄膜晶体管、或将SOI用于沟道形成区域的晶体管。电源的电位、各种信号等通过FPC6015分别供给给像素部6012、信号线驱动电路6013、扫描线驱动电路6014。再者，还可以在信号线驱动电路6013和FPC6015之间、或者在信号线驱动电路6013和像素部6012之间设置保护电路。保护电路由选自薄膜晶体管、二极管、电阻元件以及电容元件等中的一种或多种元件构成。此外，作为二极管，也可以使用实施方式1或2所示的对薄膜晶体管进行二极管连接而成的二极管。
注意，也可以将信号线驱动电路及扫描线驱动电路都形成在与像素部相同的衬底上。
此外，在另外形成驱动电路的情况下，不一定需要将形成有驱动电路的衬底贴合到形成有像素部的衬底上，也可以如贴合到FPC上。在图36B中表示另外仅形成信号线驱动电路6023且与形成在衬底6021上的像素部6022及扫描线驱动电路6024连接的显示装置面板的方式。像素部6022及扫描线驱动电路6024通过使用将微晶半导体膜用于沟道形成区域的薄膜晶体管而形成。信号线驱动电路6023通过FPC6025连接到像素部6022。电源的电位、各种信号等通过FPC6025分别供给给像素部6022、信号线驱动电路6023、扫描线驱动电路6024。再者，也可以在信号线驱动电路6023及FPC6025之间、或者在信号线驱动电路6023及像素部6022之间设置保护电路。
另外，也可以使用将微晶半导体膜用于沟道形成区域的薄膜晶体管在与像素部相同的衬底上仅形成信号线驱动电路的一部分或扫描线驱动电路的一部分，另外形成其他部分且与像素部电连接。在图36C中表示将信号线驱动电路所具有的模拟开关6033a形成在与像素部6032、扫描线驱动电路6034相同的衬底6031上，并且将信号线驱动电路所具有的移位寄存器6033b另外形成在不同的衬底上，而彼此贴合的显示装置面板的方式。像素部6032及扫描线驱动电路6034使用将微晶半导体膜用于沟道形成区域的薄膜晶体管形成。信号线驱动电路所具有的移位寄存器6033b通过FPC6035连接到像素部6032。电源的电位、各种信号等通过FPC6035分别供给给像素部6032、信号线驱动电路、扫描线驱动电路6034。再者，也可以在信号线驱动电路6033及FPC6035之间、或者在信号线驱动电路6033及像素部6032之间设置保护电路。
如图36A至36C所示，可以在与像素部相同的衬底上使用将微晶半导体膜用于沟道形成区域的薄膜晶体管形成本实施方式的显示装置的驱动电路的一部分或全部。
注意，对另外形成的衬底的连接方法没有特别的限制，可以使用已知的COG方法、引线键合方法、或TAB方法等。此外，连接的位置只要能够电连接，就不限于图36A至36C所示的位置。另外，也可以另外形成控制器、CPU、存储器等而连接。
注意，在本发明中使用的信号线驱动电路包括移位寄存器和模拟开关。或者，除了移位寄存器和模拟开关之外，还可以包括缓冲器、电平转移器、源极跟随器等其他电路。另外，不一定需要设置移位寄存器和模拟开关，例如既可以使用像译码器电路那样的可以选择信号线的其他电路代替移位寄存器，又可以使用锁存器等代替模拟开关。
实施方式7
可以将根据本发明而得到的显示装置等用于有源矩阵型显示装置面板。就是说，可以在将这些都组合到显示部的所有的电子设备中实施本发明。
作为这种电子设备，可以举出影像拍摄装置如摄像机和数字照相机等、头戴式显示器(护目镜型显示器)、汽车导航系统、投影机、汽车音响、个人计算机、便携式信息终端(移动计算机、移动电话或电子书籍等)等。图37A至37D示出其一例。
图37A表示电视装置。如图37A所示，可以将显示面板组装在框体中来完成电视装置。由显示面板形成主画面2003，作为其他附属器件还具有扬声器部分2009、操作开关等。如上所述，可以完成电视装置。
如图37A所示，在框体2001中组装利用显示元件的显示用面板2002，并且可以由接收机2005接收普通的电视广播，而且通过调制解调器2004连接到有线或无线方式的通讯网络，从而还可以进行单向(从发送者到接收者)或双向(在发送者和接收者之间，或者在接收者之间)的信息通讯。电视装置的操作可以由组装在框体中的开关或另外形成的遥控装置2006进行，并且该遥控装置2006也可以设置有显示输出的信息的显示部2007。
另外，电视装置还可以附加有如下结构：除了主画面2003以外，使用第二显示面板形成子画面2008，并显示频道或音量等。在这种结构中，也可以利用液晶显示面板形成主画面2003，并且利用发光显示面板形成子画面。另外，也可以采用如下结构：利用发光显示面板形成主画面2003，利用发光显示面板形成子画面，并且子画面能够点亮和熄灭。
图38是电视装置的主要结构的框图。像素部921形成在显示面板900上。也可以采用COG方式将信号线驱动电路922和扫描线驱动电路923安装在显示面板900上。
作为其它外部电路的结构，在图像信号的输入一侧具有图像信号放大电路925、图像信号处理电路926、控制电路927等。其中，图像信号放大电路925放大调谐器924所接收的信号中的图像信号，图像信号处理电路926将从图像信号放大电路925输出的信号转换成对应于红、绿和蓝各种颜色的色信号，控制电路927将该图像信号转换成驱动器IC输入规格。控制电路927将信号分别输出到扫描线一侧和信号线一侧。在进行数字驱动的情况下，可以采用如下结构：在信号线一侧设置信号分割电路928，并将输入数字信号划分成m个而供给。
由调谐器924接收的信号中的音频信号被发送到音频信号放大电路929，并其输出经过音频信号处理电路930供给到扬声器933。控制电路931从输入部932接收接收站(接收频率)或音量的控制信息，并将信号传送到调谐器924、音频信号处理电路930。
当然，本发明不局限于电视装置，还可以应用于各种用途如个人计算机的监视器、火车站或机场等中的信息显示屏或街头上的广告显示屏等的大面积显示介质。
通过在主画面2003、子画面2008中应用上述实施方式所说明的显示装置，可以提高电视装置的批量生产性。
图37B表示便携式电话机2301的一例。该便携式电话机2301包括显示部2302、操作部2303等而构成。通过在显示部2302中应用上述实施方式所说明的显示装置，可以提高便携式电话机的批量生产性。
另外，图37C所示的便携式计算机包括主体2401、显示部2402等。通过在显示部2402中应用上述实施方式所示的显示装置，可以提高计算机的批量生产性。
图37D是桌上照明器具，包括照明部分2501、灯罩2502、可变臂2503、支柱2504、台2505和电源2506。通过对照明部分2501使用本发明的发光装置来制造桌上照明器具。注意，照明器具包括固定到天花板上的照明器具、壁挂型照明器具等。通过应用上述实施方式所示的显示装置，可以提高批量生产性，可以提供廉价的桌上照明器具。
实施例1
图39表示通过利用SIMS测定当在玻璃衬底上形成栅绝缘膜并利用包含成为施主的杂质元素的气体之一的磷化氢进行吹洗处理之后形成微晶硅膜时的磷的峰值浓度而得到的结果。
在如下栅极绝缘膜的成膜条件下，在0.7mm的玻璃衬底上利用等离子体CVD法形成厚度为100nm的氧氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，成膜温度为280℃，硅烷气体的流量和一氧化二氮的流量分别为30sccm、1200sccm，并且压力为40Pa。
接着，将包含磷化氢的气体引入于反应室内，进行吹洗处理。以下示出此时的条件。
(条件1)
0.1％PH3(Ar稀释)的流量500sccm
(条件2)
SiH4的流量100sccm，0.5％PH3(H2稀释)的流量170sccm
(条件3)
SiH4的流量100sccm，H2的流量153sccm，0.5％PH3/H2的流量17sccm
接着，在如下成膜条件下，在栅绝缘膜上利用等离子体CVD法形成厚度为50nm的微晶硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，成膜温度为280℃，硅烷气体的流量和氢的流量分别为10sccm、1500sccm，并且压力为280Pa。
在从反应室搬出衬底，利用氟自由基清洗反应室内后，再度将衬底搬入于反应室中。
接着，在如下成膜条件下，在微晶硅膜上利用等离子体CVD法形成厚度为100nm的非晶硅膜作为缓冲层：RF电源频率为13.56MHz，RF电源的功率为60W，成膜温度为280℃，硅烷气体的流量和氢的流量分别为280sccm、300sccm，并且压力为170Pa。图39表示：此时，利用二次离子质量分析法(SIMS)对在条件1至条件3下进行吹洗处理的各衬底进行从衬底表面向深度方向的测定的结果。
在图39中，纵轴表示磷的浓度(atoms/cm3)，而横轴表示蚀刻样品的深度(nm)。此外，直到大约70nm的深度是缓冲层的非晶硅膜，直到大约70nm至120nm的深度是微晶硅膜，直到大约120nm至220nm的深度是栅绝缘膜的氧氮化硅膜。
在图39中，以下示出微晶硅膜中的磷的浓度。注意，关于微晶硅膜及氧氮化硅膜的界面上的峰，因为观察到硅的离子强度有异常，所以不考虑到该区域的浓度。
·条件1的样品...5×1016atoms/cm3至2×1018atoms/cm3
·条件2的样品...6×1016atoms/cm3至3×1018atoms/cm3
·条件3的样品...3×1016atoms/cm3至2×1017atoms/cm3
通过上述工序，通过在进行磷化氢吹洗处理之后，形成微晶硅膜，可以形成包含磷的微晶硅膜。
实施例2
图40表示通过利用SIMS测定当在玻璃衬底上形成包含成为施主的杂质元素的磷的栅绝缘膜之后形成微晶硅膜时的磷的峰值浓度而得到的结果。在此，在包含磷的条件下形成氧氮化硅膜作为第一栅绝缘膜，而形成氧氮化硅膜作为第二栅绝缘膜。
在如下成膜条件下，在0.7mm的玻璃衬底上利用等离子体CVD法形成厚度为10nm的包含磷的氧氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，成膜温度为280℃，并且压力为40Pa。此外，以下示出此时的原料气体的流量条件。
(条件4)
SiH4的流量30sccm，N2O的流量1200sccm，0.5％PH3(H2稀释)的流量60sccm
(条件5)
SiH4的流量30sccm，N2O的流量1200sccm，0.5％PH3(H2稀释)的流量6sccm
接着，在第一栅绝缘膜上形成第二栅绝缘膜。此时，在如下成膜条件下，在玻璃衬底上通过利用等离子体CVD法形成厚度为100nm的氧氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，成膜温度为280℃，硅烷气体的流量和一氧化二氮的流量分别为30sccm、1200sccm，并且压力为40Pa。
接着，在如下微晶硅膜的成膜条件下，在栅绝缘膜上利用等离子体CVD法形成厚度为50nm的微晶硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，成膜温度为280℃，硅烷气体的流量和氢的流量分别为10sccm、1500sccm，并且压力为280Pa。
在从反应室搬出衬底，利用氟自由基清洗反应室内后，再度将衬底搬入于反应室中。
接着，在如下成膜条件下，在微晶硅膜上利用等离子体CVD法形成厚度为100nm的非晶硅膜作为缓冲层：RF电源频率为13.56MHz，RF电源的功率为60W，成膜温度为280℃，硅烷气体的流量和氢的流量分别为280sccm、300sccm，并且压力为170Pa。图40表示：此时，利用二次离子质量分析法(SIMS)对在条件4及条件5下形成的第一栅绝缘膜的各衬底进行从衬底表面向深度方向的测定的结果。
在图40中，纵轴表示磷的浓度(atoms/cm3)，而横轴表示对样品进行蚀刻的深度(nm)。此外，直到大约70nm的深度是缓冲层的非晶硅膜，直到大约70nm至120nm的深度是微晶硅膜，直到大约120nm至220nm的深度是栅绝缘膜的氧氮化硅膜。
在图40中，以下示出微晶硅膜中的磷的浓度。注意，关于微晶硅膜及氧氮化硅膜的界面上的峰，因为可以观察到硅的离子强度有异常，所以不考虑该浓度。
·条件4的样品...3×1016atoms/cm3至7×1017atoms/cm3
·条件5的样品...3×1016atoms/cm3至2×1017atoms/cm3
在图40中，因为利用硅标准样品制定分量，所以不能测定氧氮化硅膜中的准确的磷的浓度，但是根据峰的形状可以预料是否包含磷。在深度为200nm至230nm的区域中也有磷浓度的大峰值，所以可以知道在与微晶硅膜离开的栅绝缘膜中包含磷。
根据上述，可以知道：通过在形成包含磷的栅绝缘膜之后，形成微晶硅膜，在栅绝缘膜及微晶硅膜中包含磷。就是说，可以形成包含磷的栅绝缘膜以及微晶硅膜。
实施例3
图41表示通过利用SIMS测定当在等离子体CVD装置的反应室内预涂保护膜之后，将玻璃衬底引入于反应室内，形成第一栅绝缘膜、第二栅绝缘膜、微晶硅膜、以及用作缓冲层的非晶硅膜时的磷的峰值浓度而得到的结果。在此，形成氮化硅膜作为第一栅绝缘膜，而形成氧氮化硅膜作为第二栅绝缘膜。
在反应室内预涂保护膜。以下示出此时的条件。
(条件6)
作为保护膜，形成包含磷的非晶硅膜。将此时的成膜条件设定为如下，在反应室的内壁上形成厚度为50nm的包含磷的非晶硅膜：RF电源频率为13.56MHz，RF电源的功率为370W，并且压力为170Pa。此外，以下示出此时的原料气体的流量条件。
SiH4的流量100sccm，0.5％PH3(H2稀释)的流量170sccm
(条件7)
作为保护膜，层叠氮化硅膜、氧氮化硅膜、以及非晶硅膜。将此时的成膜条件设定为如下，在反应室的内壁上形成厚度为110nm的氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为370W，硅烷流量、氢流量、氮流量、氨流量分别为10sccm、500sccm、550sccm、140sccm，并且压力为100Pa。此外，在如下成膜条件下，在氮化硅膜上利用等离子体CVD法形成厚度为110nm的氧氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，成膜温度为280℃，硅烷气体的流量和一氧化二氮的流量分别为30sccm、1200sccm，并且压力为40Pa。此外，在如下成膜条件下，在氧氮化硅膜上利用等离子体CVD法形成厚度为200nm的非晶硅膜：RF电源频率为13.56MHz，RF电源的功率为120W，成膜温度为280℃，硅烷气体为300sccm，并且压力为170Pa。
接着，在将衬底搬入于反应室内之后，在如下第一栅绝缘膜的成膜条件下，在0.7mm的玻璃衬底上利用等离子体CVD法形成厚度为100nm的氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为370W，成膜温度为280℃，硅烷流量、氢流量、氮流量、氨流量分别为10sccm、500sccm、550sccm、140sccm，并且压力为100Pa。
接着，在第一栅绝缘膜上形成第二栅绝缘膜。此时，在如下成膜条件下，在玻璃衬底上利用等离子体CVD法形成厚度为100nm的氧氮化硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，成膜温度为280℃，硅烷气体的流量和一氧化二氮的流量分别为30sccm、1200sccm，并且压力为40Pa。
接着，在如下成膜条件下，在栅绝缘膜上利用等离子体CVD法形成厚度为50nm的微晶硅膜：RF电源频率为13.56MHz，RF电源的功率为50W，成膜温度为280℃，硅烷气体的流量和氢的流量分别为10sccm、1500sccm，并且压力为280Pa。
在从反应室搬出衬底，利用氟自由基清洗反应室内后，再度将衬底搬入于反应室中。
接着，在如下成膜条件下，在微晶硅膜上利用等离子体CVD法形成厚度为100nm的非晶硅膜作为缓冲层：RF电源频率为13.56MHz，RF电源的功率为60W，成膜温度为280℃，硅烷气体的流量和氢的流量分别为280sccm、300sccm，并且压力为170Pa。图41表示：此时，利用二次离子质量分析法(SIMS)对在条件6及条件7下在反应室上预涂的各衬底进行从衬底表面向深度方向的测定的结果。
在图41中，纵轴表示磷的浓度(atoms/cm3)，而横轴表示对样品进行蚀刻的深度(nm)。此外，直到大约70nm的深度是缓冲层的非晶硅膜，直到大约70nm至120nm的深度是微晶硅膜，直到大约120nm至220nm的深度是栅绝缘膜的氧氮化硅膜。
在图41中，以下示出微晶硅膜中的磷的浓度。注意，关于微晶硅膜及氧氮化硅膜的界面上的峰，因为观察到硅的离子强度有异常，所以不考虑该区域的浓度。
·条件6的样品...5×1016atoms/cm3至1×1017atoms/cm3
·条件7的样品...3×1016atoms/cm3至5×1016atoms/cm3
根据上述，可以知道：通过在等离子体CVD装置的反应室内预涂包含磷的非晶硅膜作为保护膜之后，形成栅绝缘膜、以及微晶硅膜，在微晶硅膜中包含磷。
实施例4
在本实施例中，测定形成在绝缘膜上的微晶硅膜中所包含的载流子的寿命，并且以下示出微晶硅膜受到的绝缘膜的影响。
图42A表示样品1的截面结构。在玻璃衬底121上形成厚度为110nm的氮化硅膜122，在其上形成厚度为110nm的氧氮化硅膜123，在其上形成厚度为95nm的微晶硅膜124。
图42B表示样品2的截面结构。在玻璃衬底121上形成厚度为110nm的氮化硅膜122，在其上形成厚度为110nm的氧氮化硅膜123，在其上形成厚度为1nm的氮化硅膜125，在其上形成厚度为95nm的微晶硅膜124。
图42C表示样品3的截面结构。在玻璃衬底121上形成厚度为110nm的氮化硅膜122，在其上形成厚度为110nm的氧氮化硅膜123，在其上形成厚度为3nm的氮化硅膜126，在其上形成厚度为95nm的微晶硅膜124。
图42D表示样品4的截面结构。在玻璃衬底121上形成厚度为110nm的氮化硅膜122，在其上形成厚度为110nm的氧氮化硅膜123，在其上形成厚度为5nm的氮化硅膜127，在其上形成厚度为95nm的微晶硅膜124。
图42E表示样品5的截面结构。在玻璃衬底121上形成厚度为110nm的氮化硅膜122，在其上形成厚度为95nm的微晶硅膜124。
注意，氮化硅膜122的成膜条件是与实施例3的由第一栅绝缘膜形成的氮化硅膜同样的条件。此外，氧氮化硅膜123的成膜条件是与实施例3的由第二栅绝缘膜形成的氧氮化硅膜同样的条件。微晶硅膜124的成膜条件是与实施例3的微晶硅膜同样的条件。氮化硅膜125至127的成膜条件是与氮化硅膜122同样的条件。
关于样品1至样品5，通过微波光导电衰减法(Microwave PhotoCondutivity Decay：μ-PCD法)测定微晶硅膜所包含的载流子的寿命。μ-PCD法是如下方法：通过对微晶硅膜进行激光束的脉冲照射，测定从在微晶硅膜中产生过剩的载流子到该载流子复合而消失的寿命。通过载流子的产生，微晶硅膜的导电率增加，所以照射到微晶硅膜的微波的反射率对应于过剩的载流子密度而变化。通过测定该微波的反射率的减少时间，可以测定载流子的寿命。
在本实施例中，通过利用微波的多晶硅薄膜的结晶性评价装置(KOBELCO Research Institute.Inc.制造)，对样品1至样品5照射13.56MHz的微波以及波长为349nm的YLG激光的3倍波，利用测定微波的相位差的电压计，来测定由于载流子的产生而变化的微波的相位差。此外，图43表示该测定值。注意，因为测定值的峰值陡峭，所以不能测定由载流子的复合的消失时间。然而，峰值越大，载流子的寿命相对地越长，并且结晶性良好。因此，根据峰值，比较各样品的载流子的寿命。
根据图43，可以知道：对样品1即微晶硅膜的基底膜来说，与氮化硅膜相比，氧氮化硅膜的峰值大并且载流子的寿命长。此外，也可以知道：即使在氧氮化硅膜上形成极薄的氮化硅膜，载流子的寿命也较长。由此，可以知道：在微晶硅膜的基底膜为氧氮化硅膜或者氧氮化硅膜上的极薄的氮化硅膜的情况下，载流子的复合中心少，并且缺陷少，结晶性高。因此，因为采用这种叠层结构的薄膜晶体管在导通电流上升的同时可以抑制截止电流，所以呈现优越的电流电压特性。
实施例5
在本实施例中，示出对于在将包含成为施主的杂质元素的微晶半导体膜用于沟道形成区域的薄膜晶体管中的微晶半导体膜所包含的施主浓度及薄膜晶体管的电特性进行计算而获得的结果。
注意，在此，将不添加杂质元素的微晶半导体膜设定为μc-Si(i)，将添加有成为施主的杂质元素(例如，磷)的微晶半导体膜设定为μc-Si(n-)，将未添加杂质元素的缓冲层设定为a-Si(i)，将添加有赋予一种导电型的杂质元素(例如，磷)的非晶半导体膜设定为a-Si(n-)，将以具有导电性的程度添加有大量的赋予一种导电型的杂质元素(例如，磷)的非晶半导体膜设定为a-Si(n+)。
在将杂质元素添加到微晶半导体膜或者非晶半导体膜的情况下，杂质浓度是指对于单位体积添加的杂质的原子数。此外，通过在添加的杂质元素为第五族元素或者第三族元素的情况下，杂质浓度乘以活性化率而计算出来，来定义施主浓度或者受体浓度。注意，在采用微晶半导体膜的情况下，活性化率为40％至60％、典型为50％，而在采用非晶半导体膜的情况下，活性化率为1％至5％、典型为3％。因此，在本实施例中计算出来的施主浓度的2倍是指成为施主的杂质元素的峰值浓度。
接着，以下示出进行模拟实验的装置模型。
在装置的模拟实验中，使用Silvaco Data Systems Inc.制造的装置模拟器“ATLAS”。表1示出用于装置的模拟实验的a-Si以及μc-Si的模型参数。在装置的模拟实验中，a-Si以及μc-Si的模型化主要通过定义状态密度而实现。具体地说，关于a-Si的模型参数，适当地定义如表1所示的参数，利用装置模拟器计算出反交错型a-Si TFT的DC特性来。此外，对μc-Si的模型参数进行定义，以使根据利用装置模拟器计算出来的反交错型μc-Si TFT的DC特性导出来的最大电场效应迁移率成为根据利用装置模拟器计算出来的反交错型a-Si TFT的DC特性导出来的最大电场效应迁移率的10倍左右。
表1
| a-Si | μc-Si | |
| 能隙Eg[eV] | 1.9 | 1.4 |
| 在传导带的端部的受体的状态密度nta[/eV] | 7.4E+21 | 7.4E+20 |
| 在价电子带的施主的状态密度ntd[/eV] | 7.4E+21 | 7.4E+20 |
| 在传导带的受体的状态密度的消光系数wta | 0.04 | 0.04 |
| 在价电子带的施主的状态密度的消光系数wtd | 0.04 | 0.04 |
| 在高斯分布的受体能级的整个状态密度nga[/eV] | 3E+16 | 7E+15 |
| 在高斯分布的施主能级的整个状态密度ngd[/eV] | 5E+18 | 5E+17 |
| 在高斯分布的受体能级的高峰能量ega[eV] | 0.5 | 0.5 |
| 在高斯分布的施主能级的高峰能量egd[eV] | 0.9 | 0.9 |
| 在高斯分布的受体的整个状态密度的消光系数wga | 0.4 | 0.4 |
| 在高斯分布的施主的整个状态密度的消光系数wgd | 0.3 | 0.3 |
接着，以下示出进行模拟实验的装置结构。
(模型1)
图44表示装置结构。假定绝缘衬底5000是以氧化硅(介电常数为4.1)为主要成分的玻璃衬底(厚度为0.5μm)。注意，关于绝缘衬底的厚度，虽然在实际的制造工序中常使用0.5mm、0.7mm等，但是在以绝缘衬底的下面的电场不影响到TFT特性的程度使绝缘衬底的厚度成为十分厚的同时考虑计算效率进行定义。
在绝缘衬底5000上层叠由铝(Al)5011和钼(Mo)5012构成的叠层结构(总计厚度为150nm)的栅电极5010。钼(Mo)的功函数为4.6eV。注意，在图44的装置结构中，TFT特性不依赖于栅电极的下层材料(此次，铝(Al))。因此，为了简化计算，假定只有钼(Mo)(厚度为150nm)，而进行计算。
在栅电极5010上层叠由氮化硅(介电常数为7.0，厚度为110nm)5021和氧氮化硅(介电常数为4.1，厚度为110nm)5022构成的叠层结构的栅绝缘膜5020。
在栅绝缘膜5020上层叠μc-Si(n-)5030(厚度的条件分别为10nm、20nm、50nm，并且施主浓度的条件为1×1015atoms/cm3至5×1017atoms/cm3)以及第三a-Si(i)5040(厚度的条件分别为90nm、80nm、50nm)。此外，在第三a-Si(i)5040上，在左侧层叠第一a-Si(i)5050(厚度为50nm)，而在右侧层叠第二a-Si(i)5070(厚度为50nm)。第一a-Si(i)至第三a-Si(i)5040用作沟道蚀刻层，所以具有凹部。
在第一a-Si(i)5050和第二a-Si(i)5070上分别层叠第一a-Si(n+)5060(厚度为50nm)和第二a-Si(n+)5080(厚度为50nm)。在图44中，第一a-Si(n+)5060和第二a-Si(n+)5080之间的距离成为TFT的沟道长度L。在此，设定沟道长度L＝6[μm]。此外，设定第一a-Si(n+)5060和第二a-Si(n+)5080的施主浓度为1×1019atoms/cm3，而具有高导电性。
在第一a-Si(n+)5060和第二a-Si(n+)5080上分别层叠由钼(Mo)5091、5101和铝(Al)5092、5102构成的叠层结构(厚度为300nm)的源电极5090及漏电极5100。假定在钼和第一a-Si(n+)5060及第二a-Si(n+)5080之间具有欧姆接触。注意，在图44的装置结构中，TFT特性不依赖于源电极5090及漏电极5100的上层材料(此次，铝(Al))。因此，为了简化计算，假定源电极及漏电极只由钼(Mo)构成(厚度为300nm)，而进行计算。
(模型2)
图52表示装置结构。在绝缘衬底7000上层叠有具有由铝(Al)7011和钼(Mo)7012构成的叠层结构的栅电极7010。从绝缘衬底7000到栅绝缘膜7020的叠层结构与模型1同样。在栅电极7010上层叠有具有由氮化硅7021和氧氮化硅7022构成的叠层结构的栅电极7020。
在栅绝缘膜7020上层叠μc-Si(n-)7031(厚度的条件分别为10nm、20nm、50nm，并且施主浓度的条件为1×1015atoms/cm3至5×1017atoms/cm3)、μc-Si(i)7032(厚度为20nm)以及第三a-Si(i)7040(厚度的条件分别为70nm、60nm、30nm)。
此外，第三a-Si(i)7040、第一a-Si(i)7050、第a-Si(i)7070、第一a-Si(n+)7060、第二a-Si(n+)7080、源电极7090、漏电极7100的叠层结构与模型1同样。在第一a-Si(n+)7060和第二a-Si(n+)7080上分别层叠钼(Mo)7091、7101和铝(Al)7092、7102的叠层结构的源电极7090和漏电极7100。
就是说，与模型1不同处在于：在μc-Si(n-)及第三a-Si(i)之间形成有μc-Si(i)。
以下，示出进行装置模拟实验的结果。注意，在图45A至51B中，(A)分别表示Vd为1V时的模拟实验结果，而(B)分别表示Vd为14V时的模拟实验结果。
图45A至图47B表示当改变μc-Si(n-)和a-Si(i)的厚度、以及μc-Si(n-)的施主浓度，进行装置的模拟实验时的DC特性(Vg-Id特性，Vd＝1V、14V)的结果。注意，在图45A和45B中，μc-Si(n-)的厚度为10nm，且第三a-Si(i)的厚度为90nm。此外，在图46A和46B中，μc-Si(n-)的厚度为20nm，且第三a-Si(i)的厚度为80nm。此外，在图47A和47B中，μc-Si(n-)的厚度为50nm，且第三a-Si(i)的厚度为50nm。此外，图48A至图51B分别表示导通电流、阈值电压、S值、最大电场效应迁移率的结果。
图53A至图55B表示当改变μc-Si(n-)和a-Si(i)的厚度、以及μc-Si(n-)的施主浓度，进行装置的模拟实验时的DC特性(Vg-Id特性，Vd＝1V、14V)的结果。注意，在图53A和53B中，μc-Si(n-)的厚度为10nm，第三a-Si(i)的厚度为90nm。此外，在54A和54B中，μc-Si(n-)的厚度为20nm，第三a-Si(i)的厚度为80nm。此外，在图55A和55B中，μc-Si(n-)的厚度为50nm，第三a-Si(i)的厚度为50nm。此外，图56A至图59B分别表示导通电流、阈值电压、S值、最大电场效应迁移率的结果。
根据进行装置的模拟实验而获得的结果，以下示出模型1及模型2中的Vg-Id特性。
通过对半导体层添加杂质而发生的阈值电压的变化相当于在Vg-Id特性中增大施主浓度而使Id曲线在Vg轴方向上进行的负向偏移。在表示上述计算结果的图45A至图47B、图53A至图55B中，上述倾向很显著。此外，通过增大添加杂质的半导体层的厚度，Id曲线在Vg轴方向上负向偏移的量增大。这是因为如下缘故：因为施主的总数增大，并且施主能级的数量增大，所以费密能量进一步靠近传导带能量Ec。换言之，这是因为可以以更低的栅电位形成反相层的缘故。
根据进行装置的模拟实验而获得的结果，以下示出模型1及模型2中的导通电流。
如图45A至47B所示，在导通状态下，漏电流Id为对于栅电压Vg的单调增加函数。这是因为如下缘故：越增大栅电压Vg，越增大在栅绝缘膜的界面引起的半导体层的传导电子数。因此，考虑到通过增大施主浓度，Id曲线在Vg轴方向上负向偏移，就导通电流(栅电压Vg＝20V时的漏电流)。注意，考虑到杂质散射，就要减小漏电流，然而传导电子数的增加的贡献更大，所以其结果漏电流增大。此外，通过增大添加杂质的半导体层的厚度，增大有助于传导的半导体层。从而，增大导通电流。在表示上述计算结果的图48A和48B、图56A和56B中，上述倾向很显著。
注意，在施主浓度为1×1015atoms/cm3的情况下，实际上可以看作微晶半导体膜，即不包含施主即成为施主的杂质元素。根据图48A和48B、图56A和56B，可以知道通过在微晶半导体膜中包含施主，导通电流上升。
根据进行装置的模拟实验而获得的结果，以下示出模型1及模型2中的阈值电压。
通过增大施主浓度，阈值电压负向偏移。在表示上述计算结果的图49A和图49B、图57A和图57B中，上述倾向很显著。此外，通过增大添加杂质的半导体层的厚度，阈值电压的负向偏移的量增大。这是因为如下缘故：因为施主的总数增大，并且施主能级的数量增大，所以费密能量进一步接近传导带能量Ec。换言之，这是因为可以以更低的栅电位形成反相层的缘故。
根据进行装置的模拟实验而获得的结果，以下示出模型1及模型2中的S值。
由于通过对半导体层添加杂质，发生杂质散射，因此增大S值。在表示上述计算结果的图50A和50B、图58A和58B中，上述倾向很显著。此外，通过增大添加杂质的半导体层的厚度，也增大S值。可以认为这是因为如下缘故：因为增大杂质的总数，并且增大施主能级的数量，所以更容易使传导电子散射。
根据进行装置的模拟实验而获得的结果，以下示出模型1及模型2中的最大电场效应迁移率。
为了考察最大电场效应迁移率，需要更详细地考虑电场效应迁移率。于是，考虑到图60A所示的装置结构。换言之，考虑到由绝缘衬底200、栅电极202、栅绝缘膜204、第一半导体层206、第二半导体层208、源区210、漏区212、源电极214、漏电极216构成的TFT。
在图60B中，利用虚线218表示：在TFT处于导通状态，即对栅电极202施加适当的正电位，使源电极214成为接地电位，对漏电极216施加正电位的情况下，在漏电极216及源电极214之间的漏电流通过的路径。
漏电流的路径是漏电极216、漏区212、第二半导体层208、第一半导体层206的栅绝缘膜204界面附近、第二半导体层208、源区210、源电极214。图60C表示此时的等效电路。这里，电阻Rs主要是第二半导体层208的正向电阻值，电阻Rd主要是耗尽化的第二半导体层208的电阻值，电阻Rc(on)是反相的第一半导体层206的电阻值。此时，反相的第一半导体层206是指处于通过对栅电极202施加电位而在与栅绝缘膜204之间的界面引起传导电子的状态的第一半导体层206。注意，可以认为电阻Rs与电阻Rd以及电阻Rc(on)相比非常小。
这里，在实际的装置结构中，电阻Rd典型地由厚度为200nm左右的第二半导体层208构成。另一方面，电阻Rc(on)典型地由厚度为6μm左右的第一半导体层206构成。从而，在耗尽化的第二半导体层208的单位长度的电阻值大于反相的第一半导体层206的单位长度的电阻值的大约30倍的情况下，可以认为，对于漏电流，电阻Rd具有支配性。此外，在耗尽化的第二半导体层208的单位长度的电阻值小于反相的第一半导体层206的单位长度的电阻值的大约30倍的情况下，可以认为，对于漏电流，电阻Rc(on)具有支配性。
可以认为，当增加栅电压时，电阻Rc(on)从远远大于电阻Rd的值成为与电阻Rd相同程度的值，还成为远远小于电阻Rd的值。可以认为，当电阻Rc(on)从非常大于电阻Rd的值成为与电阻Rd相同程度的值时，伴随电阻Rc(on)的降低，漏电流急剧增大。另一方面，当电阻Rc(on)成为远远小于电阻Rd的值时，即使降低电阻Rc(on)，也会使对于漏电流的影响变小。此外，可以认为，伴随漏电压的增大，电阻Rd的电阻值降低。
可以认为，电场效应迁移率是对于栅电压Vg的增加的漏电流Id的增加率。就是说，根据上述，在漏电压低(电阻Rd高)的情况下，伴随栅电压的增加，电场效应迁移率具有极大值。此外，在漏电压高(电阻Rd低)的情况下，伴随栅电压的增加，电场效应迁移率单调增加。图61表示该情况。在此，利用虚线220表示在漏电压低的情况下的电场效应迁移率。在漏电压低的情况下，最大电场效应迁移率导出图61中的极大值。利用实线222表示在漏电压高的情况下的电场效应迁移率。在漏电压高的情况下，最大电场效应迁移率导出图61中的Vg的最大值时的电场效应迁移率。
除了上述以外，考虑到通过增大施主浓度，Id曲线在Vg轴方向上负向偏移的事实，将说明表示上述计算结果的图51A和51B、图59A和59B。
如图51B、图59B所示，在漏电压高(Vd＝14V)的情况下，伴随施主浓度的增大，最大电场效应迁移率提高。若在对图61中的上述漏电压高的情况进行考察时考虑到由于添加杂质而导致的阈值电压的负偏移，则可以容易进行说明。
另一方面，如图51A、图59A所示，在漏电压低(Vd＝1V)的情况下，倾向不同。首先，在添加杂质的半导体层的厚度薄的情况下，例如作为图51A、图59A的μc-Si(n-)10nm、20nm的结果，伴随施主浓度的增大，最大电场效应迁移率降低，或者增加一些。若在对上述漏电压低的情况进行考察时考虑到由于杂质散射的增大而电场效应迁移率降低，则可以容易进行说明。
此外，在添加杂质的半导体层的厚度厚的情况下，例如作为图51A、图59A的μc-Si(n-)50nm的结果，伴随施主浓度的增大，最大电场效应迁移率增大。通过增大添加杂质的半导体层的厚度，增大有助于传导的半导体层。从而，增大电场效应迁移率。关于图51A、图59A的μc-Si(n-)50nm，可以认为半导体层的厚度增加所引起的电场效应迁移率的提高消除杂质散射的增大所引起的电场效应迁移率的降低。
注意，在施主浓度为1×1015atoms/cm3的情况下，实际上可以看作微晶半导体膜不包含施主，即不包含成为施主的杂质元素。根据图51A和51B以及图59A和59B，可以知道通过在微晶半导体膜中包含施主，最大电场效应迁移率上升。
实施例6
因为本发明的薄膜晶体管可以实现高速工作，所以可以在液晶显示装置的工作方法中提高帧频率。在此，计算可以在液晶显示装置的像素部中制造的薄膜晶体管的特性、以及满足其的沟道形成区域中的成为施主的杂质元素的浓度。该液晶显示装置通过将帧频率提高4倍(例如，480Hz、400Hz)，并内插图像数据，改善动画的显示特性，而可以进行顺利的显示。
注意，以下示出在本模拟实验中设想的液晶显示装置的规格。
·HDTV(像素数为1920×1080)1125p11.7英寸(278.4mm×156.6mm)
·VA方式
·像素电容88fF
·栅极信号线(薄层电阻0.3Ω/□，布线宽度7μm)电阻11.9kΩ，电容495pF
·视频信号线(薄层电阻0.14Ω/□，布线宽度5μm)电阻4.4kΩ，电容126pF
·像素TFT的L/W＝6μm/15μm
·栅极信号线的驱动电压24V
·视频信号4.5V至17.5V
图62表示用于电路模拟实验的电路图。设想如下像素TFT228：由于视频信号线224及栅极信号线226中寄生电容及布线电阻而使信号的延迟成为最大。在图62中，Cg、Rg、Cs、Rs分别是栅极信号线226的寄生电容、栅极信号线226的布线电阻、视频信号线224的寄生电容、视频信号线224的布线电阻，并且利用两段的π型电路进行电路模拟实验。
在图62的电路中，利用电路模拟实验计算出对栅极信号线226施加高电位(24V)，并对视频信号线224输入视频信号(17.5V)，而像素电极230的电位到达所希望的电位(17.5V(视频信号)-0.1V＝17.4V)的延迟时间。如果上述延迟时间为3.7μs(4倍速显示时的一个栅极选择时间)以内，则可以认为满足为4倍速显示而对像素TFT228要求的TFT特性。通过在改变像素TFT228的模型参数的同时反复上述操作，获得对像素TFT228要求的TFT特性的必要条件。
为了进行4倍速显示而需要的像素TFT的特性为如下：导通电流为4.11×10-6A以上(Vd＝1V，Vg＝20V)、5.54×10-4A以上(Vd＝14V，Vg＝20V)。阈值电压为0.98V以下(Vd＝1V)、1.94V以下(Vd＝14V)。S值为0.836V/dec以下(Vd＝1V)、0.845V/dec以下(Vd＝14V)。电场效应迁移率为5.46cm2/Vs以上(Vd＝1V)、69.4cm2/Vs以上(Vd＝14V)。注意，与将非晶硅使用于沟道形成区的薄膜晶体管相比，将微晶硅膜使用于沟道形成区的薄膜晶体管的阈值变动少，所以阈值电压为-3V以上。
在图63A中，利用曲线表示当在实施例5所寻求的模型1的薄膜晶体管中设定包含成为施主的杂质元素的微晶硅膜的厚度(10nm至50nm)和施主浓度(1×1015atoms/cm3至5×1017atoms/cm3)时满足的阈值。因为根据上述TFT特性的必要条件，阈值为-3V以上且1V以下，所以在包含成为施主的杂质元素的微晶硅膜的厚度为10nm至50nm的情况下，满足上述范围的施主浓度为8×1015atoms/cm3至5×1017atoms/cm3。注意，在此，表示施主浓度，并且因为施主浓度依赖于成为施主的杂质元素的活性化率，所以与成为施主的杂质元素的浓度不同。
在图63B中，利用曲线表示当在实施例5所寻求的模型2的薄膜晶体管中设定包含成为施主的杂质元素的微晶硅膜的厚度(10nm至50nm)和施主浓度(1×1015atoms/cm3至5×1017atoms/cm3)时满足的阈值。因为根据上述TFT特性的必要条件，阈值为-3V以上且1V以下，所以在包含成为施主的杂质元素的微晶硅膜的厚度为10nm至50nm的情况下，满足上述范围的施主浓度为2×1015atoms/cm3至5×1017atoms/cm3。注意，在此，表示施主浓度，并且因为施主浓度依赖于成为施主的杂质元素的活性化率，所以与成为施主的杂质元素的浓度不同。
就是说，通过在像素部中设置将施主浓度为2×1015atoms/cm3至5×1017atoms/cm3的微晶硅膜使用于沟道形成区的薄膜晶体管，并且用作液晶元件的开关，可以制造能够进行4倍速显示的液晶显示装置。
本说明书根据2007年10月5日在日本专利局受理的日本专利申请编号2007-262738以及2007年10月12日在日本专利局受理的日本专利申请编号2007-267075而制作，所述申请内容包括在本说明书中。
Claims (19)
1.一种薄膜晶体管，包括：
形成在栅电极上且包含第一杂质元素的栅绝缘膜；
形成在所述栅绝缘膜上且包含第二杂质元素的微晶半导体膜；
形成在所述微晶半导体膜上的缓冲层；以及
形成在所述缓冲层上的一对半导体膜，
其中，所述第一杂质元素和所述第二杂质元素用作施主。
2.根据权利要求1所述的薄膜晶体管，其中所述第一杂质元素和所述第二杂质元素都为磷、砷、或者锑。
3.根据权利要求1所述的薄膜晶体管，其中从二次离子质量分析法、即SIMS获得的所述栅绝缘膜中的所述第一杂质元素的峰值浓度和所述微晶半导体膜中的所述第二杂质元素的峰值浓度分别为6×1015原子/cm3以上且3×1018原子/cm3以下。
4.一种显示装置，包括与根据权利要求1所述的薄膜晶体管电连接的像素电极。
5.一种薄膜晶体管的制造方法，包括如下步骤：
通过引入包含杂质元素的气体和包含硅或锗的淀积性气体，在栅电极上形成包含所述杂质元素的栅绝缘膜；以及
通过引入包含硅或锗的淀积性气体、以及氢，在包含所述杂质元素的所述栅绝缘膜上形成微晶半导体膜。
6.根据权利要求5所述的薄膜晶体管的制造方法，其中所述杂质元素为磷、砷、或者锑。
7.根据权利要求5所述的薄膜晶体管的制造方法，还包括如下步骤：在形成所述微晶半导体膜之后在所述微晶半导体膜上形成缓冲层。
8.一种薄膜晶体管的制造方法，包括如下步骤：
通过引入包含杂质元素的气体、包含硅或锗的淀积性气体、以及氢，在等离子体CVD装置的反应室的内壁上形成包含所述杂质元素的保护膜；
在形成所述保护膜之后将形成有栅电极的衬底搬入所述反应室内；
通过引入包含氧或氮的非淀积性气体和包含硅的淀积性气体，在形成有所述栅电极的所述衬底上形成包含所述杂质元素的栅绝缘膜；以及
通过引入包含硅或锗的淀积性气体、以及氢，在所述栅绝缘膜上形成微晶半导体膜。
9.根据权利要求8所述的薄膜晶体管的制造方法，其中所述杂质元素为磷、砷、或者锑。
10.根据权利要求8所述的薄膜晶体管的制造方法，还包括如下步骤：在形成所述微晶半导体膜之后在所述微晶半导体膜上形成缓冲层。
11.一种薄膜晶体管的制造方法，包括如下步骤：
对等离子体CVD装置的反应室供应包含杂质元素的气体；
在供应所述气体之后，通过引入包含氧或氮的非淀积性气体和包含硅的淀积性气体，在栅电极上形成包含所述杂质元素的栅绝缘膜；以及
通过引入包含硅或锗的淀积性气体、以及氢，在所述栅绝缘膜上形成微晶半导体膜。
12.根据权利要求11所述的薄膜晶体管的制造方法，其中所述杂质元素为磷、砷、或者锑。
13.根据权利要求11所述的薄膜晶体管的制造方法，还包括如下步骤：在形成所述微晶半导体膜之后在所述微晶半导体膜上形成缓冲层。
14.一种薄膜晶体管的制造方法，包括如下步骤：
通过引入包含氧或氮的非淀积性气体和包含硅的淀积性气体，在栅电极上形成第一栅绝缘膜；
对等离子体CVD装置的反应室供应包含杂质元素的气体；
在供应所述气体之后，通过引入包含氧或氮的非淀积性气体和包含硅的淀积性气体，在所述第一栅绝缘膜上形成包含所述杂质元素的第二栅绝缘膜；以及
通过引入包含硅或锗的淀积性气体、以及氢，在所述第二栅绝缘膜上形成微晶半导体膜。
15.根据权利要求14所述的薄膜晶体管的制造方法，其中所述杂质元素为磷、砷、或者锑。
16.根据权利要求14所述的薄膜晶体管的制造方法，还包括如下步骤：在形成所述微晶半导体膜之后在所述微晶半导体膜上形成缓冲层。
17.一种薄膜晶体管的制造方法，包括如下步骤：
通过引入包含氧或氮的非淀积性气体和包含硅的淀积性气体，在栅电极上形成第一栅绝缘膜；
通过引入包含氧或氮的非淀积性气体和包含硅的淀积性气体，在所述第一栅绝缘膜上形成第二栅绝缘膜；
对等离子体CVD装置的反应室供应包含杂质元素的气体；
在供应所述气体之后，通过引入包含氧或氮的非淀积性气体和包含硅的淀积性气体，在所述第二栅绝缘膜上形成包含所述杂质元素的第三栅绝缘膜；以及
通过引入包含硅或锗的淀积性气体、以及氢，在所述第三栅绝缘膜上形成微晶半导体膜。
18.根据权利要求17所述的薄膜晶体管的制造方法，其中所述杂质元素为磷、砷、或者锑。
19.根据权利要求17所述的薄膜晶体管的制造方法，还包括如下步骤：在形成所述微晶半导体膜之后在所述微晶半导体膜上形成缓冲层。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007262738 | 2007-10-05 | ||
| JP2007262738 | 2007-10-05 | ||
| JP2007-262738 | 2007-10-05 | ||
| JP2007267075 | 2007-10-12 | ||
| JP2007-267075 | 2007-10-12 | ||
| JP2007267075 | 2007-10-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101404295A CN101404295A (zh) | 2009-04-08 |
| CN101404295B true CN101404295B (zh) | 2012-09-26 |
Family
ID=40522488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101689533A Expired - Fee Related CN101404295B (zh) | 2007-10-05 | 2008-10-06 | 薄膜晶体管、及具有其的显示装置、和其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US7808000B2 (zh) |
| JP (1) | JP5503861B2 (zh) |
| KR (1) | KR101455304B1 (zh) |
| CN (1) | CN101404295B (zh) |
| TW (2) | TWI535035B (zh) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5311957B2 (ja) * | 2007-10-23 | 2013-10-09 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
| JP5311955B2 (ja) * | 2007-11-01 | 2013-10-09 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| KR101523353B1 (ko) | 2007-12-03 | 2015-05-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막트랜지스터 및 반도체 장치 |
| TWI521712B (zh) * | 2007-12-03 | 2016-02-11 | 半導體能源研究所股份有限公司 | 薄膜電晶體，包括該薄膜電晶體的顯示裝置，和其製造方法 |
| JP5395415B2 (ja) | 2007-12-03 | 2014-01-22 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
| JP5527966B2 (ja) * | 2007-12-28 | 2014-06-25 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ |
| US8377804B2 (en) * | 2008-10-02 | 2013-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor substrate and semiconductor device |
| JP2010114179A (ja) * | 2008-11-05 | 2010-05-20 | Hitachi Displays Ltd | 表示装置および表示装置の製造方法 |
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| WO2011068037A1 (en) | 2009-12-04 | 2011-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| JP2005167051A (ja) | 2003-12-04 | 2005-06-23 | Sony Corp | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
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-
2008
- 2008-09-29 KR KR1020080095347A patent/KR101455304B1/ko active IP Right Grant
- 2008-10-01 US US12/243,097 patent/US7808000B2/en not_active Expired - Fee Related
- 2008-10-02 TW TW103118424A patent/TWI535035B/zh not_active IP Right Cessation
- 2008-10-02 JP JP2008257705A patent/JP5503861B2/ja not_active Expired - Fee Related
- 2008-10-02 TW TW097137938A patent/TWI483400B/zh not_active IP Right Cessation
- 2008-10-06 CN CN2008101689533A patent/CN101404295B/zh not_active Expired - Fee Related
-
2010
- 2010-07-20 US US12/839,669 patent/US7989332B2/en not_active Expired - Fee Related
-
2011
- 2011-07-21 US US13/187,584 patent/US8294155B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6160268A (en) * | 1997-08-29 | 2000-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20100279475A1 (en) | 2010-11-04 |
| TW200933894A (en) | 2009-08-01 |
| JP5503861B2 (ja) | 2014-05-28 |
| US7989332B2 (en) | 2011-08-02 |
| US20110272701A1 (en) | 2011-11-10 |
| JP2009111364A (ja) | 2009-05-21 |
| US8294155B2 (en) | 2012-10-23 |
| KR20090035426A (ko) | 2009-04-09 |
| TW201434160A (zh) | 2014-09-01 |
| US20090090916A1 (en) | 2009-04-09 |
| KR101455304B1 (ko) | 2014-11-03 |
| CN101404295A (zh) | 2009-04-08 |
| TWI483400B (zh) | 2015-05-01 |
| TWI535035B (zh) | 2016-05-21 |
| US7808000B2 (en) | 2010-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120926 Termination date: 20171006 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |